JPH05218323A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPH05218323A JPH05218323A JP4040182A JP4018292A JPH05218323A JP H05218323 A JPH05218323 A JP H05218323A JP 4040182 A JP4040182 A JP 4040182A JP 4018292 A JP4018292 A JP 4018292A JP H05218323 A JPH05218323 A JP H05218323A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 Ｎチャネル型半導体装置の相互コンダクタン
スが高いＣＭＯＳ型半導体装置を製造する。 【構成】 ゲート電極を構成する多結晶Ｓｉ膜１３、２
１、２２のうちでＮＭＯＳトランジスタ２５の形成領域
内の多結晶Ｓｉ膜１３には、多結晶Ｓｉ膜２１を積層す
る前にＡｓ１６をイオン注入する。このため、接合の浅
い不純物層２３を形成するためにＡｓの加速エネルギを
低くし且つＡｓの拡散定数が小さくても、多結晶Ｓｉ膜
１３、２１に一時にＡｓをイオン注入する場合に比べ
て、多結晶Ｓｉ膜１３にＡｓ１６が拡散し易い。従っ
て、ＮＭＯＳトランジスタ２５のゲート電極のうちでゲ
ート絶縁膜であるＳｉＯ2 膜１２の近傍部分におけるＡ
ｓ１６の濃度を高めることができる。
スが高いＣＭＯＳ型半導体装置を製造する。 【構成】 ゲート電極を構成する多結晶Ｓｉ膜１３、２
１、２２のうちでＮＭＯＳトランジスタ２５の形成領域
内の多結晶Ｓｉ膜１３には、多結晶Ｓｉ膜２１を積層す
る前にＡｓ１６をイオン注入する。このため、接合の浅
い不純物層２３を形成するためにＡｓの加速エネルギを
低くし且つＡｓの拡散定数が小さくても、多結晶Ｓｉ膜
１３、２１に一時にＡｓをイオン注入する場合に比べ
て、多結晶Ｓｉ膜１３にＡｓ１６が拡散し易い。従っ
て、ＮＭＯＳトランジスタ２５のゲート電極のうちでゲ
ート絶縁膜であるＳｉＯ2 膜１２の近傍部分におけるＡ
ｓ１６の濃度を高めることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極とソース・
ドレインとが同一導電型であるＣＭＯＳ型半導体装置の
製造方法に関するものである。
ドレインとが同一導電型であるＣＭＯＳ型半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ型半導体装置であるＣＭＯＳト
ランジスタの製造に際しては、不純物のイオン注入の回
数を減らしたい等の理由から、多結晶Ｓｉ膜で形成した
ゲート電極の導電型を、従来はＮＭＯＳトランジスタも
ＰＭＯＳトランジスタも共にＮ型にしていた。しかし、
ＭＯＳトランジスタの微細化に伴ってゲート長を短くし
た場合のパンチスルーを防止するために、ＰＭＯＳトラ
ンジスタのゲート電極の導電型をＰ型にして、ＰＭＯＳ
トランジスタも表面チャネル型にすることが考えられて
いる。
ランジスタの製造に際しては、不純物のイオン注入の回
数を減らしたい等の理由から、多結晶Ｓｉ膜で形成した
ゲート電極の導電型を、従来はＮＭＯＳトランジスタも
ＰＭＯＳトランジスタも共にＮ型にしていた。しかし、
ＭＯＳトランジスタの微細化に伴ってゲート長を短くし
た場合のパンチスルーを防止するために、ＰＭＯＳトラ
ンジスタのゲート電極の導電型をＰ型にして、ＰＭＯＳ
トランジスタも表面チャネル型にすることが考えられて
いる。
【０００３】一方、ＮＭＯＳトランジスタのソース・ド
レインを形成するための不純物としては、Ａｓが一般的
に用いられている。また、パンチスルーを防止するため
には接合の浅いソース・ドレインを形成する必要もあ
り、そのためには不純物のイオン注入時の加速エネルギ
を低くする必要がある。
レインを形成するための不純物としては、Ａｓが一般的
に用いられている。また、パンチスルーを防止するため
には接合の浅いソース・ドレインを形成する必要もあ
り、そのためには不純物のイオン注入時の加速エネルギ
を低くする必要がある。
【０００４】
【発明が解決しようとする課題】ところが、上述の様に
ＮＭＯＳトランジスタにおいてもＰＭＯＳトランジスタ
においてもゲート電極とソース・ドレインとを同一導電
型にした場合に、ＮＭＯＳトランジスタのゲート電極と
ソース・ドレイン領域とに同時にＡｓを低エネルギでイ
オン注入すると、Ａｓの拡散定数が小さいので、ゲート
電極のうちのゲート絶縁膜の近傍部分にまでＡｓが拡散
しない。
ＮＭＯＳトランジスタにおいてもＰＭＯＳトランジスタ
においてもゲート電極とソース・ドレインとを同一導電
型にした場合に、ＮＭＯＳトランジスタのゲート電極と
ソース・ドレイン領域とに同時にＡｓを低エネルギでイ
オン注入すると、Ａｓの拡散定数が小さいので、ゲート
電極のうちのゲート絶縁膜の近傍部分にまでＡｓが拡散
しない。
【０００５】この結果、ゲート電極に電圧を印加した時
に、ゲート電極のうちのゲート絶縁膜の近傍部分が空乏
化する。このため、この空乏部で電位降下が生じ、結果
的にＮＭＯＳトランジスタの相互コンダクタンスが低下
する。従って本発明は、Ｎチャネル型半導体装置の相互
コンダクタンスが高いＣＭＯＳ型半導体装置を製造する
ことができる方法を提供することを目的としている。
に、ゲート電極のうちのゲート絶縁膜の近傍部分が空乏
化する。このため、この空乏部で電位降下が生じ、結果
的にＮＭＯＳトランジスタの相互コンダクタンスが低下
する。従って本発明は、Ｎチャネル型半導体装置の相互
コンダクタンスが高いＣＭＯＳ型半導体装置を製造する
ことができる方法を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明によるＣＭＯＳ型
半導体装置の製造方法は、ゲート絶縁膜上に第１の半導
体膜を形成し、前記第１の半導体膜のうちでＮチャネル
型半導体装置の形成領域内の部分にＮ型不純物をイオン
注入し、前記第１の半導体膜上に第２の半導体膜を積層
し、前記第１及び第２の半導体膜のうちで前記Ｎチャネ
ル型半導体装置の前記形成領域内の部分でこのＮチャネ
ル型半導体装置のゲート電極を形成すると共に、前記第
１及び第２の半導体膜のうちでＰチャネル型半導体装置
の形成領域内の部分でこのＰチャネル型半導体装置のゲ
ート電極を形成し、前記Ｎチャネル型半導体装置の前記
ゲート電極とソース・ドレイン領域とにはＮ型不純物を
イオン注入し、前記Ｐチャネル型半導体装置の前記ゲー
ト電極とソース・ドレイン領域とにはＰ型不純物をイオ
ン注入する。
半導体装置の製造方法は、ゲート絶縁膜上に第１の半導
体膜を形成し、前記第１の半導体膜のうちでＮチャネル
型半導体装置の形成領域内の部分にＮ型不純物をイオン
注入し、前記第１の半導体膜上に第２の半導体膜を積層
し、前記第１及び第２の半導体膜のうちで前記Ｎチャネ
ル型半導体装置の前記形成領域内の部分でこのＮチャネ
ル型半導体装置のゲート電極を形成すると共に、前記第
１及び第２の半導体膜のうちでＰチャネル型半導体装置
の形成領域内の部分でこのＰチャネル型半導体装置のゲ
ート電極を形成し、前記Ｎチャネル型半導体装置の前記
ゲート電極とソース・ドレイン領域とにはＮ型不純物を
イオン注入し、前記Ｐチャネル型半導体装置の前記ゲー
ト電極とソース・ドレイン領域とにはＰ型不純物をイオ
ン注入する。
【０００７】
【作用】本発明によるＣＭＯＳ型半導体装置の製造方法
では、ゲート電極を構成している第１及び第２の半導体
膜のうちでＮチャネル型半導体装置の形成領域内の第１
の半導体膜には、第２の半導体膜を積層する前にＮ型不
純物をイオン注入している。このため、接合の浅いソー
ス・ドレインを形成するために不純物の加速エネルギを
低くし且つＮ型不純物の拡散定数がＰ型不純物に比べて
小さくても、第１及び第２の半導体膜に一時にＮ型不純
物をイオン注入する場合に比べて、第１の半導体膜にＮ
型不純物が拡散し易い。従って、Ｎチャネル型半導体装
置のゲート電極のうちのゲート絶縁膜の近傍部分におけ
るＮ型不純物の濃度を高めることができる。
では、ゲート電極を構成している第１及び第２の半導体
膜のうちでＮチャネル型半導体装置の形成領域内の第１
の半導体膜には、第２の半導体膜を積層する前にＮ型不
純物をイオン注入している。このため、接合の浅いソー
ス・ドレインを形成するために不純物の加速エネルギを
低くし且つＮ型不純物の拡散定数がＰ型不純物に比べて
小さくても、第１及び第２の半導体膜に一時にＮ型不純
物をイオン注入する場合に比べて、第１の半導体膜にＮ
型不純物が拡散し易い。従って、Ｎチャネル型半導体装
置のゲート電極のうちのゲート絶縁膜の近傍部分におけ
るＮ型不純物の濃度を高めることができる。
【０００８】
【実施例】以下、ＣＭＯＳトランジスタの製造に適用し
た本発明の第１及び第２実施例を、図１、２を参照しな
がら説明する。
た本発明の第１及び第２実施例を、図１、２を参照しな
がら説明する。
【０００９】図１は、本発明の第１実施例を示してい
る。この第１実施例では、図１（ａ）に示す様に、Ｓｉ
基板１１の素子活性領域の表面にゲ−ト絶縁膜であるＳ
ｉＯ2膜１２を形成した後、薄い多結晶Ｓｉ膜１３を全
面に形成する。そして、多結晶Ｓｉ膜１３上の全面にＳ
ｉＯ2 膜１４をＣＶＤ法で形成し、このＳｉＯ2 膜１４
のうちでＮＭＯＳトランジスタのゲート電極を形成すべ
き領域を選択的にエッチングして開口１５を形成する。
る。この第１実施例では、図１（ａ）に示す様に、Ｓｉ
基板１１の素子活性領域の表面にゲ−ト絶縁膜であるＳ
ｉＯ2膜１２を形成した後、薄い多結晶Ｓｉ膜１３を全
面に形成する。そして、多結晶Ｓｉ膜１３上の全面にＳ
ｉＯ2 膜１４をＣＶＤ法で形成し、このＳｉＯ2 膜１４
のうちでＮＭＯＳトランジスタのゲート電極を形成すべ
き領域を選択的にエッチングして開口１５を形成する。
【００１０】次に、ＳｉＯ2 膜１４をマスクにし、開口
１５を介して、露出している多結晶Ｓｉ膜１３にＡｓ１
６をイオン注入する。そして、図１（ｂ）に示す様に、
ＳｉＯ2 膜１４のうちでＰＭＯＳトランジスタのゲート
電極を形成すべき領域を選択的にエッチングして開口１
７を形成する。
１５を介して、露出している多結晶Ｓｉ膜１３にＡｓ１
６をイオン注入する。そして、図１（ｂ）に示す様に、
ＳｉＯ2 膜１４のうちでＰＭＯＳトランジスタのゲート
電極を形成すべき領域を選択的にエッチングして開口１
７を形成する。
【００１１】次に、多結晶Ｓｉ膜を多結晶Ｓｉ膜１３上
でのみ成長させてＳｉＯ2 膜１４上では成長させないと
いう選択成長を行って、図１（ｃ）に示す様に、開口１
５、１７を夫々多結晶Ｓｉ膜２１、２２で埋める。
でのみ成長させてＳｉＯ2 膜１４上では成長させないと
いう選択成長を行って、図１（ｃ）に示す様に、開口１
５、１７を夫々多結晶Ｓｉ膜２１、２２で埋める。
【００１２】次に、多結晶Ｓｉ膜１３をエッチングのス
トッパにして、ＳｉＯ2 膜１４の全面をエッチングする
ことによって、このＳｉＯ2 膜１４を除去する。そして
更に、ＳｉＯ2 膜１２をエッチングのストッパにして、
多結晶Ｓｉ膜１３、２１、２２の全面をＲＩＥすること
によって、多結晶Ｓｉ膜２１、２２下にのみ多結晶Ｓｉ
膜１３を残す。この結果、図１（ｄ）に示す様に、多結
晶Ｓｉ膜１３、２１でＮＭＯＳトランジスタのゲート電
極が形成され、多結晶Ｓｉ膜１３、２２でＰＭＯＳトラ
ンジスタのゲート電極が形成される。
トッパにして、ＳｉＯ2 膜１４の全面をエッチングする
ことによって、このＳｉＯ2 膜１４を除去する。そして
更に、ＳｉＯ2 膜１２をエッチングのストッパにして、
多結晶Ｓｉ膜１３、２１、２２の全面をＲＩＥすること
によって、多結晶Ｓｉ膜２１、２２下にのみ多結晶Ｓｉ
膜１３を残す。この結果、図１（ｄ）に示す様に、多結
晶Ｓｉ膜１３、２１でＮＭＯＳトランジスタのゲート電
極が形成され、多結晶Ｓｉ膜１３、２２でＰＭＯＳトラ
ンジスタのゲート電極が形成される。
【００１３】次に、ＰＭＯＳトランジスタの形成領域を
フォトレジスト（図示せず）で覆った状態でＮＭＯＳト
ランジスタの形成領域にＡｓをイオン注入して、多結晶
Ｓｉ膜１３、２１をＮ型化すると共に、図１（ｅ）に示
す様にＮ型の不純物層２３を形成する。そして、ＮＭＯ
Ｓトランジスタの形成領域をフォトレジスト（図示せ
ず）で覆った状態でＰＭＯＳトランジスタの形成領域に
Ｂをイオン注入して、多結晶Ｓｉ膜１３、２２をＰ型化
すると共に、Ｐ型の不純物層２４を形成する。
フォトレジスト（図示せず）で覆った状態でＮＭＯＳト
ランジスタの形成領域にＡｓをイオン注入して、多結晶
Ｓｉ膜１３、２１をＮ型化すると共に、図１（ｅ）に示
す様にＮ型の不純物層２３を形成する。そして、ＮＭＯ
Ｓトランジスタの形成領域をフォトレジスト（図示せ
ず）で覆った状態でＰＭＯＳトランジスタの形成領域に
Ｂをイオン注入して、多結晶Ｓｉ膜１３、２２をＰ型化
すると共に、Ｐ型の不純物層２４を形成する。
【００１４】この結果、多結晶Ｓｉ膜１３、２１をゲー
ト電極とし不純物層２３をソース・ドレインとするＮＭ
ＯＳトランジスタ２５が形成され、多結晶Ｓｉ膜１３、
２２をゲート電極とし不純物層２４をソース・ドレイン
とするＰＭＯＳトランジスタ２６が形成され、これらの
ＮＭＯＳトランジスタ２５及びＰＭＯＳトランジスタ２
６を有するＣＭＯＳトランジスタが形成される。
ト電極とし不純物層２３をソース・ドレインとするＮＭ
ＯＳトランジスタ２５が形成され、多結晶Ｓｉ膜１３、
２２をゲート電極とし不純物層２４をソース・ドレイン
とするＰＭＯＳトランジスタ２６が形成され、これらの
ＮＭＯＳトランジスタ２５及びＰＭＯＳトランジスタ２
６を有するＣＭＯＳトランジスタが形成される。
【００１５】図２は、本発明の第２実施例を示してい
る。この第２実施例でも、ＳｉＯ2 膜１４の形成まで
は、図１に示した第１実施例と実質的に同様の工程を実
行する。しかし、この第２実施例では、図２（ａ）に示
す様に、ＳｉＯ2 膜１４に開口１５、１７を同時に形成
する。
る。この第２実施例でも、ＳｉＯ2 膜１４の形成まで
は、図１に示した第１実施例と実質的に同様の工程を実
行する。しかし、この第２実施例では、図２（ａ）に示
す様に、ＳｉＯ2 膜１４に開口１５、１７を同時に形成
する。
【００１６】次に、図２（ｂ）に示す様に、ＳｉＯ2 膜
１４のうちでＰＭＯＳトランジスタの形成領域をフォト
フォトレジスト２７で覆う。そして、このフォトレジス
ト２７とＳｉＯ2 膜１４とをマスクにし、開口１５を介
して、露出している多結晶Ｓｉ膜１３にＡｓ１６をイオ
ン注入する。従って、Ａｓ１６は、多結晶Ｓｉ膜１３の
うちでＮＭＯＳトランジスタのゲート電極を形成すべき
領域にのみイオン注入される。
１４のうちでＰＭＯＳトランジスタの形成領域をフォト
フォトレジスト２７で覆う。そして、このフォトレジス
ト２７とＳｉＯ2 膜１４とをマスクにし、開口１５を介
して、露出している多結晶Ｓｉ膜１３にＡｓ１６をイオ
ン注入する。従って、Ａｓ１６は、多結晶Ｓｉ膜１３の
うちでＮＭＯＳトランジスタのゲート電極を形成すべき
領域にのみイオン注入される。
【００１７】次に、フォトレジスト２７を除去し、その
後は第１実施例における図１（ｃ）以降の工程と実質的
に同様の工程を実行する。
後は第１実施例における図１（ｃ）以降の工程と実質的
に同様の工程を実行する。
【００１８】以上の様な第１及び第２実施例の何れにお
いても、ＮＭＯＳトランジスタ２５のゲート電極を構成
している多結晶Ｓｉ膜１３、２１のうちで下層の多結晶
Ｓｉ膜１３には、上層の多結晶Ｓｉ膜２１を積層する前
にＡｓ１６をイオン注入している。従って、接合の浅い
不純物層２３を形成するためにＡｓの加速エネルギを低
くしても、多結晶Ｓｉ膜１３におけるＡｓ１６の濃度を
高めることができる。
いても、ＮＭＯＳトランジスタ２５のゲート電極を構成
している多結晶Ｓｉ膜１３、２１のうちで下層の多結晶
Ｓｉ膜１３には、上層の多結晶Ｓｉ膜２１を積層する前
にＡｓ１６をイオン注入している。従って、接合の浅い
不純物層２３を形成するためにＡｓの加速エネルギを低
くしても、多結晶Ｓｉ膜１３におけるＡｓ１６の濃度を
高めることができる。
【００１９】
【発明の効果】本発明によるＣＭＯＳ型半導体装置の製
造方法では、Ｎチャネル型半導体装置のゲート電極のう
ちでゲート絶縁膜の近傍部分におけるＮ型不純物の濃度
を高めることができるので、Ｎチャネル型半導体装置の
相互コンダクタンスが高いＣＭＯＳ型半導体装置を製造
することができる。
造方法では、Ｎチャネル型半導体装置のゲート電極のう
ちでゲート絶縁膜の近傍部分におけるＮ型不純物の濃度
を高めることができるので、Ｎチャネル型半導体装置の
相互コンダクタンスが高いＣＭＯＳ型半導体装置を製造
することができる。
【図１】本発明の第１実施例を順次に示す側断面図であ
る。
る。
【図２】本発明の第２実施例の一部を順次に示す側断面
図である。
図である。
１２ ＳｉＯ2 膜 １３ 多結晶Ｓｉ膜 １６ Ａｓ ２１ 多結晶Ｓｉ膜 ２２ 多結晶Ｓｉ膜 ２３ 不純物層 ２４ 不純物層 ２５ ＮＭＯＳトランジスタ ２６ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ゲート絶縁膜上に第１の半導体膜を形成
し、 前記第１の半導体膜のうちでＮチャネル型半導体装置の
形成領域内の部分にＮ型不純物をイオン注入し、 前記第１の半導体膜上に第２の半導体膜を積層し、 前記第１及び第２の半導体膜のうちで前記Ｎチャネル型
半導体装置の前記形成領域内の部分でこのＮチャネル型
半導体装置のゲート電極を形成すると共に、前記第１及
び第２の半導体膜のうちでＰチャネル型半導体装置の形
成領域内の部分でこのＰチャネル型半導体装置のゲート
電極を形成し、 前記Ｎチャネル型半導体装置の前記ゲート電極とソース
・ドレイン領域とにはＮ型不純物をイオン注入し、前記
Ｐチャネル型半導体装置の前記ゲート電極とソース・ド
レイン領域とにはＰ型不純物をイオン注入するＣＭＯＳ
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040182A JPH05218323A (ja) | 1992-01-30 | 1992-01-30 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040182A JPH05218323A (ja) | 1992-01-30 | 1992-01-30 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218323A true JPH05218323A (ja) | 1993-08-27 |
Family
ID=12573644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040182A Withdrawn JPH05218323A (ja) | 1992-01-30 | 1992-01-30 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218323A (ja) |
-
1992
- 1992-01-30 JP JP4040182A patent/JPH05218323A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |