KR0147644B1 - 바이 씨 모스 장치 및 그 제조방법 - Google Patents

바이 씨 모스 장치 및 그 제조방법

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KR0147644B1 KR1019950014337A KR19950014337A KR0147644B1 KR 0147644 B1 KR0147644 B1 KR 0147644B1 KR 1019950014337 A KR1019950014337 A KR 1019950014337A KR 19950014337 A KR19950014337 A KR 19950014337A KR 0147644 B1 KR0147644 B1 KR 0147644B1
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Abstract

바이 씨 모스 장치 및 그 제조방법에 대해 기재되어 있다.
제2 및 제4불순물영역이 제1불순물영역에 의해 둘러싸이고, 제4불순물영역의 상, 하에 형성된 제3불순물영역이 제2불순물영역에 의해 고리모양으로 둘러싸이며, 제3 및 제4불순물영역의 가장자리와 제2불순물영역이 접하는 것을 특징으로 한다.
따라서, 불순물 매몰층들을 형성하기 위한 사진식각 공정의 수를 줄일 수 있고, 열공정 시간을 대폭 줄이면서, 매몰층들의 농도를 비교적 자유롭게 조정할 수 있다.

Description

바이 씨 모스(BiCMOS) 장치 및 그 제조방법
제1도는 종래의 바이 씨 모스 장치의 일례를 도시한 단면도이다.
제2a도 내지 제2e 도는 상기 제1도의 바이 씨 모스 장치의 제조방법을 설명하기 위한 단면도들이다.
제3도는 본 발명에 의한 바이 씨 모스 장치를 도시한 단면도이다.
제4a도 내지 제4d도는 상기 제3도의 바이 씨 모스 장치의 제조방법을 설명하기 위한 단면도들이다.
제5도는 본 발명에 의하여 서로 다른 도전형이면서 서로 다른 확산계수를 갖는 두 이온이 같은 도우즈량으로 이온주입된 후 확산 및 활성화되었을 때 서로 다른 두 개의 이온접합을 가지는 것을 보이기 위한 그래프이다.
*도면의 주요 부분에 대한 부호의 설명
40:반도체 기판 48:제1 P형 매몰층
49:제2P형 매몰층 52:고농도의 N형 매몰층
56:N형 매몰층 58:N형 에피택셜층
60:P형 에피택셜층
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 공정을 단순화할 수 있는 바이 씨 모스 장치 및 그 제조방법에 관한 것이다.
대규모 집적회로의 설계에서 중요한 관점은 어떻게 회로의 동작속도를 높이며, 또 회로에 포함되는 소자의 개수가 늘어나더라도 어떻게 전체회로에서 방출되는 열량을 일정한 범위내로 줄이는가 하는 것이다.
통상 바이폴라 회로에서는 게이트의 지연시간을 줄일 수 있으나, 방출열량이 많이 하나의 칩에 집적할 수 있는 트랜지스터의 개수에 제약을 받게 되며, 씨모스(Complementary MOS: 이하 CMOS라 칭함) 회로의 경우에는 회로에서 발생하는 열량을 극소화시킬 수 있어 전력소모의 측면에서는 매우 유리하지만, 용량성 부하를 충방전시키는 데에는 CMOS트랜지스터의 자체 전류 구동능력이 작아서 동작 속도에 제한을 갖는다.
근래에는 하나의 칩에 바이폴라 소자와 CMOS 소자를 동시에 제조하는 바이 씨 모스(이하, BiCMOS라 칭함) 기술이 개발되어, 여러 가지 통신용 집적회로와 VTR 또는 카메라에 쓰이는 집적회로등에 실용화되고 있으며, 게이트 어레이(Gate Array) 및 기억소자에도 응용되고 있다.
이와 같은 소자들은 고밀도를 요구하는 부분에는 CMOS를, 그리고 고속을 필요로 하는 부분에는 바이폴라 소자를 사용함으로써 고속과 동시에 고집적 소자를 얻고 있다.
제1도는 종래의 BiCMOS 장치를 도사한 단면도이다.
제1도를 참조하면, NMOS 트랜지스터(참조부호 B), PMOS 트랜지스터(A), 바이폴라 트랜지스터(C) 및 에스램(SRAM: Static Random Access Memory) 기억소자를 형성하기 위한 NMOS 트랜지스터(D)가 형성된 것을 도시한 것으로서, NMOS 트랜지스터 형성을 위한 제1 P형 매몰층(4), 상기 제1 P형 매몰층과 전기적으로 절연되어야 할 영역의 제2 P형 매몰층(6), 상기 제2 P형 매몰층을 반도체기판과 절연시키기 위한 N형 매몰층(2), PMOS 트랜지스터 및 바이폴라 트랜지스터의 형성을 위한 고농도의 N형 매몰층(8)을 도시하고 있다.
제2a도 내지 제2e도는 상기 제1도의 종래의 BiCMOS 장치를 제조하는 방법을 설명하기 위해 도시된 단면도들이다.
제2a도는 N형 매몰층(2)을 형성하는 공정을 도시한 단면도이다.
구체적으로, P형 반도체기판(1) 상에 N형 매몰층을 형성하기 위하여 통상의 사진식각 공정을 사용하여 SRAM 기억소자가 형성될 영역의 반도체기판을 노출시키는 감광막패턴(3)을 형성한다. 이어서, 상기 감광막패턴(3)에 의해 노출된 반도체기판에, 인(P) 이온을 180KeV의 에너지와 1.3×1013원자/㎠의 도우즈량으로 이온주입한 후, 1,150℃, 질소(N2) 분위기에서 8시간 정도의 열공정을 실시하여 확산 및 활서화시킴으로써 N형 매몰형(2)을 형성한다.
제2b도는 제1 및 제2 P형 매몰층 형성을 위한 이온주입층(4' 및 6')을 형성하는 공정을 도시한 단면도이다.
구체적으로, 통상의 사진식각 공정을 실시하여 제1 및 제2P형 매몰층이 형성될 영역의 반도체기판을 노출시키는 감광막패턴(도시화되지 않음)을 형성한 후, 상기 반도체기판에 보론(B) 이온을 80KeV의 에너지와 3.0 × 1013원자/㎠의 도우즈량으로 이온주입한다. 이어서, 통상의 사진식각 공정을 실시하여 제2 P형 매몰층이 형성될 영역만 노출시키는 감광막패턴(5)을 형성한 후, 상기 반도체기판에 보론(B) 이온을 80KeV의 에너지와 2.0 ×1013원자/㎠의 도우즈량으로 추가 이온주입을 실시한다.
제2c도는 고농도 N형 매몰층을 형성하기 위한 이온주입층(8')을 형성하는 공정을 도시한 단면도이다.
구체적으로, 상기 제1 및 제2 P형 매몰층(4 및 6) 상에 산화막(7)을 약 4,000Å의 두께로 형성한 후, 상기 산화막을 마스크로 하여 반도체기판에, 비소(As) 이온을 100KeV의 에너지와 3.0 ×1015원자/㎠의 도우즈량으로 이온주입을 실시함으로써 고농도 N형 매몰층 형성을 위한 이온주입층(8')을 형성한다.
제2d도는 고농도 N형 매몰층(8)을 형성하는 공정을 도시한 단면도이다. 구체적으로, 상기 산화막을 제거한 후, 1,150℃, 질소분위기에서 4시간 정도의 열공정을 실시하여 고농도 N형 매몰층(8)을 형성한다.
제1 P형 매몰층(4)은 고농도의 N형 불순물층(8)을 둘러싸는 구조로 형성되고, N형 매몰층(2)은 고농도의 N형 매몰층(8)에 의해 둘러싸이면서 접하게 형성되고, 상기 제2P형 매몰층(6)은 N형 매몰층(2)의 내부에 형성되면서 고농도 N형 매몰층(8)에 의해 둘러싸이면서 접하게 형성된다.
제2e도는 에피텍셜(epitaxial)층을 형성하는 공정을 도시한 단면도로서, 통상적인 에피텍셜 공정을 실시하여 약 1.5㎛ 정도의 에피택셜층을 형서한다.
상기 에피택셜 공정을 진행할 때, 하부의 매몰층들로부터 상기 에피택셜층 영역으로 불순물이 확산되는데, 제2 P형 매몰층(6) 상의 에피택셜층의 경우 제2 P형 매몰층(6)과, 제2 P형 매몰층 하부의 N형 매몰층(2)으로부터 동시에 불순물이 확산되어 N형 불순물로 도우프(dope)되는 경우가 발생하므로, 상기 제2 P형 매몰층(6)을 형성하기 위한 P형 이온주입의 도우즈량을 제1 P형 매몰층(4)을 형성하기 위한 P형 이온주입 도우즈량보다 더 많아야 한다.
상술한 종래의 BiCMOS 장치 및 그 제조방법에 따르면, N형 매몰층(2)을 형성하기 위하여 많은 시간의 열공정(1,150℃, 12시간)을 거쳐야 하며, 3번의 사진식각 공정을 거쳐야 한다. 또한, N형 매몰층(2)의 농도가 제2 P형 매몰층(6)의 농도에 비해 높다면, 제2 P형 매몰층 상부의 에피택셜층은 N형으로 도우프되는 심각한 문제를 유발하므로, 각 매몰층을 형성하기 위한 열공정 및 이온주입 공정이 매우 까다롭고 공정 마아진(margin)을 확보할 수가 없다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 BiCMOS 장치를 제공함에 있다.
본 발명의 다른 목적은 매　층들의 농도를 자유롭게 조절할 수 있는 BiCMOS 장치를 제공함에 있다.
본 발명의 또다른 목적은 상기 BiCMOS 장치를 제조하는데 적합한 제조방법을 제공함에 있다.
상기 목적 및 다른 목적을 달성하기 위하여 본 발명에 따른 BiCMOS 장치는, 제1도전형의 반도체기판 상에 제1, 제2, 제3 및 제4 불순물 영역이 형성된 BiCMOS 장치에 있어서,
제2 및 제4불순물영역이 제1불순물영역에 의해 둘러싸이고, 상기 제4불순물영역의 상, 하에 형성된 제3불순물영역이 제2불순물영역에 의해 고리모양으로 둘러싸이며, 상기 제3 및 제4불순물영역의 가장자리와 제2불순물영역이 접하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 제1 및 제3불순물영역은 제1 도전형이며, 상기 제2 및 제4불순물영역은 제2도전형인 것이 바람직하다.
본 발명의 바람직한 실시예에 있어서, 상기 제1불순물영역은 상기 제3불순물영역과 전기적으로 절연되는 것이 바람직하다.
상기 또다른 목적을 달성하기 위한 본 발명에 따른 BiCMOS 장치의 제조방법은,
반도체기판에 제1도존형의 불순물 이온을 주입함으로써 제1불순물영역을 형성하는 제1공정:
상기 제1불순물영역의 반도체기판 상에 산화막을 형성하는 제2공정:
상기 반도체기판에 제2도전형의 불순물 이온을 고농도로 주입함으로써 상기 제1불순물영역에 의해 둘러싸인 모양의 제2불순물영역을 형성하는 제3공정:
상기 산화막을 제거하는 제4공정:
반도체기판 상에 제3 및 제4 불순물영역이 형성될 부분의 반도체기판을 노출시키는 형태의 감광막패턴을 형성하는 제5공정: 및
상기 반도체기판에 제1 및 제2도전형의 불순물 이온을 연속적으로 주입하여 상기 제2불순물영역에 둘러싸이는 제4불순물영역 및 상기 제4불순물영역의 상, 하에 제3불순물영역을 형성하는 제6공정을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 있어서, 상기 제6공정에서 이온주입되는 불순물 이온들은 서로 다른 확산계수를 갖는 것이 바람직하다.
더욱 바람직하게는, 상기 제3불순물영역을 형성하기 위해 주입되는 불순물의 확산계수기, 상기 제4불순물영역을 형성하기 위해 주입되는 불순물의 확산계수보다 큰 것이 바람직하다.
상기 제6 공정은 반도체기판에, 비소이온을 180KeV의 에너지와 5.0 ×1013원자/㎠
의 도우즈량, 보론이온을 80KeV의 에너지와 2.0 ×1013원자/㎠의 도우즈량으로 각각 연속적으로 주입하는 것이 바람직하다.
상기 제6공정 후에, 상기 제1, 제2, 제3 및 제4불순물 영역상에 실리콘층을 형성한 후, 상기 불순물들을 확산 및 활성화시키는 공정을 추가하는 것이 바람직하다.
상기 불순물 영역상에 형성되는 실리콘층이 단결정 또는 단결정 실리콘층인 것이 더욱 바람직하다.
본 발명에 따르면, 공정을 단순화할 수 있고, 불순물 매몰층의 농도를 자유롭게 조절할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다. 제3도 내지 제5도는 본 발명을 설명하기 위하여 도시된 도면들이다.
[구조]
제3도는 본 발명에 따른 BiCMOS 장치를 도시한 단면도로서, 도면 참조부호 40은 반도체기판을, 48은 제1 P형 매몰층을, 49는 제2P형 매몰층을, 52는 고농도 N형 매몰층을, 56은 N형 매몰층을, 58은 N 웰을, 60은 P 웰을 나타낸다. 그리고, 참조부호 A는 PMOS를, B는 NMOS를, C는 바이폴라 트랜지스터를, D는 셀 트랜지스터를 각각 나타낸다.
제3도를 참조하면, 본 발명에 따른 BiCMOS 장치는 고농도 N형 매몰층(52) 및 N형 매몰층(56)이 제1 P형 매몰층(48)에 의해 둘러싸이고, 제2 P형 매몰층(49) 및 N형 매몰층(56)은 고농도의 N형 매몰층(52)에 의하여 고리모양으로 둘러싸이며, N형 매몰층의 상, 하에 형성된 제2 P형 매몰층(49)의 가장자리가 고농도의 N형 매몰층(52)과 접하는 구조로 형성되어 있다.
또한, 상기 제1 P형 매몰층(48) 위에는 제1 NMOS 트랜지스터(A)가, N형 매몰층(56) 및 제2 P형 매몰층(49) 위에는 제2 NMOS 트랜지스터(D)가, 고농도의 N형 매몰층(52) 위에는 PMOS 트랜지스터(A) 및 NPN 바이폴라 트랜지스터(C)가 형성되어 있다.
[제조방법]
제4a도 내지 제4d도는 상기 제3도에 도시된 본 발명에 따른 BiCMOS 장치의 제조방법을 설명하기 위하여, 그 바람직한 일 실시예를 공정수준에 따라 도시한 단면도들이다.
[실시예]
제4a도는 제1 P형 매몰층(48)을 형성하는 공정을 도시한 것으로서, 반도체기판(40) 상에 페트산화막(44) 및 질화막을 순차적으로 적층하는 제1공정, 상기 질화막 상에 제1감광막패턴(46)을 형성하는 제2공정, 상기 제1감광막패턴을 식각마스크로 하여 질화막을 부분적으로 제거하여 질화막패턴(44)을 형성하는 제3공정 및 P형의 불순물을 이온주입하는 제4공정으로 진행된다.
상기 제2공정은, 상기 패드산화막(42) 및 질화막(44)이 형성된 반도체기판(40) 상에, 감광물질을 도포한 후, 통사의 사진공정을 진행하여 제1 및 제2 P형 매몰층이 형성될 영역의 반도체기판을 노출시키는 형태의 제1감광막패턴(46)을 형성함으로써 이루어진다.
상기 제4공정은, 상기 제1감광막패턴(46) 및 질화막패턴(44)을 마스크로 하여, 반도체기판에 P형의 불순물 이온, 예컨대 보론(B) 이온을 80KeV의 에너지와 3.0 ×1013원자/㎠ 의 도우즈량으로 이온주입함으로써 이루어진다.
제4b도는 고농도의 N형 매몰층(52)을 형성하는 공정을 도시한 단면도로서, 반도체기판에 산화막(50)을 형성하는 제1공정, 질화막패턴을 제거하는 제2공정 및 N형의 불순물을 고농도로 이온주입하는 제3공정으로 진행된다.
상기 제1공정은, 산화막을 약 4,000Å 정도의 두께로 형성함으로써 이루어진다. 이때, 질화막패턴(제4a 도의 44)이 상기 산화막 형성공정시 산화저지층으로 작용하므로, 질화막이 제거된 부분에만 산화막이 형성된다.
제3공정은, 상기 산화막(50)을 마스크로 하여 반도체기판에, 예컨대 비소(As) 이온을 100KeV의 에너지와 3.0 ×1015원자/㎠의 도우즈량으로 주입함으로써 이루어진다. 이로써 상기 제1P형 매몰층(48)의 가장자리와 접한 고농도의 N형 매몰층(52)이 형성된다.
상기 고농도의 N형 매몰층(52)을 형성할 때, 산화막(50)을 이온주입 마스크로 사용함으로써 고농도 N형 매몰층을 형성하기 위한 사진식각 공정을 생략할 수 있다.
제4c도는 제2 P형 매몰층(49) 및 N형 매몰층(56)을 형성하는 공정을 도시한 단면도이다.
이는, 상기 산화막을 제거하는 제1공정, 결과물 상에 얇은 산화막(도시되지 않음)을 형성하는 제2공정, 상기 산화막 상에 제2감광막패턴(54)을 형성하는 제3공정, 반도체기판에 P형 및 N형 불순물을 연속적으로 이온주입하는 제4공정 및 이온주입된 불순물을 열처리공정에 의해 확산시키는 제5공정으로 진행된다.
상기 제3공정은, 상기 산화막 상에 감광물질을 도포한 후, 제2P형 및 N형 매몰층이 형성될 영역의 반도체기판을 노출시키는 형태의 제2감광막패턴(54)을 형성함으로써 이루어진다.
상기 제4공정은, 상기 제2감광막패턴(54)을 이온주입 마스크로 하여 반도체기판에, 제2P형 매몰층을 형성하기 위한 보론(B) 이온과, N형 매몰층을 형성하기 위한 비소(As) 이온을 연속적으로 주입함으로써 이루어진다. 이때, 상기 보론(B) 이온을, 예컨대 80KeV의 에너지와 2.0 ×1013원자/㎠의 도우즈량으로, 비소(As) 이온을 180K eV의 에너지와 5.0 ×1013원자/㎠의 도우즈량으로 각각 주입한다.
상기 제5공정은, 상기 불순물 이온이 주입된 반도체기판을 1,150℃의 온도와 질소(N2) 분위기에서, 4시간정도 열공정을 실시함으로써 이루어진다. 상기 열처리 공정에 의하여, 상기 제4공정에서 주입된 불순물 이온들이 확산 및 활성화됨으로써, 고농도의 N형 매몰층(52)에 의해 고리모양으로 둘러싸이는 구조의 제2 P형 매몰층(49) 및 N형 매몰층(56)이 형성된다.
상기 제2 P형 매몰층(49)은 N형 매몰층(56)의 내부에 형성됨으로써, 제1P형 매몰층(48)과 전기적으로 절연된다.
제4d도는 에피택셜층(58 및 60)을 형성하는 공정을 도시한 단면도로서, 통상의 에피택셜 공정을 사용하여 약 1.5㎛ 정도 두께의 다결정 또는 다결정의 에피택셜층(58 및 60)을 형성함으로써 진행된다.
상기 에피택셜공정 진행시, 하부의 매몰층들 (48, 49, 52 및 56)로부터 에피택셜층 영역으로 불순물이 확산되어, 제1 P형 매몰층(48) 및 제2 P형 매몰층(49) 상부의 에피택셜층(60)은 P형으로 도우프되고, 고농도의 N형 매몰층(52) 상부의 에피택셜층(58)은 N형으로 도우프된다.
상기 고농도 N형 매몰층(52) 및 N형 매몰층(56)이 제1 P형 매몰층(48)에 의해 둘러싸이는 구조이고, 제2 P형 매몰층(49)이 고농도의 N형 매몰층(52)에 의하여 고리모양으로 둘러싸이는 구조이며, 제2 P형 매몰층(49)의 가장자리와 고농도의 N형 매몰층(52)이 접하는 구조로 형성된다.
제5도는 본 발명에 의하여, 서로 다른 도전형이면서 서로 다른 확산계수를 갖는 두 이온이, 같은 도우즈량으로 이온주입된 후 확산 및 활성화되었을 때, 서로 다른 두 개의 이온접합을 가지는 것을 도시한 그래프이다.
제5도를 참조하면, N형 매몰층(56) 형성을 위한 비소(As) 이온과 제2 P형 매몰층(49)의 형성을 위한 보론(B) 이온의 주입에 있어서, 도우즈량이 같고 기판속으로 주입되는 깊이가 비슷하여도, 비소(As) 이온과 보론(B) 이온의 확산계쑤가 크게 다르므로, 제4d도에 도시된 바와 같이 두 개의 이온접합을 형성하면서 N형 매몰층(56) 및 제2 P형 매몰층(49)이 동시에 형성되는 것이 가능하다.
상술한 본 발명에 의한 BiCMOS 장치 및 그 제조방법에 따르면, 불순물 매몰충돌 (48, 49, 52 및 56)을 형성함에 있어서, 사진식각 공정의 수를 줄일 수 있고, 열공정 시간을 대폭 줄이면서, 상기 매몰층들의 농도를 비교적 자유롭게 조절할 수 있다.
본 발명은 상기 실시예에 한정되어 않으며, 예컨대 본 발명의 일실시예에서는 P형의 반도체기판을 사용하였으나, 그 반대 도전형의 기판을 사용하여도 동일한 효과를 얻을 수 있으며, 당업자에 의해 많은 가능함은 명백하다.

Claims (9)

  1. 제2 및 제4불순물영역이 제1불순물영역에 의해 둘러싸이고, 상기 제4불순물영역의 상, 하에 형성된 제3불순물 영역이 제2불순물영역에 의해 고리모양으로 둘러싸이며, 상기 제3 빛 제4불순물영역의 가장자리와 제2불순물영역이 접하는 것을 특징으로 하는 바이 씨 모스 장치.
  2. 제1항에 있어서, 상기 제1 및 제3불순물영역은 제1도전형이며, 상기 제2 및 제4불순물영역은 제2도전형인 것을 특징으로 하는 바이 씨 모스 장치.
  3. 제1항에 있어서, 상기 제1불순물영역은 상기 제3불순물영역과 전기적으로 절연되는 것을 특징으로 하는 바이 씨 모스 장치.
  4. 반도체기판에 제1 도전형의 불순물 이온을 주입함으로써 제1불순물영역을 형성하는 제1공정:
    상기 제1불순물영역의 반도체기판 상에 산화막을 형성하는 제2공정:
    상기 반도체기판에 제2도전형의 불순물 이온을 고농도로 주입함으로써 상기 제1불순물영역에 의해 둘러싸인 모양의 제2불순물영역을 형성하는 제3공정:
    상기 산화막을 제거하는 제4공정:
    반도체기판 상에 제3 및 제4 불순물영역이 형성될 부분의 반도체기판을 노출시키는 형태의 감광막패턴을 형성하는 제5공정: 및
    상기 반도체기판에 제1 및 제2도전형의 불순물 이온을 연속적으로 주입하여 상기 제2불순물영역에 둘러싸이는 제4불순물영역 및 상기 제4불순물영역의 상, 하에 제3 불순물영역을 형성하는 제6공정을 포함하는 것을 특징으로 하는 바이 씨 모스 장치의 제조방치.
  5. 제4항에 있어서, 상기 제6공정에서 이온주입되는 불순물 이온들은 서로 다른 확산계수를 갖는 것을 특징으로 하는 바이 씨 모스장치의 제조방법.
  6. 제5항에 있어서, 상기 제3불순물영역을 형성하기 위해 주입되는 불순물의 확산계수가, 상기 제4불순물영역을 형성하기 위해 주입되는 불순물의 확산계수보다 큰 것을 특징으로 하는 바이 씨 모스 장치의 제조방법.
  7. 제5항에 있어서, 상기 제6공정은 반도체기판에, 비소(As) 이온을 180KeV의 에너지와 5.0 ×1013원자/㎠의 도우즈량, 보론(B) 이온을 80KeV의 에너지와 2.0 ×1013원자/㎠의 도우즈량으로 연속적으로 주입함으로써 진행되는 것을 특징으로 하는 바이 씨 모스 장치의 제조방법.
  8. 제4항에 있어서, 상기 제6공정 후에, 상기 제1, 제2, 제3 및 제4불순물 영역상에 실리콘층을 형성한 후, 상기 불순물들을 확산 및 활성화시키는 공정을 추가하는 것을 특징으로 하는 바이 씨 모스 장치의 제조방법.
  9. 제8항에 있어서, 상기 불순물 영역상에 형성되는 실리콘층이 단결정 또는 다결정 실리콘층인 것을 특징으로 하는 바이 씨 모스 장치의 제조방법.
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