CN112466949A - 一种bts型mosfet结构及其制备方法 - Google Patents
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Abstract
本发明公开了一种BTS型MOSFET结构及其制备方法，该结构通过在体引出区内设置掺杂离子与阱区相同且掺杂浓度超过阱区的二次掺杂区，该二次掺杂区包含体引出有源区与场注入区之间的部分交界区域，且二次掺杂区的边缘与所述栅区之间间隔预设距离，可以使得场氧区的寄生晶体管的阈值开启电压足够大，即场氧区的杂质浓度足够高，从而有效地抑制寄生晶体管的开启。该方法几乎不影响MOS器件主体区域的浓度，通过该方法能够有效地抑制寄生晶体管效应，显著提高器件的可靠性，形成抗边缘漏电的BTS型MOSFET结构。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种BTS型MOSFET结构及其制备方法。
背景技术
CMOS工艺是当前大规模集成电路的主流工艺，具有功耗低，速度快、抗干扰能力强、集成度高等众多优点。但是MOSFET自身以及相互之间的漏电一直都是业界亟待解决的问题，尤其是处于电离辐射环境中的器件。
因此，MOS器件的隔离技术是集成电路制造工艺的一项关键技术，隔离不好会造成漏电、击穿、闩锁效应等。目前常用的隔离工艺技术包括结隔离、LOCOS(Local Oxidationof Silicon，硅局部氧化隔离)技术以及STI(Shallow Trench Isolation，浅沟道隔离)技术。而LOCOS和STI技术虽然具有很好的隔离效果，但同时也引入了寄生晶体管效应，如果工艺处理不当或者处于电离辐射环境中，就会导致寄生晶体管开启，严重影响MOS器件的电学特性。
发明内容
本申请实施例通过提供一种BTS型MOSFET结构及其制备方法，能够有效地抑制寄生晶体管的开启。
第一方面，本说明书实施例提供了一种BTS型MOSFET结构，所述MOSFET结构包括：硅衬底，位于所述硅衬底上方的有源区、场注入区、体引出区、栅介质层以及栅区。其中，所述有源区包括源区、漏区以及沟道区，所述体引出区沿所述源区的长度方向设置于所述源区的两端，且与所述源区以及所述栅区下方的阱区均部分重叠。所述体引出区内设置有二次掺杂区，所述二次掺杂区中的掺杂离子与所述阱区相同，掺杂浓度超过所述阱区的掺杂浓度，所述二次掺杂区包含体引出有源区与场注入区之间的部分交界区域，且所述二次掺杂区的边缘与所述栅区之间间隔预设距离。
进一步地，所述预设距离大于或等于工艺要求的最小间距。
进一步地，所述二次掺杂区的掺杂浓度大于或等于1017/cm3。
第二方面，本说明书实施例提供了一种MOSFET结构的制备方法，应用于制备BTS型的MOSFET结构，所述方法包括：通过隔离工艺以及场注入工艺，在硅衬底上形成有源区；在所述有源区进行阱注入，形成阱区；在所述阱区表面依次形成栅介质层以及呈长条形的栅区；在所述有源区内形成源区、漏区以及体引出区，其中，所述体引出区沿所述源区的长度方向设置于所述源区的两端，且与所述源区以及所述栅区下方的阱区均部分重叠；在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区，其中，所述二次掺杂区包括体引出有源区与场注入区之间的部分交界区域，且与所述栅区间隔预设距离。
进一步地，所述预设距离大于或等于工艺要求的最小间距。
进一步地，所述掺杂浓度大于或等于1017/cm3。
进一步地，所述在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，包括：增设一层预设掩膜版，通过光刻工艺在所述体引出区内形成对应于所述预设区域的注入窗口，所述注入窗口的边缘与所述栅区之间间隔预设距离；在所述注入窗口内注入与所述阱区相同的杂质离子。
进一步地，所述场注入工艺在所述硅衬底上完成所述隔离工艺之前进行或在完成所述隔离工艺之后进行。所述在体引出区中的预设区域内注入与所述阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区的步骤，在所述硅衬底上完成所述隔离工艺之前进行，或者，在完成所述隔离工艺之后且在形成源区、漏区以及体引出区之前进行，或者，在形成源区、漏区以及体引出区之后进行。
进一步地，所述在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，包括：采用硼离子在所述体引出区中的预设区域内进行离子注入，注入能量为50Kev～100Kev，注入剂量为1013～1015/cm2。
进一步地，所述二次掺杂区的深度大于或等于所述源区的离子注入深度。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
本说明书实施例提供一种BTS型MOSFET结构，通过在体引出区内设置二次掺杂区，该二次掺杂区中的掺杂离子与阱区相同，掺杂浓度超过阱区的掺杂浓度，并且二次掺杂区包含体引出有源区与场注入区之间的部分交界区域，二次掺杂区的边缘与所述栅区之间间隔预设距离，可以使得体引出有源区局部边缘场氧与硅交界面区域的掺杂浓度得到显著提高，这样原本器件源漏之间极易反型导通的下边缘漏电通道就会变得极难反型，从而截断下边缘漏电路径，而且几乎不影响器件主体区域的浓度，保证了器件和电路电学参数良好的一致性，在对MOS器件整体制造工艺流程影响很小的情况下，显著增大了MOSFET边缘寄生晶体管的开启电压，有利于抑制MOSFET结构的边缘漏电，提高器件的可靠性和工程应用水平。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本说明书实施例提供的BTS型体接触MOS器件的示意图；
图2为图1中的体引出有源区边缘截面图；
图3为本说明书实施例提供的一种MOSFET结构的制备方法的流程图；
图4为本说明书实施例提供的一种BTS型体区二次注入NMOS器件的示意图；
图5为图4中体引出区二次注入截断漏电路径的截面示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在实际的器件制造工艺中，为了防止MOSFET寄生沟道的生成，通常会对场区进行高浓度掺杂注入，使场氧附近沟道区不容易反型，阻止侧寄生晶体管的开启，缓解或避免寄生沟道对MOSFET关态漏电的负面影响。在此基础上，通常还会设计额外的体引出区(P+body)以解决浮体效应，典型的结构如BTS型栅MOSFET，以NMOS为例，如图1所示，该结构的体引出P型掺杂(P+body)与源漏同时进行，不仅可以形成良好的体区欧姆接触，同时使体接触有源区边缘侧面掺杂浓度很高，大大超过P阱掺杂浓度，能够显著提高侧面寄生晶体管的开启电压。从理论上来讲，这种体接触结构再加上场注入应该能很好的解决侧面寄生晶体管开启导致主MOS器件漏电增大的问题。
然而，发明人经过长期研究发现，这种BTS型栅结构抑制侧面寄生晶体管漏电的效果与具体工艺有关。以场氧隔离工艺技术为例，热氧化时，将引起Si—SiO2界面杂质的再分布。以NMOS为例，如图2所示，由于硼在SiO2中的扩散系数大于Si，所以在Si—SiO2界面有更多的杂质进入SiO2中。也就是说，掺硼的Si在表面通过热氧化而形成一层SiO2以后，在表面附近处的硼浓度将会减小。发明人通过工艺仿真发现：虽然BTS型NMOS结构的体引出区进行了P+注入，但由于场氧隔离采用的是热氧化过程，其正面及背面与Si接触位置会有很长的横向扩展距离，P型杂质浓度沿着FOX与Si的界面会呈现明显的梯度分布，依然可以从表面的1020/cm3降低到背面接触位置的1016/cm3量级，这样的浓度较低的区域沿着体引出有源区边缘直接连接到器件的源漏N+掺杂区，如图1中带箭头的虚线所示，使场氧区的寄生晶体管开启电压降低。当该BTS型MOSFET处于电离辐射环境中时，寄生晶体管将会开启，使得MOS器件关态漏电增大，严重影响了器件的电学特性和可靠性。
需要说明的是，本文中所述的体引出有源区是指体引出区内包含的那部分有源区。另外，本文中，“P+”是与“P-”相对而言的，“P+”是指P型掺杂浓度相对较高，“P-”是指P型掺杂浓度相对较低，例如，“P+”为P型掺杂浓度达到1017/cm3以上，“P-”为P型掺杂浓度在1017/cm3以下，具体根据实际应用场景的需要界定。
在此基础上，本说明书实施例提供了一种MOSFET结构的制备方法以及用该方法制备的BTS型的MOSFET结构，能够显著提高基于场氧隔离工艺形成的BTS型MOSFET边缘寄生晶体管的开启电压，从而抑制寄生晶体管的开启，提高器件的可靠性。
本说明书实施例提供了一种MOSFET结构的制备方法，应用于制备BTS型MOSFET结构。如图3所示，该方法包括：
步骤S301，通过隔离工艺以及场注入工艺，在硅衬底上形成有源区；其中，隔离工艺可以采用LOCOS(Local Oxidation of Silicon，硅局部氧化隔离)技术，或者是STI(Shallow Trench Isolation，浅沟道隔离)技术。本说明书实施例主要以采用场氧隔离工艺为例进行说明，场氧隔离工艺多步热退火会导致纵向有源区边际离子浓度差异很大。步骤S302，在有源区进行阱注入，形成阱区；
步骤S303，在阱区表面依次形成栅介质层以及呈长条形的栅区；
步骤S304，在有源区内形成源区、漏区以及体引出区，其中，体引出区沿源区的长度方向设置于源区的两端，且与源区以及栅区下方的阱区均部分重叠；
步骤S305，在体引出区中的预设区域内注入与阱区相同的杂质离子，形成掺杂浓度超过阱区的二次掺杂区，其中，二次掺杂区包括体引出有源区与场注入区之间的部分交界区域，且与栅区间隔预设距离。
需要说明的是，在有些作为替换的实现中，步骤S301至步骤S305的完成顺序也可以以不同于附图3中示出的顺序进行，具体根据实际应用场景确定。
本实施例中，步骤S301中，场注入工艺可以在硅衬底上完成隔离工艺之前进行，或者，也可以在完成隔离工艺之后进行。另外，上述在体引出区中的预设区域内注入与阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区的步骤，可以在硅衬底上完成隔离工艺之前进行，或者，可以在完成隔离工艺之后且在形成源区、漏区以及体引出区之前进行，又或者，还可以在形成源区、漏区以及体引出区之后进行。可以理解的是，在MOSFET结构的制备过程中，场注入区、阱区、栅区、源区、漏区以及体引出区在硅衬底上的坐标位置都是预先设计好的，因此，可以在形成体引出区之前，执行在体引出区中的预设区域内注入与阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区的步骤。
具体来讲，离子注入是将杂质原子经过离化变成带电的杂质离子，并使其在电场中加速，获得一定能量后，直接轰击到半导体基片内，使之在体内形成一定的杂质分布，起到掺杂的作用。上述步骤S305中，二次掺杂区内掺杂的杂质离子与步骤S302中阱区的掺杂离子相同，二次掺杂区的深度可以与源区或漏区的深度相同，或者，也可以稍大于源区或漏区的深度，具体可以根据实际需要设置。
本实施例中，二次掺杂区与栅区宽度方向的侧壁之间间隔预设距离，这样能够避免在形成二次掺杂区的过程中，注入的杂质离子扩散到栅区，影响器件的性能。在一种实施方式中，该预设距离可以大于或等于工艺要求的最小间距，即制备工艺能够达到的最小间距λ，例如，预设距离可以设置为λ、2λ或3λ等。
此外，二次掺杂区需要包括体引出有源区与场注入区之间的部分交界区域，也就是体引出区中有源区的局部边缘与外围场注入区的交界区域。在BTS型MOS的体引出有源区与场注入区之间的一部分交界区域进行二次更深的离子注入，使得这部分区域的掺杂浓度增大，即直接提高FOX背面与Si交界面区域的杂质浓度，例如，可以使其背面掺杂浓度达到1019/cm3以上，就能够有效避免上述掺杂浓度较低的区域沿着体引出有源区边缘直接连接到器件的源漏掺杂区，截断沿图1中箭头方向的下边缘的漏电路径，从而抑制BTS型栅MOSFET的侧寄生晶体管效应。
具体实施过程中，上述部分交界区域的具体范围以及二次掺杂区的实际形状和尺寸可以根据实际应用场景的需要设置，此处不作限制。例如，可以在与栅区宽度方向的侧壁保持间隔预设距离的基础上，使得二次掺杂区包含剩余的体引出有源区以及这部分剩余体引出有源区外围的场注入区，如图4所示。又例如，可以在与栅区宽度方向的侧壁保持间隔预设距离的基础上，使得二次掺杂区包含剩余的体引出有源区以及这部分剩余体引出有源区外围场注入区的一半宽度。
可以理解的是，步骤S304中，在源区长度方向的两端会分别形成一个体引出区，相应地，在每个体引出区内均会形成上述的二次掺杂区使得体引出有源区局部边缘场氧与硅交界面区域的掺杂浓度超过所述阱区的掺杂浓度，例如，可以大于或等于1017/cm3，甚至达到1019/cm3以上。
下面以NMOS为例，对上述步骤流程的具体实施过程进行说明。
首先，通过在硅衬底上进行场氧隔离和场注入工艺，形成有源区并实现对场区的高浓度掺杂注入，使场氧附近沟道区不容易反型，阻止侧面寄生晶体管的开启，缓解或避免寄生沟道对MOSFET关态漏电的负面影响。
进一步地，在有源区进行P阱注入。P阱掺杂浓度可以在1017～1019/cm3水平，其具体不同深度掺杂水平依据器件击穿电压、正向导通压降等特性来设定。
进一步地，通过牺牲氧化及热氧化工艺形成栅介质层，然后淀积多晶硅，通过光刻、刻蚀等工艺形成长条形即BTS结构的栅条。
进一步地，在有源区内通过高温离子注入及退火工艺，形成N+源区和漏区以及P+体引出区(P+body)。可以理解的是，N+源区和漏区以及P+体引出区的形成均为现有工艺流程，此处不做详述。
进一步地，形成N+源区和漏区以及P+体引出区以后，在器件表面增设一层预设掩膜版，通过光刻工艺在P+体引出区内形成对应于预设区域的注入窗口，注入窗口的边缘与栅区之间间隔预设距离。其中，预设掩膜版上的图形根据需要形成的注入窗口设计。然后，在注入窗口内进行P型杂质离子注入，即可以在体引出有源区边缘与场注入区的部分交界区域进行高能量高剂量P+注入，形成二次掺杂区，如图4所示。二次掺杂区(图5中的2nd P+区域)的深度可以等于源区或漏区的深度，或者如图5所示的略大于源区或漏区的深度，以确保能够有效地截断下边缘的漏电路径。需要说明的是，图5是按照图4中点划线剖开并延展后的截面示意图。
具体的，可以采用B(硼)离子进行离子注入，注入能量可以在50Kev～100Kev范围内，注入剂量可以为1013～1015/cm2，这样可以保证在体区较深地方的掺杂浓度达到1017～1019/cm3。
本方案在形成源漏及体引出掺杂的步骤增加一层掩膜版，在与多晶硅栅保持一定距离的基础上，对BTS型NMOS的体引出有源区边缘局部进行二次更深的P+注入，直接提高了FOX背面与Si交界面区域的杂质浓度，例如，可以使FOX背面掺杂浓度达到1019/cm3以上，从而截断NMOS下边缘漏电路径，具体见图5所示。并且，该方法在原有工艺上只增加一层掩膜版和一次高浓度掺杂，几乎不影响MOS器件主体区域的浓度，从而保证器件和电路电学参数良好的一致性。
需要说明的是，本说明书实施例提供的形成方法也适用于BTS型PMOS结构。如果换做PMOS，只需要将涉及到的N/P类型互换即可。
综上所述，本说明书实施例提供的方案，通过对BTS型MOSFET体引出区中的有源区局部边缘进行二次离子注入，可以使得场氧区的寄生晶体管的阈值开启电压足够大，即场氧区的杂质浓度足够高，从而有效地抑制寄生晶体管的开启，使得侧寄生晶体管效应大大减小，显著提高器件的可靠性。
本说明书实施例还提供了一种按照上述实施例提供的制备方法制备的BTS型MOSFET结构，可以是NMOS结构，也可以是PMOS结构。以NMOS结构为例，如图4所示和图5所示，该MOSFET结构可以包括：
硅衬底(图中未示出)，位于所述硅衬底上方的有源区、场注入区20、体引出区、栅介质层210以及栅区21。
其中，有源区包括漏区22、源区23以及沟道区24，体引出区沿源区23的长度方向设置于源区23的两端，且与源区23以及栅区21下方的阱区均部分重叠。
体引出区内设置有二次掺杂区25，掺杂离子与阱区的掺杂离子相同，且掺杂浓度超过阱区的掺杂浓度。在一种实施方式中，阱区掺杂浓度为1016～1018/cm3，相应地，二次掺杂区25的掺杂浓度可以大于或等于1017/cm3，甚至可以进一步达到1019/cm3以上。
具体来讲，二次掺杂区25包含体引出有源区与场注入区20之间的部分交界区域251。二次掺杂区25的高浓度掺杂，能够有效地补偿FOX背面与Si交界面区域的掺杂浓度，避免掺杂浓度较低的区域沿着体引出有源区边缘直接连接到器件的源漏掺杂区，能够有效地截断下边缘漏电路径(图4和图5中的“×”表示截断)，达到抗边缘漏电的效果。
另外，二次掺杂区25的边缘与栅区21宽度方向的侧壁之间间隔预设距离，能够避免形成二次掺杂区25过程中，注入的杂质离子扩散到栅区，影响器件的性能。在一种实施方式中，该预设距离d可以大于或等于工艺要求的最小间距即制备工艺能够达到的最小间距λ，例如，预设距离可以设置为λ、2λ或3λ等。
需要说明的是，本实施例所提供的MOSFET结构，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，结构实施例部分未提及之处，可参考前述方法实施例中相应内容。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种BTS型MOSFET结构，其特征在于，所述MOSFET结构包括：
硅衬底，位于所述硅衬底上方的有源区、场注入区、体引出区、栅介质层以及栅区；
其中，所述有源区包括源区、漏区以及沟道区，所述体引出区沿所述源区的长度方向设置于所述源区的两端，且与所述源区以及所述栅区下方的阱区均部分重叠；
所述体引出区内设置有二次掺杂区，所述二次掺杂区中的掺杂离子与所述阱区相同，掺杂浓度超过所述阱区的掺杂浓度，所述二次掺杂区包含体引出有源区与场注入区之间的部分交界区域，且所述二次掺杂区的边缘与所述栅区之间间隔预设距离。
2.根据权利要求1所述的MOSFET结构，其特征在于，所述预设距离大于或等于工艺要求的最小间距。
3.根据权利要求1所述的MOSFET结构，其特征在于，所述二次掺杂区的掺杂浓度大于或等于1017/cm3。
4.一种MOSFET结构的制备方法，其特征在于，应用于制备BTS型的MOSFET结构，所述方法包括：
通过隔离工艺以及场注入工艺，在硅衬底上形成有源区；
在所述有源区进行阱注入，形成阱区；
在所述阱区表面依次形成栅介质层以及呈长条形的栅区；
在所述有源区内形成源区、漏区以及体引出区，其中，所述体引出区沿所述源区的长度方向设置于所述源区的两端，且与所述源区以及所述栅区下方的阱区均部分重叠；
在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区，其中，所述二次掺杂区包括体引出有源区与场注入区之间的部分交界区域，且与所述栅区间隔预设距离。
5.根据权利要求4所述的制备方法，其特征在于，所述预设距离大于或等于工艺要求的最小间距。
6.根据权利要求4所述的制备方法，其特征在于，所述掺杂浓度大于或等于1017/cm3。
7.根据权利要求4所述的制备方法，其特征在于，所述在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，包括：
增设一层预设掩膜版，通过光刻工艺在所述体引出区内形成对应于所述预设区域的注入窗口，所述注入窗口的边缘与所述栅区之间间隔预设距离；
在所述注入窗口内注入与所述阱区相同的杂质离子。
8.根据权利要求4所述的制备方法，其特征在于，所述场注入工艺在所述硅衬底上完成所述隔离工艺之前进行或在完成所述隔离工艺之后进行；
所述在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，形成掺杂浓度超过所述阱区的二次掺杂区的步骤，在所述硅衬底上完成所述隔离工艺之前进行，或者，在完成所述隔离工艺之后且在形成源区、漏区以及体引出区之前进行，或者，在形成源区、漏区以及体引出区之后进行。
9.根据权利要求4所述的制备方法，其特征在于，所述在所述体引出区中的预设区域内注入与所述阱区相同的杂质离子，包括：
采用硼离子在所述体引出区中的预设区域内进行离子注入，注入能量为50Kev～100Kev，注入剂量为1013～1015/cm2。
10.根据权利要求4所述的制备方法，其特征在于，所述二次掺杂区的深度大于或等于所述源区的离子注入深度。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010002329A1 (en) * | 1993-10-29 | 2001-05-31 | Advanced Materials Engineering Research, Inc. | Structure and fabrication process of silicon on insulator wafer |
| US6514833B1 (en) * | 1999-09-24 | 2003-02-04 | Advanced Micro Devices, Inc. | Method of inhibiting lateral diffusion between adjacent wells by introducing carbon or fluorine ions into bottom of STI groove |
| US20120012931A1 (en) * | 2010-07-13 | 2012-01-19 | Shanghai Institute Of Microsystem And Information Technology, Chinese Academy | Soi mos device having bts structure and manufacturing method thereof |
| CN102683417A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN103955574A (zh) * | 2014-04-24 | 2014-07-30 | 中国科学院微电子研究所 | 一种bts型栅soi器件的建模方法 |
| US20170040461A1 (en) * | 2015-08-07 | 2017-02-09 | Ahmad Tarakji | Approach for an Area-Efficient and Scalable CMOS Performance Based on Advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) Technologies |
| US20170358686A1 (en) * | 2015-08-07 | 2017-12-14 | Ahmad Houssam Tarakji | Approach for an Area-Efficient and Scalable CMOS Performance Based on Advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) Technologies |
-
2020
- 2020-11-27 CN CN202011358006.8A patent/CN112466949B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20010002329A1 (en) * | 1993-10-29 | 2001-05-31 | Advanced Materials Engineering Research, Inc. | Structure and fabrication process of silicon on insulator wafer |
| US6514833B1 (en) * | 1999-09-24 | 2003-02-04 | Advanced Micro Devices, Inc. | Method of inhibiting lateral diffusion between adjacent wells by introducing carbon or fluorine ions into bottom of STI groove |
| US20120012931A1 (en) * | 2010-07-13 | 2012-01-19 | Shanghai Institute Of Microsystem And Information Technology, Chinese Academy | Soi mos device having bts structure and manufacturing method thereof |
| CN102683417A (zh) * | 2012-05-17 | 2012-09-19 | 中国科学院微电子研究所 | Soi mos晶体管 |
| CN103955574A (zh) * | 2014-04-24 | 2014-07-30 | 中国科学院微电子研究所 | 一种bts型栅soi器件的建模方法 |
| US20170040461A1 (en) * | 2015-08-07 | 2017-02-09 | Ahmad Tarakji | Approach for an Area-Efficient and Scalable CMOS Performance Based on Advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) Technologies |
| US20170358686A1 (en) * | 2015-08-07 | 2017-12-14 | Ahmad Houssam Tarakji | Approach for an Area-Efficient and Scalable CMOS Performance Based on Advanced Silicon-On-Insulator (SOI), Silicon-On-Sapphire (SOS) and Silicon-On-Nothing (SON) Technologies |
Also Published As
| Publication number | Publication date |
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