JP5096708B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関する。
ＰＮジャンクションダイオードが順方向動作からオフ状態に移行する際に、図１１に示すように逆方向電流が流れることが知られている（例えば非特許文献１）。これは、ダイオードの順方向動作時に拡散層内に蓄積されたマイノリティキャリアが、オフ状態への移行時に本来の濃度まで低下することによって起こる現象である。そのマイノリティキャリアは、拡散層内で再結合して消滅するか、電流経路が存在する場合には外部に放出され逆方向電流として観察される。
特に耐圧の高いダイオードのように拡散層の濃度が低いと、マイノリティキャリアの再結合速度が低くなるため、逆方向電流が流れる時間（回復時間）が増加してしまう。このため、回路によっては、予期しない逆方向電流により動作に不具合が起きてしまうことがある。また、マイノリティキャリアの動作を利用するバイポーラトランジスタにおいても、同様に、回復時間の増加によりスイッチング特性が劣化してしまうという問題があった。
この回復時間を短縮する方法として、非特許文献１には高速回復ダイオード（Fast-Recovery Diode）を用いることが提案されている。また、高速回復ダイオードの１つとしてショットキーダイオードが挙げられている。確かにショットキーダイオードによればマイノリティキャリアの蓄積がないため回復時間は無視できるが、高耐圧化が難しいこととリーク電流が大きいという問題がある。また、回復時間を短縮する別の方法として、Ａｕ等を拡散してキャリアのライフタイムを短くすることによって消滅を早めるという方法が提案されている。しかしながら、この方法を集積回路に適用した場合、他の素子への影響が無視できなくなるという問題がある。
非特許文献２には、これらの問題を解決する方法が開示されている。その方法ついて図１２を用いて説明する。同図においては、Ｐ型基板１０１中にＮ型領域１０２が形成され、そのＮ型領域１０２中にＰ型拡散層１０３が形成されている。これらのＮ型領域１０２およびＰ型拡散層１０３によってダイオードが構成されている。また、Ｎ型領域１０２中には、当該領域の引出し層として機能するＮ型拡散層１０６が形成されている。Ｐ型基板１０１上には、層間絶縁膜１０４が形成されている。層間絶縁膜１０４のうちＰ型拡散層１０３の上部に位置する部分には、開口１０５が形成されている。
非特許文献２には、層間絶縁膜１０４の開口１０５を通じてＰ型拡散層１０３の下部にフッ素をイオン注入し、その注入ダメージによりマイノリティキャリアの再結合速度を高めることが述べられている。図１２においては、フッ素が注入された領域を模式的に×印で示している。
なお、本発明に関連する先行技術文献としては、非特許文献１，２の他に、特許文献１が挙げられる。
特開平１０−７４９５９号公報
S. M. Sze, "Physics of Semiconductor Device", passages 2. 6. 1 (Transient Behavior), 2. 7. 5 (Fast-Recovery Diode), and 2. 7. 6 (Charge-Storage Diode)
"Reduction in Minority Carrier Storage Effect by Fluorine Ion Implantation Damage", IEEE Transactions on Electron Devices, Vol. ED-25, No. 7, July 1978, pp. 772-778
しかしながら、図１２で説明した方法では、Ｐ型拡散層１０３の下部に対してのみイオン注入が行われている。それゆえ、Ｐ型拡散層１０３とＮ型拡散層１０６との間に蓄積されたマイノリティキャリアの再結合速度を高めることができない。
本発明による半導体装置の製造方法は、第１導電型の第１不純物拡散層および第２導電型の第２不純物拡散層が表層に形成された半導体基板を準備する工程と、上記半導体基板上に層間絶縁膜を形成する工程と、上記第１不純物拡散層の上部に第１の開口が形成されるとともに、上記第１不純物拡散層と上記第２不純物拡散層との間の領域である間隔領域の上部に第２の開口が形成されるように、上記層間絶縁膜をパターニングする工程と、上記第１および第２の開口を通じて、上記半導体基板に不純物を注入する工程と、を含むことを特徴とする。
この製造方法においては、第１不純物拡散層の上部に加えて、第１不純物拡散層と第２不純物拡散層との間の領域である間隔領域の上部にも開口を形成する。これにより、不純物注入によるダメージ層を当該間隔領域にも形成することができるため、そこに蓄積されたマイノリティキャリアの再結合速度を高めることができる。
また、本発明による半導体装置は、半導体基板と、上記半導体基板の表層に形成された、第１導電型の第１不純物拡散層および第２導電型の第２不純物拡散層と、上記第１不純物拡散層の上部に設けられた第１の開口中に埋め込まれた第１の導電プラグと、上記第１不純物拡散層と上記第２不純物拡散層との間の領域である間隔領域の上部に設けられた第２の開口中に埋め込まれた第２の導電プラグと、を備え、上記半導体基板の、上記第１および第２の開口の下部に位置する領域には、Ｆ、ＳｉまたはＣが注入されていることを特徴とする。
この半導体装置においては、第１不純物拡散層の上部に加えて、間隔領域の上部にも導電プラグ（第２の導電プラグ）が設けられている。かかる構造の半導体装置によれば、その製造の際に、第２の導電プラグ用の開口（第２の開口）を通じて不純物を注入することにより、上記間隔領域にもダメージ層を形成することができる。実際、この半導体装置においては、第２の開口部の下部にＦ、ＳｉまたはＣが注入されている。このため、間隔領域に蓄積されたマイノリティキャリアの再結合速度を高めることができる。
本発明によれば、回復時間の短縮に適した構造の半導体装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
（第１実施形態）
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体基板１０、コンタクトプラグ３２（第１の導電プラグ）、およびコンタクトプラグ３４（第２の導電プラグ）を備えている。本実施形態において半導体基板１０は、Ｐ型シリコン基板である。半導体基板１０中には、Ｎ＋型埋込領域１２が形成されている。Ｎ＋型埋込領域１２上にはＮ型領域１４が形成されており、Ｎ型領域１４の表層にＰ型拡散層１６が形成されている。これらのＮ型領域１４およびＰ型拡散層１６は、ダイオードを構成している。また、Ｎ＋型埋込領域１２に達するように、半導体基板１０の表面から延びるＮ＋型領域１７が形成されている。Ｎ＋型領域１７の表層にはＮ型拡散層１８が形成されている。このＮ型拡散層１８は、Ｎ型領域１４の引出し層として機能する。
半導体基板１０の表層には、上記ダイオードを他の素子と分離する素子分離領域４２も形成されている。素子分離領域４２は、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）またはＳＴＩ（Shallow Trench Isolation）である。本実施形態において素子分離領域４２は、Ｐ型拡散層１６とＮ型拡散層１８との間にも形成されている。
半導体基板１０上には、層間絶縁膜２０が形成されている。層間絶縁膜２０には、開口２２（第１の開口）、開口２４（第２の開口）および開口２６が形成されている。開口２２および開口２６は、それぞれＰ型拡散層１６およびＮ型拡散層１８の上部に形成されている。開口２４は、Ｐ型拡散層１６とＮ型拡散層１８との間の領域である間隔領域の上部に形成されている。１つのＰ型拡散層１６につき複数の開口２２が形成されるとともに、１つの間隔領域につき複数の開口２４が形成されている。
これらの開口２２、開口２４および開口２６中には、それぞれ、コンタクトプラグ３２、コンタクトプラグ３４およびコンタクトプラグ３６が埋め込まれている。コンタクトプラグ３２およびコンタクトプラグ３６は、それぞれアノードおよびカソードのコンタクトプラグとして機能する。一方、コンタクトプラグ３４は、ダミーのコンタクトプラグ、すなわちその有無が半導体装置１の回路構成に影響を与えないコンタクトプラグである。本実施形態においては、層間絶縁膜２０中にダミーのゲート電極４４が形成されており、そのゲート電極４４にコンタクトプラグ３４の一端が接続されている。ゲート電極４４は、例えばポリシリコンからなり、図示しないＦＥＴ（電界効果トランジスタ）のゲート電極と同時に形成される。
半導体基板１０のうち開口２２の下部に位置する領域および開口２４の下部に位置する領域の双方に、IV価の不純物が注入されている。当該不純物としては、例えば、Ｆ、ＳｉまたはＣが挙げられる。図１においては、当該不純物が注入された領域を模式的に×印Ｍ１で示している。
図２および図３を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、Ｐ型拡散層１６およびＮ型拡散層１８等が形成された半導体基板１０を準備する（図２（ａ））。次に、半導体基板１０上にゲート電極４４を形成し、そのゲート電極４４を覆うように層間絶縁膜２０を形成する（図２（ｂ））。
続いて、Ｐ型拡散層１６およびＮ型拡散層１８の上部にそれぞれ開口２２および開口２６が形成されるとともに、上記間隔領域の上部に開口２４が形成されるように、層間絶縁膜２０をパターニングする。このとき、ゲート電極４４をエッチングストッパとして用いることにより、Ｎ型領域１４まで達しないように開口２４を形成する（図３（ａ））。その後、開口２２および開口２４を通じて、半導体基板１０にIV価の不純物を注入する。このとき、本実施形態においては開口２６をフォトレジストＲ１で覆った状態で不純物を注入する（図３（ｂ））。続いて、フォトレジストＲ１を剥離した後、コンタクトプラグ３２，３４，３６を形成することにより、図１に示す半導体装置１が得られる。
本実施形態の効果を説明する。半導体装置１においては、Ｐ型拡散層１６の上部に加えて、間隔領域の上部にも導電プラグ（コンタクトプラグ３４）が設けられている。かかる構造の半導体装置１によれば、その製造の際に、コンタクトプラグ３４用の開口２４を通じて不純物を注入することにより、間隔領域にもダメージ層を形成することができる。実際、本実施形態においては、上述のとおり間隔領域にもダメージ層を形成している。これにより、間隔領域に蓄積されたマイノリティキャリアの再結合速度を高めることができる。したがって、Ｐ型拡散層１６の下部にのみダメージ層を形成したときよりも更に回復時間の短縮を図ることができる。このように、本実施形態によれば、回復時間の短縮に適した構造の半導体装置１およびその製造方法が実現される。
間隔領域上にゲート電極４４が設けられている。このゲート電極４４をエッチングストッパとして用いることにより、Ｎ型領域１４まで達しない構造の開口２４（およびコンタクトプラグ３４）を容易に形成することができる。
通常のコンタクト用開口である開口２２，２６と同時に、開口２４を形成している。これにより、製造工程数の増大を招くことなく開口２４を形成することができる。
IV価の不純物を注入する工程をコンタクト用開口の形成後に実行している。注入ダメージは拡散工程の熱処理により回復してしまうが、このように高温の熱処理が行われないコンタクト開口後の工程において不純物注入を行えば、注入ダメージの回復を防ぎ、製造後の半導体装置１にダメージ層を残存させることができる。
１つのＰ型拡散層１６につき複数の開口２２が形成されるとともに、１つの間隔領域につき複数の開口２４が形成されている。このように開口２２，２４を複数に分割して形成することにより、各開口の開口面積を大きくしなくても、広範囲に渡って不純物を注入することが可能となる。開口面積が大き過ぎるとコンタクトプラグの形成に支障が出るが、本実施形態によれば、かかる弊害を防ぎつつ広範囲に渡って不純物を注入することができる。
ところで、特許文献１には、ダイオードの拡散層内にプロトンや電子を照射し、低ライフタイム層を形成することによって、逆回復時の損失を防ぐことが述べられている。酸化膜等で覆われた領域の拡散層の下部にも低ライフタイム層を形成するためには、高いエネルギーでプロトン等を照射する必要がある。この点、同文献におけるように全面に照射する場合や、素子のサイズが大きな場合は厚いマスク材を用いることで選択的に照射することが可能である。しかしながら、ＬＳＩではマスク材の厚さに限度があるため、高いエネルギーで深く注入しようとすると、対象の素子以外にもプロトン等が導入されてしまうという問題がある。これに対して、本実施形態においては、通常のコンタクト用開口が形成される部分以外の部分（間隔領域の上部）にもコンタクト用開口を形成しているため、低いエネルギーでも特定の部位に深く不純物を注入することが可能である。
なお、本実施形態においては半導体基板１０上に直接にゲート電極４４を形成した例を示したが、図４に示すように、ゲート絶縁膜４５を介してゲート電極４４を形成してもよい。同図においては、Ｐ型拡散層１６とＮ型拡散層１８との間に素子分離領域４２が形成されていない。
また、図５に示すように、ゲート電極４４の代わりに、ダミーの抵抗素子４６を形成してもよい。この抵抗素子４６も、開口２４を形成する際のエッチングストッパとして用いることができる。抵抗素子４６は、例えばポリシリコンからなる。
また、図６に示すように、間隔領域上にゲート電極４４や抵抗素子４６を設けなくてもよい。その場合、Ｐ型拡散層１６とＮ型拡散層１８との間の素子分離領域４２を、開口２４を形成する際のエッチングストッパとして用いることができる。図４〜図６においては、コンタクトプラグの図示を省略した。
また、本実施形態においては開口２６の下部にIV価の不純物を注入しない例を示したが、当該部分に不純物を注入してもよい。その場合、図３（ｂ）において開口２６は、フォトレジストＲ１で覆われない。上述の図６においては、開口２６の下部にも不純物が注入された例を示している。
（第２実施形態）
（第２実施形態）
図７は、本発明による半導体装置の第２実施形態を示す断面図である。第１実施形態が本発明をダイオードに適用した例であったのに対し、本実施形態はバイポーラトランジスタに適用した例である。半導体装置２においては、半導体基板１０のＮ型領域１４中に、バイポーラトランジスタのベースとして機能するＰ型領域５２が形成されている。Ｎ型領域１４は、同バイポーラトランジスタのコレクタとして機能する。Ｐ型領域５２の表層には、Ｐ＋型拡散層５４（第１の不純物拡散層）およびＮ＋型拡散層５６（第２の不純物拡散層）が形成されている。Ｐ＋型拡散層５４はＰ型領域５２の引出し層として機能し、Ｎ＋型拡散層５６は上記バイポーラトランジスタのエミッタとして機能する。
半導体基板１０上の層間絶縁膜２０には、開口６２（第１の開口）、開口６４（第２の開口）、開口６６および開口６８が形成されている。開口６２、開口６６および開口６８は、それぞれＰ＋型拡散層５４、Ｎ＋型拡散層５６およびＮ＋型拡散層１８の上部に形成されている。開口６４は、Ｐ＋型拡散層５４とＮ＋型拡散層５６との間の領域である間隔領域の上部に形成されている。
これらの開口６２、開口６４、開口６６および開口６８中には、それぞれ、コンタクトプラグ７２、コンタクトプラグ７４、コンタクトプラグ７６およびコンタクトプラグ７８が埋め込まれている。コンタクトプラグ７２、コンタクトプラグ７６およびコンタクトプラグ７８は、それぞれベース、エミッタおよびコレクタのコンタクトプラグとして機能する。一方、コンタクトプラグ７４は、ダミーのコンタクトプラグである。半導体基板１０のうち開口６２、開口６４および開口６６の下部に位置する領域にIV価の不純物が注入されている。
かかる構成の半導体装置２は、半導体装置１と同様にして製造することができる。つまり、まず、層間絶縁膜２０をパターニングして開口６２，６４，６６，６８を形成する。このとき、素子分離領域４２をエッチングストッパとして用いることにより、Ｐ型領域５２まで達しないように開口６４を形成する。その後、層間絶縁膜２０に形成された開口を通じて半導体基板１０に不純物を注入すればよい。このとき、開口６２，６４，６６，６８のうち少なくとも開口６２，６４の下部に不純物を注入すればよく、全ての開口の下部に不純物を注入することは必須ではない。したがって、当該不純物注入は、開口６６，６８の一方または双方をフォトレジスト等で覆った状態で実行してもよい。図７では、開口６２，６４，６６，６８のうち開口６２，６４，６６の下部に不純物を注入した例を示している。
本実施形態においても、間隔領域にダメージ層を形成しているため、回復時間の短縮に適した構造の半導体装置２およびその製造方法が実現されている。本実施形態のその他の効果は、上記実施形態と同様である。
なお、本実施形態においては素子分離領域４２をエッチングストッパとして用いる例を示したが、図８に示すように、半導体基板１０上にエミッタ電極膜４８を形成し、それをエッチングストッパとして用いてもよい。エミッタ電極膜４８は、層間絶縁膜２０の形成よりも前に、Ｎ＋型拡散層５６上から上記間隔領域上にまで延在するように形成される。
また、Ｐ＋型拡散層５４とＮ＋型拡散層１８との間の領域およびＮ＋型拡散層５６とＮ＋型拡散層１８との間の領域の一方または双方の上部に開口を形成し、その開口を通じて不純物を注入してもよい。図９には、Ｐ＋型拡散層５４とＮ＋型拡散層１８との間の領域の上部に開口６５を形成するとともに、Ｎ＋型拡散層５６とＮ＋型拡散層１８との間の領域の上部に開口６７を形成した例を示した。こうすることにより、これらの領域においてもマイノリティキャリアの再結合速度を高めることができる。
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記各実施形態においては、半導体素子（ダイオードまたはバイポーラトランジスタ）に逆方向電圧をかけたときに形成される空乏層のうち第１不純物拡散層の側部に形成される部分にIV価の不純物を注入してもよい。それにより、回復時間を一層短縮することができる。ただし、その場合にはリーク電流の増大が伴う。したがって、空乏層の上記部分に不純物を注入するか、その部分を避けて不純物を注入するかは、半導体素子の所望の特性に応じて選択すればよい。換言すれば、間隔領域の上部の開口の位置によって半導体素子の特性を調整可能ということである。図１０（ａ）および図１０（ｂ）には、それぞれダイオードおよびバイポーラトランジスタについて、空乏層の上記部分に不純物を注入した場合の例を示している。ただし、これらの図においては、層間絶縁膜等の図示を省略している。また、空乏層の境界を点線Ｌ１で示している。
１ 半導体装置
２ 半導体装置
１０ 半導体基板
１２ Ｎ＋型埋込領域
１４ Ｎ型領域
１６ Ｐ型拡散層
１７ Ｎ＋型領域
１８ Ｎ型拡散層
２０ 層間絶縁膜
２２ 開口
２４ 開口
２６ 開口
３２ コンタクトプラグ
３４ コンタクトプラグ
３６ コンタクトプラグ
４２ 素子分離領域
４４ ゲート電極
４５ ゲート絶縁膜
４６ 抵抗素子
４８ エミッタ電極膜
５２ Ｐ型領域
５４ Ｐ＋型拡散層
５６ Ｎ＋型拡散層
６２ 開口
６４ 開口
６５ 開口
６６ 開口
６７ 開口
６８ 開口
７２ コンタクトプラグ
７４ コンタクトプラグ
７６ コンタクトプラグ
７８ コンタクトプラグ
Ｒ１ フォトレジスト
２ 半導体装置
１０ 半導体基板
１２ Ｎ＋型埋込領域
１４ Ｎ型領域
１６ Ｐ型拡散層
１７ Ｎ＋型領域
１８ Ｎ型拡散層
２０ 層間絶縁膜
２２ 開口
２４ 開口
２６ 開口
３２ コンタクトプラグ
３４ コンタクトプラグ
３６ コンタクトプラグ
４２ 素子分離領域
４４ ゲート電極
４５ ゲート絶縁膜
４６ 抵抗素子
４８ エミッタ電極膜
５２ Ｐ型領域
５４ Ｐ＋型拡散層
５６ Ｎ＋型拡散層
６２ 開口
６４ 開口
６５ 開口
６６ 開口
６７ 開口
６８ 開口
７２ コンタクトプラグ
７４ コンタクトプラグ
７６ コンタクトプラグ
７８ コンタクトプラグ
Ｒ１ フォトレジスト
Claims (18)
- 第１導電型の第１不純物拡散層および第２導電型の第２不純物拡散層が表層に形成された半導体基板を準備する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記第１不純物拡散層の上部に第１の開口が形成されるとともに、前記第１不純物拡散層と前記第２不純物拡散層との間の領域である間隔領域の上部に第２の開口が形成されるように、前記層間絶縁膜をパターニングする工程と、
前記第１および第２の開口を通じて、前記半導体基板に不純物を注入する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１不純物拡散層は、前記第２導電型の領域中に形成され、当該領域と共にダイオードを構成しており、
前記第２不純物拡散層は、前記第２導電型の前記領域の引出し層として機能する半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記層間絶縁膜をパターニングする工程においては、前記第２導電型の前記領域まで達しないように前記第２の開口を形成する半導体装置の製造方法。 - 請求項２または３に記載の半導体装置の製造方法において、
前記不純物を注入する工程においては、前記ダイオードの空乏層のうち前記第１不純物拡散層の側部に形成される部分に前記不純物を注入する半導体装置の製造方法。 - 請求項２または３に記載の半導体装置の製造方法において、
前記不純物を注入する工程においては、前記ダイオードの空乏層のうち前記第１不純物拡散層の側部に形成される部分を避けて前記不純物を注入する半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第２不純物拡散層は、バイポーラトランジスタのベースとして機能する前記第２導電型の領域中に形成され、当該領域の引出し層として機能し、
前記第１不純物拡散層は、前記第２導電型の前記領域中に形成され、前記バイポーラトランジスタのエミッタとして機能し、
前記第２導電型の前記領域は、前記バイポーラトランジスタのコレクタとして機能する前記第１導電型の領域中に形成されている半導体装置の製造方法。 - 請求項６に記載の半導体装置の製造方法において、
前記層間絶縁膜をパターニングする工程においては、前記第２導電型の前記領域まで達しないように前記第２の開口を形成する半導体装置の製造方法。 - 請求項６または７に記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程よりも前に、前記半導体基板の前記第１不純物拡散層上に、前記間隔領域上にまで延在するようにエミッタ電極膜を形成する工程を更に含む半導体装置の製造方法。 - 請求項６乃至８いずれかに記載の半導体装置の製造方法において、
前記不純物を注入する工程においては、前記バイポーラトランジスタの空乏層のうち前記第１導電型の前記領域の側部に形成される部分に前記不純物を注入する半導体装置の製造方法。 - 請求項６乃至８いずれかに記載の半導体装置の製造方法において、
前記不純物を注入する工程においては、前記バイポーラトランジスタの空乏層のうち前記第１導電型の前記領域の側部に形成される部分を避けて前記不純物を注入する半導体装置の製造方法。 - 請求項１乃至１０いずれかに記載の半導体装置の製造方法において、
前記半導体基板には、前記間隔領域に絶縁膜が形成されており、
前記層間絶縁膜をパターニングする工程においては、前記絶縁膜をエッチングストッパとして前記第２の開口を形成する半導体装置の製造方法。 - 請求項１乃至１１いずれかに記載の半導体装置の製造方法において、
前記層間絶縁膜を形成する工程よりも前に、前記半導体基板の前記間隔領域上にゲート電極を形成する工程を含む半導体装置の製造方法。 - 請求項１乃至１２いずれかに記載の半導体装置の製造方法において、
前記半導体基板には、前記間隔領域に絶縁膜が形成されており、
前記層間絶縁膜を形成する工程よりも前に、前記半導体基板の前記絶縁膜の上部に抵抗素子を形成する工程を含む半導体装置の製造方法。 - 請求項１乃至１３いずれかに記載の半導体装置の製造方法において、
前記不純物を注入する工程において注入される前記不純物は、Ｆ、ＳｉまたはＣである半導体装置の製造方法。 - 請求項１乃至１４いずれかに記載の半導体装置の製造方法において、
前記不純物を注入する工程よりも後に、前記第１および第２の開口内に導電プラグを埋め込む工程を含む半導体装置の製造方法。 - 請求項１乃至１５いずれかに記載の半導体装置の製造方法において、
前記層間絶縁膜をパターニングする工程においては、１つの前記第１不純物拡散層につき複数の前記第１の開口を形成する半導体装置の製造方法。 - 請求項１乃至１６いずれかに記載の半導体装置の製造方法において、
前記層間絶縁膜をパターニングする工程においては、１つの前記間隔領域につき複数の前記第２の開口を形成する半導体装置の製造方法。 - 半導体基板と、
前記半導体基板の表層に形成された、第１導電型の第１不純物拡散層および第２導電型の第２不純物拡散層と、
前記第１不純物拡散層の上部に設けられた第１の開口中に埋め込まれた第１の導電プラグと、
前記第１不純物拡散層と前記第２不純物拡散層との間の領域である間隔領域の上部に設けられた第２の開口中に埋め込まれた第２の導電プラグと、を備え、
前記半導体基板の、前記第１および第２の開口の下部に位置する領域には、Ｆ、ＳｉまたはＣが注入されていることを特徴とする半導体装置。
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