JP2570324B2 - 不揮発性半導体メモリおよびその製造方法 - Google Patents
不揮発性半導体メモリおよびその製造方法Info
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- JP2570324B2 JP2570324B2 JP62275491A JP27549187A JP2570324B2 JP 2570324 B2 JP2570324 B2 JP 2570324B2 JP 62275491 A JP62275491 A JP 62275491A JP 27549187 A JP27549187 A JP 27549187A JP 2570324 B2 JP2570324 B2 JP 2570324B2
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- semiconductor wafer
- tunnel oxide
- semiconductor memory
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、エンデュランス（書き込みおよび消去の
繰返し回数）特性、さらにトンネル酸化膜の絶縁破壊特
性が改善されるようにした不揮発性半導体メモリおよび
その製造方法に関する。
繰返し回数）特性、さらにトンネル酸化膜の絶縁破壊特
性が改善されるようにした不揮発性半導体メモリおよび
その製造方法に関する。
［従来の技術］ E2PROMにあっては、書き込みおよび消去の繰返し回数
が増加するにしたがって、スレッショルド電圧VTが低下
するものであり、VTウインドが狭まる性質を有する。そ
して、このスレッショルド電圧VTの低下は、トンネル酸
化膜が薄い程少なくなり、良好なエンデュランス特性を
有するようになるものであるが、トンネル酸化膜を薄く
するように構成すると、この酸化膜の欠陥密度が増加す
るようになると考えられる絶縁破壊寿命が弱くなる傾向
にある。
が増加するにしたがって、スレッショルド電圧VTが低下
するものであり、VTウインドが狭まる性質を有する。そ
して、このスレッショルド電圧VTの低下は、トンネル酸
化膜が薄い程少なくなり、良好なエンデュランス特性を
有するようになるものであるが、トンネル酸化膜を薄く
するように構成すると、この酸化膜の欠陥密度が増加す
るようになると考えられる絶縁破壊寿命が弱くなる傾向
にある。
従来、トンネル酸化膜を形成する手段としては、半導
体ウエハを電気炉内に設定し、上記半導体ウエハの表面
に100Å前後の厚さの酸化膜を形成させて、この酸化膜
がトンネル酸化膜として使用されるようにしている。し
かし、空気中や薬品による洗浄工程等で、半導体ウエハ
表面に形成された質の悪い５〜15Å程度の自然酸化膜を
除去することが困難である。
体ウエハを電気炉内に設定し、上記半導体ウエハの表面
に100Å前後の厚さの酸化膜を形成させて、この酸化膜
がトンネル酸化膜として使用されるようにしている。し
かし、空気中や薬品による洗浄工程等で、半導体ウエハ
表面に形成された質の悪い５〜15Å程度の自然酸化膜を
除去することが困難である。
一般に電気炉にあっては、例えばH2（水素）によって
シリコンでなる半導体ウエハの表面の自然酸化膜を高温
で除去する場合、H2導入前のガス置換、H2処理後のガス
置換に多くの時間を必要とするものであり、IC、LSIの
不純物の再分布が起こるようになって、高集積化デバイ
ス対応させることが困難である。また、この自然酸化膜
除去処理のための時間を短くしようとすると、爆破の危
険が生ずるようになるので、その時間は自ずと制限され
ていた。
シリコンでなる半導体ウエハの表面の自然酸化膜を高温
で除去する場合、H2導入前のガス置換、H2処理後のガス
置換に多くの時間を必要とするものであり、IC、LSIの
不純物の再分布が起こるようになって、高集積化デバイ
ス対応させることが困難である。また、この自然酸化膜
除去処理のための時間を短くしようとすると、爆破の危
険が生ずるようになるので、その時間は自ずと制限され
ていた。
［発明が解決しようとする問題点］ この発明は上記のような点に鑑みなされたもので、半
導体ウエハ表面に、この半導体ウエハを処理用のチャン
バから取り出すことなくトンネル酸化膜が形成されるよ
うにすると共に、このトンネル酸化膜は特に薄くするこ
とがなくとも、エンデュランス特性を良好なものとする
ことができるようにする不揮発性半導体メモリおよびそ
の製造方法を提供しようとするものである。
導体ウエハ表面に、この半導体ウエハを処理用のチャン
バから取り出すことなくトンネル酸化膜が形成されるよ
うにすると共に、このトンネル酸化膜は特に薄くするこ
とがなくとも、エンデュランス特性を良好なものとする
ことができるようにする不揮発性半導体メモリおよびそ
の製造方法を提供しようとするものである。
［問題点を解決するための手段］ すなわち、この発明に係る半導体メモリは、トンネル
酸化膜が酸化膜の両面にナイトロオキサイドの層がそれ
ぞれ形成されるようにした３層構造で構成されるように
するものであり、このために半導体ウエハをチャンバ内
に設定した状態で自然酸化膜を除去し、その後チャンバ
内を減圧排気して酸素を導入し、ハロゲンランプ等によ
って急速酸化して半導体ウエハ表面に酸化膜を形成させ
る。その後、上記チャンバ内を減圧排気し、反応ガスを
導入して同じくハロゲンランプ等によって急速加熱し、
急速窒化させるようにするものである。
酸化膜が酸化膜の両面にナイトロオキサイドの層がそれ
ぞれ形成されるようにした３層構造で構成されるように
するものであり、このために半導体ウエハをチャンバ内
に設定した状態で自然酸化膜を除去し、その後チャンバ
内を減圧排気して酸素を導入し、ハロゲンランプ等によ
って急速酸化して半導体ウエハ表面に酸化膜を形成させ
る。その後、上記チャンバ内を減圧排気し、反応ガスを
導入して同じくハロゲンランプ等によって急速加熱し、
急速窒化させるようにするものである。
［作用］ 上記のように例えばシリコン酸化膜でなるトンネル酸
化膜の両面それぞれにナイトロオキサイド層が形成され
た３層構造とすることによって、この絶縁膜のトラップ
量が少なくなるものであり、しかも酸化シリコン膜のみ
のトンネル酸化膜層の場合に比較して、絶縁破壊特性に
優れたものとすることができる。すなわち、トラップ量
が少ないものであるため、エンデュランス特性における
スレッショルド電圧の低下が少なくなり、書き込みおよ
び消去の繰返し回数特性に優れたものとすることがで
き、信頼性の高いE2PROMが得られるようになるものであ
る。
化膜の両面それぞれにナイトロオキサイド層が形成され
た３層構造とすることによって、この絶縁膜のトラップ
量が少なくなるものであり、しかも酸化シリコン膜のみ
のトンネル酸化膜層の場合に比較して、絶縁破壊特性に
優れたものとすることができる。すなわち、トラップ量
が少ないものであるため、エンデュランス特性における
スレッショルド電圧の低下が少なくなり、書き込みおよ
び消去の繰返し回数特性に優れたものとすることがで
き、信頼性の高いE2PROMが得られるようになるものであ
る。
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明す
る。第１図はE2PROMのトンネル酸化膜を形成する工程を
示しているもので、シリコン半導体ウエハが処理用のチ
ャンバ内に設定される。そして、このように半導体ウエ
ハがチャンバ内に設定された状態でこのチャンバ内を減
圧排気する第１の工程11を実行する。このようにしてチ
ャンバ内が真空状態に排気されたならば、このチャンバ
内に第２の工程12で示すようにH2、HCl等の反応ガスを
導入し、このチャンバ内を昇温する第３の工程13を実行
するもので、この第３の工程13によって、半導体ウエハ
の表面に空気中や薬品処理によって形成された質の悪い
自然酸化膜を除去する。たとえば、この第３の工程13に
あっては、1150℃の温度で60秒間の処理が行われる。そ
して、このような自然酸化膜の除去処理が行われたなら
ば、第４の工程14で降温動作が実行される。
る。第１図はE2PROMのトンネル酸化膜を形成する工程を
示しているもので、シリコン半導体ウエハが処理用のチ
ャンバ内に設定される。そして、このように半導体ウエ
ハがチャンバ内に設定された状態でこのチャンバ内を減
圧排気する第１の工程11を実行する。このようにしてチ
ャンバ内が真空状態に排気されたならば、このチャンバ
内に第２の工程12で示すようにH2、HCl等の反応ガスを
導入し、このチャンバ内を昇温する第３の工程13を実行
するもので、この第３の工程13によって、半導体ウエハ
の表面に空気中や薬品処理によって形成された質の悪い
自然酸化膜を除去する。たとえば、この第３の工程13に
あっては、1150℃の温度で60秒間の処理が行われる。そ
して、このような自然酸化膜の除去処理が行われたなら
ば、第４の工程14で降温動作が実行される。
このようにしてチャンバ内の温度が降下されたなら
ば、第５の工程15でチャンバ内を減圧排気し、さらに第
６の工程16でチャンバ内にO2（酸素）を導入する。この
ようにチャンバ内の半導体ウエハが酸素雰囲気内に設定
されたならば、第７の工程17でこのチャンバ内の半導体
ウエハを昇温し、この半導体ウエハの表面にシリコン酸
化膜を形成させるようにする。この場合、この工程17に
おける昇温処理は、例えばハロゲンランプを用いて行な
い、急速に昇温されるようにし、半導体ウエハの表面を
急速酸化させることによって、シリコン酸化膜が形成さ
れるようにしている。
ば、第５の工程15でチャンバ内を減圧排気し、さらに第
６の工程16でチャンバ内にO2（酸素）を導入する。この
ようにチャンバ内の半導体ウエハが酸素雰囲気内に設定
されたならば、第７の工程17でこのチャンバ内の半導体
ウエハを昇温し、この半導体ウエハの表面にシリコン酸
化膜を形成させるようにする。この場合、この工程17に
おける昇温処理は、例えばハロゲンランプを用いて行な
い、急速に昇温されるようにし、半導体ウエハの表面を
急速酸化させることによって、シリコン酸化膜が形成さ
れるようにしている。
ここで、この第７の工程17における昇温処理は、例え
ば1150℃で40秒間行われ、100Åの膜厚のシリコン酸化
膜が形成されるようにしている。
ば1150℃で40秒間行われ、100Åの膜厚のシリコン酸化
膜が形成されるようにしている。
このように半導体ウエハの表面にシリコン酸化膜が形
成されたならば、上記チャンバ内を第８の工程18で降温
し、さらに第９の工程19で減圧排気する。
成されたならば、上記チャンバ内を第８の工程18で降温
し、さらに第９の工程19で減圧排気する。
このようにシリコン酸化膜が表面に形成されたシリコ
ン半導体ウエハの設定されるチャンパ内には、次の第10
工程20で窒化反応ガスNH3を導入する。そして、第11工
程21で例えばハロゲンランプを用いた急速加熱手段によ
って急速昇温させ、急速窒化させる。この窒化工程は、
例えば1150℃で30秒間行われる。このようにして窒化処
理が行われたならば、第12工程22で降温処理し、さらに
第13工程23でチャンバ内に窒素を導入し、半導体ウエハ
を取り出すようにする。
ン半導体ウエハの設定されるチャンパ内には、次の第10
工程20で窒化反応ガスNH3を導入する。そして、第11工
程21で例えばハロゲンランプを用いた急速加熱手段によ
って急速昇温させ、急速窒化させる。この窒化工程は、
例えば1150℃で30秒間行われる。このようにして窒化処
理が行われたならば、第12工程22で降温処理し、さらに
第13工程23でチャンバ内に窒素を導入し、半導体ウエハ
を取り出すようにする。
第２図は上記のようなトンネル酸化膜の形成処理を行
なう装置の概略的な構成を示しているもので、石英チャ
ンバ31内にシリコン半導体ウエハ32が挿入され、支持設
定されるようになっている。このチャンバ31にはガス導
入口33および34が形成され、導入口33からN2が導入さ
れ、導入口34からNH3、O2、H2、Cl等の反応ガスが選択
的に導入されるようになっている。そして、このチャン
バ31にはさらに排出口35が形成されていて、この排出口
35から図示されない真空ポンプによって、チャンバ31内
が選択的に減圧排気処理されるようにしている。
なう装置の概略的な構成を示しているもので、石英チャ
ンバ31内にシリコン半導体ウエハ32が挿入され、支持設
定されるようになっている。このチャンバ31にはガス導
入口33および34が形成され、導入口33からN2が導入さ
れ、導入口34からNH3、O2、H2、Cl等の反応ガスが選択
的に導入されるようになっている。そして、このチャン
バ31にはさらに排出口35が形成されていて、この排出口
35から図示されない真空ポンプによって、チャンバ31内
が選択的に減圧排気処理されるようにしている。
ここで、上記石英チャンバ31の外周部には、ハロゲン
ランプ36による加熱機構が設けられているもので、この
ハロゲンランプ36によってシリコン半導体ウエハ32が急
速に加熱制御されるようにしている。
ランプ36による加熱機構が設けられているもので、この
ハロゲンランプ36によってシリコン半導体ウエハ32が急
速に加熱制御されるようにしている。
尚、詳細は図示されていないが、石英チャンバ31内で
上記加熱温度が観測されているものであり、その加熱温
度が目標温度状態に設定されるようにハロゲンランプ36
が制御されるものである。また、加熱源としては、ハロ
ゲンランプに代わりアークランプが適宜使用されるもの
である。
上記加熱温度が観測されているものであり、その加熱温
度が目標温度状態に設定されるようにハロゲンランプ36
が制御されるものである。また、加熱源としては、ハロ
ゲンランプに代わりアークランプが適宜使用されるもの
である。
第３図は第１図で示したトンネル酸化膜の形成処理作
業における各工程の温度状態およびチャンバ31内の気圧
の状態を示している。
業における各工程の温度状態およびチャンバ31内の気圧
の状態を示している。
第４図は上記のようにしてトンネル酸化膜の形成され
るE2PROMの１記憶素子部分の断面構成を示しているもの
で、シリコン半導体基板41の主表面部に対応して形成さ
れたソース42およびドレイン43の領域部に対応して、ゲ
ート絶縁膜44を介してポリシリコンによるフローティン
グゲート45が形成される。そして、このフローティング
ゲート45と上記ドレイン43との間に、シリコン酸化薄膜
によってトンネル酸化膜46が形成されるようにしてい
る。そして、上記フローティングゲート45の上に、絶縁
膜47を介してポリシリコンによるコントロールゲート48
が形成されるものである。
るE2PROMの１記憶素子部分の断面構成を示しているもの
で、シリコン半導体基板41の主表面部に対応して形成さ
れたソース42およびドレイン43の領域部に対応して、ゲ
ート絶縁膜44を介してポリシリコンによるフローティン
グゲート45が形成される。そして、このフローティング
ゲート45と上記ドレイン43との間に、シリコン酸化薄膜
によってトンネル酸化膜46が形成されるようにしてい
る。そして、上記フローティングゲート45の上に、絶縁
膜47を介してポリシリコンによるコントロールゲート48
が形成されるものである。
このように構成されるE2PROMにあっては、100Å程度
のトンネル酸化膜46を通して、電子をフローティングゲ
ート45に出し入れすることによって、データの書き込み
および消去動作が行われる。
のトンネル酸化膜46を通して、電子をフローティングゲ
ート45に出し入れすることによって、データの書き込み
および消去動作が行われる。
例えばフローティングゲート45に電子を入れるデータ
の書き込み動作時にあっては、コントロールゲート48に
18〜25Vの電圧を印加設定し、ドレイン43、ソース42、
および基板41を0Vに設定する。また、消去のためにフロ
ーティングゲート45から電子を抜くためには、コントロ
ールゲート48、ソース42および基板41を0Vに設定し、ド
レイン43に18〜25Vの電圧を印加設定するものである。
の書き込み動作時にあっては、コントロールゲート48に
18〜25Vの電圧を印加設定し、ドレイン43、ソース42、
および基板41を0Vに設定する。また、消去のためにフロ
ーティングゲート45から電子を抜くためには、コントロ
ールゲート48、ソース42および基板41を0Vに設定し、ド
レイン43に18〜25Vの電圧を印加設定するものである。
このようなE2PROMにおいて、高電圧の印加制御によっ
てデータの書き込みおよび消去のデバイス動作を円滑に
実行させるためには、トンネル酸化膜46が重要となる。
てデータの書き込みおよび消去のデバイス動作を円滑に
実行させるためには、トンネル酸化膜46が重要となる。
上記のようにして形成されるようになるトンネル酸化
膜43にあっては、その構造は第５図で示すバンドタイア
グラムのようになるものであり、トンネル酸化膜の表面
およびシリコン基板の界面側が、ナイトロオキサイド化
された構造となる。したがって、この図で破線で示すよ
うに、このトンネル酸化膜が酸化シリコン（SiO2）膜の
みによる場合よりも、このトンネル酸化膜の表面および
界面部でのトンネル膜のバリアハイトが低くされるよう
になる。
膜43にあっては、その構造は第５図で示すバンドタイア
グラムのようになるものであり、トンネル酸化膜の表面
およびシリコン基板の界面側が、ナイトロオキサイド化
された構造となる。したがって、この図で破線で示すよ
うに、このトンネル酸化膜が酸化シリコン（SiO2）膜の
みによる場合よりも、このトンネル酸化膜の表面および
界面部でのトンネル膜のバリアハイトが低くされるよう
になる。
このような、シリコン酸化膜の両面にナイウトロオキ
サイドの膜が形成されるような３層構造とされるトンネ
ル酸化膜は、前記第７の工程17で形成されたシリコン酸
化膜を、第10工程20さらに第21工程21で示すように、NH
3ガス雰囲気で、ハロゲンランプによって急速加熱する
ことにより構成できるものである。
サイドの膜が形成されるような３層構造とされるトンネ
ル酸化膜は、前記第７の工程17で形成されたシリコン酸
化膜を、第10工程20さらに第21工程21で示すように、NH
3ガス雰囲気で、ハロゲンランプによって急速加熱する
ことにより構成できるものである。
例えば、文献（Yasushi Naito et al,J.Vac.Techno
l.B5（３）,May/Jun 1987、P633）においては、上記の
ような窒化手段が示されているもので、窒化時間の短い
ときは、シリコン酸化膜の表面および界面にナイトロオ
キサイドが形成され、時間の経過と共に酸化膜全体がナ
イトロオキサイド化されるようになる。そして、このこ
とは本件発明者等においても確認された。
l.B5（３）,May/Jun 1987、P633）においては、上記の
ような窒化手段が示されているもので、窒化時間の短い
ときは、シリコン酸化膜の表面および界面にナイトロオ
キサイドが形成され、時間の経過と共に酸化膜全体がナ
イトロオキサイド化されるようになる。そして、このこ
とは本件発明者等においても確認された。
そして、第５図で示されたようにナイトロオキサイド
層を両面に有する３層構造のトンネル酸化膜とした場
合、この絶縁膜の電子トラップ量が少なくなり、且つこ
のトンネル酸化膜が酸化シリコンのみの場合にときより
も、絶縁破壊特性が優れたものとなることが確認され
た。
層を両面に有する３層構造のトンネル酸化膜とした場
合、この絶縁膜の電子トラップ量が少なくなり、且つこ
のトンネル酸化膜が酸化シリコンのみの場合にときより
も、絶縁破壊特性が優れたものとなることが確認され
た。
第６図はその実験により得られた結果を示しているも
ので、この例は電流密度Ｊが“Ｊ＝64mA/cm2"としトン
ネル酸化膜の厚さToxが105Åの場合である。
ので、この例は電流密度Ｊが“Ｊ＝64mA/cm2"としトン
ネル酸化膜の厚さToxが105Åの場合である。
すなわち、この第６図から明らかにように、曲線Ａで
示す例は、急速窒化時間を“０秒”とした場合であり、
実質的に急速窒化工程が行われなかった例であり、時間
の経過と共に電圧Vgが増加する。ここで、電圧Vgは、ト
ンネル酸化膜中にトラップされた電荷量に対応するもの
である。
示す例は、急速窒化時間を“０秒”とした場合であり、
実質的に急速窒化工程が行われなかった例であり、時間
の経過と共に電圧Vgが増加する。ここで、電圧Vgは、ト
ンネル酸化膜中にトラップされた電荷量に対応するもの
である。
これに対して、温度1150℃で10秒間急速窒化した場
合、および同温度で30秒間急速窒化した場合には、この
図で曲線ＢおよびＣで示すように、Vgがほとんど増加し
ない。しかし、曲線Ｄで示すように100秒間急速窒化処
理を行なうと、急速にVgが増加するようになる。
合、および同温度で30秒間急速窒化した場合には、この
図で曲線ＢおよびＣで示すように、Vgがほとんど増加し
ない。しかし、曲線Ｄで示すように100秒間急速窒化処
理を行なうと、急速にVgが増加するようになる。
第７図は定電流TDDB絶縁破壊寿命試験を行なった結果
を示すもので、Ａ、Ｂ、Ｃはそれぞれ1150℃での急速窒
化時間を０秒、10秒および30秒とした例であり、Ｄおよ
びＥはそれぞれ急速窒化時間を100秒および300秒とした
場合の例である。
を示すもので、Ａ、Ｂ、Ｃはそれぞれ1150℃での急速窒
化時間を０秒、10秒および30秒とした例であり、Ｄおよ
びＥはそれぞれ急速窒化時間を100秒および300秒とした
場合の例である。
すなわち、両面にナイトロオキサイドの層を有する３
層構造となった場合には、電子のトラップ量が少ない状
態に保たれるものであり、エンデュランス特性における
スレッショルド電圧の低下は少ないものであり、データ
の書き込みおよび消去の繰返し回数が増加しても、その
書き込みおよび消去特性が安定に保たれるようになる。
また、第７図の結果からも明らかとなるように、トンネ
ル酸化膜が３層構造とされるような状態で、絶縁破壊特
性が良好となるものであり、絶縁破壊寿命に優れたもの
とされるようになる。
層構造となった場合には、電子のトラップ量が少ない状
態に保たれるものであり、エンデュランス特性における
スレッショルド電圧の低下は少ないものであり、データ
の書き込みおよび消去の繰返し回数が増加しても、その
書き込みおよび消去特性が安定に保たれるようになる。
また、第７図の結果からも明らかとなるように、トンネ
ル酸化膜が３層構造とされるような状態で、絶縁破壊特
性が良好となるものであり、絶縁破壊寿命に優れたもの
とされるようになる。
第８図はエンデュランス特性の状態を示したもので、
この図においてＡはトンネル酸化膜の厚さが110Åで、1
150℃で30秒間急速窒化した場合ものであり、スレッシ
ョルド電圧VTが書き込みおよび消去を繰返してもほとん
ど低下しない。これに対してＢで示す急速窒化を行なわ
ず、ナイトロオキサイド層が存在しない場合には、書き
込みおよび消去動作の繰返しと共に、スレッショルド電
圧VTが低下し、VTウインドが狭くなるものである。
この図においてＡはトンネル酸化膜の厚さが110Åで、1
150℃で30秒間急速窒化した場合ものであり、スレッシ
ョルド電圧VTが書き込みおよび消去を繰返してもほとん
ど低下しない。これに対してＢで示す急速窒化を行なわ
ず、ナイトロオキサイド層が存在しない場合には、書き
込みおよび消去動作の繰返しと共に、スレッショルド電
圧VTが低下し、VTウインドが狭くなるものである。
これまでの説明では、急速窒化処理の温度を1150℃と
した場合を述べている。しかし、この急速窒化の条件を
変更しても３層の構造のトンネル酸化膜が形成されるよ
うになるものであり、シリコン酸化膜の表面側および界
面側にそれぞれナイトロオキサイドの層が形成される３
層構造とされる条件、すなわち窒化温度および急速窒化
時間は、第９図に斜線で示す範囲となるものである。
した場合を述べている。しかし、この急速窒化の条件を
変更しても３層の構造のトンネル酸化膜が形成されるよ
うになるものであり、シリコン酸化膜の表面側および界
面側にそれぞれナイトロオキサイドの層が形成される３
層構造とされる条件、すなわち窒化温度および急速窒化
時間は、第９図に斜線で示す範囲となるものである。
シリコン酸化膜を急速窒化処理することによって、こ
の酸化膜の両面にナイトロオキサイド層を形成するよう
な３層構造のトンネル酸化膜とした場合、エンデュラン
ス特性、さらに絶縁破壊寿命特性が改善されるのは、次
のような理由からと思われる。
の酸化膜の両面にナイトロオキサイド層を形成するよう
な３層構造のトンネル酸化膜とした場合、エンデュラン
ス特性、さらに絶縁破壊寿命特性が改善されるのは、次
のような理由からと思われる。
すなわち、トンネル酸化膜部分がシリコン酸化膜のみ
によって構成された場合には、Si基板と上記トンネル酸
化膜を構成するSiO2との界面近傍に、歪んだいわゆるSi
−Ｏのトラップの原因と言われるストレインボンドが存
在するが、急速窒化処理を行ない、、ある量の窒化酸化
膜（ナイトロオキサイド）が界面近傍に形成されると、
この界面部の歪が減少し、トラップの減少現象がおこる
と考えられる。さらに、このナイトロオキサイドは酸化
膜よりもバリアハイトが低いものであり、したがって全
体としてトンネル膜が厚いにもかかわらず、見掛け上で
薄い膜として考えられるようになり、上記理由によるト
ラップの減少とあわせてさらにトラップが少なくなるも
のと考えられる。しかしながら、全体がナイトロオキサ
イド化されると歪が増え、トラップ量が著しく増加する
ようになり、最適範囲が存在することがわかった。
によって構成された場合には、Si基板と上記トンネル酸
化膜を構成するSiO2との界面近傍に、歪んだいわゆるSi
−Ｏのトラップの原因と言われるストレインボンドが存
在するが、急速窒化処理を行ない、、ある量の窒化酸化
膜（ナイトロオキサイド）が界面近傍に形成されると、
この界面部の歪が減少し、トラップの減少現象がおこる
と考えられる。さらに、このナイトロオキサイドは酸化
膜よりもバリアハイトが低いものであり、したがって全
体としてトンネル膜が厚いにもかかわらず、見掛け上で
薄い膜として考えられるようになり、上記理由によるト
ラップの減少とあわせてさらにトラップが少なくなるも
のと考えられる。しかしながら、全体がナイトロオキサ
イド化されると歪が増え、トラップ量が著しく増加する
ようになり、最適範囲が存在することがわかった。
［発明の効果］ 以上のようにこの発明に係る不揮発性半導体メモリに
あっては、トンネル酸化膜がナイトロオキサイドによっ
て挟まれた３層構造とされることによってエンデュラン
ス特性が効果的に改善されるものであり、また絶縁破壊
寿命特性も改善され、寿命の長い且つ信頼性の高いE2PR
OMが得られるようになる。また、上記のような３層構造
のトンネル酸化膜も、処理用チャンバから１度も取り出
すことなく一連の工程で形成することができるものであ
り、この種半導体ウエハの製造工程が簡易化され、製品
の信頼性の向上にも大きな効果を発揮するようになる。
あっては、トンネル酸化膜がナイトロオキサイドによっ
て挟まれた３層構造とされることによってエンデュラン
ス特性が効果的に改善されるものであり、また絶縁破壊
寿命特性も改善され、寿命の長い且つ信頼性の高いE2PR
OMが得られるようになる。また、上記のような３層構造
のトンネル酸化膜も、処理用チャンバから１度も取り出
すことなく一連の工程で形成することができるものであ
り、この種半導体ウエハの製造工程が簡易化され、製品
の信頼性の向上にも大きな効果を発揮するようになる。
第１図はこの発明の一実施例に係る不揮発性半導体メモ
リの特にトンネル酸化膜部分の製造処理工程を説明する
図、第２図は上記製造処理を実行する装置の構成を説明
する図、第３図は上記処理工程におけるチャンバ内の温
度および圧力の状態を経時的に示す図、第４図はE2PROM
の記憶素子部を説明する断面構成図、第５図は上記素子
のバンドダイアグラムを示す図、第６図はトラップ量の
状態を実験して得た結果を示す図、第７図は同じく絶縁
破壊寿命試験を行なった結果を示す図、第８図はこの発
明に係るメモリのエンジュランス特性を従来例と対比し
て示す図、第９図は３層構想が得られるための窒化温度
と急速窒化時間との関係条件を示す図である。 31……石英チャンバ、32……半導体ウエハ、36……ハロ
ゲンランプ、41……シリコン半導体基板、42……ソー
ス、43……ドレイン、44……絶縁膜、45……フローティ
ングゲート、46……トンネル酸化膜、48……コントロー
ルゲート。
リの特にトンネル酸化膜部分の製造処理工程を説明する
図、第２図は上記製造処理を実行する装置の構成を説明
する図、第３図は上記処理工程におけるチャンバ内の温
度および圧力の状態を経時的に示す図、第４図はE2PROM
の記憶素子部を説明する断面構成図、第５図は上記素子
のバンドダイアグラムを示す図、第６図はトラップ量の
状態を実験して得た結果を示す図、第７図は同じく絶縁
破壊寿命試験を行なった結果を示す図、第８図はこの発
明に係るメモリのエンジュランス特性を従来例と対比し
て示す図、第９図は３層構想が得られるための窒化温度
と急速窒化時間との関係条件を示す図である。 31……石英チャンバ、32……半導体ウエハ、36……ハロ
ゲンランプ、41……シリコン半導体基板、42……ソー
ス、43……ドレイン、44……絶縁膜、45……フローティ
ングゲート、46……トンネル酸化膜、48……コントロー
ルゲート。
Claims (3)
- 【請求項１】半導体ウエハの設定されたチャンバ内を減
圧排気する工程と、 上記減圧排気されたチャンバ内に反応ガスを導入し昇温
させて上記半導体ウエハの表面に形成されている自然酸
化膜を除去する工程と、 この自然酸化膜の除去された半導体ウエハの設定された
チャンバ内を減圧排気し、酸素を導入する工程と、 この酸素の導入されたチャンバ内の半導体ウエハ表面を
急速酸化させて酸化膜を形成する工程と、 上記チャンバを減圧排気し、このチャンバに窒素系の反
応ガスを導入する工程と、 この窒素系反応ガスの導入されたチャンバ内に設定され
る半導体ウエハの表面を加熱し窒化させる工程とを具備
し、 この窒化工程では、上記半導体ウエハの表面が急速に加
熱され、上記酸化膜の両面にナイトロオキサイドの層が
形成されたトンネル層が構成されるようにしたことを特
徴とする不揮発性半導体メモリの製造方法。 - 【請求項２】上記加熱工程では、ハロゲンランプまたは
アークランプによる熱源が使用されるようにした特許請
求の範囲第１項記載の不揮発性半導体メモリの製造方
法。 - 【請求項３】半導体基板に形成されるドレインとフロー
ティングゲートとの間に、酸化膜の両面にナイトロオキ
サイド層が形成されるようにした３層構造のトンネル酸
化膜層が形成されるようにしたことを特徴とする不揮発
性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275491A JP2570324B2 (ja) | 1987-10-30 | 1987-10-30 | 不揮発性半導体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275491A JP2570324B2 (ja) | 1987-10-30 | 1987-10-30 | 不揮発性半導体メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117332A JPH01117332A (ja) | 1989-05-10 |
| JP2570324B2 true JP2570324B2 (ja) | 1997-01-08 |
Family
ID=17556250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275491A Expired - Lifetime JP2570324B2 (ja) | 1987-10-30 | 1987-10-30 | 不揮発性半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570324B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2920636B2 (ja) * | 1989-03-18 | 1999-07-19 | 松下電子工業株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2509695B2 (ja) * | 1989-04-06 | 1996-06-26 | 株式会社東芝 | 半導体装置の製造方法 |
| US6373093B2 (en) | 1989-04-28 | 2002-04-16 | Nippondenso Corporation | Semiconductor memory device and method of manufacturing the same |
| US5017979A (en) | 1989-04-28 | 1991-05-21 | Nippondenso Co., Ltd. | EEPROM semiconductor memory device |
| JP2739593B2 (ja) * | 1989-06-02 | 1998-04-15 | セイコーインスツルメンツ株式会社 | 半導体装置の製造法 |
| JP4997872B2 (ja) * | 2006-08-22 | 2012-08-08 | ソニー株式会社 | 不揮発性半導体メモリデバイスおよびその製造方法 |
-
1987
- 1987-10-30 JP JP62275491A patent/JP2570324B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01117332A (ja) | 1989-05-10 |
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Legal Events
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