KR100923715B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100923715B1
KR100923715B1 KR1020077002546A KR20077002546A KR100923715B1 KR 100923715 B1 KR100923715 B1 KR 100923715B1 KR 1020077002546 A KR1020077002546 A KR 1020077002546A KR 20077002546 A KR20077002546 A KR 20077002546A KR 100923715 B1 KR100923715 B1 KR 100923715B1
Authority
KR
South Korea
Prior art keywords
gas
insulating film
oxynitride
gate insulating
semiconductor substrate
Prior art date
Application number
KR1020077002546A
Other languages
English (en)
Other versions
KR20070088468A (ko
Inventor
주니치 키타가와
시게노리 오자키
아키노부 테라모토
타다히로 오미
Original Assignee
도쿄엘렉트론가부시키가이샤
고쿠리츠다이가쿠호진 도호쿠다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤, 고쿠리츠다이가쿠호진 도호쿠다이가쿠 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20070088468A publication Critical patent/KR20070088468A/ko
Application granted granted Critical
Publication of KR100923715B1 publication Critical patent/KR100923715B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 게이트 절연막에 있어서의 양호한 질소 농도 프로파일에 의해 전기적 특성(기록·소거 특성)에 우수한 반도체 기억 장치 및 그 제조 방법을 제공하는 제공하는 것을 목적으로 한다.
본 발명의 제1 형태에 따른 반도체 장치의 제조 방법은 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 플라즈마에 의해 산질화종을 생성하여 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며, 상기 산질화종은, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유하는 구성을 채용하고 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 소자(플래시메모리, EEPROM 등)에 관한 것이다. 특히, 반도체 기판과 게이트 전극 사이에 배치되는 게이트 절연막의 형성 방법의 개량에 관한 것이다.
반도체 기억 장치의 전기적 특성(기록·소거 특성)에 관한 것이며, 게이트 절연막의 질소 농도 프로파일이 중요한 의의를 갖는다. 종래로서는 산화막에 대하여 열 산질화 처리를 행하는 경우가 있었다. 그러나 트랜지스터 특성이 열화되거나, 산화막과 기판 계면에만 질소 피크가 형성되고, 적절한 질소 농도 프로파일을 형성하기가 곤란하였다. 즉, 열 산질화 처리의 경우에는 일정한 위치에 일정한 농도의 질소 피크가 형성되고, 이를 제어하는 것이 곤란하였다.
일본 특허 공개 2003-60198에는 질소 농도 프로파일이 개선된 게이트 절연막을 갖는 반도체 장치가 나타나 있다.
[특허 문헌 1] 일본 특허 공개 2003-60198
그러나 일본 특허 공개 2003-60198에 개시된 발명은 반도체 장치에 있어서의 게이트 누설을 억제하는 것이며, 플래시메모리 등의 기록·소거 특성의 개선은 기대할 수 없다.
따라서, 본 발명의 목적은 게이트 절연막에 있어서의 양호한 질소 농도 프로파일에 의해 전기적 특성(기록·소거 특성)에 우수한 반도체 기억 장치의 제조 방법을 제공하는 것에 있다.
또한, 게이트 절연막에 있어서의 양호한 질소 농도 프로파일에 의해 전기적 특성(기록·소거 특성)에 우수한 반도체 기억 장치를 제공하는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 제1 형태에 따른 반도체 장치의 제조 방법은 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종(酸窒化種)을 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며, 상기 산질화종은, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유하는 구성을 채용하고 있다.
본 발명의 제2 형태에 따른 반도체 장치의 제조 방법은, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며, 상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)를 1:0.000003 내지 1:0.003으로 하고 있다.
본 발명의 제3 형태에 따른 반도체 장치의 제조 방법은, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며, 상기 산질화종에 함유되는 NO 가스의 절대값 유량을 0.0001 내지 0.01(sccm)로 하고 있다.
상기와 같은 본 발명의 제1 내지 제3 형태에 따른 반도체 기억 장치의 제조 방법에 있어서, 바람직하게는, 상기 게이트 절연막의 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에 0.02 내지 0.5 atomic%의 질소 피크를 형성한다.
본 발명의 제4 형태에 따른 반도체 기억 장치는 반도체 기판과; 상기 반도체 기판상에 형성된 게이트 전극과; 상기 반도체 기판과 게이트 전극 사이에 형성된 게이트 절연막을 포함하고, 상기 게이트 절연막은, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 구성으로 하고 있다.
본 발명의 제5 형태에 따른 시스템은, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서, 상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와; 플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과; 적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러를 포함한다. 그리고, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고; 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성한다. 또한, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단은, 상기 산질화종이 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유하도록 동작한다.
본 발명의 제6 형태에 따른 기록 매체는, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조에 사용되는 방법을 기록한 기록 매체에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성시키는 설정과; 상기 산질화종이, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유시키는 조건 설정을 기억하고 있다.
본 발명의 제7 형태에 따른 시스템은, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서, 상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와; 플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과; 적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러를 포함한다. 그리고, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 구성이다. 또한, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단은, 상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)가 1:0.000003 내지 1:0.003이 되도록 동작한다.
본 발명의 제8 형태에 따른 기록 매체는, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조에 사용되는 방법을 기록한 기록 매체에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성시키는 설정과; 상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)를 1:0.000003 내지 1:0.003으로 하는 조건 설정을 기억하고 있다.
본 발명의 제9 형태에 따른 시스템은, 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서, 상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와; 플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과; 적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러를 포함하고 있다. 그리고, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 구성이다. 또한, 상기 컨트롤러에 의한 제어 하에, 상기 가스 공급 수단은, 상기 산질화종에 함유되는 NO 가스의 절대값 유량이 0.0001 내지 0.01(sccm)이 되도록 동작한다.
본 발명의 제10 형태에 따른 기록 매체는 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조에 사용되는 방법을 기록한 기록 매체에 있어서, 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성시키는 설정과; 상기 산질화종에 함유되는 NO 가스의 절대값 유량을 0.0001 내지 0.01(sccm)로 하는 조건 설정을 기억하고 있다.
산화막 계면은 일반적으로 Si-0 결합 불량이 존재하고, 이 불량이 전기 특성을 열화시키는 요인이 된다. 질소는 이 결합을 보수하는 역할을 한다고 생각된다. 그러나 질소 농도 피크가 0.02 atomic% 이하이면, 상기와 같은 보수가 충분히 행해지지 않는다. 한편, 질소 농도 피크가 0.5 atomic% 이상이면 과도하게 질소가 들어가고, Si-0 결합 불량을 생성한다고 생각된다.
플래시메모리나 EEPROM과 같이, 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치에 있어서는, 전하 전달에 의한 전기적 스트레스는 절연막의 기판측·표면측(게이트 전극측) 양방향으로부터 걸린다. 이 때문에 양 계면에 질소 피크를 갖는 절연막에 의해 SILC(Stress-Induced Leakage Current; 스트레스 유도성 누설 전류)의 발생이 억제되고(도 8, 도 9 참조), 반도체 기억 소자의 특성이 개선된다. 본 발명에 의하면 반도체 기억 장치(플래시메모리)의 게이트 절연막의 표면 및 계면측에 동시에 질소 피크를 형성 가능하게 된다(도 4 참조). 게이트 절연막의 양 계면에 형성되는 질소 피크 농도를 0.5 atomic% 이하로 함으로써, 양호한 전기적 특성를 얻을 수 있다.
도 1은 본 발명이 적용되는 반도체 기억 장치(플래시메모리)의 기록 및 소거 동작을 도시하는 설명도이다.
도 2는 게이트 절연막에 있어서의 NO 가스 혼합비와 산질화막 계면의 질소 농도와의 관계를 도시하는 그래프이다.
도 3은 전체 가스량에 대한 NO 혼합율마다의 질소 농도의 변화를 도시하는 그래프이다.
도 4는 본 발명의 작용을 설명하기 위한 도면이며, 질소 농도 피크의 형성 방법을 단계적으로 도시한다.
도 5 의 (A) 및 (B)는 각각 기판 주입 스트레스(기록 동작)와 게이트 주입 스트레스(소거 동작)를 모식적으로 도시하는 도면이다.
도 6은 전자 주입시에 있어서의 주입 전하량과 게이트 전압 변동량과의 관 계(트랩 특성)를 도시하는 그래프이다.
도 7은 기록 동작시(기판 주입 스트레스)에 있어서의 주입 전하량과 누설 전류량과의 관계(SILC 특성)를 도시하는 그래프이다.
도 8은 소거 동작시(게이트 주입 스트레스)에 있어서의 주입 전하량과의 관계(SILC 특성)를 도시하는 그래프이다.
도 9는 본 발명을 실시하기 위한 플라즈마 처리 시스템의 구성을 도시하는 설명도(단면+블록)이다.
본 발명은, 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치(플래시메모리, EEPROM 등)에 적용 가능한 것이다.
도 1은 본 발명의 적용예로서의 플래시메모리의 기록 및 소거 동작의 1예를 도시하는 설명도이다. 기록 동작시에는 실리콘 기판으로부터 전하가 터널 절연막을 통해 게이트 전극(FG)측에 흐른다. 한편, 소거 동작시에는 게이트 전극(FG)측으로부터 터널 절연막을 통해 실리콘 기판에 전하가 흐른다. 본 발명의 특징은 터널 절연막(게이트 절연막)의 구조(질소 농도 프로파일)에 있다.
게이트 절연막의 플라즈마 처리에는 손상을 부여하지 말아야 한다고 하는 관점에서, 고밀도이지만 저전자 온도의 플라즈마를 정제할 수 있는 RLSA(Radial Line Slot Antenna) 마이크로파 플라즈마 처리 장치가 이용되고 있다. 양 계면(Si 기판측, 게이트 전극측)에 질소 피크 0.02 내지 0.5 atomic%를 갖는 게이트 절연막의 형성 방법으로서, 마이크파를 이용한 RLSA(레이디얼·라인·슬롯·안테나) 플라즈 마 처리 장치를 이용하고, 플라즈마 처리 장치에 도입하는 위치에서 플라즈마 여기용 가스에 의해 (산)질화종을 희석한다.
8 인치 기판(웨이퍼)에 대하여 하기 조건으로 처리를 행한다.
마이크로파 파워: 3500 W, 바람직한 범위는 2000-4000 W
처리 압력: 1 Torr, 바람직한 범위는 50 mTorr-10 Torr
처리 온도: 400℃, 바람직한 범위는 상온 내지 500℃
산질화종: NO, 바람직하게는 H를 포함하지 않는 가스(N2O, NO2, N2 등)
가스 유량: Kr: O2=1000:30 sccm,
바람직한 범위는 500 내지 5000:10 내지 500 sccm
여기서 NO 가스의 양을 이하의 어느 하나로 하는 것이 중요하다.
(1) 처리 장치에 도입되는 전체 가스량에 대한 NO 가스 혼합율:
0.00001 내지 0.01%
더 바람직하게는 NO 가스 혼합율을 0.001% 이하로 한다.
(2) 산소 가스에 대한 NO 가스 혼합비:
1:0.000003 내지 1:0.003
(3) NO 가스의 절대값 유량, 0.0001 내지 0.1 sccm
실제의 플라즈마 산질화 처리에 있어서는, 산질화종(산질화종용 가스)을 미리 플라즈마 여기용 가스 또는 희석 가스로 희석하고, 장치에 도입한다. 반도체 기판을 직접 플라즈마 산질화 처리하여 반도체 기판 표면에 산질화막의 절연막을 형성한다. 또한, 절연막중의 저질소 피크 제어성을 높이기 위해 반도체 기판을 미 리 산화해 두고, 다음에 플라즈마 산질화 처리하여 절연막을 형성하는(2 단계 처리) 것도 가능하다. 박막화 수단으로서는, 리모트 플라즈마로 형성한 산질화종을 희석 가스만으로 희석하여 처리할 수도 있다.
도 2는 게이트 절연막에 있어서의 NO 가스 혼합비와 산질화막 계면의 질소 농도와의 관계를 도시하는 그래프이다. 그래프로부터 알 수 있는 바와 같이, 2 단계 처리 또는 NO 가스 혼합비(희석율)가 0.0001% 이하일 때에 계면의 질소 농도가 양호한 값(0.5 atomic% 이하)을 채용한다.
도 3은 플라즈마 처리 장치에 도입되는 전체 가스량에 대한 NO 혼합율마다의, 질소 농도의 변화를 도시하는 그래프이다. 그래프로부터 알 수 있는 바와 같이, 2 단계 처리 또는 NO 가스 혼합비(희석율)가 0.0001% 이하일 때에 계면의 질소 농도가 가장 양호한 값(0.5 atomic% 이하)을 채용한다.
[표면측 질소 피크 0.5 atomic% 이하의 보정]
전술한 공정에서 형성한 산질화막에 대하여, 다시 RLSA 플라즈마 처리 장치를 이용하고, 하기의 조건으로 질화 처리를 행한다.
8 인치 기판(웨이퍼)을 이용한다.
마이크로파 파워: 1600 W, 바람직한 범위는 1000-4000 W
처리 압력: 950 mTorr, 바람직한 범위는 50 mTorr-10Torr
처리 온도: 400℃, 바람직한 범위는 상온 내지 500℃
질화종: N2 또는, O2를 포함하지 않는 가스(NH3 등)
가스 유량: Xe:N2=1000:40 sccm,
바람직하게는 3000 내지 500:10 내지 200 sccm
도 4는 본 발명의 작용을 설명하기 위한 도면이며, 질소 농도 피크의 형성 방법을 단계적으로 도시한다. 도면에 있어서, 게이트 절연막에 대하여 플라즈마 산질화만을 행한 경우(1), 반도체 기판측에 큰 피크, 게이트 전극측에 작은 피크가 형성된다. 게이트 절연막에 대하여 플라즈마 처리에 의해 베이스 산화막을 형성하고, 그 후 플라즈마 산질화를 행한 경우(2)에도 반도체 기판측에 큰 피크, 게이트 전극측에 작은 피크가 형성된다. 한편 (2)의 케이스에 추가로, 플라즈마 질화 처리를 더 실시한 경우(3)에는 게이트 전극측의 질소 피크를 제어하는 것이 가능해진다.
도 5 의 (A) 및 (B)는 각각 기판 주입 스트레스(기록 동작)와 게이트 주입 스트레스(소거 동작)를 모식적으로 도시하는 도면이다. 도 6은 기록 동작시(기판 주입 스트레스)에 있어서의 주입 전하량과 게이트 전압 변동량과의 관계(트랩 특성)를 도시하는 그래프이다. 도 7은 기록 동작시(기판 주입 스트레스)에 있어서의 주입 전하량과 누설 전류량과의 관계(SILC 특성)를 도시하는 그래프이다. 도 8은 소거 동작시(게이트 주입 스트레스)에 있어서의 주입 전하량과 누설 전류량과의 관계(SILC 특성)를 도시하는 그래프이다.
[커패시터(MOS-CAP)에 의한 전기 특성 평가](도 6-도 8 참조)
(1) 트랩 특성: 도 6에 도시하는 바와 같이, H를 포함하는 산질화종(NH3)에서는 전자 트랩이 증가하고 부적절한 것을 알 수 있다. 전자 트랩은 플래시메모리의 기록 소거 특성을 열화시킨다. 한편, NO 가스의 도입에 의해 전자 트랩은 저감 하고, NO 가스를 희석함으로써 더 개선하는 것을 알았다.
(2) SILC 특성: SILC(Stress Introduced Leakage Current) 특성은 플래시메모리의 데이터 유지 특성을 나타내는 전기적 특성이다. 누설 전류가 크면 축적 전하의 누설이 커지고, 메모리 특성이 열화된다. NO 가스의 도입에 의해 누설 전류는 작아진지만, 도 7 및 도 8에 도시하는 바와 같이, NO 가스를 희석함으로써 양방향 스트레스에 대하여 누설 전류에 더 나은 개선을 볼 수 있었다. 또한, H를 포함하는 산질화 처리에서는 질산(HNO3)이 생성되고, 장치 부식을 야기할 가능성이 있다.
플래시메모리나 EEPROM과 같이, 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치에 있어서는, 전하 전달에 의한 전기적 스트레스는 절연막의 기판측·표면측 양방향으로부터 걸린다. 이 때문에 양 계면에 질소 피크를 갖는 절연막에 의해 SILC 발생이 억제되고(도 7, 도 8 참조), 반도체 기억 소자의 특성이 개선된다.
본 발명에 의하면 반도체 기억 장치(플래시메모리)의 게이트 절연막의 표면 및 계면측에 동시에 질소 피크를 형성 가능해진다(도 4 참조). 이 경우 미리 플라즈마 여기용 가스로 희석된 산질화종(산질화종용 가스)을 이용하는 것이 바람직하다. 게이트 절연막의 양 계면에 형성되는 질소 피크 농도를 0.5 atomic% 이하로 함으로써, 양호한 전기적 특성을 얻을 수 있다. 또한, H를 포함하지 않는 계로 처리함으로써, 전자 포획 특성이 개선되고, 플래시메모리의 기록 소거 특성이 개선되는 것도 확인되었다.
도 9는 본 발명을 실시하기 위한 플라즈마 처리 시스템의 구성예를 도시한다. 플라즈마 처리 시스템(10)은 피처리 기판으로서의 실리콘(규소) 웨이퍼(W)를 유지하는 기판 유지대(12)가 구비된 처리 용기(11)를 갖는다. 처리 용기(11) 내의 기체(가스)는 배기 포트(11B)로부터 도시되지 않는 배기 펌프를 통해 배기된다.
처리 용기(11)의 장치 위쪽에는 기판 유지대(12)상의 실리콘(규소) 웨이퍼(W)에 대응하여 개구부가 마련되어 있다. 이 개구부는 석영이나 Al2O3, AlN, Si3N4로 이루어지는 유전체판(13)에 의해 막혀 있다. 유전체판(13)의 상부[처리 용기(11)의 외측]에는 RLSA(레이디얼·라인·슬롯·안테나)(16)의 평면 안테나가 배치되어 있다. 이 안테나(16)에는 도파관으로부터 공급된 전자파가 투과하기 위한 복수의 슬롯이 형성되어 있다. 안테나(16)의 상부(외측)에는 도파관이 더 배치되어 있다.
처리 용기(11)의 내부 측벽에는 플라즈마 처리일 때에 가스를 도입하기 위한 가스 공급구(11A)가 마련되어 있다. 이 가스 공급구(11A)로부터는 가스 공급원(24)에 있어서 미리 혼합된 가스가 도입된다. 도시하지 않지만, 도입되는 가스의 유량 조정은 혼합 단계에 유량 조정 밸브 등을 이용하여 행할 수 있다.
본 발명에 이용되는 플라즈마 기판 처리 시스템(10)에는 플라즈마를 여기하기 위한 수 GHz, 예컨대 2.45 GHz의 전자파를 발생하는 마이크로파 공급원(20)(전자파 발생기)이 구비되어 있다. 이 마이크로파 공급원(20)에서 발생한 마이크로파가 도파관을 전파하고, 안테나(16)를 통해 처리 용기(11)에 균일하게 도입된다.
마이크로파 공급원(20)과 가스 공급원(24)은 컨트롤러(27)에 의해 제어된다. 특히, 가스 공급원(24)에 있어서는, 적어도 산질화종(산질화종용 가스)에 포함되는 NO 가스의 혼합비 또는 절대 유량을 전술한 설정에 따라 조정하고 있다. 예컨대, 가스 공급원(24)은 산소 가스량과 NO 가스량과의 비(O:NO)가 1:0.000003 내지 1:0.003이 되도록 동작한다. 또는 산질화종(산질화종용 가스)에 함유되는 NO 가스의 절대값 유량이 0.0001 내지 0.01(sccm)이 되도록 동작한다. 또는, 플라즈마 처리 용기(11) 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유시키도록 동작한다.
가스 공급원(24)에 있어서의 NO 가스의 혼합비 또는 절대 유량의 제어는, 컨트롤러(22)에 기억된 프로그램(설정)에 따라 실행할 수 있다. 또한 가스 유량, 혼합비 등에 따른 제어 프로그램에 대해서는 컨트롤러(22)의 외부 기억 장치에 저장할 수도 있다. 예컨대, 이 프로그램(설정)을 미리 CD-ROM, DVD, MO, 플렉시블 디스크, HD, 메모리 등의 기록 매체에 저장해 두고, 그 후에 프로그램을 설치하며, 또는 직접 판독할 수도 있다. 프로그램의 기록 방식에 대해서는 한정되지 않고 광, 자기, 광+자기 등의 모든 방식을 채용할 수 있다.
이상, 본 발명의 실시예(실시형태, 실시 양태)에 대해서 설명하였지만, 본 발명은 이들 실시예에 전혀 한정되지 않고, 특허청구 범위에 나타난 기술적 사상의 범주에 있어서 변경 가능한 것이다.

Claims (40)

  1. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서,
    미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종(種)을 플라즈마 처리 장치 내에 도입하고, 플라즈마에 의해, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며,
    상기 산질화종은, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유하고,
    상기 게이트 절연막은, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 산질화종은, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.0001%의 NO 가스를 함유하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제1항에 있어서, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산 화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제1항 또는 제4항에 있어서, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서,
    미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 플라즈마에 의해, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며,
    상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)가 1:0.000003 내지 1:0.003인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서, 상기 게이트 절연막은, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 방법에 있어서,
    미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 플라즈마에 의해, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 공정을 포함하며,
    상기 산질화종에 함유되는 NO 가스의 절대값 유량이, 0.0001 내지 0.01(sccm)이고,
    상기 게이트 절연막은, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. 삭제
  12. 제10항에 있어서, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산 화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. 제10항 또는 제12항에 있어서, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 반도체 기판과 상기 반도체 기판상에 형성된 게이트 전극과 상기 반도체 기판과 게이트 전극 사이에 형성된 게이트 절연막을 포함하고,
    상기 게이트 절연막은, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  15. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서,
    상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와,
    플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과,
    적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러
    를 포함하고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하며, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 구성이고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단은, 상기 산질화종이 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유하도록 동작하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  16. 제15항에 있어서, 상기 컨트롤러는, 상기 게이트 절연막이, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  17. 제15항 또는 제16항에 있어서, 상기 컨트롤러는, 상기 산질화종이 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.0001%의 NO 가스를 함유하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  18. 제15항 또는 제16항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  19. 제15항 또는 제16항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  20. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조에 사용되는 방법을 기록한 기록 매체에 있어서,
    미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성시키는 설정과,
    상기 산질화종이, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.01%의 NO 가스를 함유시키는 조건 설정과,
    상기 게이트 절연막이, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 조건 설정을 기록한 것을 특징으로 하는 기록 매체.
  21. 삭제
  22. 제20항에 있어서, 상기 산질화종이, 상기 플라즈마 처리 장치 내에 도입되는 전체 가스량에 대하여 0.00001 내지 0.0001%의 NO 가스를 함유하는 조건 설정을 기록한 것을 특징으로 하는 기록 매체.
  23. 제20항에 있어서, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 설정을 기록한 것을 특징으로 하는 기록 매체.
  24. 제20항에 있어서, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 설정을 기록한 것을 특징으로 하는 기록 매체.
  25. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서,
    상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와,
    플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과,
    적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러
    를 포함하고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하며, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 구성이고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단은, 상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)가 1:0.000003 내지 1:0.003이 되도록 동작하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  26. 제25항에 있어서, 상기 컨트롤러는, 상기 게이트 절연막이, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  27. 제25항 또는 제26항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  28. 제25항 또는 제26항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  29. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조에 사용되는 방법을 기록한 기록 매체에 있어서,
    미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 플라즈마 처리 장치 내에 도입하고, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성시키는 설정과,
    상기 산질화종에 포함되는 산소 가스량과 NO 가스량과의 비(O:NO)를 1:0.000003 내지 1:0.003으로 하는 조건 설정을 기록한 것을 특징으로 하는 기록 매체.
  30. 제29항에 있어서, 상기 게이트 절연막이, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 조건 설정을 기록한 것을 특징으로 하는 기록 매체.
  31. 제29항 또는 제30항에 있어서, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 설정을 기록한 것을 특징으로 하는 기록 매체.
  32. 제29항 또는 제30항에 있어서, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 설정을 기록한 것을 특징으로 하는 기록 매체.
  33. 반도체 기판과 게이트 전극 사이에 형성되는 게이트 절연막을 통해 전하를 전달함으로써 동작하는 반도체 기억 장치의 제조 시스템에 있어서,
    상기 반도체 기억 장치가 형성되는 반도체 웨이퍼에 대하여 플라즈마 처리를 실시하는 플라즈마 처리 장치와,
    플라즈마 처리에 사용되는 가스를 상기 플라즈마 처리 장치 내에 도입하는 가스 공급 수단과,
    적어도 상기 가스 공급 수단에 있어서의 가스 혼합비를 제어하는 컨트롤러
    를 포함하고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단에 의해 미리 플라즈마 여기용 가스를 이용하여 희석한 산질화종을 상기 플라즈마 처리 장치 내에 도입하며, 상기 반도체 기판상에 상기 게이트 절연막으로서 산질화막을 형성하는 구성이고,
    상기 컨트롤러에 의한 제어 하에서, 상기 가스 공급 수단은, 상기 산질화종에 함유되는 NO 가스의 절대값 유량이 0.0001 내지 0.01(sccm)이 되도록 동작하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  34. 제33항에 있어서, 상기 컨트롤러는, 상기 게이트 절연막이, 상기 반도체 기판과의 제1 계면 및, 상기 게이트 전극과의 제2 계면에, 0.02 내지 0.5 atomic%의 질소 피크를 포함하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  35. 제33항 또는 제34항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성하기 전에, 상기 반도체 기판상에 산화막을 형성하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  36. 제33항 또는 제34항에 있어서, 상기 컨트롤러는, 상기 산질화막을 형성한 후에, 상기 게이트 절연막에 대하여 플라즈마 질화 처리를 실시하는 제어를 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 시스템.
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
KR1020077002546A 2004-10-01 2005-09-30 반도체 기억 장치 및 그 제조 방법 KR100923715B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004290768A JP4579637B2 (ja) 2004-10-01 2004-10-01 半導体記憶装置及びその製造方法
JPJP-P-2004-00290768 2004-10-01

Publications (2)

Publication Number Publication Date
KR20070088468A KR20070088468A (ko) 2007-08-29
KR100923715B1 true KR100923715B1 (ko) 2009-10-27

Family

ID=36142640

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077002546A KR100923715B1 (ko) 2004-10-01 2005-09-30 반도체 기억 장치 및 그 제조 방법

Country Status (7)

Country Link
US (1) US8067809B2 (ko)
EP (1) EP1811562A4 (ko)
JP (1) JP4579637B2 (ko)
KR (1) KR100923715B1 (ko)
CN (1) CN100559567C (ko)
TW (1) TWI397153B (ko)
WO (1) WO2006038566A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5232425B2 (ja) * 2007-09-10 2013-07-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置およびその製造方法
US7855153B2 (en) 2008-02-08 2010-12-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102263021B (zh) * 2010-05-28 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种低电压栅氧化层制备方法
JP5931611B2 (ja) * 2012-07-03 2016-06-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6086933B2 (ja) * 2015-01-06 2017-03-01 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
EP3401361A4 (en) * 2016-01-08 2019-08-21 Zeon Corporation NITRILE ROLL COMPOSITION, NETWORKABLE NITRILE ROLLING COMPOSITION AND NETWORKED RUBBER ARTICLES

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3133480B2 (ja) 1992-04-15 2001-02-05 昭和シェル石油株式会社 光学活性ハロゲン含有アルコールの製造方法
JP3288796B2 (ja) * 1993-03-15 2002-06-04 株式会社東芝 半導体装置
US5464792A (en) 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3600326B2 (ja) * 1994-09-29 2004-12-15 旺宏電子股▲ふん▼有限公司 不揮発性半導体メモリ装置およびその製造方法
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
US6559007B1 (en) 2000-04-06 2003-05-06 Micron Technology, Inc. Method for forming flash memory device having a tunnel dielectric comprising nitrided oxide
JP5068402B2 (ja) * 2000-12-28 2012-11-07 公益財団法人国際科学振興財団 誘電体膜およびその形成方法、半導体装置、不揮発性半導体メモリ装置、および半導体装置の製造方法
US6773999B2 (en) * 2001-07-18 2004-08-10 Matsushita Electric Industrial Co., Ltd. Method for treating thick and thin gate insulating film with nitrogen plasma
JP2003060198A (ja) 2001-08-10 2003-02-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6548422B1 (en) * 2001-09-27 2003-04-15 Agere Systems, Inc. Method and structure for oxide/silicon nitride interface substructure improvements
US6960537B2 (en) 2001-10-02 2005-11-01 Asm America, Inc. Incorporation of nitrogen into high k dielectric film
AU2002354103A1 (en) * 2001-12-07 2003-06-17 Tokyo Electron Limited Nitriding method for insulation film, semiconductor device and production method for semiconductor device, substrate treating device and substrate treating method
KR20030077436A (ko) * 2002-03-26 2003-10-01 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법 및 반도체 제조 장치
TWI225668B (en) * 2002-05-13 2004-12-21 Tokyo Electron Ltd Substrate processing method
US6716705B1 (en) * 2002-06-03 2004-04-06 Lattice Semiconductor Corporation EEPROM device having a retrograde program junction region and process for fabricating the device
DE10239429A1 (de) 2002-08-28 2004-03-11 Robert Bosch Gmbh Kraftstoffeinspritzeinrichtung für eine Brennkraftmaschine
KR100470941B1 (ko) * 2002-12-26 2005-03-10 주식회사 하이닉스반도체 옥시나이트라이드막 형성방법
US6797650B1 (en) * 2003-01-14 2004-09-28 Advanced Micro Devices, Inc. Flash memory devices with oxynitride dielectric as the charge storage media
WO2004070816A1 (ja) * 2003-02-06 2004-08-19 Tokyo Electron Limited プラズマ処理方法，半導体基板及びプラズマ処理装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Electronics letters Vol. 35, No 14, pp 1202
Microelectronics reliability Vol. 43, pp163

Also Published As

Publication number Publication date
TW200629483A (en) 2006-08-16
US20090072327A1 (en) 2009-03-19
US8067809B2 (en) 2011-11-29
WO2006038566A1 (ja) 2006-04-13
CN100559567C (zh) 2009-11-11
KR20070088468A (ko) 2007-08-29
EP1811562A4 (en) 2008-11-19
TWI397153B (zh) 2013-05-21
JP2006324264A (ja) 2006-11-30
CN101032020A (zh) 2007-09-05
JP4579637B2 (ja) 2010-11-10
EP1811562A1 (en) 2007-07-25

Similar Documents

Publication Publication Date Title
KR100800639B1 (ko) 플라즈마 처리 방법, 반도체 기판 및 플라즈마 처리 장치
US8658522B2 (en) Methods and apparatus for incorporating nitrogen in oxide films
KR100923715B1 (ko) 반도체 기억 장치 및 그 제조 방법
KR100645306B1 (ko) 기판 처리 방법
US7060594B2 (en) Memory device and method of manufacturing including deuterated oxynitride charge trapping structure
US7767588B2 (en) Method for forming a deposited oxide layer
JPWO2011108663A1 (ja) プラズマエッチング方法、半導体デバイスの製造方法、及びプラズマエッチング装置
JP2007287859A (ja) 半導体装置の製造方法
US20080085584A1 (en) Oxidation/heat treatment methods of manufacturing non-volatile memory devices
KR100800638B1 (ko) 기판 처리 방법
CN102569051A (zh) 一种淀积sonos 存储器隧穿氧化层的方法
KR101153310B1 (ko) Ｍｏｓ형 반도체 메모리 장치의 제조 방법 및 플라즈마 ｃｖｄ 장치
WO2006082718A1 (ja) 誘電体膜及びその形成方法
US8525275B2 (en) Methods of forming non-volatile memory devices
KR100950478B1 (ko) 전하 트랩층을 갖는 불휘발성 메모리소자의 제조방법
JP3041066B2 (ja) 絶縁膜形成方法
KR101245423B1 (ko) 반도체 장치의 제조 방법 및 기판 처리 장치
WO2003073492A1 (fr) Procede de traitement de substrat
KR20090074328A (ko) 플래시 메모리 소자의 터널 절연막 및 이의 형성 방법
Chu et al. Using an ammonia treatment to improve the floating-gate spacing in split-gate flash memory
Cha et al. Evaluation of rapid thermal nitrided ONO interpoly dielectric resistance to plasma process-induced damage
KR20090010604A (ko) 불휘발성 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121002

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131001

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141007

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee