KR101245423B1 - 반도체 장치의 제조 방법 및 기판 처리 장치 - Google Patents

반도체 장치의 제조 방법 및 기판 처리 장치 Download PDF

Info

Publication number
KR101245423B1
KR101245423B1 KR1020110095632A KR20110095632A KR101245423B1 KR 101245423 B1 KR101245423 B1 KR 101245423B1 KR 1020110095632 A KR1020110095632 A KR 1020110095632A KR 20110095632 A KR20110095632 A KR 20110095632A KR 101245423 B1 KR101245423 B1 KR 101245423B1
Authority
KR
South Korea
Prior art keywords
gas
processing
substrate
nitrogen
flow rate
Prior art date
Application number
KR1020110095632A
Other languages
English (en)
Other versions
KR20120031151A (ko
Inventor
다다시 호리에
Original Assignee
가부시키가이샤 히다치 고쿠사이 덴키
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히다치 고쿠사이 덴키 filed Critical 가부시키가이샤 히다치 고쿠사이 덴키
Publication of KR20120031151A publication Critical patent/KR20120031151A/ko
Application granted granted Critical
Publication of KR101245423B1 publication Critical patent/KR101245423B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02296Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • H01L21/67103Apparatus for thermal treatment mainly by conduction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05HPLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00Generating plasma; Handling plasma
    • H05H1/24Generating plasma
    • H05H1/46Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Analytical Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

산화막의 질화 속도를 향상시킨다. 가스 유량 제어부에 의해 처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하고, 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 수소 원자의 수의 비율 R을 0%<R≤80%로 하는 공정과, 가스 공급부에 의해 처리 가스를 처리실 내에 공급하는 공정과, 플라즈마 생성부에 의해 여기한 처리 가스로 산화막이 형성된 기판을 처리하는 공정을 갖는다.

Description

반도체 장치의 제조 방법 및 기판 처리 장치{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE AND SUBSTRATE PROCESSING APPARATUS}
본 발명은, 기판 상의 박막을 질화하는 공정을 포함하는 반도체 장치의 제조 방법 및 그 공정의 실시에 이용되는 기판 처리 장치에 관한 것이다.
플래시 메모리 등의 반도체 장치의 제조 공정의 일 공정으로서, 기판 상에 형성된 산화막에 대하여 질화 처리를 행하는 공정이 실시되는 경우가 있다. 질화 처리는, 예를 들면 기판을 처리하는 처리실과, 처리실 내에 질소 가스 등의 처리 가스를 공급하는 가스 공급부와, 공급된 처리 가스를 여기시키는 플라즈마 생성부를 갖는 기판 처리 장치를 이용하여, 이하의 공정에 의해 행해진다. 즉, 산화막이 형성된 기판을 처리실 내에 반입하고, 처리실 내에 처리 가스를 공급하여 플라즈마 상태로 여기하고, 여기한 처리 가스로 기판을 처리하여 산화막을 질화한다.
전술한 바와 같이, 질화 처리의 처리 가스로서는, 예를 들면 질소(N2) 가스가 단독으로 이용되어 왔다. 그러나, 질소 가스만으로는 충분한 질화 속도가 얻어지기 어려워, 산화막을 단시간에 고농도로 질화하는 것이 곤란하였다. 또한, 최근의 집적 회로의 미세화나, 디바이스 특성의 향상에 수반하여, 산화막을 질화하였을 때, 질화 농도를 고농도로 하는 것이 요구되고 있다. 그러나 질소 가스 단독으로의 처리에서는 충분한 질화 농도를 얻는 것이 곤란하였다.
따라서 본 발명의 목적은, 산화막의 질화 속도의 향상 및 고농도의 질화를 할 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치를 제공하는 것에 있다.
본 발명의 일 양태에 따르면,
산화막과 질화막이 적층된 기판을 처리실 내에 반입하는 공정과,
상기 처리실 내에 설치된 기판 지지부에 의해 상기 기판을 지지하여 가열하는 공정과,
가스 유량 제어부에 의해 처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하고, 상기 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R을 0%<R≤80%로 하는 공정과,
가스 공급부에 의해, 상기 유량을 조정한 상기 처리 가스를 상기 처리실 내에 공급하는 공정과,
상기 처리실 내에 공급한 상기 처리 가스를 플라즈마 생성부에 의해 여기하는 공정과,
여기한 상기 처리 가스로 상기 기판을 처리하는 공정과,
상기 기판을 상기 처리실 내로부터 반출하는 공정을 갖는
반도체 장치의 제조 방법이 제공된다.
본 발명의 다른 양태에 따르면,
산화막과 질화막이 적층된 기판이 반입되는 처리실과,
상기 처리실 내에 설치되며, 상기 기판을 지지하여 가열하는 기판 지지부와,
처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하는 가스 유량 제어부와,
상기 처리 가스를 상기 처리실 내에 공급하는 가스 공급부와,
상기 처리 가스를 여기시키는 플라즈마 생성부와,
상기 기판 지지부, 상기 가스 유량 제어부, 상기 가스 공급부 및 상기 플라즈마 생성부를 제어하는 제어부를 갖고,
상기 제어부는,
상기 처리실 내에 반입된 상기 기판을 가열시키고, 상기 처리 가스 중의 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R이 0%<R≤80%로 되도록 상기 수소 함유 가스의 유량과 상기 질소 함유 가스의 유량을 조정시키고, 상기 비율을 조정시킨 상기 처리 가스를 상기 처리실 내에 공급시키고, 상기 처리실 내에 공급시킨 상기 처리 가스를 여기시키고, 여기시킨 상기 처리 가스로 상기 기판을 처리시키도록 제어하는
기판 처리 장치가 제공된다.
본 발명에 따르면, 산화막의 질화 속도를 향상시킬 수 있는 반도체 장치의 제조 방법 및 기판 처리 장치가 제공된다.
도 1은 본 발명의 일 실시 형태에 따른 기판 처리 장치로서의 변형 마그네트론형 플라즈마 처리 장치의 단면도.
도 2는 본 발명의 일 실시 형태에 따른 기판 처리 공정을 도시하는 플로우도.
도 3은 본 발명의 일 실시 형태에 따른 기판 처리 공정에서 처리되는 기판 상의 게이트 구조의 형성 방법을 도시하는 모식도.
도 4는 본 발명의 실시예 1과 비교예에 따른 산화막 중의 질소의 형광 X선 분석법에 의한 신호 강도를 비교하는 그래프도.
도 5는 본 발명의 실시예 1과 비교예에 따른 산화막 중의 질소의 형광 X선 분석법에 의한 신호 강도의 처리 시간 변화를 비교하는 그래프도.
도 6은 처리 가스 중의 질소 가스의 유량 비율을 변화시켰을 때의, 실시예 2에 따른 산화막 중의 질소의 형광 X선 분석법에 의한 신호 강도 변화의 경향을 도시하는 그래프도.
도 7은 가스 총 유량을 변화시켰을 때의, 실시예 3에 따른 산화막 중의 질소의 형광 X선 분석법에 의한 신호 강도 변화의 경향을 도시하는 그래프도.
도 8은 방전 시의 처리실 내 압력을 변화시켰을 때의, 실시예 4에 따른 산화막 중의 질소의 형광 X선 분석법에 의한 신호 강도 변화의 경향을 도시하는 그래프도.
<발명자가 얻은 지견>
우선, 본 발명의 실시 형태의 설명에 앞서서, 발명자가 얻은 지견에 대하여 설명한다.
전술한 질화 처리는, 예를 들면 도 3에 도시한 플래시 메모리 등의 게이트 구조를 이루는 산화막에 대하여 행해진다. 플래시 메모리는, 실리콘 기판 등의 웨이퍼(200) 상에, 예를 들면 실리콘 산화(SiO2)막(13), 폴리실리콘(Poly-Si)막(14), ONO막(15)[실리콘 산화막(15o)-실리콘질화(Si3N4)막(15n)-실리콘 산화막(15o)], 폴리실리콘막(16)을 순차적으로 적층하고(도 3의 (a)), 소정의 레지스트 패턴(17)을 마스크로 하여 드라이 에칭 등에 의해 각 막을 패터닝하여 이루어진다(도 3의 (b)). 각 막은, 터널 게이트 절연막, 부유 게이트, 전극간 절연막, 제어 게이트로서 기능한다.
상기 적층막을 패터닝할 때, 예를 들면 실리콘 산화막(13, 15o, 15o)의 측벽에 데미지(13d, 15d)가 발생하는 경우가 있다. 데미지(13d, 15d)의 수복을 위해서는 산화 처리를 행하지만, 이때 이하와 같이, 버즈빅(13b, 15b)이 형성되게 되는 경우가 있었다(도 3의 (c)). 즉, 산화 처리에서 사용되는 산화종이, 적층막의 단부로부터 내부로 침입하여 실리콘 산화막(13, 15o, 15o)의 계면 근방에서 반응을 일으켜, 상하로 접하는 폴리실리콘막(14, 16)이 산화됨으로써, 버즈빅(13b, 15b)이 형성되는 경우가 있었다. 버즈빅(13b, 15b)이 형성되면, 게이트 구조의 캐패시턴스가 감소하여, 반도체 장치의 신뢰성이 저하되게 되는 경우가 있다.
단, 폴리실리콘막(14, 16)과 상하로 접하는 실리콘 산화막(13, 15o, 15o)이 미리 질화되어 있으면, 산화 처리 시에 폴리실리콘막(14, 16)측으로 산화가 확대되지 어려워, 버즈빅(13b, 15b)의 형성을 억제할 수 있다(도 3의 (d)).
그러나, 전술한 바와 같이, 예를 들면 질소(N2) 가스만을 이용하는 종래의 질화 처리에서는, 실리콘 산화막(13, 15o, 15o) 등을 단시간에 고농도로 질화하는 것이 곤란하였다. 이 때문에, 예를 들면 질화 처리에 장시간을 요하여, 생산성이 저하되게 되는 경우가 있었다. 발명자는, 질화 속도를 향상시키기 위해서, 예를 들면 질화 처리의 온도를 올리거나, 플라즈마를 생성할 때의 고주파 전력을 크게 하거나 하는 등의 방법을 시도하였지만, 이러한 방법에서는, 파티클이 발생하여 웨이퍼(200)에 부착되거나, 금속 오염이 발생하거나 하는 등의 폐해가 생기는 경우가 있었다.
따라서 발명자는, 이러한 방법에 의하지 않더라도 질화 속도를 향상시킬 수 있는 방법에 대하여, 더욱 예의 연구를 행하였다. 그 결과, 수소 함유 가스의 존재 하에서 질화 처리를 행하면, 질화 속도를 향상시킬 수 있다라는 지견을 얻기에 이르렀다. 본 발명은, 발명자가 발견한 상기 지견에 기초하는 것이다.
<본 발명의 일 실시 형태>
(1) 기판 처리 장치의 구성
본 발명의 일 실시 형태에 따른 기판 처리 장치에 대하여, 도 1을 이용하여 이하에 설명한다. 도 1은 본 실시 형태에 따른 기판 처리 장치로서의 변형 마그네트론형 플라즈마 처리 장치의 단면도이다.
본 실시 형태에 따른 기판 처리 장치는, 전계와 자계에 의해 고밀도 플라즈마를 생성할 수 있는 변형 마그네트론형 플라즈마원(Modified Mgnetron Typed Plasma Source)을 이용하여, 실리콘 기판 등의 웨이퍼(200)를 플라즈마 처리하는 변형 마그네트론형 플라즈마 처리 장치(이하, MMT 장치(100)로 기재)이다. MMT 장치(100)는, 기밀성을 유지한 처리실(201) 내에 웨이퍼(200)를 설치하고, 처리실(201) 내에 공급한 처리 가스에, 일정한 압력 하에서 고주파 전압을 걸어 마그네트론 방전을 일으키도록 구성되어 있다. MMT 장치(100)에 의하면, 이러한 기구에 의해 처리 가스를 여기시켜, 웨이퍼(200)에 산화, 질화 등의 확산 처리를 행하거나, 박막을 형성하거나, 또는 웨이퍼(200) 표면을 에칭하거나 하는 등의 각종 플라즈마 처리를 실시할 수 있다.
(처리실)
MMT 장치(100)는, 웨이퍼(200)를 플라즈마 처리하는 처리로(202)를 구비하고 있다. 처리로(202)에는, 처리실(201)을 구성하는 처리 용기(203)가 설치되어 있다. 처리 용기(203)는, 제1 용기인 돔형의 상측 용기(210)와, 제2 용기인 공기형의 하측 용기(211)를 구비하고 있다. 상측 용기(210)가 하측 용기(211) 상에 덮임으로써, 처리실(201)이 형성된다. 상측 용기(210)는, 예를 들면 산화알루미늄(Al2O3) 또는 석영(SiO2) 등의 비금속 재료로 형성되어 있고, 하측 용기(211)는, 예를 들면 알루미늄(Al)으로 형성되어 있다.
또한, 하측 용기(211)의 하부 측벽에는, 게이트 밸브(244)가 설치되어 있다. 게이트 밸브(244)는, 열려 있을 때에는, 반송 기구(도시 생략)를 이용하여 처리실(201) 내에 웨이퍼(200)를 반입하거나, 또는 처리실(201) 밖으로 웨이퍼(200)를 반출할 수 있도록 구성되어 있다. 게이트 밸브(244)는, 닫혀 있을 때에는, 처리실(201) 내의 기밀성을 유지하는 칸막이 밸브로 되도록 구성되어 있다.
(서셉터)
처리실(201)의 바닥측 중앙에는, 웨이퍼(200)를 지지하는 서셉터(217)가 배치되어 있다. 서셉터(217)는 예를 들면 질화알루미늄(AlN), 세라믹스, 석영 등의 비금속 재료로 형성되어 있고, 웨이퍼(200) 상에 형성되는 막 등의 금속 오염을 저감할 수 있도록 구성되어 있다.
서셉터(217)의 내부에는, 가열 기구로서의 히터(217b)가 일체적으로 매립되어 있다. 히터(217b)는, 전력이 공급되면, 웨이퍼(200) 표면을 예를 들면 25℃∼500℃ 정도까지 가열할 수 있도록 구성되어 있다.
서셉터(217)는, 하측 용기(211)와는 전기적으로 절연되어 있다. 서셉터(217) 내부에는 임피던스 조정 전극(217c)이 장비되어 있고, 임피던스 조정부로서의 임피던스 가변 기구(274)를 통하여 접지되어 있다. 임피던스 조정 전극(217c)은, 후술하는 제1 전극으로서의 통 형상 전극(215)에 대한 제2 전극으로서 기능한다. 임피던스 가변 기구(274)는 코일이나 가변 컨덴서로 구성되어 있고, 코일의 권선수나 가변 컨덴서의 용량값을 제어함으로써, 임피던스 조정 전극(217c) 및 서셉터(217)를 통하여, 웨이퍼(200)의 전위(바이어스 전압)를 제어할 수 있도록 구성되어 있다.
서셉터(217)에는, 서셉터 승강 기구(268)가 설치되어 있다. 그리고 서셉터(217)에는 관통 구멍(217a)이 형성되고, 한편, 하측 용기(211)의 저면에는 기판 밀어올림 핀(266)이 설치되어 있다. 관통 구멍(217a)과 기판 밀어올림 핀(266)은 서로 대향하는 위치에, 적어도 각 3개소씩 설치되어 있다. 서셉터 승강 기구(268)에 의해 서셉터(217)가 하강시켜졌을 때에는, 기판 밀어올림 핀(266)이 서셉터(217)와는 비접촉한 상태에서, 관통 구멍(217a)을 관통하도록 구성되어 있다. 또한, 서셉터 승강 기구(268)는, 서셉터(217) 상면의 중심을 통과하는 수직축 둘레로 서셉터(217)를 회전시키는 서셉터 회전 기능을 구비하고 있다. 플라즈마 처리 중에 웨이퍼(200)를 회전시킴으로써, 웨이퍼(200) 면내에서의 플라즈마 처리의 균일성을 향상시킬 수 있도록 구성되어 있다.
주로, 서셉터(217) 및 히터(217b)에 의해, 본 실시 형태에 따른 기판 지지부가 구성되어 있다.
(램프 히터 유닛)
처리실(201)의 상방, 즉 상측 용기(210)의 상부에는 광 투과창(278)이 설치되고, 광 투과창(278) 상의 처리 용기(203) 외측에는, 램프 히터 유닛(280)이 설치되어 있다. 램프 히터 유닛(280)은, 히터(217b)와의 협동에 의해, 웨이퍼(200)의 표면 온도를 500℃∼900℃로 조정할 수 있도록 구성되어 있다.
(가스 공급부)
처리실(201)의 상방, 즉 상측 용기(210)의 상부에는, 샤워 헤드(236)가 설치되어 있다. 샤워 헤드(236)는, 캡 형상의 덮개체(233)와, 가스 도입구(234)와, 버퍼실(237)과, 개구(238)와, 차폐 플레이트(240)와, 가스 흡출구(239)를 구비하고, 처리 가스를 처리실(201) 내에 공급할 수 있도록 구성되어 있다. 버퍼실(237)은, 가스 도입구(234)로부터 도입되는 처리 가스를 분산하는 분산 공간으로서의 기능을 갖는다.
가스 도입구(234)에는, 수소 함유 가스로서의 수소(H2) 가스를 공급하는 수소 함유 가스 공급관(232a)의 하류단과, 질소 함유 가스로서의 질소(N2) 가스를 공급하는 질소 함유 가스 공급관(232b)의 하류단이 합류하도록 접속되어 있다. 수소 함유 가스 공급관(232a)에는, 상류측부터 순서대로 H2 가스 공급원(250a), 매스플로우 컨트롤러(252)a, 개폐 밸브로서의 밸브(253a)가 설치되어 있다. 질소 함유 가스 공급관(232b)에는, 상류측부터 순서대로 N2 가스 공급원(250b), 매스플로우 컨트롤러(252b), 개폐 밸브로서의 밸브(253b)가 설치되어 있다. 수소 함유 가스 공급관(232a)과 질소 함유 가스 공급관(232b)이 합류한 하류측에는, 밸브(243a)가 설치되고, 가스켓(203b)을 통하여 가스 도입구(234)의 상류단에 접속되어 있다. 밸브(253a, 253b, 243a)를 개폐시킴으로써, 매스플로우 컨트롤러(252a, 252b)에 의해 각각의 가스의 유량을 조정하면서, 가스 공급관(232a, 232b)을 통하여, 수소 함유 가스와 질소 함유 가스를 포함하는 처리 가스를 처리실(201) 내에 공급할 수 있도록 구성되어 있다.
주로, 매스플로우 컨트롤러(252a, 252b)에 의해, 본 실시 형태에 따른 가스 유량 제어부가 구성되어 있다. 또한, 주로, 샤워 헤드(236)[덮개체(233), 가스 도입구(234), 버퍼실(237), 개구(238), 차폐 플레이트(240), 가스 흡출구(239)], 수소 함유 가스 공급관(232a), 질소 함유 가스 공급관(232b), H2 가스 공급원(250a), N2 가스 공급원(250b), 매스플로우 컨트롤러(252a, 252b), 밸브(253a, 253b, 243a)에 의해, 본 실시 형태에 따른 가스 공급부가 구성되어 있다.
(배기부)
하측 용기(211)의 측벽에는, 처리실(201) 내로부터 처리 가스를 배기하는 가스 배기구(235)가 설치되어 있다. 가스 배기구(235)에는, 가스 배기관(231)의 상류단이 접속되어 있다. 가스 배기관(231)에는, 상류측부터 순서대로 압력 조정 기(압력 조정부)로서의 APC(Auto Pressure Controller)(242), 개폐 밸브로서의 밸브(243b), 진공 배기 장치로서의 진공 펌프(246)가 설치되어 있다.
주로, 가스 배기구(235), 가스 배기관(231), APC(242), 밸브(243b), 진공 펌프(246)에 의해, 본 실시 형태에 따른 배기부가 구성되어 있다.
(플라즈마 생성부)
처리실(201)의 외주부, 즉 상측 용기(210)의 외측벽에는, 처리실(201)을 둘러싸도록, 제1 전극으로서의 통 형상 전극(215)이 설치되어 있다. 통 형상 전극(215)은, 통 형상, 예를 들면 원통 형상으로 형성되어 있다. 통 형상 전극(215)은, 임피던스의 정합을 행하는 정합기(272)를 통하여, 고주파 전력을 인가하는 고주파 전원(273)에 접속되어 있다.
통 형상 전극(215)의 외측 표면의 상하 단부에는, 상측 자석(216a) 및 하측 자석(216b)이 각각 부착되어 있다. 상측 자석(216a) 및 하측 자석(216b)은, 모두 통 형상, 예를 들면 원통 형상으로 형성된 영구 자석에 의해 구성되어 있다. 상측 자석(216a) 및 하측 자석(216b)은, 처리실(201)을 향한 면측과 그 반대의 면측에 자극을 갖고 있다. 상측 자석(216a) 및 하측 자석(216b)의 자극의 방향은, 역방향으로 되도록 배치되어 있다. 즉, 상측 자석(216a) 및 하측 자석(216b)의 처리실(201)을 향한 면측의 자극끼리는 이극(異極)으로 되어 있다. 이에 의해, 통 형상 전극(215)의 내측 표면을 따라서 원통 축방향의 자력선이 형성된다.
상측 자석(216a) 및 하측 자석(216b)에 의해 자계를 발생시키고, 또한 처리실(201) 내에 처리 가스를 도입한 후, 통 형상 전극(215)에 고주파 전력을 공급하여 전계를 형성함으로써, 처리실(201) 내의 플라즈마 생성 영역(224)에 마그네트론 방전 플라즈마가 생성되도록 구성되어 있다. 방출된 전자를 전술한 전자계가 주회 운동시킴으로써, 플라즈마의 전리 생성율이 높아져, 장기 수명 또한 고밀도의 플라즈마를 생성시킬 수 있다.
또한, 통 형상 전극(215), 상측 자석(216a) 및 하측 자석(216b)의 주위에는, 이들이 형성하는 전자계가 다른 장치나 외부 환경에 악영향을 미치지 않도록, 전자계를 유효하게 차폐하는 금속제의 차폐판(223)이 설치되어 있다.
주로, 통 형상 전극(215), 정합기(272), 고주파 전원(273), 상측 자석(216a) 및 하측 자석(216b)에 의해, 본 실시 형태에 따른 플라즈마 생성부가 구성되어 있다.
(제어부)
제어부로서의 컨트롤러(121)는, 신호선 A를 통하여 APC(242), 밸브(243b) 및 진공 펌프(246)를, 신호선 B를 통하여 서셉터 승강 기구(268)를, 신호선 C를 통하여 히터(217b) 및 임피던스 가변 기구(274)를, 신호선 D를 통하여 게이트 밸브(244)를, 신호선 E를 통하여 정합기(272) 및 고주파 전원(273)을, 신호선 F를 통하여 매스플로우 컨트롤러(252a, 252b) 및 밸브(253a, 253b, 243a)를, 신호선 G를 통하여 램프 히터 유닛(280)을, 각각 제어하도록 구성되어 있다.
(2) 기판 처리 공정
다음으로, 본 실시 형태에 따른 기판 처리 공정에 대하여, 도 2를 이용하여 설명한다. 도 2는, 본 실시 형태에 따른 기판 처리 공정을 도시하는 플로우도이다. 본 실시 형태에 따른 기판 처리 공정은, 예를 들면 플래시 메모리 등의 반도체 디바이스의 제조 공정의 일 공정으로서, 전술한 MMT 장치(100)에 의해 실시된다. 또한 이하의 설명에서, MMT 장치(100)를 구성하는 각 부의 동작은, 컨트롤러(121)에 의해 제어된다.
또한, 본 실시 형태에 따른 기판 처리 공정에서 처리되는 웨이퍼(200) 상에는, 예를 들면 도 3의 (a)에 도시한 실리콘 산화막(15o, 15o)이나 실리콘 질화막(15n)이 미리 형성되어 있다. 여기서는, 도 3의 (a)에 도시한 적층막 중, 실리콘 질화막(15n) 상층의 실리콘 산화막(15o)까지 적층된 상태로 되어 있는 것으로 하고, 폴리실리콘막(16) 형성 전에 질화 처리를 행하여, 주로 실리콘 질화막(15n) 상층의 실리콘 산화막(15o)을 질화시키는 경우에 대하여 설명한다.
(기판 반입 공정 S10)
우선은, 상기의 웨이퍼(200)를 처리실(201) 내에 반입한다. 구체적으로는, 웨이퍼(200)의 반송 위치까지 서셉터(217)를 하강시켜, 서셉터(217)의 관통 구멍(217a)에 웨이퍼 밀어올림 핀(266)을 관통시킨다. 그 결과, 밀어올림 핀(266)이, 서셉터(217) 표면보다도 소정의 높이분만큼 돌출된 상태로 된다.
계속해서, 게이트 밸브(244)를 열고, 도면 중 생략된 반송 기구를 이용하여 처리실(201)에 인접하는 진공 반송실(도시 생략)로부터 처리실(201) 내에 웨이퍼(200)를 반입한다. 그 결과, 웨이퍼(200)는, 서셉터(217)의 표면으로부터 돌출된 웨이퍼 밀어올림 핀(266) 상에 수평 자세로 지지된다. 처리실(201) 내에 웨이퍼(200)를 반입하면, 반송 기구를 처리실(201) 밖으로 퇴피시키고, 게이트 밸브(244)를 닫아 처리실(201) 내를 밀폐한다. 그리고, 서셉터 승강 기구(268)를 이용하여 서셉터(217)를 상승시킨다. 그 결과, 웨이퍼(200)는 서셉터(217)의 상면에 지지된다. 그 후, 웨이퍼(200)를 소정의 처리 위치까지 상승시킨다. 한편, 서셉터 승강 기구(268)의 회전 기능을 이용하여, 웨이퍼(200)의 회전을 개시한다. 후술하는 배기 공정 S70의 종료 시까지 이 회전을 계속함으로써, 웨이퍼(200) 면내에서의 기판 처리의 균일성을 향상시킬 수 있다. 또한, 기판 반입 공정 S10은, 처리실(201) 내를 불활성 가스 등으로 퍼지하면서 행해도 된다.
(승온ㆍ배기 공정 S20)
계속해서, 서셉터(217)의 내부에 매립된 히터(217b)에 전력을 공급함으로써 소정의 온도(25℃∼500℃)로 미리 가열된 서셉터(217)에 의해, 웨이퍼(200) 표면이 소정의 온도로 되도록 가열된다. 또한, 웨이퍼(200)를 500℃∼900℃로 가열하고자 하는 경우에는, 장치의 램프 히터 유닛(280)도 이용한다. 또한, 웨이퍼(200)의 승온을 행하는 동안, 진공 펌프(246)에 의해 가스 배기관(231)을 통하여 처리실(201) 내를 배기하여, 처리실(201) 내의 압력을 0.1㎩ 이상 100㎩ 이하의 범위 내의 소정값으로 한다. 진공 펌프(246)는, 적어도 후술하는 기판 반출 공정 S80이 종료될 때까지 작동시켜 둔다.
(처리 가스 유량 조정 공정 S30)
다음으로, 수소 함유 가스로서의 H2 가스 및 질소 함유 가스로서의 N2 가스의 유량 조정을 행한다. 구체적으로는, 밸브(253a, 253b, 243a)를 연다. H2 가스 및 N2 가스는, 우선, 가스 공급관(232a, 232b) 내에 각각 유입된다. 이때, 가스 유량 제어부로서의 매스플로우 컨트롤러(252a, 252b)에 의해, 가스 공급관(232a, 232b) 내에서의 H2 가스 및 N2 가스의 유량의 조정을 각각 행한다. 유량 조정된 H2 가스 및 N2 가스는 가스 공급관(232a, 232b) 내를 하류측으로 더 흘러 합류하고, 혼합되어, H2 가스와 N2 가스를 함유하는 처리 가스로 된다.
이때, 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 수소 원자의 수의 비율이, 예를 들면 0%보다도 많고 80% 이하로 되도록, H2 가스 및 N2 가스의 유량을 각각 조정한다. 즉, 상기 비율 R을, R=[수소 원자수/(수소 원자수+질소 원자수)]×100(%)으로 정의한 경우, 예를 들면 0%<R≤80%로 되도록 유량 조정한다. 본 실시 형태에서는, 처리 가스 중의 H2 가스와 N2 가스의 합계의 유량에 대한 H2 가스의 유량의 비율을 0%보다 많고, 80% 이하로 되도록 하면, 수소 원자의 상기 소정의 비율 R을 만족시킨다. 이에 의해, 질화 속도를 보다 향상시킬 수 있다. 보다 바람직하게는, 수소 원자의 수의 비율이, 5% 이상 75% 이하로 되도록 한다. 이에 의해, 산화막을 고농도로 질화시킬 수 있다.
또한, H2 가스 및 N2 가스의 각각의 유량을, 예를 들면 100sccm 이상 1000sccm 이하의 범위 내의 소정값으로 한다. 바람직하게는, H2 가스와 N2 가스를 함유하는 처리 가스의 총 유량이, 200sccm 이상 1000sccm 이하로 되도록 한다. 이에 의해, 후의 공정에서 생기는 질소 활성종의 웨이퍼(200)에의 공급 효율을 증대시켜, 질화 속도를 향상시킬 수 있다. 보다 바람직하게는, H2 가스와 N2 가스를 포함하는 처리 가스의 총 유량이, 600sccm 이상으로 되도록 한다. 이에 의해, 후의 공정에서 생기는 질소 활성종의 웨이퍼(200)에의 공급 효율을 증대시켜, 질화 속도를 보다 향상시킬 수 있음과 함께, 산화막을 고농도로 질화시킬 수 있다.
(처리 가스 공급 공정 S40)
처리 가스 유량 조정 공정 S30에서 밸브(253a, 253b, 243a)를 열면, 유량 조정된 H2 가스와 N2 가스를 함유하는 처리 가스가 처리실(201) 내에 공급된다. 이때, 처리실(201) 내의 압력이, 예를 들면 0.1㎩ 이상 100㎩ 이하의 범위 내의 소정 압력으로 되도록, APC(242)의 개방도를 조정한다. 보다 바람직하게는, 8㎩ 이상 100㎩ 이하의 범위 내의 소정값으로 되도록 한다. 이에 의해, 후술하는 플라즈마 중에서의 이온 형성에 적합한 압력으로 되어, 질화 속도를 향상시킬 수 있어, 실리콘 산화막을 고농도로 질화시킬 수 있다. 더욱 바람직하게는, 25㎩ 이상 80㎩ 이하의 범위 내의 소정값으로 되도록 한다. 이에 의해, 더욱 고농도의 질화를 실현할 수 있다. 처리 가스의 공급은, 후술하는 질화 처리 공정 S60의 종료 시까지 계속한다.
(처리 가스 여기 공정 S50)
처리실(201) 내의 압력이 안정되면, 통 형상 전극(215)에 대하여 고주파 전원(273)으로부터 정합기(272)를 통하여 고주파 전력을 인가한다. 이때, 고주파 전력의 주파수를 예를 들면 13.56㎒로 하고, 예를 들면 150W 이상 1000W 이하의 범위 내의 소정의 출력값의 고주파 전력을 인가한다. 이에 의해, 처리실(201) 내, 보다 구체적으로는 웨이퍼(200)의 상방의 플라즈마 생성 영역(224) 내에서, H2 가스와 N2 가스를 함유하는 처리 가스를 플라즈마 상태로 여기시킨다. 플라즈마 상태로 된 처리 가스 중의 H2 가스와 N2 가스는 예를 들면 분해되어, 수소 활성종이나 질소 활성종, 즉, 수소 래디컬(H)이나 질소 래디컬(N) 외에, 수소 이온(H+)이나 질소 이온(N+), 그 밖의 래디컬, 이온 등을 생성한다.
또한, 임피던스 가변 기구(274)에 의해, 서셉터(217)를 미리 소정의 임피던스값으로 제어해 둔다. 이에 의해, 서셉터(217)의 전위, 나아가서는 웨이퍼(200)의 전위(바이어스 전압)를 제어할 수 있다. 이때, 웨이퍼(200)의 바이어스 전압을 높이도록 임피던스값을 제어하면, 서셉터(217) 상의 웨이퍼(200)에의 이온 입사량을 증대시킬 수 있어, 질화 속도를 보다 향상시킬 수 있다. 또한, 웨이퍼(200)에의 질소의 침입 깊이가 소정 깊이로 되는 바이어스 전압이 얻어지도록 임피던스값을 조정함으로써, 적층막 내의 소정의 막, 예를 들면 상층의 실리콘 산화막(15o)을 질화할 수 있다.
또한, 임피던스 가변 기구(274)에 의해, 전위적으로 변동되는 서셉터(217)와 플라즈마와의 전위의 위상차를 조정할 수 있다. 서셉터(217)와 플라즈마에 의해 예를 들면 위상을 반전(거의 180°)시켜, 서셉터(217)와 플라즈마와의 전위차의 절대값이 커지도록 제어하면, 웨이퍼(200)에의 공급되는 질소 활성종과 수소 활성종의 공급량을 늘릴 수 있어, 질화 속도를 보다 향상시킬 수 있다. 혹은, 예를 들면 상기의 위상차를 0°∼180°의 범위 내에서 조정하여, 질화 속도와 웨이퍼(200) 면내의 질소 농도의 균일성과의 밸런스가 취해지도록 제어하면, 질화 속도와 균일성의 쌍방을 허용값의 범위 내로 할 수 있다.
(질화 처리 공정 S60)
고주파 전력에 의해 처리 가스가 여기되면, 여기된 처리 가스에 의해, 웨이퍼(200)의 표면에 플라즈마 처리가 실시된다. 플라즈마 중의 질소 활성종은 실리콘 산화막(15o)막 내에 침입하여 질화시켜, 실리콘 질화(SiN)막이나 실리콘 산질화(SiON)막으로 개질시킨다. 이때, 질소 활성종과 함께 수소 활성종을 웨이퍼(200) 표면에 공급함으로써, 실리콘 산화막이 환원된다. 실리콘 산화막이 환원되면, Si 미결합수가 생성되어, 질소와 Si가 반응하기 쉬운 상태로 되어, 질화 속도가 향상된다고 생각된다. 또한, 질소는 산소 원자 등의 불순한 원자를 통하지 않고 Si와 직접 결합하므로, 질소와 Si의 결합 상태는, 질소 활성종만으로 처리한 경우보다도, 결합도가 강한 질화실리콘이나 산질화실리콘이 형성된다. 또한, 환원에 의해 발생한 산소나, 수소 활성종과 반응하여 생성된 물(H2O)은, 실리콘산화막 내로부터 이탈하여, 분위기와 함께 배기된다.
질화 처리 후에는, 실리콘 산화막(15o)과 질소와의 결합을 강고한 것으로 하기 위해서, 어닐링 처리가 실시되는 경우가 있다. 이때, 질화 처리에 의해 실리콘 산화막(15o) 중에 함유된 질소의 결합이 지나치게 약하면, 어닐링 처리의 고온에 의해 질소가 실리콘 산화막(15o) 중으로부터 빠져나가게 된다. 그러나, 본 실시 형태에서는, 실리콘 산화막(15o) 중의 질소가 안정된 결합 상태로 되어 있어, 어닐링 처리에서의 질소의 빠짐을 억제할 수 있다.
그 후, 소정의 처리 시간, 예를 들면 9초∼15초가 경과하면, 밸브(253a)를 닫아, H2 가스의 처리실(201) 내에의 공급을 정지하고, 거의 동시에, 고주파 전원(273)으로부터의 전력의 인가를 정지한다. 이러한 조작 후, 플라즈마 방전 후의 처리실(201) 내는, 주로 N2 가스의 분위기로 채워진다. H2 가스의 공급을 먼저 정지함으로써, 수소 활성종과 실리콘 산화막이 반응함으로써 생성되는 Si의 미결합 수를 남긴 채로 처리가 끝나지 않도록 되어 있다. Si의 미결합수가 남아 있으면, 후의 공정에서 Si 미결합수와 산소가 반응하여, 박막의 특성이 변화되는 경우가 있다. 또한, 처리 중에 고온으로 된 실리콘 산화막과 잔류한 H2 가스가 반응하는 것도 방지할 수 있다. H2 가스 정지 후에는, Si 미결합수와 질소가 결합한다. 이들에 의해, 처리 후의 박막의 안정성이 향상된다.
그 후, 밸브(253b, 243a)를 닫고, N2 가스의 처리실(201) 내에의 공급을 정지한다. 이상에 의해, 실리콘 산화막(15o)이 질화(개질)되어, 질화 처리 공정 S60이 종료된다.
(배기 공정 S70)
N2 가스의 공급을 정지하면, 가스 배기관(231)을 이용하여 처리실(201) 내를 배기한다. 이에 의해, 처리실(201) 내의 N2 가스나 H2 가스, 및 그들이 반응한 배기 가스 등을 처리실(201) 밖으로 배기한다. 그 후, APC(242)의 개방도를 조정하여, 처리실(201) 내의 압력을 처리실(201)에 인접하는 진공 반송실[웨이퍼(200)의 반출처. 도시 생략]과 동일한 압력(예를 들면 100㎩)으로 조정한다.
(기판 반출 공정 S80)
처리실(201) 내가 소정의 압력으로 되면, 서셉터(217)를 웨이퍼(200)의 반송 위치까지 하강시켜, 웨이퍼 밀어올림 핀(266) 상에 웨이퍼(200)를 지지시킨다. 그리고, 게이트 밸브(244)를 열고, 도면 중 생략된 반송 기구를 이용하여 웨이퍼(200)를 처리실(201) 밖으로 반출한다. 이때, 처리실(201) 내를 불활성 가스 등으로 퍼지하면서 기판 반출을 행해도 된다. 이상에 의해, 본 실시 형태에 따른 기판 처리 공정을 종료한다.
(3) 본 실시 형태에 따른 효과
본 실시 형태에 따르면, 이하에 기재하는 1개 또는 복수의 효과를 발휘한다.
(a) 본 실시 형태에 따르면, H2 가스와 N2 가스를 함유하는 처리 가스를 사용하여 질화 처리를 행하고 있고, 또한, 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 수소 원자의 수의 비율을 0%보다 많고 80% 이하로 되도록 하고 있다. 이에 의해, 실리콘 산화막(15o)의 질화 속도를 향상시킬 수 있어, 단시간에 고농도로 질화시킬 수 있다.
(b) 또한, 본 실시 형태에 따르면, H2 가스와 N2 가스를 함유하는 처리 가스를 사용하여 질화 처리를 행하고 있고, 또한, 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 수소 원자의 수의 비율을 5% 이상 75% 이하로 하고 있다. 이에 의해, 실리콘 산화막(15o)의 질화 속도를 향상시킬 수 있다. 또한 한층 더한 고농도의 질화를 실현할 수 있어, 최근의 집적 회로의 미세화나 반도체 디바이스가 요구하는 질화 농도를 실현할 수 있다.
(c) 또한, 본 실시 형태에 따르면, 상기 구성으로 함으로써, 실리콘 산화막(15o) 중에 침입한 질소를 안정된 결합 상태로 할 수 있다. 따라서, 후에 어닐링 처리를 행하는 경우, 질소가 실리콘 산화막(15o) 중으로부터 빠져나가는 것을 억제할 수 있어, 어닐링 처리 후도 실리콘 산화막(15o) 중의 질소를 고농도로 유지하는 것이 가능하다.
(d) 또한, 본 실시 형태에 따르면, 처리 가스의 총 유량을 600sccm 이상으로 하고 있다. 혹은, 처리실(201) 내의 압력을 25㎩ 이상 80㎩ 이하로 하고 있다. 이들 조건 중 어느 하나 또는 양방을 채용함으로써, 질화 속도를 보다 향상시킬 수 있다.
(e) 또한, 본 실시 형태에 따르면, 임피던스 가변 기구(274)를 구비하고, 웨이퍼(200)의 바이어스 전압을 조정하면서 플라즈마에 의한 질화 처리를 행하고 있다. 이에 의해, 소정의 질화 속도를 얻을 수 있고, 특히, 웨이퍼(200)의 바이어스 전압을 높이면, 질화 속도를 더욱 향상시킬 수 있다.
(f) 또한, 본 실시 형태에 따르면, 상기 바이어스 전압의 조정에 의해, 웨이퍼(200)에의 질소의 침입 깊이를 소정값으로 할 수 있어, 도 3에 도시한 적층막 중의 소정의 막, 예를 들면 상층의 실리콘 산화막(15o)을 질화할 수 있다. 이때, 적층막 중의 하층막 깊이까지 질소를 침입시켜, 하층의 실리콘 산화막(15o)을 동시에 질화하는 것도 가능하다. 이에 의해, 복수의 막의 일괄 처리가 가능해져, 공정수를 삭감할 수 있다.
(g) 또한, 본 실시 형태에 따르면, 임피던스 가변 기구(274)에 의해, 서셉터(217)와 플라즈마와의 전위의 위상차를 0°∼180°의 범위 내의 소정값으로 조정하고 있다. 이에 의해, 위상을 거의 180°로 반전시키면, 질화 속도를 더욱 향상시킬 수 있고, 혹은, 위상차를 0°∼180°의 범위 내에서 조정하면, 질화 속도와 웨이퍼(200) 면내의 질소 농도의 균일성을 모두 허용값의 범위 내로 할 수 있다.
(h) 또한, 본 실시 형태에 따르면, 플라즈마를 생성하는 고주파 전력을 정지하는 타이밍에서, N2 가스의 공급보다도 먼저 H2 가스의 공급을 정지하고 있다. H2 가스의 공급을 먼저 정지함으로써, 수소 활성종과 실리콘 산화막이 반응함으로써 생성되는 Si의 미결합수를 남긴 채로 처리가 끝나지 않도록 되어 있다. Si의 미결합수가 남아 있으면, 후의 공정에서 Si 미결합수와 산소가 반응하여, 박막의 특성이 변화되는 경우가 있다. 또한, 처리 중에 고온으로 된 실리콘 산화막과 잔류한 H2 가스가 반응하는 것도 방지할 수 있다. 이에 의해, 처리 후의 박막의 안정성이 향상된다.
(h) 또한, 본 실시 형태를, 도 3의 (a)에 도시한 바와 같은 플래시 메모리 등의 반도체 장치의 적층막에 적용함으로써, 고스루풋으로 고농도로 질화 처리를 할 수 있어, 버즈빅의 발생을 억제하여 반도체 장치의 신뢰성을 향상시킬 수 있다.
<본 발명의 다른 실시 형태>
이상, 본 발명의 실시 형태를 구체적으로 설명하였지만, 본 발명은 전술한 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.
예를 들면, 전술한 실시 형태에서는, 수소 함유 가스로서 H2 가스를 이용하고, 질소 함유 가스로서 N2 가스를 이용하는 것으로 하였지만, 이 이외의 수소 함유 가스나 질소 함유 가스를 이용할 수도 있다. 예를 들면, 수소 함유 가스로서 암모니아(NH3) 가스를 이용하는 것도 가능하다. NH3 가스를 이용하여 처리 가스 중에서의 수소 원자의 비율 R을 75%로 할 때는, NH3 가스를 단독으로 사용하고, 질소 함유 가스의 유량을 0sccm으로 조정하면 된다. 또한, NH3 가스에 질소 함유 가스를 첨가하여 수소 원자의 비율 R을 75% 미만으로 해도 되고, NH3 가스 이외의 수소 함유 가스를 더 첨가하여 소정의 비율 R로 되도록 해도 된다.
또한, 전술한 실시 형태에서는, 수소 원자의 비율 R을 0%보다 많고, 80% 이하로 하고, 바람직하게는 5% 이상 75% 이하로 하였지만, 이러한 범위를 벗어나는 경우라도, 수소 함유 가스의 존재 하에서, 질화 속도를 향상시키는 일정한 효과는 얻어진다. 따라서, 질화 처리의 시간을 연장시킴으로써, 산화막 중의 질소 농도를 소정값으로 하는 것이 가능하다.
또한, 전술한 실시 형태에서는, H2 가스의 공급 정지를 고주파 전력의 정지와 거의 동일 타이밍으로 하였지만, H2 가스의 공급 정지는, 고주파 전력의 정지 전 혹은 후의 타이밍이어도 되고, 또한, N2 가스의 공급 정지와 거의 동일 타이밍으로 해도 된다.
또한, 전술한 실시 형태에서는, ONO막(15)이 적층된 상태에서 실리콘 산화막(15o) 등을 질화하는 것으로 하였지만, 예를 들면 각 막을 1층씩, 혹은 도중까지 적층할 때마다 질화 처리를 행해도 되어, 각 막의 질화 처리의 타이밍을 임의로 선정할 수 있다. 따라서, 공정 순서의 자유도를 증가시킬 수 있다.
또한, 전술한 실시 형태에서는, 성막 후에 질화 처리를 하는 것으로 하였지만, 그 후의 패터닝이 이루어진 적층막에 대하여 질화 처리를 행해도 된다. 각 막의 패터닝된 단부로부터 질소를 침입시켜, 질화하는 것이 가능하다.
또한, 전술한 실시 형태에서는, 질화 처리만을 MMT 장치(100)에서 행하는 것으로 하였지만, 질화막이나 산화막의 형성을 MMT 장치(100)에서 행하고, 동일한 처리실(201) 내에서 연속하여 질화 처리를 행하도록 해도 된다.
또한, 전술한 실시 형태에서는, 플래시 메모리에 본 발명을 적용하는 것으로 하였지만, DRAM(Dynamic Random Access Memory)의 게이트 절연막 등, 그 밖의 반도체 장치에 본 발명을 적용하는 것도 가능하다.
또한, 전술한 실시 형태에서는, 실리콘 산화막(15o) 등을 질화 처리하는 것으로 하였지만, 산화막으로서는 이 이외에도, 하프니아(HfO2)나 하프늄 실리케이트(HfSixOy), 지르코니아(ZrO2), 지르코늄 실리케이트(ZrSixOy) 등의 High-k막이나, Al, Ti, W 등을 함유하는 막이어도 된다.
또한, 전술한 실시 형태에서는, MMT 장치(100)에 의해 기판 처리 공정을 실시하는 것으로 하였지만, 사용 가능한 기판 처리 장치는 이에 한정되지 않고, 예를 들면 ICP(Inductively Coupled Plasma) 방식 플라즈마 처리 장치나 ECR(Electron Cyclotron Resonance) 방식 플라즈마 처리 장치를 이용하는 것도 가능하다.
[실시예]
다음으로, 본 발명에 따른 실시예 1∼4에 대하여 설명한다. 이하의 각 실시예에서는, 실리콘 기판 상에 실리콘 산화막이 10㎚ 두께로 형성된 샘플을 복수 준비하고, 이러한 샘플 각각에 대하여 상이한 조건에서 질화 처리를 실시하고, 실리콘 산화막 중의 질소의 양ㆍ상태를 조사하였다. 질화 처리는, 도 1에 도시한 상기실시 형태의 MMT 장치(100)를 사용하고, 도 2에 도시한 기판 처리 공정을 기본으로 하는 공정을 이용하여 행하였다.
(실시예 1)
본 발명의 실시예 1을, 비교예와 함께 설명한다. 본 실시예에서는, H2 가스 및 N2 가스를 이용하여 상기 샘플에 질화 처리를 실시하고, 실리콘 산화막 중의 질소의 양ㆍ상태를, N2 가스만을 이용하여 질화 처리를 실시한 비교예에 따른 샘플과 비교하였다.
도 4에, 본 실시예 및 비교예에 따른 샘플의, 실리콘 산화막 중의 질소량을 형광 X선 분석법에 의한 질소의 신호 강도의 강약으로 비교한 데이터를 도시한다. 도 4의 좌측이 (a) 실시예 1을 나타내는 데이터이고, 우측이 (b) 비교예를 나타내는 데이터이다. 도 4의 종축은, 형광 X선 분석법에 의한 실리콘 산화막 중의 질소의 상대적인 신호 강도(a.u.)를 나타내고 있다. 이러한 신호 강도는, 실리콘 산화막 중의 질소 농도와의 상관을 갖고, 신호 강도가 높을수록 질소 농도도 높다. 이하에, (a) 실시예 1(H2 가스 및 N2 가스를 사용)과, (b) 비교예(N2 가스만을 사용)에 따른 조건의 상세를 나타낸다.
(a) 실시예 1에 따른 조건
고주파 전력 : 800W
H2 가스 유량 : 250sccm
N2 가스 유량 : 750sccm
처리실 내 압력 : 30㎩
기판 온도 : 450℃
질화 처리 시간 : 60초
(b) 비교예에 따른 조건
고주파 전력 : 800W
H2 가스 유량 : 0sccm
N2 가스 유량 : 1000sccm
처리실 내 압력 : 30㎩
기판 온도 : 450℃
질화 처리 시간 : 60초
도 4에 도시한 바와 같이, 본 실시예는 비교예보다도 강한 신호 강도를 나타내고 있고, 실리콘 산화막 중의 질소 농도의 향상률은 약 38%이었다. H2 가스와 N2 가스를 이용하여 질화 처리를 함으로써, N2 가스 단독으로의 질화 처리에 비해, 일정한 처리 시간(60초)에서 얻어지는 실리콘 산화막 중의 질소 농도, 즉, 질화 속도가 향상되어 있는 것을 알 수 있다.
또한, 각각의 샘플에 대하여, X선 광전자 분광법에 의해 실리콘 산화막 중의 질소의 결합 상태를 비교한 바, 본 실시예에 따른 실리콘 산화막 중의 질소쪽이, 보다 안정된 결합 상태로 되어 있는 것을 알 수 있었다. 이것으로부터, 질화 처리 후의 어닐링 처리에서, 질소가 실리콘 산화막 중으로부터 빠져나가기 어렵다고 생각되어, 어닐링 처리 후도 막 내의 질소를 고농도로 유지할 수 있을 것으로 예상된다.
도 5에, 상기 (b)의 조건에서 처리 시간을 60초∼240초의 범위에서 변화시켜 처리한 박막의 질소 신호 강도와, 상기 (a)의 조건에서 제작한 박막의 질소 신호 강도를 비교한 그래프도를 도시한다. 도 5의 횡축은, 처리 시간(초)을 나타내고 있다. 도 5의 종축은, 형광 X선 분석법에 의한 실리콘 산화막 중의 질소의 상대적인 신호 강도(a.u.)를 나타내고 있다. 도면 중, ◆ 표시가 상기 (b)의 조건에서 처리한 경우의 데이터이고, ■ 표시가 상기 (a)의 조건에서 처리한 경우의 데이터이다.
도 5에 도시한 바와 같이, (a)의 조건에서 처리한 박막과 동등한 질소 신호 강도의 박막을, (b)의 조건에서 얻기 위해서는, 약 120초 이상 필요한 것을 알 수 있다. 따라서, 본 실시예에서는, 질화 속도를 약 2배 향상시킬 수 있다.
(실시예 2)
다음으로, 본 발명의 실시예 2에 대하여 설명한다. 본 실시예에서는, 상기 (a)의 조건을 기준으로 하여, N2 가스의 유량 비율만이 상이한 몇 가지의 조건에서, 각각 따로따로의 샘플에 질화 처리를 실시하고, 각 샘플의 실리콘 산화막 중의 질소량을 형광 X선 분석법에 의한 질소의 신호 강도의 강약으로 비교하였다. 비교 시에는 질화된 박막이 이용되는 디바이스의 특성을 만족시키도록 하는 질소 신호 강도를 목표값으로 정하고, 신호 강도가 목표값 이상으로 되는 유량비에 대하여 검토하였다.
도 6에, N2 가스의 유량 비율, 구체적으로는, H2 가스 및 N2 가스의 합계의 유량에 대한 N2 가스의 유량의 비율을 변화시켰을 때의, 실리콘 산화막 중의 질소의 신호 강도 변화를 도시한다. 도 6의 횡축은, N2 가스의 유량 비율(%)을 나타내고 있다. 도 6의 종축은, 형광 X선 분석법에 의한 실리콘 산화막 중의 질소의 상대적인 신호 강도(a.u.)를 나타내고 있다.
도 6에 도시한 바와 같이, N2 가스의 유량 비율을 변화시키면, 일정 범위 내의 유량 비율에서 신호 강도가 강해지는 볼록형의 그래프로 되었다. 즉, N2 가스의 유량 비율에는 최적값(범위)이 있다. 신호 강도가 목표값 이상으로 되는 N2 가스의 유량 비율은, 25% 이상 95% 이하의 범위이었다. 이러한 비율을, H2 가스 및 N2 가스의 합계의 유량에 대한 H2 가스의 유량 비율(전술한 수소 원자의 비율 R에 상당)로 나타내면, H2 가스의 유량 비율이 5% 이상 75% 이하로 된다. 5% 이상 75% 이하의 범위 내에서, 신호 강도가 목표값 이상으로 되어, 산화막의 질화 속도를 향상시킴과 함께, 고농도의 질화를 실현할 수 있다. 또한, H2 가스의 유량 비율이 0%보다 많고, 5%보다 적은 범위 내와, 75%보다 많고, 80% 이하의 범위 내에서도 질화 속도를 향상시킬 수 있다.
(실시예 3)
본 실시예에서는, 처리 가스의 총 유량만이 상이한 몇 가지의 조건에 대하여, 전술한 실시예 2와 마찬가지의 비교ㆍ검토를 행하였다.
도 7에, 처리 가스(여기서는 H2 가스 및 N2 가스)의 총 유량을 변화시켰을 때의, 실리콘 산화막 중의 질소의 신호 강도 변화를 도시한다. 도 7의 횡축은, H2 가스 및 N2 가스의 총 유량(sccm)을 나타내고 있다. 도 7의 종축은, 형광 X선 분석법에 의한 실리콘 산화막 중의 질소의 상대적인 신호 강도(a.u.)를 나타내고 있다.
도 7에 도시한 바와 같이, 총 유량을 늘릴수록 신호 강도는 강해져, 측정 범위 내에서는 총 유량과 신호 강도는 대략 비례 관계에 있는 것을 알 수 있었다. 이것은, 처리 가스를 플라즈마화하였을 때에 생성되는 질소 활성종의 웨이퍼(200)에의 공급 효율이 증대되기 때문이라고 생각된다. 신호 강도가 목표값 이상으로 되는 H2 가스 및 N2 가스의 총 유량은, 600sccm 이상이었다.
(실시예 4)
본 실시예에서는, 처리실 내 압력만이 상이한 몇 가지의 조건에 대하여, 전술한 실시예 2와 마찬가지의 비교ㆍ검토를 행하였다.
도 8에, 처리실 내 압력을 변화시켰을 때의, 실리콘 산화막 중의 질소의 신호 강도 변화를 도시한다. 도 8의 횡축은, 처리실 내 압력(㎩)을 나타내고 있으며, 방전 시의 압력을 나타내고 있다. 도 8의 종축은, 형광 X선 분석법에 의한 실리콘 산화막 중의 질소의 상대적인 신호 강도(a.u.)를 나타내고 있다.
도 8에 도시한 바와 같이, 처리실 내 압력이 50㎩ 부근에서 신호 강도가 정점을 갖는 볼록형의 그래프가 얻어졌다. 즉, 처리실 내 압력에는 최적값(범위)이 존재한다. 이것은, 플라즈마 중에서의 이온 형성에 적합한 압력 범위가 있기 때문이라고 생각된다. 질화 농도가 향상된 처리실 내 압력은, 약 8㎩ 이상 100㎩ 이하의 범위이고, 신호 강도가 목표값 이상으로 되는 처리실 내 압력은, 25㎩ 이상 80㎩ 이하의 범위이었다.
<본 발명의 바람직한 양태>
이하에, 본 발명의 바람직한 양태를 부기한다.
본 발명의 일 양태는,
처리실 내에 설치된 기판 지지부에 의해, 산화막이 형성된 기판을 지지하여 가열하는 공정과,
가스 유량 제어부에 의해 처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하고, 상기 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R을 0%<R≤80%로 하는 공정과,
가스 공급부에 의해, 상기 유량을 조정한 상기 처리 가스를 상기 처리실 내에 공급하는 공정과,
상기 처리실 내에 공급한 상기 처리 가스를 플라즈마 생성부에 의해 여기하는 공정과,
여기한 상기 처리 가스로 상기 기판을 처리하는 공정을 갖는
반도체 장치의 제조 방법.
본 발명의 다른 양태는,
산화막과 질화막이 적층된 기판을 처리실 내에 반입하는 공정과,
상기 처리실 내에 설치된 기판 지지부에 의해 상기 기판을 지지하여 가열하는 공정과,
가스 유량 제어부에 의해 처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하고, 상기 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R을 0%<R≤80%로 하는 공정과,
가스 공급부에 의해, 상기 유량을 조정한 상기 처리 가스를 상기 처리실 내에 공급하는 공정과,
상기 처리실 내에 공급한 상기 처리 가스를 플라즈마 생성부에 의해 여기하는 공정과,
여기한 상기 처리 가스로 상기 기판을 처리하는 공정과,
상기 기판을 상기 처리실 내로부터 반출하는 공정을 갖는
반도체 장치의 제조 방법.
바람직하게는,
상기 유량을 조정하는 공정에서는,
상기 비율 R을 5%≤R≤75%로 한다.
바람직하게는,
상기 산화막에는, 실리콘이 함유되어 있다.
바람직하게는,
상기 질화막에는, 실리콘이 함유되어 있다.
바람직하게는,
상기 산화막은, 상기 질화막의 상면측, 하면측 중 어느 하나 또는 양방에 형성되어 있다.
바람직하게는,
상기 처리 가스는, 수소 가스, 질소 가스, 암모니아 가스 중 적어도 어느 하나를 함유한다.
바람직하게는, 상기 처리 가스의 총 유량은 600sccm 이상이다.
바람직하게는,
상기 기판을 처리할 때의 상기 처리실 내의 압력은, 25㎩ 이상 80㎩ 이하이다.
바람직하게는,
상기 기판을 처리하는 공정에서는,
상기 기판 지지부의 내부에 설치된 임피던스 조정 전극에 접속되는 임피던스 조정부에 의해 상기 기판의 바이어스 전압을 조정한다.
본 발명의 또 다른 양태는,
산화막과 질화막이 적층된 기판이 반입되는 처리실과,
상기 처리실 내에 설치되며, 상기 기판을 지지하여 가열하는 기판 지지부와,
처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하는 가스 유량 제어부와,
상기 처리 가스를 상기 처리실 내에 공급하는 가스 공급부와,
상기 처리 가스를 여기시키는 플라즈마 생성부와,
상기 기판 지지부, 상기 가스 유량 제어부, 상기 가스 공급부 및 상기 플라즈마 생성부를 제어하는 제어부를 갖고,
상기 제어부는,
상기 처리실 내에 반입된 상기 기판을 가열시키고, 상기 처리 가스 중의 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R이 0%<R≤80%로 되도록 상기 수소 함유 가스의 유량과 상기 질소 함유 가스의 유량을 조정시키고, 상기 유량을 조정시킨 상기 처리 가스를 상기 처리실 내에 공급시키고, 상기 처리실 내에 공급시킨 상기 처리 가스를 여기시키고, 여기시킨 상기 처리 가스로 상기 기판을 처리시키도록 제어하는
기판 처리 장치.
바람직하게는,
상기 제어부는,
상기 비율 R이 5%≤R≤75%로 되도록 상기 각 부를 제어한다.
바람직하게는,
상기 기판 지지부의 내부에 설치된 임피던스 조정 전극에 접속되며, 상기 기판의 바이어스 전압을 조정하는 임피던스 조정부를 갖고,
상기 제어부는,
상기 기판의 상기 바이어스 전압을 조정시키면서 상기 기판을 처리시키도록, 상기 임피던스 조정부를 제어한다.
15o : 실리콘 산화막
15n : 실리콘 질화막
100 : MMT 장치(기판 처리 장치)
121 : 컨트롤러(제어부)
200 : 웨이퍼(기판)
201 : 처리실
252a, 252b : 매스플로우 컨트롤러(가스 유량 제어부)

Claims (10)

  1. 산화막과 질화막이 적층되고, 상기 산화막이, 상기 질화막의 상면측과 하면측 중 어느 한쪽에 형성되어 있는 기판을 처리실 내에 반입하는 공정과,
    상기 처리실 내에 설치된 기판 지지부에 의해 상기 기판을 지지하여 가열하는 공정과,
    가스 유량 제어부에 의해 처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하고, 상기 처리 가스 중에 함유되는 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R을 0%<R≤80%로 하는 공정과,
    가스 공급부에 의해, 상기 유량을 조정한 상기 처리 가스를 상기 처리실 내에 공급하는 공정과,
    상기 처리실 내에 공급한 상기 처리 가스를 플라즈마 생성부에 의해 여기하는 공정과,
    여기한 상기 처리 가스로 상기 기판을 처리하는 공정
    을 갖는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 산화막에는, 실리콘이 함유되어 있는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 질화막에는, 실리콘이 함유되어 있는 반도체 장치의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 산화막은, 상기 질화막의 상면측, 하면측 중 어느 한쪽 또는 양방에 형성되어 있는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 기판을 처리할 때의 상기 처리실 내의 압력은, 25㎩ 이상 80㎩ 이하인 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 기판을 처리하는 공정은, 상기 기판 지지부의 내부에 설치된 임피던스 조정 전극에 접속되는 임피던스 조정부에 의해 상기 기판의 바이어스 전압을 조정하는 공정을 갖는 반도체 장치의 제조 방법.
  8. 산화막과 질화막이 적층되고, 상기 산화막이, 상기 질화막의 상면측과 하면측 중 어느 한쪽에 형성되어 있는 기판이 반입되는 처리실과,
    상기 처리실 내에 설치되며, 상기 기판을 지지하여 가열하는 기판 지지부와,
    처리 가스 중의 수소 함유 가스와 질소 함유 가스의 유량을 각각 조정하는 가스 유량 제어부와,
    상기 처리 가스를 상기 처리실 내에 공급하는 가스 공급부와,
    상기 처리 가스를 여기시키는 플라즈마 생성부와,
    상기 기판 지지부, 상기 가스 유량 제어부, 상기 가스 공급부 및 상기 플라즈마 생성부를 제어하는 제어부
    를 갖고,
    상기 제어부는,
    상기 처리실 내에 반입된 상기 기판을 가열시키고, 상기 처리 가스 중의 수소 원자의 수와 질소 원자의 수의 총수에 대한 상기 수소 원자의 수의 비율 R이 0%<R≤80%로 되도록 상기 수소 함유 가스의 유량과 상기 질소 함유 가스의 유량을 조정시키고, 상기 유량을 조정시킨 상기 처리 가스를 상기 처리실 내에 공급시키고, 상기 처리실 내에 공급시킨 상기 처리 가스를 여기시키고, 여기시킨 상기 처리 가스로 상기 기판을 처리시키도록 제어하는 기판 처리 장치.
  9. 제8항에 있어서,
    상기 제어부는, 상기 처리 가스를 상기 처리실 내에 공급할 때에, 상기 처리실 내의 압력을 25㎩ 이상 80㎩ 이하가 되도록 압력 조정부를 제어하는 기판 처리 장치.
  10. 제8항에 있어서,
    상기 기판 지지부의 내부에 설치된 임피던스 조정 전극에 접속되며, 상기 기판의 바이어스 전압을 조정하는 임피던스 조정부를 더 포함하고,
    상기 제어부는, 상기 기판의 상기 바이어스 전압을 조정시키면서 상기 기판을 처리시키도록, 상기 임피던스 조정부를 제어하는 기판 처리 장치.
KR1020110095632A 2010-09-22 2011-09-22 반도체 장치의 제조 방법 및 기판 처리 장치 KR101245423B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010212409A JP2012069674A (ja) 2010-09-22 2010-09-22 半導体装置の製造方法及び基板処理装置
JPJP-P-2010-212409 2010-09-22

Publications (2)

Publication Number Publication Date
KR20120031151A KR20120031151A (ko) 2012-03-30
KR101245423B1 true KR101245423B1 (ko) 2013-03-19

Family

ID=45818098

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110095632A KR101245423B1 (ko) 2010-09-22 2011-09-22 반도체 장치의 제조 방법 및 기판 처리 장치

Country Status (3)

Country Link
US (1) US20120070913A1 (ko)
JP (1) JP2012069674A (ko)
KR (1) KR101245423B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10552563B2 (en) * 2018-01-10 2020-02-04 Qualcomm Incorporated Digital design with bundled data asynchronous logic and body-biasing tuning

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047773A (ko) * 2004-10-28 2007-05-07 동경 엘렉트론 주식회사 게이트 절연막의 형성 방법, 반도체 장치 및 컴퓨터 기록매체
KR20090106990A (ko) * 2008-04-07 2009-10-12 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법 및 기판 처리 장치

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003015151A1 (en) * 2001-08-02 2003-02-20 Tokyo Electron Limited Base material treating method and electron device-use material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070047773A (ko) * 2004-10-28 2007-05-07 동경 엘렉트론 주식회사 게이트 절연막의 형성 방법, 반도체 장치 및 컴퓨터 기록매체
KR20090106990A (ko) * 2008-04-07 2009-10-12 가부시키가이샤 히다치 고쿠사이 덴키 반도체 장치의 제조 방법 및 기판 처리 장치

Also Published As

Publication number Publication date
KR20120031151A (ko) 2012-03-30
US20120070913A1 (en) 2012-03-22
JP2012069674A (ja) 2012-04-05

Similar Documents

Publication Publication Date Title
TWI445056B (zh) Method for forming silicon nitride film, manufacturing method of semiconductor device, and plasma chemical vapor deposition apparatus
KR101028625B1 (ko) 기판의 질화 처리 방법 및 절연막의 형성 방법
KR100874517B1 (ko) 플라즈마 처리 방법
WO2006129643A1 (ja) プラズマ処理装置およびプラズマ処理方法
US20070218687A1 (en) Process for producing materials for electronic device
US10049870B2 (en) Method of manufacturing semiconductor device including silicon nitride layer for inhibiting excessive oxidation of polysilicon film
JPWO2004070816A1 (ja) プラズマ処理方法,半導体基板及びプラズマ処理装置
JP5089121B2 (ja) シリコン酸化膜の形成方法およびプラズマ処理装置
WO2011040455A1 (ja) 選択的プラズマ窒化処理方法及びプラズマ窒化処理装置
WO2008041601A1 (fr) Procédé d&#39;oxydation par plasma, appareil d&#39;oxydation par plasma et support de stockage
KR20130032281A (ko) 기판 처리 장치, 반도체 장치의 제조 방법 및 기록 매체
KR101255905B1 (ko) 실리콘 산화막의 형성 방법 및 장치
JP4745247B2 (ja) 半導体装置の製造方法
CN108834429B (zh) 半导体装置的制造方法、记录介质以及基板处理装置
KR101245423B1 (ko) 반도체 장치의 제조 방법 및 기판 처리 장치
KR20090089818A (ko) 반도체 디바이스의 제조 방법 및 반도체 디바이스 제조 장치 및 반도체 디바이스 제조 시스템
JP2008060412A (ja) 半導体デバイスの製造方法
US20090253272A1 (en) Method for manufacturing semiconductor device and substrate processing apparatus
JP2009224772A (ja) 半導体デバイスの製造方法及び半導体デバイス製造装置及び半導体デバイス製造システム
JP2011165743A (ja) 半導体装置の製造方法
JP2008311460A (ja) 半導体装置の製造方法
KR20080088419A (ko) 기판 처리 장치 및 이를 이용한 반도체 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160218

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170221

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180220

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190219

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 8