KR20090089818A - 반도체 디바이스의 제조 방법 및 반도체 디바이스 제조 장치 및 반도체 디바이스 제조 시스템 - Google Patents

반도체 디바이스의 제조 방법 및 반도체 디바이스 제조 장치 및 반도체 디바이스 제조 시스템 Download PDF

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KR20090089818A
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아키토 히라노
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가부시키가이샤 히다치 고쿠사이 덴키
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Abstract

본 발명은 질소 성분이 적게 빠져나가고, 게이트 리크 전류의 증대를 억제할 수 있는 High-k 게이트 절연막을 성막하는, High-k 게이트 절연막의 성막 방법을 제공한다.
제1 처리부에서, 실리콘 기판 상에 High-k 게이트 절연막을 형성하는 공정과, 실리콘 기판을 제2 처리부에 반입하는 공정과, 상기 게이트 절연막을 질소 및 희가스 함유 가스로 High-k 게이트 절연막을 질화하는 공정과, 상기 질화된 기판을 상기 제2 처리부에서 아닐 처리하는 공정을 포함하는 반도체 디바이스의 제조방법.
절연막, 희가스

Description

반도체 디바이스의 제조 방법 및 반도체 디바이스 제조 장치 및 반도체 디바이스 제조 시스템{MANUFACTURING METHOD, MANUFACTURING APPARATUS AND MANUFACTURING SYSTEM OF SEMICONDUCTOR DEVICE}
본 발명은 피처리 기판 상에 형성된 고(高)유전율 게이트 절연막(이하, High－k 게이트 절연막이라고 함)의 성막 방법을 포함하는 반도체 디바이스의 제조 방법 및 기판 처리 장치와 기판 처리 시스템에 관한 것으로서, 특히 High－k 게이트 절연막의 질화 기술을 개선한 것에 관한 것이다.
최근에 반도체 디바이스의 고집적화 및 고속화에 따라, MOSFET의 미세화가 진행되고 있다. 이 미세화(微細化)에 의해 게이트 절연막의 박막화가 진행되면, 지금까지 게이트 산화막으로서 사용되어 온 산화 실리콘막(SiO2 막)에서는, 터널(tunnel) 전류 등에 의한 게이트 리크(leak) 전류가 증대한다. 특히, 박막화가 요구되는 게이트 절연막에 있어서는, 커패시터(capacitor) 절연막과 달리, 리크 전류가 증대하면, 절연막으로서 기능하지 못하게 되기 때문에, 리크 전류를 억제할 필요가 있다. 그래서, 게이트 리크 전류를 억제하는 수단으로서 HfO2(Hafnia)나 HfSiOx(hafnium silicate) 등 High－k 재료로 이루어지는 High－k 게이트 절연막을 사용하여, 얇은 산화막 환산 막두께를 유지함과 동시에, 물리 막두께를 두껍게 하는 등의 방법이 고려되고 있다.
그러나, HfO2나 HfSiOx 등 High－k 막은 700℃ 정도의 열처리에 의해 결정화(結晶化)하는 특징이 있다. 성막 후의 High－k 막을 그대로 게이트 절연막으로서 사용할 수 있는데, 나중에 수행하는 아닐(anneal) 공정에서, 게이트 절연막에는 1000℃ 이상의 열이 가해지기 때문에, HfO2 막이나 HfSiOx 막의 결정 구조가 어모퍼스(amorphous)로부터 다결정(多結晶)으로 변화할 가능성이 있다. 다결정 구조에는, 반드시 결정 입계(粒界)가 존재하기 때문에, 게이트 전극에 전압을 인가한 경우, 결정 입계의 결함이 전달되고 리크 전류가 증대한다.
그래서, 결정화를 방지하기 위하여, High－k 게이트 절연막에 질소를 함유시키는 방법이 제안되고 있다. High－k 게이트막을 질화함으로써, 질소와 High－k 게이트 절연막과의 결합도가 높아지고, High－k 막의 결정화를 억제할 수 있기 때문이다. 종래에 질소를 도입하기 위해서는, 질소를 포함하는 가스, 예를 들면 암모니아(NH3)에 의한 열 질화 처리 방법이 일반적이었는데, 최근에 질소 가스를 사용한 플라즈마 질화 처리 방법이 유망시(有望視)되고 있다(예를 들면, 특허 문헌 1 참조).
이 플라즈마 질화 처리 방법은, 플라즈마에 의해 단체(單體)의 질소(N2) 가 스를 활성화하여 질소 활성종을 생성하고, 그 질소 활성종을 실리콘 기판 상에 형성된 High－k 게이트 절연막 속에 도입하는 것이다. 열 질화의 경우, 플라즈마 질화와 달리, 1000℃ 근방의 고온에서 실시할 필요가 있다. 고온으로 처리된 High－k 막은 결정화 현상이 일어난다. 상술한 결정화 현상에 의해 리크 전류가 증가한다.
한편, 플라즈마에 의한 질화 처리는, 열에 의한 질화 처리보다 저온이다. 따라서, 플라즈마에 의해 질화 처리된 High-k 게이트 절연막은, 열에 의해 질화된 것보다 결정화가 적다. 따라서, 플라즈마에 의해 질화된 High-k 게이트 절연막은, 열에 의해 질화된 High-k 게이트 절연막에 비해 리크 전류를 억제할 수 있다.
<특허 문헌 1> 일본국 공개 특허 2005－57163호 공보
그러나, 상기의 플라즈마 질화 처리 방법은 다음의 문제점이 있다.
게이트 절연막의 경우, 커패시터와 비교하여 질소가 빠져나가는 양을 적게 할 필요가 있다. 커패시터 등에서는, 질소가 빠져나가는 양에 대하여 엄밀하게 관리할 필요는 없지만, 게이트 절연막의 경우, 리크 전류의 억제나 유전율을 높이는 것에 대하여 고도(高度)한 요구가 있기 때문이다.
그러나, 단순히 질소 가스만으로 처리를 수행하는 플라즈마 질화 처리에서는, High－k 게이트 절연막 속에 질소를 도입했다고 하더라도, 그 질소가 High－k 게이트 절연막으로부터 빠져나가는 양이 많다. 그 때문에, 질소 가스만으로 처리를 수행하는 플라즈마 질화 처리에서는, High－k 게이트 절연막의 결정화를 억제할 정 도의 질소량을 얻기가 어렵다. 또한, 도입된 질소는 플라즈마 질화 처리 후에 수행하는 실리콘 기판을 가열하는 질화 후 아닐 처리(Post　Nitridation　Anneal)에 의해, High－k 게이트 절연막 속으로부터 다량으로 빠져나간다. 이 현상에서도, 질소 가스만으로 High-k 게이트 절연막의 플라즈마 질화 처리를 수행한 경우는, 결정화를 억제할 수 있을 정도의 충분한 질소량을 얻기는 어렵다. 이러한 점으로부터, High－k 게이트 절연막에서 게이트 전극으로 빠져나가는 게이트 리크 전류의 증가를 억제하기가 어려웠다.
본 발명의 과제는 상술한 종래 기술의 문제점을 해소하고, 질소 성분이 빠져나가는 양이 적고 게이트 리크 전류의 증대를 억제할 수 있는 High－k 게이트 절연막의 성막이 가능한 반도체 디바이스의 제조 방법, 기판 처리 장치 및 기판 처리 시스템을 제공하는 데 있다.
본 발명의 한 형태에 따르면, 제1 처리부에서, 실리콘 기판 상에 High-k 게이트 절연막을 형성하는 공정과, 실리콘 기판을 제2 처리부에 반입하는 공정과,
　상기 게이트 절연막을 질소 및 희(希)가스 함유 가스로 High-k 게이트 절연막을 질화하는 공정과, 상기 질화된 기판을 상기 제2 처리부에서 아닐 처리하는 공정을 포함하는 반도체 디바이스의 제조 방법을 제공한다.
또한, 제2 형태로서, 실리콘 기판 상에 High-k 게이트 절연막을 형성하는 제1 처리부와, 상기 게이트 절연막을 질소 및 희가스 함유 가스로 High-k 게이트 절연막을 질화하고, 질화 처리 후, 아닐 처리를 수행하는 제2 처리부와, 상기 High-k 게이트 절연막 상에 전극을 형성하는 제3 처리부와, 상기 전극을 둘러싸도록 절연층을 형성하는 제４ 처리부와, 각 처리부 사이에서 기판을 반송하는 기판 반송부를 포함하는 반도체 디바이스 제조 시스템을 제공한다.
또한, 제３ 형태로서, 실리콘 기판 상에 형성된 High-k 게이트 절연막을 질화하는 장치로서, 질소 함유 가스 및 희가스 함유 가스를 기판 처리실에 도입하는 반응 가스 도입부와, 상기 반응 가스를 플라즈마 상태로 하는 플라즈마 생성부와, 상기 기판 처리실 내에 설치되고, 기판을 재치(載置)하는 기판 재치부와, 기판을 가열하는 기판 가열부와, High-k 게이트 절연막을 갖는 기판이 상기 처리실로 반입된 후, 질소 함유 가스 및 희가스 함유 가스를 도입하고, 도입된 가스를 플라즈마 상태로 하여 기판을 질화 처리하며, 그 후 희가스의 도입을 정지하도록 제어하는 제어부를 포함하는 반도체 디바이스 제조 장치를 제공한다.
본 발명은 질소 성분이 적게 빠져나가고, 게이트 리크 전류의 증대를 억제할 수 있는 High－k 게이트 절연막을 성막할 수 있는 효과를 가진다.
High-k 게이트 절연막을 채용한 반도체 장치(device)의 제조 방법의 일례를 설명한다.
본 발명은 High－k 게이트 절연막을 질화할 때, 질소와 희가스의 혼합 가스에 의해 플라즈마 질화 처리를 수행한다. 이 처리를 수행함으로써, 단순히 질소 가스만을 사용하여 플라즈마 질화 처리를 수행한 경우와 비교하여, 질소와 High－k 게이트 절연막과의 결합도를 강화하고, 질소 성분이 빠져나가는 것을 적게 할 수 있다. 그 결과, 고온 처리를 하더라도 결정화가 억제되고, 게이트 리크 전류를 억제할 수 있다.
이하에 본 발명의 실시 형태를 도 2를 사용하여 설명한다.
대상이 되는 반도체 디바이스는, 도 2에 나타나는 바와 같이, 실리콘 기판(silicon wafer, 200)에 소스(source, 101), 드레인(drain, 102)이 형성되고, 소스·드레인 사이에 High－k 게이트 절연막(30)을 개재하여 폴리 실리콘 전극(32)이 형성된 MOSFET이다.
본 실시 형태에서는, High-k 게이트 절연막(30)의 형성, High-k 게이트 절연막의 질화 처리, 질화된 High-k 게이트 절연막의 아닐 처리, 아닐 처리 후의 폴리 실리콘 전극 형성 처리를, 예를 들면 도 7에 나타내는 바와 같은 반도체 디바이스 제조 시스템으로서의 클러스터(cluster) 장치를 사용하여 수행한다. 도 7에 나타내는 클러스터 장치는, 캐리어 스테이션(load port, 11a, 11b, 11c)와, 대기 분위기용 이재기(移載器, 12)와, 기판 위치 보정 유닛(13)과, 로드록실(14)과, 진공 분위기용 이재기(21)(기판 반송부)가 설치된 반송실(15)과, 제1 처리부(16)와, 제2 처리부(17)와, 제３ 처리부(18)와, 제４ 처리부(19)로 구성되어 있다. 각 처리부는 컨트롤러(22)에 의해 제어되고 있다. 각 처리실에 대해서는 후술한다.
이하, 이 클러스터 장치를 사용한 처리 플로우(flow)를 구체적으로 설명한다. 한편, 이하의 설명에 있어서, 클러스터 장치를 구성하는 각 부의 동작은 제어부로서의 컨트롤러(22)에 의해 제어된다. 웨이퍼(200)는 그 웨이퍼 표면에 High－k 게이트 절연막(30)을 형성하기 위하여, 기판 반송부(21)를 개재하여 제1 처리부로서의 High－k 성막 장치(16)에 반입된다. 이 High－k 성막 장치(16)에서는, 예를 들면 PLCVD(Poly－atomic　Layer　CVD) 법을 사용하여, 리모트 플라즈마 산소나 오존(O3) 및 Hf나 Si를 포함한 유기 금속 재료를 웨이퍼(200)의 표면에 도입하여, HfO2나 HfSiOx 등 금속 산화막인 High－k 게이트 절연막(30)을 성막한다(스텝 301).
High-k 게이트 절연막 형성 후, 웨이퍼(200)는 기판 반송부(21)를 개재하여, 나중에 상세하게 설명하는 제2 처리부로서의 MMT 장치(17)로 반입된다. MMT 장치(17)에서 High-k 게이트 절연막은 질화된다(스텝 302).
질화 처리 후, 웨이퍼(200)는 기판 반송부(21)를 개재하여, 제３ 처리부인 RTP(Rapid Thermal Processing) 장치(18)로 반입된다. RTP 장치(18)에서, 질화된 High-k 게이트 절연막에는 아닐 처리가 이루어진다. 이 아닐 처리에 의해, High-k 게이트 절연막과 질소의 결합도를 높게 할 수 있고, 그 결과, 보다 리크 전류를 방지할 수 있다(스텝 303).
아닐 처리 후, 웨이퍼(200)는 기판 반송부(21)를 개재하여 제４ 처리부로서의 전극 형성 장치(19)로 반송된다. 질화되고 아닐된 High-k 게이트 절연막 상에, 게이트 전극(polysilicon 전극, 32)이 형성된다.
게이트 전극(32)을 형성한 후, 웨이퍼(200)를 클러스터 장치로부터 절연층 형성 장치로 반송한다. 절연층 형성 장치에서는, 게이트 전극(32)을 덮도록, 예를 들면 실리콘 질화막(Si3N4 막) 등으로 이루어지는 절연층(34)을 형성한다. 절연 층(34)을 구성하는 Si3N4 막은, 예를 들면 SiH2Cl2 가스와 NH3 가스를 사용하여 CVD법에 의해 형성한다.
절연층(34)을 형성한 후, 웨이퍼를 이온 주입 장치로 반입하고, 실리콘 웨이퍼(200)의 주면(主面)에 n형 불순물을 첨가한 불순물 영역인 소스(101) 및 드레인(102)을 이온 주입법 등에 의해 형성한다. 소스(101) 및 드레인(102)의 사이에는, 채널 영역(103)이 형성된다.
이상과 같은 흐름에 의해, 반도체 디바이스의 게이트(gate) 부분의 제조가 이루어진다.
한편, 상기 각 장치 사이를 포함하는 시스템에 있어서 하나 또는 복수의 반송 장치에 의해 기판을 반송하는 것은 말할 나위도 없다.
이어서, 본 발명의 High-k 게이트 절연막을 질화 처리하는 질화 장치의 한 형태인 기판 처리 장치로서의 MMT 장치에 대하여 설명한다.
본 발명의 한 형태인 플라즈마 처리로(處理爐)는, 전계(電界)와 자계(磁界)에 의해 고밀도 플라즈마를 생성할 수 있는 변형 마그네트론형 플라즈마원(Modified　Magnetron　Typed　Plasma　Source)을 사용하여 웨이퍼 등의 기판을 플라즈마 처리하는 기판 처리로(이하, MMT 장치라고 함)이다. 이 MMT 장치는 기밀성(氣密性)을 확보한 처리실에 기판을 설치하고, 샤워 헤드를 개재하여 반응 가스를 처리실로 도입하여 처리실을 어떤 일정한 압력으로 유지하고, 방전용 전극에 고주파 전력을 도입하여 전계를 형성함과 동시에 자계를 형성하고, 마그네트론 방전 을 일으킨다. 방전용 전극으로부터 방출된 전자(電子)가 드리프트(drift)하면서 사이클로이드(cycloid) 운동을 계속하여 주회(周回)함으로써 수명이 길어지고 전리(電離) 생성율을 높이기 때문에 고밀도 플라즈마를 생성할 수 있다. 이와 같이 반응 가스를 여기(勵起) 분해시켜 기판 표면을 산화 또는 질화 등의 확산 처리, 또는 기판 표면에 박막을 형성하거나 또는 기판 표면을 에칭(etching)하는 등, 기판에 각종 플라즈마 처리를 수행할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 기판 처리 장치가 되는 상술한 MMT 장치의 개략 구성도를 나타내고 있다.
MMT 장치는 처리 용기(203)를 포함하고, 이 처리 용기(203)는 제1 용기인 돔(dome)형의 상측 용기(210)와 제2 용기인 사발(碗)형의 하측 용기(211)에 의해 형성되고, 상측 용기(210)는 하측 용기(211) 위에 덮여 있다. 상측 용기(210)는 산화 알루미늄 또는 석영 등의 비금속 재료로 형성되어 있고, 하측 용기(211)는 알루미늄으로 형성되어 있다. 또한 후술하는 히터 일체형의 기판 보지구(기판 보지 수단)인 서셉터(susceptor, 217)를 질화 알루미늄이나, 세라믹스 또는 석영 등의 비금속 재료로 구성함으로써, 처리 시에 막 속에 들어가는 금속 오염을 저감한다.
샤워 헤드(236)는 처리실(201)의 상부에 설치되고, 캡 형상의 덮개(233)와, 가스 도입구(234)와, 버퍼실(237)과, 개구(開口, 238)와, 차폐(遮蔽) 플레이트(240)와, 가스 취출구(吹出口, 239)를 구비하고 있다. 버퍼실(237)은 가스 도입구(234)로부터 도입된 가스를 분산하기 위한 분산 공간으로서 설치된다.
가스 도입구(234)에는, 가스를 도입하는 가스 도입관(232)이 접속되어 있고, 가스 도입관(232)은 개폐변인 밸브(243a), 유량 제어기(유량 제어 수단)인 매스 플로우 컨트롤러(mass flow controller, 241)를 개재하여 도면 중에 생략한 반응 가스(230)의 가스 탱크에 연결되어 있다. 샤워 헤드(236)(반응 가스 도입부)로부터 반응 가스(230)가 처리실(201)에 도입되고, 또한, 서셉터(217)의 주위로부터 처리실(201)의 바닥 방향으로 기판 처리 후의 가스가 흐르도록 하측 용기(211)의 측벽에 가스를 배기하는 가스 배기구(235)가 설치되어 있다. 가스 배기구(235)에는 가스를 배기하는 가스 배기관(231)이 접속되어 있고, 가스 배기관(231)은 압력 조정기인 APC(242), 개폐밸브인 밸브(243b)를 개재하여 배기 장치인 진공 펌프(246)에 접속되어 있다.　
도입되는 반응 가스(230)를 여기시키고, 플라즈마 상태로 생성하는 방전(放電) 기구(방전부)로서 통(筒) 형상, 예를 들면 원통 형상으로 형성된 제1 전극인 통 형상 전극(215)이 설치된다(플라즈마 생성부). 통 형상 전극(215)은 처리 용기(203)[상측 용기(210)]의 외주에 설치되어 처리실(201) 내의 플라즈마 생성 영역(224)을 둘러싸고 있다. 통 형상 전극(215)에는 임피던스 정합(整合)을 수행하는 정합기(272)를 개재하여 고주파 전력을 인가하는 고주파 전원(273)이 접속되어 있다.
또한, 통 형상, 예를 들면 원통 형상으로 형성된 자계 형성 기구(자계 형성부)인 통 형상 자석(216)은 통 형상의 영구자석으로 이루어져 있다. 통 형상 자석(216)은 통 형상 전극(215)의 외표면 상하단 근방에 배치된다. 상하의 통 형상 자석(216, 216)은 처리실(201)의 반경 방향을 따른 양단[내주단(內周端)과 외주단 (外周端)]에 자극(磁極)을 가지며, 상하의 통 형상 자석(216, 216)의 자극 방향이 역(逆) 방향으로 설정되어 있다. 따라서, 내주부의 자극끼리가 이극(異極)으로 되어 있고, 이에 따라, 통 형상 전극(215)의 내주면을 따라 원통 축 방향으로 자력선(磁力線)을 형성하도록 되어 있다.
처리실(201) 저측(底側) 중앙에는, 기판인 웨이퍼(200)를 보지(保持)하기 위한 기판 보지구(기판 재치부)로서 서셉터(217)가 배치되어 있다. 서셉터(217)는 예를 들면 질화 알루미늄이나 세라믹스, 또는 석영 등 비금속 재료로 형성되고, 내부에 가열 기구(기판 가열부)로서의 히터(217b)가 일체적으로 매립되어 있고, 웨이퍼(200)를 가열할 수 있도록 되어 있다. 히터(217b)는 전력이 인가되어 웨이퍼(200)를 500℃ 정도로까지 가열할 수 있도록 되어 있다. 한편, 웨이퍼를 가열하는 가열부는, 여기에서는 서셉터에 매립되는 구조로 했는데, 그것에 국한되는 것은 아니다. 즉, 처리실 외부에 히터를 설치하고, 그에 의해 웨이퍼를 가열해도 된다. 또한 처리실 내부라고 하더라도, 서셉터 이외의 장소에 히터를 설치해도 된다.
또한, 본 장치를 RTP 장치로 사용하는 경우는 웨이퍼 온도를 1050℃까지 높일 수 있도록, 히터(217b)를 설정한다. 또한, 상술한 히터(217b)가 500℃ 정도까지의 가열로 설정되는 경우는, 별도로 RTP용 히터를 설치하고, 서셉터에 설치한 히터(217b)와 RTP용 히터로 웨이퍼의 가열을 수행해도 된다. 이 경우, 질화 처리 시에는, 히터가 웨이퍼를 500℃ 정도까지 가열하고, 나중의 아닐 처리 시에는, 히터(217b)와 RTP용 히터로 웨이퍼를 1050℃ 정도까지 가열한다.
또한, 서셉터(217)의 내부에는, 임피던스를 변화시키기 위한 전극인 제2 전 극도 장비되어 있고, 이 제2 전극이 임피던스 가변 기구(274)를 개재하여 접지되어 있다. 임피던스 가변 기구(274)는 코일이나 가변 콘덴서로 구성되고, 코일의 패턴 수나 가변 콘덴서의 용량치를 제어함으로써, 상기 전극 및 서셉터(217)를 개재하여 웨이퍼(200)의 전위를 제어할 수 있도록 되어 있다.
웨이퍼(200)를 마그네트론형 플라즈마원에서의 마그네트론 방전에 의해 처리하기 위한 처리로(202)는, 적어도 처리실(201), 처리 용기(203), 서셉터(217), 통 형상 전극(215), 통 형상 자석(216), 샤워 헤드(236) 및 배기구(235)로 구성되어 있고, 처리실(201)에서 웨이퍼(200)를 플라즈마 처리하는 것이 가능하게 되어 있다.
통 형상 전극(215) 및 통 형상 자석(216)의 주위에는, 이 통 형상 전극(215) 및 통 형상 자석(216)으로 형성되는 전계나 자계를 외부 환경이나 다른 처리로 등의 장치에 악영향을 미치지 않도록, 전계나 자계를 유효하게 차단하는 차폐판(223)이 설치되어 있다.
서셉터(217)는 하측 용기(211)와 절연(絶緣)되고, 서셉터(217)를 승강시키는 서셉터 승강 기구(승강 수단, 268)가 설치되어 있다. 또한 서셉터(217)에는 관통공(217a)이 설치되고, 하측 용기(211) 저면에는 웨이퍼(200)를 돌상(突上)시키기 위한 웨이퍼 돌상핀(266)이 적어도 3 개소에 설치되어 있다. 그리고, 서셉터 승강 기구(268)에 의해 서셉터(217)가 하강되었을 때에는 웨이퍼 돌상핀(266)이 서셉터(217)와 비접촉인 상태에서 관통공(217a)을 관통하는 위치 관계가 되도록, 관통공(217a) 및 웨이퍼 돌상핀(266)이 배치된다.
또한, 하측 용기(211)의 측벽에는 칸막이 밸브(仕切弁)가 되는 게이트 밸브(244)가 설치되고, 이 게이트 밸브가 개방되어 있을 때에는 기판 반송부(반송 수단, 21)에 의해 처리실(201)에 대하여 웨이퍼(200)를 반입, 또는 반출할 수 있으며, 닫혀 있을 때에는 처리실(201)을 기밀(氣密)하게 닫을 수 있다.
또한, 제어부(제어 수단)로서의 컨트롤러(121)는 신호선 A를 통하여 APC(242), 밸브(243b), 진공 펌프(246)를, 신호선 B를 통하여 서셉터 승강 기구(268)를, 신호선 C를 통하여 게이트 밸브(244)를, 신호선 D를 통하여 정합기(272), 고주파 전원(273)을, 신호선 E를 통하여 매스 플로우 컨트롤러(241), 밸브(243a)를, 그리고 도시하지 않은 신호선을 통하여 서셉터에 매립된 히터나 임피던스 가변 기구(274)를 각각 제어하도록 구성되어 있다.
이어서, 상기 MMT 장치(17)를 사용한 High-k 게이트 절연막의 질화 처리에 대하여 설명한다. 한편, 이하의 설명에 있어서, MMT 장치를 구성하는 각 부의 동작은 컨트롤러(121)에 의해 제어된다.
High－k 게이트 절연막(30)의 형성이 끝난 웨이퍼(200)는 High－k 성막 장치(16)로부터 기판 반송부(21)를 개재하여 도 1에 나타내는 MMT 장치로 반송된다.
웨이퍼(200)는 처리로(202)를 구성하는 처리실(201)의 외부로부터 웨이퍼를 반송하는 기판 반송부(21)에 의해 처리실(201)로 반입되고, 서셉터(217) 상에 반송된다. 여기에서, 서셉터(217) 상에 반송되는 웨이퍼(200)는 실리콘 기판 상에 HfO2 또는 HfSiOx 등 High－k 게이트 절연막이 형성된 구조를 갖는 웨이퍼이다. 한편, HfSiOx 막은 실리콘 웨이퍼 표면과 HfO2 막과의 사이의 계면에 형성되는 막층인 경우도 있다.
이 반송 동작의 상세는 다음과 같다. 서셉터(217)가 기판 반송 위치까지 하강하고, 웨이퍼 돌상핀(266)의 선단이 서셉터(217)의 관통공(217a)을 통과한다. 이 때 서셉터(217) 표면보다 소정의 높이만큼 돌상핀(266)이 돌출된 상태로 된다. 다음에, 하측 용기(211)에 설치된 게이트 밸브(244)가 개방되고, 기판 반송부(21)에 의해 웨이퍼(200)를 웨이퍼 돌상핀(266)의 선단에 재치한다. 기판 반송부(21)가 처리실(201) 외부로 퇴피(退避)하면, 게이트 밸브(244)가 닫혀진다. 서셉터(217)가 서셉터 승강 기구(268)에 의해 상승하면, 서셉터(217) 상면에 웨이퍼(200)를 재치할 수 있고, 아울러 웨이퍼(200)를 처리하는 위치까지 상승한다.
서셉터(217)에 매립된 히터(217b)는 미리 가열되어 있고, 반입된 웨이퍼(200)를 200~500℃의 범위 내에서, 소정의 웨이퍼 처리 온도로 가열한다.
이 때, 웨이퍼 온도는 200℃보다 높은 온도이며, 아울러 500℃ 미만으로 하도록 히터를 제어한다.
플라즈마 질화 처리의 온도를 200℃ 이상 500℃ 미만으로 함으로써, High－k 게이트 절연막과 질소와의 결합도가 강해진다. 이에 따라, 후술하는 질화 후 아닐(PNA) 처리에서 질소가 적게 빠져나가고, 결정화도 더 확실하게 억제할 수 있으며, 리크 전류를 더욱 확실히 억제할 수 있다.
또한, 플라즈마 질화 처리 온도는, 500℃ 이상으로 하지 않는 것으로 한다. 500℃ 이상으로 한 경우, 계면의 Si(실리콘)으로까지 질소가 열확산하고, MOSFET의 이동도(移動度) 저하가 일어난다. 또한, 고온화에 의해 결정화되어 게이트 리크 전류가 증가해 버린다. 따라서, 플라즈마 질화 처리 온도는 200℃보다 높으며, 500℃ 미만으로 하는 것이 바람직하다.
또한, 보다 바람직하게는, 웨이퍼 온도를, 300℃ 이상 500℃ 미만, 그 중에서도 400℃ 부근으로 한다. 300℃ 이상으로 함으로써, 200℃ 이상 300℃ 미만의 경우보다, PNA 처리에 의해 질소가 빠져나가는 양을 현저하게 억제할 수 있기 때문이다.
웨이퍼(200)의 온도가 처리 온도에 도달한 후, 웨이퍼 온도가 안정되면, 가스 도입구(234)로부터 차폐 플레이트(240)의 가스 취출구(239)를 개재하여, 사전에 혼합한 질소 가스와 희가스의 혼합 가스를 처리실(201)에 배치되어 있는 웨이퍼(200)의 주면(처리면)을 향해 도입한다. 이 때의 혼합 가스 유량은 소정의 유량으로 한다. 여기에서, 희가스로서는, 예를 들면 아르곤(Ar), 헬륨(He)을 들 수 있다. 또한, 희가스를 첨가할 때, 첨가량에 따라 N2의 양을 많이 하면 좋다.
진공 펌프(246) 및 APC(242)를 이용하여 처리실(201)의 압력을 소정의 1~10Pa 범위 내에서 소정의 압력으로 유지한다.
동시에 통 형상 전극(215)에 고주파 전원(273)으로부터 정합기(272)를 개재하여 고주파 전력을 인가한다. 인가하는 전력은 300~700W의 범위 내에서 소정의 출력치를 투입한다. 이 때 임피던스 가변 기구(274)는 미리 원하는 임피던스치가 되 도록 제어해 둔다. 이 바이어스 제어에 따라 웨이퍼(200)에 입사하는 플라즈마 에너지를 조정할 수 있다.
통 형상 자석(216, 216)의 자계의 영향을 받아 마그네트론 방전이 발생하고, 웨이퍼(200)의 상방(上方) 공간에 전하를 트랩(trap)하여 플라즈마 생성 영역(224)에, 질소 가스와 희가스에 의한 혼합 가스의 고밀도 플라즈마가 생성된다. 그리고, 이 고밀도 플라즈마에 의해 질소 활성종을 생성한다. 생성한 질소 활성종에 의해, 웨이퍼(200) 상의 High－k 게이트 절연막에 플라즈마 질화 처리가 이루어지고, 게이트 절연막 속에 질소를 도입한다(도 2의 스텝 302에 상당).
질소와 희가스의 유량비를 1：9~1：19로 한 혼합 가스를 사용한다. 이러한 조건에 따라 고농도의 질화 처리를 수행할 수 있다. 플라즈마에 의해 생성한 질소 활성종은, 서셉터(217) 상의 웨이퍼(200)로 돌입하는 플라즈마 에너지를 제어할 수 있는 임피던스 가변 기구(274)를 이용함으로써, High－k 게이트 절연막 속에 도입하는 질소의 깊이 프로파일 제어가 가능하다.
플라즈마 질화 처리 후, 희가스의 도입을 정지하고, 이 정지와 대략 동일한 타이밍으로 마그네트론 방전을 정지한다. 이 때, 처리실(201)은 질소 N2 가스만의 분위기로 된다.
플라즈마 질화 처리가 끝난 웨이퍼(200)는 기판 반송부(21)를 이용하여 기판 반입과 반대의 순서로 처리실(201) 외부로 반송된다.
처리실(201) 외부로 반송된 플라즈마 질화 처리가 완료된 웨이퍼(200)는, RTP 장치로 기판 반입된다. 아닐 장치에는 예를 들면 RTP(Rapid　Thermal　Process) 장치를 사용한다. RTP 장치는 예를 들면 램프를 사용한 급속 가열 장치이다. 웨이퍼 표면측으로부터 온도 프로브(probe)로 측정되는 온도를 검출하고 피드백 제어를 하면서, 웨이퍼 이면(裏面) 측에 배치한 램프로 가열한다. 램프는 존(zone)마다 나누고, 웨이퍼 면내의 온도가 균일하게 되도록 투입 출력을 조정하고 있는데, 웨이퍼 면내의 온도 균일성을 더욱 향상시키기 위하여, 회전 기구에 의해 웨이퍼를 회전하고 있다.
이 RTP 장치로, High－k 게이트 절연막과 질소의 결합도를 높게 하기 위하여, 웨이퍼(200)에 질화 후 아닐 처리, 즉 PNA(Post　Nitrideation　Anneal) 처리를 실시한다.
또한, 질화 처리 후, 웨이퍼를 다른 처리실로 이동하지 않고, 상술한 MMT 장치에 의해 PNA 처리를 수행해도 된다. 이 경우, 먼저 질화 처리 시에 도입한 희가스의 도입을 정지한다. 이 정지와 대략 동일한 타이밍으로 마그네트론 방전을 정지한다. 질소는 질화 처리에 계속 이어서 도입된다. 따라서, 처리실(201)은 질소 N2 가스만의 분위기로 된다. 히터(217b)는 처리실이 질소 분위기를 유지한 상태에서, 웨이퍼를 계속 가열한다.
게이트 절연막 속에 도입된 질소는, 시간의 경과와 함께, 게이트 절연막으로부터 빠져나간다는 문제가 있다. 그러나, 상술한 바와 같이 질화 처리를 수행한 직후, 웨이퍼를 다른 처리실로 이동하지 않고, 동일한 처리실에서 PNA 처리를 수행함 으로써, 도입된 많은 질소가 High-k 막과 결합하고, High-k 게이트 절연막에 잔류하는 것이 가능하게 된다. 특히, 질화 처리에 이어서, 동일한 처리실에서 아닐 처리를 수행하면, 아닐 처리가 시작될 때까지의 시간 경과가 적기 때문에, High-k 게이트 절연막으로부터 빠져나가는 질소의 양을 적게 할 수 있다. 아울러, 이 경우, 웨이퍼(200)는 처리실을 이동하지 않기 때문에, 처리 완료된 웨이퍼의 오염을 더욱 억제할 수 있다.　
(도 2의 스텝 303에 상당)
아닐 처리가 끝난 웨이퍼(200)는 기판 반송부(21)를 이용하여, 기판 반입과 반대의 순서로 처리실 외부로 반송된다.
이어서, 질화 처리의 구체적인 예에 대하여 설명한다.
플라즈마 질화 처리에는 도 1에 나타내는 MMT 장치를 사용한다.　
또한, 예를 들면 도 3, 4에 나타나는 바와 같이, 다음과 같은 복수의 가스 혼합 패턴에 의해 질화를 수행한다.
여기에서는, MMT 장치의 처리실 내로 도입하는 반응 가스를, 질소(N2) 만, 질소와 Ar(N2＋Ar) 혼합 가스, 질소와 He(N2＋He) 혼합 가스로 하고, 각 반응 가스를 사용하여 실리콘 웨이퍼 상에 형성되어 있는 HfSiO 게이트 절연막의 플라즈마 질화 처리를 수행했다.
이 때의 질화 조건은 N2＋He 혼합 가스를 사용한 경우만 웨이퍼 온도를 200℃, 400℃로 변화시키고, N2만 사용하거나, N2＋Ar 혼합 가스를 사용한 경우는, 모 두 400℃로만 했다.
또한, 처리실 내의 압력 1~10Pa, RF 파워 300~700W, N2와 Ar의 유량비를 1：9~1：19, N2와 He의 유량비를 1：9~1：19로 했다.
또한, 플라즈마 질화한 직후에, 웨이퍼를 다른 처리실로 이동하지 않고, PNA 처리를 수행했다. PNA 처리 조건은 처리실을 질소 분위기로 하고, 이 때의 웨이퍼 온도는 1050℃, 아닐 처리 시간은 10초로 했다.
도 3에는 웨이퍼 온도 400℃의 조건에서, 반응 가스를 바꾸었을 때의 High－k 게이트 절연막에 플라즈마 질화 처리한 직후와, 플라즈마 질화 처리 후에 PNA 처리를 실시한 후에서, XPS(X－ray Photoelectron　Spectroscopy：X선 광전자 분광)에서 구한 막중 질소 농도에 의해, 질소 원자 함유량을 상대 비교한 결과를 나타낸다. 도 3에서 알 수 있듯이, 반응 가스에 대응한 질소 원자 함유량의 대소 관계는, N2만＜(N2＋Ar)＜(N2＋He)이고, 희가스 중에서도, 특히 He를 사용했을 때가 양호했다. N2＋He 혼합 가스를 사용하여 플라즈마 질화 처리한 경우, PNA 처리 후의 High－k 게이트 절연막 속의 질소 농도(XPS)는 15%에 달하고 있으며, N2 가스 단독, 또는 N2에 Ar를 첨가한 혼합 가스를 사용하여 플라즈마 질화 처리한 경우와 비교하더라도 상당히 고농도임을 알 수 있었다.
도 4는 웨이퍼 온도 200℃의 조건에서, 반응 가스를 N2＋He 혼합 가스로 했을 때의 High－k 게이트 절연막에 플라즈마 질화 처리한 직후와, 플라즈마 질화 처 리 후에 PNA 처리를 실시한 후에서, XRF로 구한 막중 질소 농도에 따라, 질소 원자 함유량을 상대 비교한 결과를 나타낸다. 이 도 4와 도 3을 비교하면 알 수 있는 바와 같이, N2＋He 혼합 가스의 경우, 질화 온도의 저온화로 PNA에 의해 질소가 현저하게 빠져나가는 것을 알았다.
상술한 실시 형태는, 피처리 기판 상에 High－k 게이트 절연막을 성막하는 공정과, High－k 게이트 절연막에 대하여 질소 가스와 희가스의 혼합 가스에 의해 플라즈마 질화 처리를 수행하는 공정을 포함하는 반도체 디바이스의 제조 방법이다. 이 본 실시 형태에 따르면, 이하에 거론하는 하나 또는 그 이상의 효과를 발휘한다.
(1) 질소 가스와 희가스의 혼합 가스에 의해 플라즈마 질화 처리를 수행하기 때문에, 단순히 질화 처리를 수행하는 경우와 비교하여 High－k 게이트 절연막으로부터 질소가 빠져나가는 것을 적게 할 수 있고, 게이트 리크 전류의 증대를 확실하게 억제할 수 있다.
(2) 플라즈마에서 활성화된 질소 활성종이, Si－OH 결합 중의 H와 치환하여 High－k 게이트 절연막 속에 도입되기 때문에, 막 속의 질소 농도를 올릴 수 있다.
(3) 질소 가스에 희가스를 혼합한 혼합 가스의 플라즈마를 사용하고, 실리콘 웨이퍼에 형성된 HfO2나 HfSiOx로 이루어지는 High－k 게이트 절연막에 대하여, 플라즈마에서 생성한 질소 활성종을 사용하여 질소를 도입한다. 이 때, 희가스의 높은 전리 전압 에너지가 질소 분자에 수도(受渡)되는 효과, 소위 페닝 효과(Penning effect)에 의해, 질소 활성종의 생성 효율이 높아지고, High－k 게이트 절연막 속에 많은 질소를 도입할 수 있다. 아울러, 플라즈마를 이용하여 질화 처리함으로써, 막 속에 도입된 질소와 High－k 게이트 절연막과의 결합도(結合度)가 향상하기 때문에, 그 후의 PNA에 의해서도 High－k 게이트 절연막 속의 질소 배기량(질소 이탈량)을 줄일 수 있고, 질소 농도를 충분히 확보할 수 있다. 그러므로, 결정화의 억제가 충분히 이루어지고, High－k 게이트 절연막 속의 결정 입계(粒界)에 기인하는 게이트 리크 전류의 증가를 확실히 억제할 수 있다.
(4) 희가스가 He이면, 아르곤(Ar) 등 다른 희가스에 비하여 질소가 빠져나가는 양을 더욱 적게 할 수 있다.
(5) 또한, 플라즈마 질화 처리 온도는 300℃ 이상 500℃ 미만으로 하면, High－k 게이트 절연막과 질소와의 결합도가 강하게 되고, 질화 후 아닐(PNA) 처리에서 질소가 빠져나가는 양이 적고, 결정화도 더 확실하게 억제할 수 있으며, 리크 전류를 더욱 확실하게 억제할 수 있다. 질화 시의 온도가 낮아 300℃ 미만인 경우, 질소가 빠져나감으로써 비(比)유전률의 향상을 도모할 수 없다. 또한, 게이트 리크 전류 저감이나 후속 공정에 대한 내열성 향상을 도모하는 것도 불가능하다. 또한, PNA에서는 질소가 빠져나가는 양이 많아지기 때문에, 300℃ 이상이 바람직하다. 또한, 플라즈마 질화 처리 온도는, 500℃ 이상으로 하지 않는 것으로 한다. 500℃ 이상으로 한 경우, 계면의 Si(실리콘)로까지 질소가 열확산하여, MOSFET의 이동도 저하가 일어난다. 또한, 고온화에 의해, 결정화되어 버려서, 게이트 리크 전류가 증가한다. 따라서, 플라즈마 질화 처리 온도는 300℃ 이상 500℃ 미만으로 하는 것이 바람직하다.
(6) 또한, High－k 게이트 절연막에 PNA를 수행하면, High－k 게이트 절연막과 질소의 결합도가 더욱 높아지기 때문에, 게이트 리크 전류를 더 높은 레벨로 억제할 수 있다.
(7) 또한, 바이어스 제어에 의해 웨이퍼에 입사(入射)하는 플라즈마 에너지를 조정할 수 있는 MMT 장치를 사용했기 때문에, HfO2, HfSiOx 등 High－k 게이트 절연막을 플라즈마로 질화할 때, 질소의 프로파일 제어와 질소량의 제어를 용이하게 하여 고농도의 질소 도입과 그 질소 프로파일을 제어할 수 있으며, 플라즈마 질화에 의해 결정화를 유효하게 억제할 수 있다. 따라서, 게이트 리크 전류를 더욱 확실하게 억제할 수 있다.
한편, 상술한 실시 형태에서는, MMT 장치를 사용하여 플라즈마 질화를 실시하는 경우를 설명했는데, 본 발명은 이에 국한하지 않고 기타의 장치, 예를 들면 ICP(Inductiｖely　Coupled　Plasma), ECR(Electron　Cyclotron　Resonance) 장치를 사용해도 실시 가능하다.
도 5는 본 발명의 제2 실시 형태에 따른 기판 처리 장치인 ICP 방식 플라즈마 처리 장치를 나타내고 있다. 본 실시 형태에 따른 구성의 상세한 설명은, 상기 제1 실시 형태와 동일한 기능을 갖는 구성 요건에 동일한 부호를 붙여 생략한다.
본 실시 형태에 따른 ICP 방식 플라즈마 처리 장치(10A)는, 전력을 도입하여 플라즈마를 생성하는 플라즈마 생성부로서의 유도(誘導) 코일(15A)을 구비하고 있 고, 유도 코일(15A)은 처리 용기(202) 천정벽의 외측에 부설(敷設)되어 있다. 본 실시 형태에 있어서도, 질소 가스와 희가스와의 혼합 가스를 가스 도입관(232)으로부터, 가스 분출구(234)를 경유하여 처리 용기(202)에 도입한다. 또한, 가스 도입과 전후하여, 플라즈마 생성부인 유도 코일(15A)에 고주파 전력을 흘리면, 전자 유도에 의해 전계가 발생한다. 이 전계를 에너지로 하여, 도입된 가스는 플라즈마화 되고, 이 플라즈마에 의해 질소 활성종이 생성되어 웨이퍼(200) 상의 High－k 게이트 절연막을 질화한다.
도 6은 본 발명의 제3 실시 형태에 따른 기판 처리 장치인 ECR 방식 플라즈마 처리 장치를 나타내고 있다. 본 실시 형태에 따른 구성의 상세한 설명은, 상기 실시 형태와 동일한 기능을 갖는 구성 요건에 동일 부호를 붙여 생략한다.
본 실시 형태에 따른 ECR 방식 플라즈마 처리 장치(10B)는, 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 생성부로서의 마이크로파 도입관(17B)을 구비하고 있다. 본 실시 형태에 있어서도, 질소 가스와 희가스의 혼합 가스를 가스 도입관(232)으로부터, 가스 취출구(234)를 경유하여 처리 용기(202)에 도입한다. 또한, 가스 도입과 전후(前後)하여, 플라즈마 생성부인 마이크로파 도입관(17B)에 마이크로파(18B)를 도입하고, 그 후 마이크로파(18B)를 처리실(201)로 방사(放射)시킨다. 도입된 가스는 이 마이크로파(18B)에 의해 플라즈마화 되고, 이 플라즈마에 의해 질소 활성종이 생성되어 웨이퍼(200) 상의 High－k 게이트 절연막을 질화한다.
한편, 상술한 실시예에서는, RTP 장치에 의해 질화 처리된 웨이퍼를 가열 처 리하는 방법, 또는 질화 처리한 제2 처리실(MMT 장치)에서, 질화 후처리 후에 웨이퍼를 가열 처리하는 방법을 설명했는데, 이에 국한하지 않는다.
제2 처리실에서 가열 처리를 수행하고, 가열된 웨이퍼를 RTP 장치로 반송하여, 다시 RTP 장치에서 가열 처리해도 된다.
이 경우, MMT 장치에서 한 번 가열하고 있기 때문에, 질소와 High-k 막과의 결합도가 높아지는 데다가, 다시 RTP 장치에서 고온의 가열 처리를 수행하고 있기 때문에, 보다 많은 질소가 High-k 막과 결합할 수 있게 되고, 그 결과 리크 전류를 더욱 억제할 수 있게 된다.
<부기>
본 발명은 이하의 실시 형태를 포함한다.
<부기 1>
피처리 기판 상에 형성된 High－k 게이트 절연막에 대하여, 질소와 희가스의 혼합 가스에 의해 플라즈마 질화 처리를 수행하는 공정을 포함하는 반도체 디바이스의 제조 방법을 제공한다.　
이에 따르면, 하기 중 어느 하나, 또는 그 이상의 효과를 발휘한다. 질소와 희가스의 혼합 가스에 의해 플라즈마 질화 처리를 수행하기 때문에, 단순히 질화 처리를 수행하는 경우와 비교하여 High－k 게이트 절연막으로부터 질소가 빠져나가는 것을 확실하게 억제할 수 있다. 질소가 빠져나가는 것을 억제할 수 있기 때문에, 결정화가 억제되고, 게이트 리크 전류를 저감할 수 있다. 또한, High－k 게이트 절연막과 질소의 결합도(結合度)가 향상하기 때문에, 내열성의 향상을 도모할 수 있다. 또한, 게이트 절연막에 High－k 게이트 절연막을 사용하기 때문에, 게이트 절연막의 비유전률(比誘電率)을 향상할 수 있다.
<부기 2>
상기 희가스가 He인 부기 1의 반도체 디바이스의 제조 방법을 제공한다.
희가스가 He이면, Ar 등 다른 희가스에 비하여, 질소가 빠져나가는 것을 더욱 확실하게 억제할 수 있다.
<부기 3>
상기 플라즈마 질화 처리의 온도를 300℃ 이상 500℃ 미만으로 하는 부기 1의 반도체 디바이스의 제조 방법을 제공한다.
플라즈마 질화 처리 온도는 300℃ 이상 500℃ 미만이 바람직하다. 질화 처리 온도가 300℃ 이상 500℃ 미만이면, 질화 후 아닐(PNA) 처리에서의 질소가 빠져나가는 양이 적고, 결정화도 억제할 수 있다.
<부기 4>
상기 플라즈마 질화 처리 후, 아닐 처리를 수행하는 부기 1의 반도체 디바이스의 제조 방법을 제공한다.
플라즈마 질화 처리 후, 아닐 처리를 수행하면, High－k 게이트 절연막과 질소의 결합도가 높아지기 때문에, 게이트 리크 전류를 더욱 높은 레벨로 억제할 수 있다.
<부기 5>
반도체 기판 표면에 형성된 고유전 재료로 이루어지는 금속 산화막을, 질소 와 헬륨 혼합 가스에 의한 플라즈마로 질화하여, 질소를 함유하는 금속 산화막을 형성하는 것을 특징으로 한 기판 처리 방법을 제공한다.
<부기 6>
부기 1에 있어서 플라즈마에 의한 질화를, 압력 1~10Pa, RF파워 300~700W, 질소 가스, He가스의 유량비를 1：9~1：19로 실시하는 것을 특징으로 한 기판 처리 방법을 제공한다.
<부기 7>
부기 1에 있어서 플라즈마에 의한 질화를, 압력 1~10Pa, RF파워 300~700W, 질소 가스, Ar가스의 유량비를 1：9~1：19로 실시하는 것을 특징으로 한 기판 처리 방법을 제공한다.
<부기 8>
실리콘 기판 상에 High-k 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막을 질소 및 희가스 함유 가스로 High-k 게이트 절연막을 질화하는 공정과, 상기 High-k 게이트 절연막 상에 전극을 형성하는 공정과, 상기 전극을 둘러싸도록 절연층을 형성하는 공정을 포함하는 반도체 디바이스의 제조 방법을 제공한다.
<부기 9>
상기 희가스가 헬륨인 부기 8에 기재한 반도체 디바이스의 제조 방법을 제공한다.
<부기 10>
상기 High-k 게이트 절연막을 질화 처리하는 공정 후에, 전극을 형성하는 공 정 전에, 웨이퍼를 가열 처리하는 공정을 포함하는 부기 8 내지 9에 기재한 반도체 디바이스의 제조 방법을 제공한다.
<부기 11>
상기 High-k 게이트 절연막의 질화 처리는, 기판 온도를 200℃ 이상 500℃ 이하로 하여 수행하는 부기 8 내지 10에 기재한 반도체 디바이스의 제조 방법을 제공한다.
<부기12>
상기 High-k 게이트 절연막의 질화 처리는, 기판 온도를 300℃ 이상 500℃ 미만으로 하는 부기 8 내지 10에 기재한 반도체 디바이스의 제조 방법을 제공한다.
<부기 13>
실리콘 기판 상에 High-k 게이트 절연막을 형성하는 제1 처리부와, 질소 및 회가스 함유 가스로 상기 High-k 게이트 절연막을 질화하는 제2 처리부와, 상기 High-k 게이트 절연막 상에 전극을 형성하는 제3 처리부와, 상기 전극을 둘러싸도록 절연층을 형성하는 제４ 처리부와, 각 처리부 사이에서 기판을 반송하는 기판 반송부를 포함하는 반도체 디바이스 제조 시스템을 제공한다.
<부기 14>
상기 High-k 게이트 절연막을 질화한 후, 가열 처리를 수행하는 기판 가열부를 포함하는 부기 13에 기재한 반도체 디바이스 제조 시스템을 제공한다.
<부기 15>
실리콘 기판 상에 형성된 High-k 게이트 절연막을 질화하는 장치로서, 질소 함유 가스 및 희가스 함유 가스를 기판 처리실에 도입하는 반응 가스 도입부와, 상기 반응 가스를 플라즈마 상태로 하는 플라즈마 생성부와, 상기 기판 처리실 내에 설치되고, 기판을 재치하는 기판 재치부와, 기판을 가열하는 기판 가열부와, High-k 게이트 절연막을 갖는 기판이 상기 처리실로 반입된 후, 질소 함유 가스 및 희가스 함유 가스를 도입하고, 도입된 가스를 플라즈마 상태로 하여, 기판을 질화 처리하도록 제어하는 제어부를 포함하는 반도체 디바이스 제조 장치를 제공한다.
<부기 16>
상기 희가스가 헬륨인 부기 15에 기재한 반도체 디바이스 제조 장치를 제공한다.
<부기 17>
상기 제어부는 High-k 게이트 절연막의 질화 처리를 수행한 후, 플라즈마 생성부를 정지하고, 그 후 웨이퍼를 가열 처리하도록 기판 가열부를 제어하는 부기 15 내지 16에 기재한 반도체 디바이스의 제조 장치를 제공한다.
<부기 18>
상기 제어부는 상기 High-k 게이트 절연막의 질화 처리 시, 기판 온도를 200℃ 이상 500℃ 미만으로 하도록 상기 가열부를 제어하는 부기 15 내지 17에 기재한 반도체 디바이스의 제조 장치를 제공한다.
<부기 19>
상기 제어부는 상기 High-k 게이트 절연막의 질화 처리 시, 기판 온도를 300℃ 이상 500℃ 미만으로 하도록 상기 가열부를 제어하는 부기 15 내지 17에 기재한 반도체 디바이스의 제조 장치를 제공한다.
도 1은 본 발명의 제1 실시 형태에 따른 기판 처리 장치인 MMT 장치를 나타내는 개략 구성도.
도 2는 본 발명의 제1 실시 형태에 따른 반도체 디바이스의 제조 방법의 설명도.
도 3은 반응 가스를 바꾸었을 때의 웨이퍼 온도 400℃에 있어서의 HfSiOx 막에 대한 플라즈마 질화 직후, PNA 후의 막중 질소 농도의 비교 결과를 나타내는 도면.
도 4는 웨이퍼 온도 200℃에 있어서의 HfSiOx 막에 대한 플라즈마 질화 직후, PNA 후의 막중 질소 농도의 비교 결과를 나타내는 도면.
도 5는 본 발명의 제2 실시 형태에 따른 기판 처리 장치인 ICP 방식 플라즈마 처리 장치를 나타내는 개략 구성도.
도 6은 본 발명의 제3 실시 형태에 따른 기판 처리 장치인 ECR 방식 플라즈마 처리 장치를 나타내는 개략 구성도.
도 7은 본 발명의 클러스터 장치를 나타내는 개략 구성도.
<도면 주요 부호의 설명>
200 : 웨이퍼(피처리 기판) 216 : 통 형상 자석
215 : 통 형상 전극 224 : 플라즈마 생성 영역
230 : 반응 가스 234 : 가스 도입구

Claims (5)

  1. 제1 처리부에서, 실리콘 기판 상에 High-k 게이트 절연막을 형성하는 공정과,
    실리콘 기판을 제2 처리부에 반입하는 공정과,
    상기 게이트 절연막을 질소 및 희(稀)가스 함유 가스로 High-k 게이트 절연막을 질화하는 공정과,
    상기 질화된 기판을 상기 제2 처리부에서 아닐(anneal) 처리하는 공정을 포함하는 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 희가스가 헬륨인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 절연막을 질화하는 공정에서는, 웨이퍼 온도를 200℃ 이상 500℃ 미만으로 하는 반도체 디바이스의 제조 방법.
  4. 실리콘 기판 상에 High-k 게이트 절연막을 형성하는 제1 처리부와,
    질소 및 희가스를 함유한 가스로 상기 High-k 게이트 절연막을 질화하고, 질화 처리 후, 아닐 처리를 수행하는 제2 처리부와,
    상기 High-k 게이트 절연막 상에 전극을 형성하는 제３ 처리부와,
    상기 전극을 둘러싸도록 절연층을 형성하는 제４ 처리부와,
    각 처리부의 사이에서 기판을 반송하는 기판 반송부
    를 포함하는 반도체 디바이스 제조 시스템.
  5. 실리콘 기판 상에 형성된 High-k 게이트 절연막을 질화하는 장치로서,
    질소 함유 가스 및 희가스 함유 가스를 기판 처리실에 도입하는 반응 가스 도입부와,
    상기 반응 가스를 플라즈마 상태로 하는 플라즈마 생성부와,
    상기 기판 처리실 내에 설치되고, 기판을 재치하는 기판 재치부와,
    기판을 가열하는 기판 가열부와,
    High-k 게이트 절연막을 갖는 기판이 상기 처리실로 반입된 후, 질소 함유 가스 및 희가스 함유 가스를 도입하고, 도입된 가스를 플라즈마 상태로 하여 기판을 질화 처리하며, 그 후 희가스의 도입을 정지하도록 제어하는 제어부
    를 포함하는 반도체 디바이스 제조 장치.
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Publication number Priority date Publication date Assignee Title
US8866271B2 (en) * 2010-10-07 2014-10-21 Hitachi Kokusai Electric Inc. Semiconductor device manufacturing method, substrate processing apparatus and semiconductor device
JP2012216667A (ja) * 2011-03-31 2012-11-08 Tokyo Electron Ltd プラズマ処理方法
WO2016104292A1 (ja) 2014-12-25 2016-06-30 株式会社日立国際電気 半導体装置の製造方法、記録媒体及び基板処理装置
US20210217585A1 (en) * 2020-01-15 2021-07-15 Applied Materials, Inc. Methods and apparatus for carbon compound film deposition

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US251453A (en) * 1881-12-27 Nailing-machine for boots and shoes
US2948A (en) * 1843-02-10 Improvement in machines for boring timber
US142577A (en) * 1873-09-09 Improvement
US233599A (en) * 1880-10-26 Tack-extractor
KR100371142B1 (ko) * 1998-12-30 2003-03-31 주식회사 하이닉스반도체 반도체소자의캐패시터형성방법
EP1568075A4 (en) * 2002-11-08 2007-01-03 Aviza Tech Inc NITRURATION OF DIELECTRICS WITH A HIGH K CONSTATANT
US6921703B2 (en) * 2003-05-13 2005-07-26 Texas Instruments Incorporated System and method for mitigating oxide growth in a gate dielectric
US7135361B2 (en) * 2003-12-11 2006-11-14 Texas Instruments Incorporated Method for fabricating transistor gate structures and gate dielectrics thereof
KR100515370B1 (ko) * 2003-12-31 2005-09-14 동부아남반도체 주식회사 반도체 소자의 플러그 제조 방법
US7163877B2 (en) * 2004-08-18 2007-01-16 Tokyo Electron Limited Method and system for modifying a gate dielectric stack containing a high-k layer using plasma processing
US20060228898A1 (en) * 2005-03-30 2006-10-12 Cory Wajda Method and system for forming a high-k dielectric layer

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