KR20090074328A - 플래시 메모리 소자의 터널 절연막 및 이의 형성 방법 - Google Patents

플래시 메모리 소자의 터널 절연막 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 플래시 메모리 소자의 터널 절연막 및 이의 형성 방법에 관한 것으로, 제1 산화 공정을 실시하여 반도체 기판 상에 제1 터널 절연막을 형성하는 단계와, 제1 질화 공정을 실시하여 상기 반도체 기판과 상기 제1 터널 절연막의 계면 사이에 제1 질화막을 형성하는 단계와, 제2 질화 공정을 실시하여 상기 제1 터널 절연막 상에 제2 질화막을 형성하는 단계와, 제2 산화 공정을 실시하여 상기 제2 질화막 상에 제2 터널 절연막을 형성하는 단계, 및 제3 질화 공정을 실시하여 상기 제2 터널 절연막 상에 제3 질화막을 형성하는 단계를 포함한다.
터널 절연막, 질소, 계면

Description

플래시 메모리 소자의 터널 절연막 및 이의 형성 방법{Tunnel insulating film of flash memory device and method of manufacturing thereof}
본 발명은 플래시 메모리 소자의 터널 절연막 및 그것의 형성 방법에 관한 것으로, 특히 터널 절연막 내의 벌크 결함을 감소시킬 수 있는 플래시 메모리 소자의 터널 절연막 및 그것의 형성 방법에 관한 것이다.
플래시 메모리 소자는 전기적으로 프로그램(Program)과 소거(erase)가 가능하며, 전원이 공급되지 않는 상태에서도 데이터가 삭제되지 않고 저장 가능한 비휘발성 메모리이다.
플래시 메모리 소자는 터널 절연막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트가 적층된 구조의 메모리 셀을 이용하여 데이터를 프로그램, 소거, 읽기 동작을 진행한다. 플래시 메모리 소자의 프로그램 및 소거 동작은 터널 절연막을 통하여 FN 터널링(Fowler-Nordheim tunneling)에 의해 이루어진다. 따라서, 터널 절연막의 퀄리티는 플래시 메모리 소자의 전기적 특성에 영향을 미치는 중대한 요소이다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판과 제1 터널 절연막 사이의 계면과 제1 터널 절연막 표면에 질소를 혼합하기 위한 질화 공정을 진행한 후, 제1 터널 절연막 상에 형성된 질화막을 포함한 전체 구조 상에 제2 터널 절연막을 형성한다. 이 후, 질화공정을 진행하여 제2 터널 절연막 상에 질화막을 형성함으로써, 터널 절연막의 계면 및 내부의 질화막을 형성하여 소자의 특성을 개선시킬 수 있는 플래시 메모리 소자의 터널 절연막 및 그것의 제조 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 터널 절연막은 반도체 기판 상에 다수의 질화막과 다수의 산화막이 순차적으로 적층되며, 최하부층과 최상부층은 상기 질화막이 적층된다. 상기 질화막은 질소의 원자가 5 내지 30% 함유된다. 상기 산화막은 20 내지 50Å의 두께이다.
본 발명의 실시 예에 따른 플래시 메모리 소자의 터널 절연막 형성 방법은 제1 산화 공정을 실시하여 반도체 기판 상에 제1 산화막을 형성하는 단계와, 제1 질화 공정을 실시하여 상기 반도체 기판과 상기 제1 산화막의 계면 사이에 제1 질화막을 형성하는 단계와, 제2 질화 공정을 실시하여 상기 제1 산화막 상에 제2 질화막을 형성하는 단계와, 제2 산화 공정을 실시하여 상기 제2 질화막 상에 제2 산 화막을 형성하는 단계, 및 제3 질화 공정을 실시하여 상기 제2 산화막 상에 제3 질화막을 형성하는 단계를 포함한다.
상기 제1 및 제2 산화 공정은 건식 또는 습식 또는 레디컬 산화 방식을 이용하여 실시한다. 상기 제1 및 제2 산화막은 20 내지 50Å의 두께로 형성한다. 상기 제1 및 제2 산화막은 900 내지 950℃의 온도 범위에서 형성한다.
상기 제1 내지 제3 질화막은 질소의 원자가 5 내지 30% 함유되도록 형성한다. 상기 제1 질화막은 NO 또는 N2O 가스를 이용한 질화 공정을 실시하여 형성한다. 상기 제2 질화막 및 상기 제3 질화막은 플라즈마 질화 공정을 실시하여 형성한다. 상기 플라즈마 질화 공정은 500 내지 700℃의 온도 범위에서 실시하는 플래시 메모리 소자의 터널 절연막 형성 방법.을 실시하고, 상기 제2 및 제3 질화막은 플라즈마 질화 공정을 실시하여 형성한다.
본 발명의 일실시 예에 따르면, 반도체 기판과 제1 터널 절연막 사이의 계면과 제1 터널 절연막 표면에 질소를 혼합하기 위한 질화 공정을 진행한 후, 제1 터널 절연막 상에 형성된 질화막을 포함한 전체 구조 상에 제2 터널 절연막을 형성한다. 이 후, 질화공정을 진행하여 제2 터널 절연막 상에 질화막을 형성함으로써, 터널 절연막의 계면 및 내부의 질화막을 형성하여 소자의 특성을 개선시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 실시 예에 따른 플래시 메모리 소자의 게이트 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 제1 터널 절연막(102)을 형성한다. 제1 터널 절연막(102)은 건식 또는 습식 또는 레디컬 산화 방식을 사용하여 형성하는 것이 바람직하다. 제1 터널 절연막(102)은 20Å 내지 50Å의 두께로 형성하는 것이 바람직하다. 제1 터널 절연막(102)은 900℃ 내지 950℃의 온도범위에서 형성하는 것이 바람직하다.
도 2를 참조하면, NO 또는 N2O 가스를 이용한 질화 공정을 실시하여 제1 터널 절연막(102)과 반도체 기판(100)의 계면 사이에 제1 질화막(104)을 형성한다. 제1 질화막(104)은 NO 또는 N2O 가스분위기에서 실시하며, NO 또는 N2O 가스의 분압은 5 내지 50%인 것이 바람직하다. 제1 질화막(104)은 제1 터널 절연막(102)과 반도체 기판(100)의 계면 사이에 질소를 파일업(Pile up)하여 형성하는 것이 바람직하다. 제1 질화막(104)은 질소 원자가 막내의 원자 중 5 내지 30% 함유 되도록 형성하는 것이 바람직하다.
도 3을 참조하면, 플라즈마 질화 공정을 실시하여 제1 터널 절연막(102)의 표면에 제2 질화막(106)을 형성한다. 제2 질화막(106)은 질소 원자가 막내의 원자 중 5 내지 30% 함유 되도록 형성하는 것이 바람직하다. 플라지마 질화 공정은 500 내지 700℃의 온도 범위에서 실시하는 것이 바람직하다.
도 4를 참조하면, 제2 질화막(106)을 포함한 전체 구조 상에 제2 터널 절연막(108)을 형성한다. 제2 터널 절연막(108)은 건식 또는 습식 또는 레디컬 산화 방식을 사용하여 형성하는 것이 바람직하다. 제2 터널 절연막(108)은 20Å 내지 50Å의 두께로 형성하는 것이 바람직하다. 제2 터널 절연막(108)은 900℃ 내지 950℃의 온도범위에서 형성하는 것이 바람직하다.
이 후, 플라즈마 질화 공정을 실시하여 제2 터널 절연막(108)의 표면에 제3 질화막(110)을 형성한다. 제3 질화막(110)은 질소 원자가 막내의 원자 중 5 내지 30% 함유 되도록 형성하는 것이 바람직하다. 플라지마 질화 공정은 500 내지 700℃의 온도 범위에서 실시하는 것이 바람직하다.
이로 인하여 반도체 기판 상에 제1 질화막(104), 제1 터널 절연막(102), 제2 질화막(106), 제2 터널 절연막(108), 제3 질화막(110)이 순차적으로 적층된 구조의 터널 절연막을 형성할 수 있다.
이는 터널 절연막과 반도체 기판의 계면, 터널 절연막의 내부, 및 터널 절연막의 표면에 질화막이 형성됨으로써, 터널 절연막 내의 결함(defect) 또는 수소가 제거되어 터널 절연막 내의 트랩 사이트를 감소시켜 소자의 전기적 특성이 개선된다.
도 5를 참조하면, 제3 질화막(110)을 포함한 전체 구조 상에 플로팅 게이트 용 도전막(112)을 형성한다. 플로팅 게이트용 도전막(112)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
본원 발명의 일실시 예에서는 제1 질화막(104), 제1 터널 절연막(102), 제2 질화막(106), 제2 터널 절연막(108), 및 제3 질화막(110)이 적층된 구조를 예를 들어 설명하였으나, 제3 질화막(110) 상에 추가적인 터널 절연막과 질화막을 형성할 수도 있다.
발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 5는 본 발명의 실시 예에 따른 플래시 메모리 소자의 게이트 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 102 : 제1 터널 절연막
104 : 제1 질화막 106 : 제2 질화막
108 : 제2 터널 절연막 110 : 제3 질화막
112 : 플로팅 게이트용 도전막

Claims (11)

  1. 반도체 기판 상에 다수의 질화막과 다수의 산화막이 순차적으로 적층되며, 최하부층과 최상부층은 상기 질화막이 적층된 플래시 메모리 소자의 터널 절연막.
  2. 제 1 항에 있어서,
    상기 질화막은 질소의 원자가 5 내지 30% 함유된 플래시 메모리 소자의 터널 절연막.
  3. 제 1 항에 있어서,
    상기 산화막은 20 내지 50Å의 두께인 플래시 메모리 소자의 터널 절연막.
  4. 제1 산화 공정을 실시하여 반도체 기판 상에 제1 산화막을 형성하는 단계;
    제1 질화 공정을 실시하여 상기 반도체 기판과 상기 제1 산화막의 계면 사이에 제1 질화막을 형성하는 단계;
    제2 질화 공정을 실시하여 상기 제1 산화막 상에 제2 질화막을 형성하는 단계;
    제2 산화 공정을 실시하여 상기 제2 질화막 상에 제2 산화막을 형성하는 단계; 및
    제3 질화 공정을 실시하여 상기 제2 산화막 상에 제3 질화막을 형성하는 단계를 포함하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  5. 제 4 항에 있어서,
    상기 제1 및 제2 산화 공정은 건식 또는 습식 또는 레디컬 산화 방식을 이용하여 실시하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  6. 제 4 항에 있어서,
    상기 제1 및 제2 산화막은 20 내지 50Å의 두께로 형성하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  7. 제 4 항에 있어서,
    상기 제1 및 제2 산화막은 900 내지 950℃의 온도 범위에서 형성하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  8. 제 4 항에 있어서,
    상기 제1 내지 제3 질화막은 질소의 원자가 5 내지 30% 함유되도록 형성하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  9. 제 4 항에 있어서,
    상기 제1 질화막은 NO 또는 N2O 가스를 이용한 질화 공정을 실시하여 형성하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  10. 제 4 항에 있어서,
    상기 제2 질화막 및 상기 제3 질화막은 플라즈마 질화 공정을 실시하여 형성하는 플래시 메모리 소자의 터널 절연막 형성 방법.
  11. 제 4 항에 있어서,
    상기 플라즈마 질화 공정은 500 내지 700℃의 온도 범위에서 실시하는 플래시 메모리 소자의 터널 절연막 형성 방법.
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