KR20080040811A - 반도체 메모리 디바이스에서의 물질막 두께 측정방법 - Google Patents

반도체 메모리 디바이스에서의 물질막 두께 측정방법 Download PDF

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본 발명은 반도체 메모리 디바이스에서의 물질막 두께 측정방법에 관한 것이다. 본 발명에서는 반도체 메모리 디바이스를 구현하기 위해 형성된 물질막의 두께를 측정함에 있어서, 트랜지스터가 형성되는 액티브 영역에 형성되는 물질막을 SO 사이트 상에도 형성한다. 그리고 나서, 상기 OS 사이트 상에 형성되어 있는 물질막의 두께를 물질막 두께 측정설비(메타펄스)를 이용하여 측정한다. 그 결과, 칩을 파괴함이 없이 칩 내부에 형성되어 있는 물질막의 두께를 정확하게 측정할 수 있게 된다.
Figure P1020060108378
반도체, OS 사이트, 메타펄스(metapulse), TEM

Description

반도체 메모리 디바이스에서의 물질막 두께 측정방법{method for measuring material thickness in semiconductor memory device}
도 1은 실리사이드막이 형성되어 있는 반도체 메모리 디바이스의 단면 구조를 나타낸다.
도 2는 칩 내부에 형성된 특정 물질막의 두께를 측정하기 위한 OS 사이트를 나타낸다.
도 3은 OS 사이트 상에 형성된 시료 1의 두께를 나타내는 VSEM 사진이다.
도 4는 OS 사이트 상에 형성된 시료 2의 두께를 나타내는 VSEM 사진이다.
도 5는 OS 사이트 상에 형성된 시료 3의 두께를 나타내는 VSEM 사진이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: OS 사이트 202: 코발트 실리사이드막
204: 계측 빔
본 발명은 반도체 메모리 디바이스의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 메모리 디바이스에서의 물질막 두께 측정방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 이러한 반도체 메모리 소자에 있어서, 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Rrandom Access Memory)등으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 단점이 있다. 반면에, EPROM(Erasable Programmable Read Only Memory)이나 EEPROM(Electrically Erasable Programmable Read Only Memory)등으로 대표되는 비휘발성 메모리 소자는 상기 휘발성 메모리 소자에 비해 데이터의 입출력 동작은 느리지만 전원 공급이 중단되더라도 저장된 데이터가 그대로 유지되는 장점을 가지고 있다. 따라서, 이러한 비휘발성 메모리 소자는 음악 또는 영상 데이터를 저장하기 위한 메모리 카드나 이동통신 시스템과 같이 전원을 항상 공급할 수 없거나 전원 공급이 간헐적으로 중단되는 영역에 폭넓게 사용될 수 있다.
이러한 비휘발성 메모리 소자 중에서도 특히, EEPROM의 집적도 한계를 극복하기 위하여 일괄소거방식의 1 Tr/1 Cell 구조를 채택하고 있는 플래쉬 메모리 소자는 전기적으로 데이터를 자유롭게 입/출력할 수 있으며, 전력소모가 적고 고속 프로그래밍이 가능하여 향후 컴퓨터의 하드디스크드라이브(HDD)를 대체할 수 있을 것으로 기대되어 점차 그 수요가 늘고 있는 추세이다. 이러한 플래쉬 메모리 소자는 1개의 비트라인에 2개 이상의 셀 트랜지스터가 병렬로 연결되어 있는 노아(NOR) 형 플래쉬 메모리와 1개의 비트라인에 2개 이상의 셀 트랜지스터가 직렬로 연결되어 있는 낸드(NAND)형 플래쉬 메모리로 구분될 수 있다. 그러나, 이러한 플래쉬 메모리 소자는 전원이 중단될 경우에도 저장되어 있는 데이터가 보존된다는 우수한 장점에도 불구하고 휘발성 메모리 소자에 비하여 동작속도가 느리다는 취약점을 극복하기 위하여 가지고 있기 때문에 플래쉬 메모리 소자의 프로그램 및 소거 속도를 높이기 위한 다양한 셀 구조 및 구동 방법이 활발히 연구되고 있다.
또한, 본 분야에서는 반도체 메모리 소자의 고집적화 및 대용량화 추세로 인해 메모리셀을 구성하는 각각의 단위소자 사이즈가 축소됨에 따라 제한된 면적내에 다층구조를 형성하는 고집적화 기술 또한 눈부신 발전을 거듭하고 있으며, 이러한 고집적화 기술의 한 일환으로 적층 게이트 구조가 널리 채택되고 있다. 상기 적층 게이트 구조는, 예컨대 실리콘 산화막으로 이루어진 터널 산화막, 폴리실리콘으로 이루어진 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막으로 이루어진 게이트 층간유전막 및 폴리실리콘으로 이루어진 콘트롤 게이트막이 차례로 적층된 구조를 띠고 있다.
상기와 같은 적층 게이트 구조에 있어서, 플로팅 게이트는 외부와 전기적으로 완전히 절연되어 고립된 구조를 가지고 있으며, 상기 플로팅 게이트로의 전자 주입과 방출에 따라 메모리 셀의 전류가 변하는 성질을 이용하여 데이터를 저장하게 된다. 이러한 플로팅 게이트로의 전자 주입(프로그램)은 플로팅 게이트와 콘트롤 게이트 사이에 존재하는 게이트층간 유전체막을 통한 F-N 터널링(Fowler Nordheim tunneling) 또는 채널에서의 고온 전자를 이용한 CHEI(Channel Hot Electron Injection) 방식으로 이루어진다. 그리고, 플로팅 게이트에 주입된 전자 방출(소거)은 플로팅 게이트와 콘트롤 게이트 사이에 존재하는 게이트층간 유전체막을 통한 F-N(Fowler-Nordheim) 터널링을 통해 이루어지게 된다. 이때, 상기 F-N 터널링은 플로팅 게이트와 반도체 기판 사이에 개재된 터널 산화막에 6~8MV/cm의 전계가 인가됨으로써 발생하게 된다. 그리고, 상기 플로팅 게이트 및 반도체 기판 사이의 전계는 상기 플로팅 게이트 상부에 위치한 콘트롤 게이트에 15~20V의 고전압을 인가함으로써 유기되는 것이다.
한편, 상기와 같은 플래쉬 메모리 소자를 비롯하여 통상의 디램 및 에스램 소자등을 포함한 반도체 메모리 소자에 있어서, 게이트 전극의 전기적 특성을 보다 향상시키기 위한 목적으로 실리사이드막을 형성하게 된다.
하기 도 1에는 실리사이드막이 형성되어 있는 반도체 메모리 디바이스의 단면 구조가 도시되어 있다.
도 1을 참조하면, 예컨대 피형 또는 엔형의 불순물이 도우프되어 있는 실리콘으로 이루어진 반도체 기판(100)이 도시되어 있다. 그리고, 상기 반도체 기판(100)에는 상기 반도체 기판(100)을 액티브 영역 및 필드 영역으로 정의하는 통상의 STI 소자분리막(102)이 형성되어 있다. 그리고, 상기 STI 소자분리막(102)에 의해 정의된 액티브 영역상에는 게이트 폴리실리콘(104) 및 측벽 스페이서(106)로 이루어진 게이트 전극이 형성되어 있다. 그리고, 상기 게이트 전극을 포함한 액티브 영역 전면 상부에, 예컨대 코발트 실리사이드막(108)이 형성되어 있다. 상기 코발트 실리사이드막(108)은 반도체 기판(100) 상부에 증착된 코발트와 실리콘간의 화학 반응에 의해 형성된 물질막으로서, 통상적으로 게이트 전극의 전기적 특성을 보다 향상시키기 위한 목적으로 형성하게 된다.
한편, 상기와 같이 반도체 기판(100) 상부에 형성된 코발트 실리사이드막(108)의 생성량(두께)을 측정함에 있어서, 종래에는 파괴 검사를 실시하였다. 즉, 칩을 파괴하여 상기 코발트 실리사이드막의 두께를 측정하였다. 그러나, 상기 코발트 실리사이드막이 형성되는 영역은 전체 칩 영역중에서 수십~수백 nm에 지나지 않은 매우 작은 면적이다. 따라서, 상기 코발트 실리사이드막의 두께를 측정하기 위해서는 수십~수백 nm의 계측용 빔을 가진 계측 장비가 필요하다.
그러나, 상기 도 1에 도시된 것과 같이, 종래에 사용되는 계측 장비의 계측 빔(110) 크기는 700nm 이상으로서, 상기 계측 빔에 의해 계측되는 영역(참조부호 A)은 상기 코발트 실리사이드막이 형성된 영역에 비해 매우 크다. 따라서, 상기 코발트 실리사이드막의 두께를 정확하게 측정하는데 어려움이 있다.
상기와 같은 종래의 문제점들을 해결하기 위한 본 발명의 목적은, 칩 내에 형성된 물질막의 두께를 정확하게 측정할 수 있도록 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법을 제공함에 있다.
본 발명의 다른 목적은, 칩을 파괴함이 없이 칩 내부에 형성된 물질막의 두께를 정확하게 측정할 수 있도록 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법을 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명에 따른 반도체 메모리 디바이스에서의 물질막 두께 측정방법은, 반도체 기판의 액티브 영역 상에 패턴 형성을 위한 물질막을 형성함과 동시에 상기 물질막을 물질막 두께 측정 영역(OS 사이트) 상에도 형성하는 단계와; 물질막 두께 계측 설비를 이용하여 상기 물질막 두께 측정 영역상에 형성되어 있는 상기 물질막의 두께를 측정하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 칩 내부에 형성된 특정 물질막의 두께를 측정하기 위한 OS 사이트를 나타낸다.
도 2를 참조하면, 피(P)형 또는 엔(N)형의 불순물이 도우프되어 있는 실리콘(Si)으로 이루어진 반도체 기판이 도시되어 있다. 상기 반도체 기판은 칩 구동과 관계없이 단지 특정 물질막의 두께 측정을 목적으로 존재하는 영역으로서, 소위 OS 사이트(200)로 불리운다.
상기 OS 사이트(200)는 베어(bare) 실리콘과 비슷한 형태로서, 트랜지스터가 형성되는 액티브 영역 상에 코발트를 형성하게 되면, 상기 OS 사이트(200)에는 코발트가 형성된다. 그리고, 후속의 어닐링(annealing) 공정등에 의해 상기 OS 사이트(200) 상부에 형성되어 있는 코발트와 실리콘이 서로 화학반응하여 코발트 실리사이드막(202)을 형성하게 된다. 따라서, 700nm 이상의 계측 빔(204)이 조사되는 계측 장비를 이용하여 상기 OS 사이트(200) 상부의 코발트 실리사이드막(202) 두께를 측정하게 된다. 이때, 상기 OS 사이트(200)는 평평한 영역이므로, 참조부호 B로 나타낸 것과 같이, 상기 계측 설비로부터 조사된 계측 빔(204) 영역과 동일한 OS 사이트(200)영역에 존재하는 코발트 실리사이드막(202)의 두께가 측정될 수 있다.
종래에는 칩 내부의 코발트 실리사이드막의 두께를 측정하기 위하여, 칩을 파괴하였다. 그리고, 700nm 이상의 빔 크기를 가지는 계측 장비를 이용하여 칩 내부의 코발트 실리사이드막의 두께를 측정하였다. 그러나, 코발트 실리사이드막이 존재하는 영역에 비해 계측 장비의 빔 크기가 상대적으로 커서 상기 코발트 실리사이드막의 두께를 정확하게 측정하는데 어려움이 있었다.
따라서, 본 발명에서는 상기한 종래의 문제점을 해소하고자, 칩 구동과 관계없는 OS 사이트(200) 상에 코발트 실리사이드막(202)을 형성한 뒤, 예컨대 metapulse등이 계측 설비를 이용하여 상기 코발트 실리사이드막(202)의 두께를 측정하도록 한 것이다. 이때, 상기 계측 설비의 빔은 700nm 이상으로서, 종래에서와 같이 트랜지스터가 형성되어 있는 액티브 영역에서는 정확한 코발트 실리사이드막의 두께를 측정하는데 어려움이 있다. 그러나, 도 2에 도시된 것과 같은 OS 사이트(200)는 평평한 영역으로서, OS 사이트(200) 전면 상부에 고르게 코발트 실리사 이드막(202)이 형성되어 있다. 따라서, 700nm 이상의 계측 빔(204)이 조사되는 계측 설비를 이용하더라도 상기 OS 사이트(200) 상부에 형성되어 있는 코발트 실리사이드막(202)의 두께를 정확하게 측정할 수 있게 된다.
한편, 하기 도 3 내지 도 5에는 OS 사이트 상에 형성된 물질막의 두께를 나타내는 VSEM 사진이 도시되어 있다. 그리고, [표 1]에는 상기 도 3 내지 도 5에 도시되어 있는 물질막의 두께를 메타펄스 계측 설비 및 또 다른 물질막 두께 측정 설비인 TEM 설비를 이용하여 측정한 결과가 기재되어 있다.
[표 1]
Figure 112006080738512-PAT00001
먼저, 도 3은 시료 1에 대한 VSEM 사진을 나타낸다.
도 3을 참조하면, TEM 설비를 이용하여 상기 시료 1의 세군데 포인트에 대하여 두께를 측정하였다. 상기 두께 측정 결과는, [표 1]에 도시된 것과 같이, 포인트 1의 두께는 255Å, 포인트 2의 두께는 180Å, 포인트 3의 두께는 220Å을 나타내고 있다. 그리고, 상기 메타펄스 설비를 이용하여 상기 시료 1의 두께를 측정한 결과는 [표 1]에 도시된 것과 같이, 207Å으로 나타났다. 상기 TEM 설비를 이용하 여 측정한 포인트 1, 포인트 2 및 포인트 3에 대한 두께 평균은 약 218Å으로서, 상기 메타펄스 설비를 이용한 두께 측정 결과(207Å)와 거의 비슷한 수준을 나타내고 있음을 알 수 있다.
도 4는 시료 2에 대한 VSEM 사진을 나타낸다.
도 4를 참조하면, TEM 설비를 이용하여 상기 시료 2의 세군데 포인트에 대하여 두께를 측정하였다. 상기 두께 측정 결과는, [표 1]에 도시된 것과 같이, 포인트 1의 두께는 265Å, 포인트 2의 두께는 190Å, 포인트 3의 두께는 290Å을 나타내고 있다. 그리고, 상기 메타펄스 설비를 이용하여 상기 시료 2의 두께를 측정한 결과는 [표 1]에 도시된 것과 같이, 232Å으로 나타났다. 상기 TEM 설비를 이용하여 측정한 포인트 1, 포인트 2 및 포인트 3에 대한 두께 평균은 약 248Å으로서, 상기 메타펄스 설비를 이용한 두께 측정 결과(232Å)와 거의 비슷한 수준을 나타내고 있음을 알 수 있다.
도 5는 시료 3에 대한 VSEM 사진을 나타낸다.
도 5를 참조하면, TEM 설비를 이용하여 상기 시료 3의 세군데 포인트에 대하여 두께를 측정하였다. 상기 두께 측정 결과는, [표 1]에 도시된 것과 같이, 포인트 1의 두께는 310Å, 포인트 2의 두께는 210Å, 포인트 3의 두께는 305Å을 나타내고 있다. 그리고, 상기 메타펄스 설비를 이용하여 상기 시료 3의 두께를 측정한 결과는 [표 1]에 도시된 것과 같이, 256Å으로 나타났다. 상기 TEM 설비를 이용하여 측정한 포인트 1, 포인트 2 및 포인트 3에 대한 두께 평균은 약 275Å으로서, 상기 메타펄스 설비를 이용한 두께 측정 결과(256Å)와 거의 비슷한 수준을 나타내 고 있음을 알 수 있다.
상기 [표 1]에 나타나 있는 시료 측정 결과를 통해 알 수 있는 바와 같이, 메타펄스 설비를 이용하여 OS 사이트에 대한 물질막의 두께를 측정할 경우, 실제 물질막의 두께에 근접한 측정 결과를 얻을 수 있다.
그리고, 본 발명에서와 같이 OS 사이트에 형성되어 있는 물질막의 두께를 측정할 경우에는 종래에서와 같이 칩을 파괴할 필요가 없으므로, 칩 손실을 최대한 방지할 수 있는 장점이 있다.
이상, 상기에서는 코발트 실리사이드막을 시료로 하는 두께 측정방법을 설명하였으나, 이는 하나의 실시예에 불과한 것으로서 물질막의 종류에 구애받지 않고 본 발명에 따른 두께 측정방법을 적용할 수 있다. 예를 들면, 코발트 실리사이드막 이외에 티타늄(Ti), 탄탈륨(Ta)등을 이용한 실리사이드막을 비롯하여 각종 도전막 및 절연막에 대한 두께 측정에도 적극적으로 적용할 수 있다.
상기한 바와 같이, 본 발명에서는 반도체 메모리 디바이스를 구현하기 위해 형성된 물질막의 두께를 측정함에 있어서, 트랜지스터가 형성되는 액티브 영역에 형성되는 물질막을 SO 사이트 상에도 형성한다. 그리고 나서, 상기 OS 사이트 상에 형성되어 있는 물질막의 두께를 물질막 두께 측정설비(메타펄스)를 이용하여 측정함으로써, 칩을 파괴함이 없이 칩 내부에 형성되어 있는 물질막의 두께를 정확하게 측정할 수 있게 된다. 그리고, 이처럼 물질막의 두께 측정이 용이하고 정확하게 이 루어짐으로써, 반도체 메모리 디바이스의 신뢰성 및 생산성이 보다 향상되는 효과를 기대할 수 있다.

Claims (5)

  1. 반도체 메모리 디바이스에서의 물질막 두께 측정방법에 있어서:
    반도체 기판의 액티브 영역 상에 패턴 형성을 위한 물질막을 형성함과 동시에 상기 물질막을 물질막 두께 측정 영역(OS 사이트) 상에도 형성하는 단계와;
    물질막 두께 계측 설비를 이용하여 상기 물질막 두께 측정 영역상에 형성되어 있는 상기 물질막의 두께를 측정하는 단계를 포함함을 특징으로 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법.
  2. 제 1항에 있어서, 상기 물질막 두께 계측 설비로부터 조사되는 계측 빔은 700nm 이상임을 특징으로 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법.
  3. 제 2항에 있어서, 상기 물질막은 도전막 또는 절연막임을 특징으로 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법.
  4. 제 3항에 있어서, 상기 물질막은 실리사이드막임을 특징으로 하는 반도체 메 모리 디바이스에서의 물질막 두께 측정방법.
  5. 제 4항에 있어서, 상기 물질막은 코발트 실리사이드막임을 특징으로 하는 반도체 메모리 디바이스에서의 물질막 두께 측정방법.
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