TW497252B - Process of manufacturing semiconductor device - Google Patents

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Description

497252 五、發明說明d) 發明背景 ^ 1 ·發明領域 、 本發明係一種製造半導體元件的方法，特別言之，本發 明係一種製造具有小型化的雙閘極CMOS電晶體之方法。 2 ·習知技藝敘述 、 由於半導體製程技術的演進，CMOS的小型化是一種趨勢 ’亦普遍地應用CMOS電晶體，因其可抑制短通道效應並降 低關閉電流，在雙閘極CMOS電晶體中分別使用一η型多晶 石夕膜及一ρ型多晶矽膜當作一nMOS電晶體及一pMOS電晶體 之閘極電極。 在雙閘極CMOS電晶體中，閘極電極利用離子佈植植入n 型或Ρ型雜質以形成源極/汲極區域的淺接面，於是，將導 入不足的雜質至閘極絕緣膜附近的區域，且在閘極内發生 會降低電晶體性質的耗乏作用。 此外’在形成PM〇S電晶體時，一般會植入BF2離子以形 · 成淺接面的源極/汲極區域，導入至閘極内的硼離子會由 於氣的存在而在閘極絕緣膜内較易擴散，且會穿過閘極絕 · 緣膜並擴散至通道區域内，以致使電晶體的臨界值有所變 化。目f CMOS電晶體使用薄如數十的閘極絕緣膜，且由於 CMOS電晶體的縮小化而傾向使用更薄的閘極絕緣膜。因此 ’需考慮如此會更明顯地發生硼離子穿透閘極絕緣層。 曰本未審查專利公開第HE I 6 ( 1 9 9 4 ：) - 3 1 0 6 6 6號係申請等 一種避免如以下所述之閘極電極的耗乏作用。 如圖3(a)所示，在一個』“區域及pM〇s區域中形成一個
第5頁 497252 五 發明說明（2) 一半導體基板50上利用 p井52a及一個η井52b，其個別由在 離子佈植提供一元件隔離膜51。 $後’如圖3 ( b )所示在半導體基板5 0上形成一閘極絕 及一石夕膜54，且η型及p型雜質分別植入至nM〇s區及、 P^IOS區。所得之半導體基板隨後進行退火以形成如圖3( 中的η型多晶矽膜54a 型多晶矽膜54b。 此外，圖案化此η型多晶矽膜54a及口型多晶矽膜54b以 成所需之結構並形成如圖3(d)中之閘極電極，然後進行離 子佈植以分別在nMOS區域及pMOS區域中形成輕微地摻雜的 沒極（LDD)區域56a及56b，之後在整個半導體基板5〇的表、 面上沉積一絕緣膜，並回餘此絕緣膜以在閘極電極上形 側壁間隔物5 5。 ^取 將側壁間隔物55及閘極電極當成光罩，可在nM〇s區域及 pMOS區域分別進行離子佈植，並進行退火以形成如圖3〇) 中的源極/汲極區域57a及57b。 之後，在半導體基板50上形成一鈦膜，並熱處理之以在 源極/汲極區域5 7a與5 7b及閘極上提供一矽化鈦膜58，並 提供一層間絕緣膜5 9及接觸孔，然後利用佈線製程形成接 觸栓塞60及佈線層61。 總之，在形成閘極電極前事先利用微影製程形成一光阻 光罩，可適用於將離子分別佈植在nM0S區及pM0S區中的多 晶矽膜中，並退火以獲得nMOS電晶體及pMOS電晶體。 經由這些製程，在閘極絕緣膜附近導入足夠的雜質至閘 極電極附近，可避免閘極電極的耗乏作用。
第6頁 五、發明說明（3) 然而，在以上提 植，需増加一道微法中，為進行閘極電極的離子伟 行多次的退火以將= 此外，必須用耗時較長的或進 絕緣膜間之界面，所質自閉極表面擴散至閘極電極及閘極 會增加產品的成本f以，製造步驟必須增加及延長，如此 閘極電極的耗乏 膜或增加形成源極/用可严用薄化組成閘極電極的多晶矽 量來避免；然而，及極/域之離子佈植的劑量及加速能 量，或由矽化物施Z者會增加穿透閘極絕緣膜之硼離子的 後者會造成短通道t的應力所引起的閘極絕緣膜、之劣化； 的接面漏電流，而丰^科並増加由半導體基板缺陷所引起 起，離子佈植也特別基板的缺陷是由於離子佈植所引 極絕緣膜。 進蝴離子努透pMOS電晶體中的閘 申請一種避免增加微f=第扣1 11 (1999)一 307765號 體基板的整“面=驟：方法，根據此方法’在半導 搞雷技 夕曰曰夕膜並圖案化這些多晶矽膜以形成 ，A今仏’之後’在離子佈植以形成一源極/汲極區域時 ’合前摻雜以當作n型雜質的磷利用高濃度的P型雜質來補 "ί員’以在pMOS區域中提供一ρ型閘極電極。 然而，當p型雜質以一劑量植入以避免閘極電極的耗乏 作用時’短通道效應的抑制即有所不足，因為此法減少η 型雜質並利用形成源極/汲極區域的離子佈植提供閘極電 極ρ型傳導 497252 五、發明說明（4) 此法可利用在高溫及/或長時間的退火以活化雜質來避 ’ 免閘極電極的耗乏作用；然而，本方法在增加雜質擴散至 、 源極/汲極區域時仍有問題，因在pMOS電晶體内明顯地發 生短通道效應及硼離子穿透閘極絕緣膜。 ’ 硼離子穿透閘極絕緣膜可利用不含氟的硼離子之離子佈 . 植形成源極/汲極來抑制；然而，使用硼離子使得要形成 一淺的源極/汲極區域相當困難，故無法避免短通道效應 ，並會增加關閉電流（0 F F c u r r e n t)。 使用非晶矽來取代多晶矽，或使用如日本未審查專利公 開第Η E I 1 1 ( 1 9 9 9 ) - 2 9 7 8 5 2號申請之大粒徑多晶矽，或在 多層矽膜界面處提供一超薄絕緣膜來當作閘極電極材料可φ 抑制硼離子的穿透；然而，如此會在閘極電極内阻礙雜質 的擴散，因而很容易發生閘極電極的耗乏作用。 因此，在目前的狀況中，尚未建立一可符合避免短通道 效應、降低關閉電流、抑制閘極電極的耗乏作用及避免在 縮小的雙閘極CMOS電晶體中硼離子穿、透閘極絕緣膜的需求 之方法。 1 發明概述 本發明係為解決上述之問題，本發明之一目的係提供一 製造包含縮小化之高性能及高可靠性的雙閘極CMOS電晶體 的製程，且此法可避免短通道效應、降低關閉電流、抑制 閘極的耗乏作用及避免硼離子穿透閘極絕緣膜，而毋需增4 加及延長製造步驟。 根據本發明，係提供一製造具有雙閘極CMOS電晶體之半
第8頁 497252 五、發明說明（5) 導體元件的製程，其中在雙閘極CMOS電晶體中的nMOS電晶 β 體係由以下步驟所製成：（a)在一半導體基板上形成一閘 | i 極絕緣膜及一矽膜；（b)在半導體基板的nMOS區域中將η型I 雜質植入至該矽膜内；（c )在該矽膜上形成一導電膜；及 — (d )圖案化該矽膜及該導電膜以形成一閘極電極。 . 此外，本發明提供一製造具有雙閘極CMOS電晶體之製程 ，包含下列步驟：（a)在一半導體基板上形.成一閘極絕緣 丨 膜及一矽膜；（b’）在該半導體基板的nMOS區域中將η型雜 | 質植入至該矽膜内；（c )在該矽膜上形成一導電膜；及 (d ’）圖案化該矽膜及該導電膜以形成一閘極電極。 本應用的這些及其他目的可由在此後的詳細敘述而更清丨g 楚：然而，需了解當提及本發明的較佳實施例時，詳細敘丨 述及例子僅為說明，熟習此項技藝者可由這些詳細敘述而丨 對本發明的精神及範圍之不同改變與修正更加明白。 圖示簡述 . 圖1(a)至l(i)為根據本發明說明製造半導體元件製程之i 一具體實施例主要部分的截面圖；
圖2(a)至2(i)為根據本發明說明製造半導體元件製程之I j 另一具體實施例主要部分的截面圖；及 圖3 ( a )至3 ( ί )為根據先前技藝說明半導體元件製造之主 要部分的截面圖。 丨 較佳具體實施例敘述 _ 本發明係一製造雙閘極CMOS電晶體之製程，在雙閘極 \ CMOS電晶體形成nMOS電晶體的製程主要包含以下步驟： 1
第9頁 497252 五、發明說明（6) (a)在一半導體基板上形成一閘極絕緣膜及一矽膜 半導體基板的nMOS區域中將^型雜質植入至矽膜内； 在 矽膜上形成一導電膜；及（d)圖案化矽臈 ^在 一閘極電極。 f包狀乂小成 在本發明製程中所使用的半導體基板有相當多種， G’ 半γΊΪ如矽、鍺等等’化合物半導體基板如 m u ί ’絕緣物上矽基板或"絕緣物上矽其 ίι42ί:.以石夕基板為較佳，半導體基板可與ί 佈線層、元件隔離膜如碎局部氧化膜、溝=$ 二2、 淺溝槽絕緣膜及形成在其上之絕緣臈。g 、、，緣膜、 膜在本發明中，在步驟⑷中形成一開極絕緣膜及一石夕 閘極絕 限制， ，其厚 如熱氧 佳地， 的方法 度並無 體基板 ，特別 至1 00 閘極絕 當 厚度 膜等 成， 較 熟知 之厚 半導 基板 約4 0 在 緣膜應用在半導體元件時， 例如，可使用-單層或ί層；料及 度約2至7 nm，閘極絕緣膜 /f、氮化石夕 化法、CVD法等。 、J由熟知的方法形 石夕如多晶石夕及非晶矽所形成，有 特I 2成矽膜’如CVD法及磊晶成長。矽田膜 的物^，但須考慮在離子佈植時雜質穿透至
=，，膜若由…或非…組成，其：J 緣膜及矽膜形成之前’僅在半導體基板的
第10頁 497252 五、發明說明（7) ，内形成一n井，n井則由至少在pM〇s區 護膜並透過保護膜將η型雜質（如磷、砷綠 形成一保 半導體基板内，其保護膜的材料與厚度特^子植入至 要其能保護半導體基板表面以抵擋離子佈，·限制，只 $多層氧化矽膜氮化矽膜等形成的絕緣膜，厚户二-單層 〇 nm，並可視井的深度、離子種類來適當地X馨、至 ί Ϊ件。較佳地，可在兩道或多道步驟以不同劑量：不 亍：：佈㊣，當使用兩道或多道離子；= ”了在半導體基板上形成的元件隔離區外，可一听 ===得到一植入峰。特別言…視情二 在步驟（b)中，將n型雜質植入至半導體基板的nM〇s區域 中之石夕膜内’離子佈植條件並無特殊限制，只要在後續步 驟中以一般狀況退火時，雜質可在矽膜内均勻的擴散，而 所得的石夕膜可當成nM0S電晶體的閘極電極，且植入的雜質 不會穿透石夕膜及閘極絕緣膜。特別地，矽膜的厚度在上述 提及的範圍内，離子佈植則以劑量約1 χ丨〇15至5 χ 1 〇15 ions/cm2及加速能量約5至30 keV(磷）或約1〇至50 keV (砷）適當地進行之。 進行離子佈植時最好使用只在nMOS區上開口的光罩，使 得只在nMOS區中的石夕膜内植入η型雜質，光罩可為由微影丨 形成的光阻光罩或由絕緣膜（如氧化矽膜、氮化矽膜等）形 成所謂的硬光罩。
第11頁 497252 五、發明說明（8) 當在步驟（b)中完成如上述之利用只在nMOS區上開口的 光罩植入η型雜質時，較佳地，在植入η型雜質之前或之後 利用同一道光罩植入Ρ型雜質至半導體基板以形成一ρ井， Ρ型雜質可為硼' BF2、銦等等，其中以硼為較佳。較佳地 ，用以上所述之條件進行兩道或多道的離子佈植以形成ρ 在形成閘極絕緣膜及矽膜之前，且尚未在半導體基板的 pMOS區形成η井時，可在步驟（b)將η型雜質穿透矽膜及閘 極絕緣膜植入至半導體基板内，並使用只在pMOS區上開口 之光罩以在步驟（b’）中形成如上述之η井；此外，ρ型雜質 可利用只在pMOS區上開口之光罩植入至pMOS區中的矽膜内垂 。離子佈植至半導體基板内以同時完成η井及植入至矽膜 内較佳，但只能完成其中之一。除非使用不同的離子來源 ，離子佈植可使用如形成ρ井及η型雜質植入至nMOS區之石夕 膜的相同條件完成。 在步驟（b)及（b’）中，離子佈植至矽膜中或至PM0S區中 之半導體基板及至矽膜或至nMOS區中之半導體基板可以任 意次序完成之，當考慮到光罩之使用時，較佳地，以此順 序或相反順序連續地進行離子佈植至矽膜及pMOS區中之半 導體基板。 在步驟（b)中，其中p型雜質的離子佈植並不是在pMOS電 晶體中的矽膜内進行之，ρ型雜質可利用離子佈植導入至爭 矽膜内以形成源極/汲極區域或稍後敘述之LDD區域。 在步驟（c)中，在矽膜上形成一導電膜，導電膜可由單
第12頁 497252 五、發明說明（9) 層或多層組成，例如，單非晶質或多非晶質元素半導體 (如矽、鍺等等）、化合物半導體（如GaAs、InP、ZnSe、 CsS等等）、如金、鉑、銀、銅、鋁等之金屬、如鈦、钽、 鎢、鈷等之高熔點金屬、具有高熔點金屬之矽化物或多晶 矽，如ITO、Sn02、ZnO等之透明導電材料，其中以多晶矽 膜、非晶矽膜、具有高熔點金屬或金屬的矽化物膜為較佳 。導電膜之厚度約為50至150 nm，可由包含CVD法、蒸鍍 法、電子束法及濺鍍法等來形成。 在步驟（d)及（d’）中，圖案化矽膜及導電膜以形成閘極 電極，圖案化由所需結構之光罩的微影及蝕刻所完成，光 罩可為光阻光罩及如上述之硬光罩。 在本發明中，在步驟（a)形成矽膜之後及步驟（c)之導電 膜形成之前，可形成一絕緣膜，如此絕緣膜之厚度不會影 響石夕膜及導電膜間之導電。絕緣膜可為單層或多層之氧化 石夕膜、氮化矽膜等等，其中以氧化矽膜為佳。絕緣膜之厚 度並無特殊限制，只要能確保矽膜及導電膜間之導電，其 厚度約2 n m或更薄。可在任何時間形成絕緣膜，例如，在 $成石夕膜之後，在形成p井之前，在形成視需要的η井之前 或^形成導電膜之前’其可在形成矽膜之後至形成導電膜 之4的期間形成。也就是說，可在任何時間以已知的方法 $CVD法、熱氧化法等刻意地形成絕緣膜，或在這些步驟 間自動地產生所謂的自發氧化膜。 上述一連串的成形步驟後，在nM〇s &pM〇s區中覆蓋另 區且使用所得之層狀閘極電極當成光罩時，分別在“⑽ 497252 五、發明說明（ίο) 及pMOS區完成個別的離子佈植，以形成源極/汲極區，並 從習知中適當的選擇離子佈植的離子源及條件。 另一選擇為，在nMOS及pMOS區中覆蓋另一區且使用所得 之層狀閘極電極當光罩時’分別在nM〇s &pM〇s區完成個別 的離子佈植以先在nMOS及pMOS區中形成LDD區，之後形成 一側壁間隔物，隨後以側壁間隔物及閘極電極當成光罩進 行離子佈植以形成源極/>及極區，並由已知之方法中適當 的選擇形成LDD區之離子佈植條件及形成側壁間隔物之方 法。 之後’任意地結合形成中間層絕緣膜、形成接觸孔、形 成佈線層及清洗半導體基板表面或所得之半導體基板表面 的步驟而完成本發明之半導體元件。 & β 在本發明中，較佳地，將在（b)、（c)或（d)步驟之後或 在（b，）、（c)或（d’）步驟之後所得之半導體基板退火，只 要已完成步驟（b)或（b’）的離子佈植，退火可在任何步驟 之前、之間或之後的任意時間完成，較佳地，可進行兩次 退火，如一次在形成源極/汲極區之離子佈植之後立刻進 行、在步驟（c)形成導電膜之後立刻進行或在步驟（d)或 (d ’）中形成閘極電極的圖案化後立刻進行；而另一次則再 於形成源極/汲極區域的離子佈植之後進行。退火可依所 侍之半導體的尺寸而自習知中選擇適當的方法進行之，例 如，可利用燈退火（lamp annealing)在約iogq至n〇〇°c進鲁 行5至20秒的退火。 以下，根據本發明之製造半導體元件的製程具體實施例
第14頁 497252 五、發明說明（11) 將參考圖示詳述之。 具體實施例1 如圖1(a)所示’在半導體基板1〇上形成由約35〇 nm後的 場氧化膜組成的元件隔離區1 1。 之後’移除在半導體基板1〇上產生之自發氧化膜以露出 半導體基板10的表面，接著，在半導體基板上形成由約 3 · 5 n m厚的氧化矽膜所組成的閘極絕緣膜1 2，在其上則形 成約1 00 nm的多晶矽膜1 3，如圖1 (b)所示。 如圖1(c)所示，用微影製程形成在“(^區域上具有開口 的光阻光罩14，藉由光阻光罩14，可將硼離子分別以加速 能量300 1^乂、180 1^¥、95 1^¥及50 1^¥和劑量1\1013 ions/cm2、4 X 1〇12 i〇ns/cm2、2· 5 X 1012 ions/cm2 及 _ 3· 5 X 1012 ions/cm2穿過多晶矽膜13及閘極絕緣膜12而佈 植至半導體基板10中，並形成p井15a。再利用光阻光罩14 ，將鱗離子以加速能量10 keV及劑量2xl015 ions/cra2佈 植至多晶矽膜1 3内以形成n型多晶矽膜1 3 a。 在移除光阻光罩14後，以上述相同方法形成一在PM0S區 域上開口的光阻光罩16，如圖1(d)所示，利用光阻光罩16 ，將磷離子分別以加速能量7 0 0 keV、3 8 0 keV、2 0 0 keV 及 80 keV 和劑量lx 1013 ions/cm2、8x 1012 ions/cm2、 1·5χ1〇12 ions/cm2 及1·1χ1〇12 ions/cm2 穿過多晶矽膜13 及閘極絕緣膜12而佈植至半導體基板1〇中，以形成n井15b幸 。再利用光阻光罩16，將硼離子以加速能量5 keV及劑量 2 X 1 015 i ο n s / c m2佈植至多晶矽膜1 3内，以形成p型多晶矽
第15頁 497252 五、發明說明（12) 薄膜1 3 b。 在移除光阻光罩1 6後，以氫氟酸清洗所得之半導體基板 10以去除自發氧化膜及在η型及P型多晶矽膜13a及13b上之 污染，接著，在η型及p型多晶矽膜13a及13b上形成約 1 0 0 nm厚的非晶矽膜1 7，如圖1 ( e )所示，在此之後，以約 1 0 5 0 °C進行約1 0秒的燈退火以活化植入的雜質。 之後則如圖1 ( f )所示，η型及p型多晶矽膜1 3 a及1 3 b與非 晶矽膜1 7利用微影與蝕刻圖案化成所需之結構以形成閘極 電極。 隨後，分別在nMOS及pMOS區域進行離子佈植以形成LDD 區域19a及19b，如圖1(g)所示，利用加速能量為15 keV、 劑量為3x1014 ions/cm2在nMOS區中形成LDD區19a，利用 加速能量為1 0 ke V、劑量為1 X 1 014 i ons/cm2植入BF2離子 以在pMOS區中形成LDD區19b。在離子佈植的步驟中，這些 導電類型的雜質亦被植入至矽膜1 7相對較淺的地方。接著 ’在所得之半導體基板10之全部表面上錢上一層約lQ〇 nm 厚的氧化矽膜，並回蝕以形成側壁間隔物1 8。 如圖1(h)所示，分別在nMOS及pMOS區進行離子佈植以形 成源極/汲極區20a及20b，利用加速能量50 keV、劑量 2 X 1015 ions/cm2植入砷離子以在nM0S區形成源極/汲極區 2 0a，利用加速能量30 keV、劑量1· 5 X ΙΟ。i〇ns/cm2植入 BF2離子以在PM0S區形成源極/汲極區2〇b。在離子佈植步 驟中，這些導電類型的雜質被植入至矽膜17相對較深的地
第16頁 497252 五、發明說明（13) 然後’以約1 0 1 0 °C進行1 0秒的燈退火以活化植入的雜質 ，經由退火，植入至η型及p型多晶矽膜133及131)及非晶矽：
I膜17的雜質可擴散至閘極電極内。因為雜質可利用在低溫| 短時間進行的退火足夠地擴散至閘極電極内，即可抑制閘 :極電極的耗乏作用’且因形成一淺接面，可避免测離子的 ;穿透。 I 接著’在所得之半導體基板10上形成一鈷膜並熱處理之| ，以在閘極電極及源極/汲極區2 0 a及2 0 b上形成一矽化鈷 丨膜21 ，如圖l(i)所示，之後，形成一層間絕緣膜22及接觸 孔，隨後，在佈線步驟中’形成接觸栓塞2 3及佈線層2 4， 如此即完成一雙閘極CMOS電晶體。
|具體實施例2 T 如圖2(a)所示，以與具體實施例1相同隻方法在半導體 I 基板30上形成元件隔離區31。 之後’在半導體基板3 0整個表面上形成由氧化石夕膜所組 成之保護膜32以抵抗佈植，如圖2(b)所示，在所得之半導I :體基板30上形成一只在pMOS區上方開口之光阻光罩33，利I 丨用光阻光罩33，磷離子分別以加速能量600 keV、300 keV | i 、150 keV 與 40 keV 及劑量lxlO13 i〇ns/cm2、8xl012 | ions/cm2 "1.5x 1012 ions/cm2 與 l.lxl〇i3 ions/cm2 植入 I :至半導體基板30内以形成n井34b。 \ 在移除光阻光罩33厚，移除保護膜32並露出半導體基板鲁 3 0表面，在其上則形成一由約3 · 5 n m厚的氧化石夕膜所組成 !的閘極絕緣膜3 5 ;此外，在閘極絕緣膜上則形成一約
第17頁 497252 五、發明說明（14) 50 nm厚的多晶矽膜36，如圖2(c)所示。 之後則如圖2(d)，以上述方法形成一只在“⑽區上方開 口之光阻光罩3 7，利用光阻光罩3 7，硼離子分別以加速能 量280 1^¥、160 1^¥、80 1^¥與35 1^¥及劑量1父1013 1 ons/cm2、4x 1012 ions/ cm2、2·5χ 1012 ions/cm2 與 3 x 1 012 i on s/cm2穿透多晶矽膜36與閘極絕緣膜35而植入 至半導體基板30内以形成p井34a，再利用光阻光罩37，磷 離子以加速能董10 keV及劑量2xl〇15 i〇ns/cm2植入至多 晶矽膜3 6内以形成一 η型多晶矽膜3 6 a。 在移除光阻光罩3 7後，以與具體實施例1相同之方法用 氫氟酸清洗所得之半導體基板30，之後，在多晶矽膜36及 π型多晶石夕膜36a上形成一約1〇〇 nm厚的非晶石夕膜38，如圖 2 ( e )所示。 此外，如圖2 ( f )所示，利用微影及蝕刻將多晶矽膜3 6、 η型多晶矽膜3 6 a及非晶矽膜3 8圖案化成所需之結構以形成 閘極電極。 隨後，以與具體實施例1相同之方法分別在nMOS及pMOS 區進行離子佈植以形成LDD區40a及40b，之後在閘極電極 上形成側壁間隔物3 9。 接著，分別進一步在nMOS及pMOS區進行離子佈植以形成 源極/汲極區4 1 a及4 1 b，如圖2 ( h )所示，砷離子以加速能 量50 keV及劑量3x1015 ions/cm2植入以在nMOS區中形成秦 源極/汲極區41a，6[2離子以加速能量30 keV及劑量 2x1015 ions/cm2植入以在pMOS區形成源極/汲極區41b。
第18頁 497252 五、發明說明（15) 之後，以約1 0 2 0 °C進行1 0秒的燈退火以活化植入的雜質 ，退火之後的結果，植入至η型多晶矽膜3 6a及非晶矽膜38 的雜質擴散至nMOS區的閘極電極内，可避免閘極電極的耗 乏作用。此外，即使只進行低溫短時間的退火，被當成雜 質而植入至pMOS區中的非晶矽膜38内之硼離子亦足夠地分 佈在閘極電極内，可避免閘極電極的耗乏作用。因此，可 得到一淺接面並避免硼離子的穿透。 接者，以與具體貫施例1相同方法形成一梦化録膜4 2， 一層間絕緣膜43、接觸孔、接觸栓塞44及一佈線層45，以 完成如圖2(i)之雙閘極CMOS電晶體。 根據本發明，特別是在容易發生耗乏作用之nM〇s區中的 閘極電極，矸在閘極電極内完全維持一足夠的雜質濃度， 並有效地導入足夠量的雜質至閘極電極與閘極絕緣膜間之 界面。因此，當抑制短通道效應並降低關閉電流而不需增 加並延長製邊步驟時，可避免在nMOS區域内的閘極電極之 耗乏作用。 此外，P塑雜質，特別是硼離子，可避免在pM〇s電晶 内由於高擴散係數而穿透閉極絕緣膜，於是，可製造一古 性能及高可靠度的縮小化之雙閘極CM0S電晶體。 门 也就是說，根據本發明一系列的步驟可先 低部分植入雜質，®此可有效地導閘極電極較 極絕緣膜及閘極電極間界面附近處，卩形2 ; 2雜質至閘 行退火，可有效地抑制作：後並進 屯從而牦乏作用。此外 497252 五、發明說明（16) ，因可用一相對較短的時間之熱處理將雜質擴散至所需之丨 處，可容易地形成一淺接面的源極/汲極區域，且可避免 i 硼離子穿透pMOS電晶體内的閘極絕緣膜，因此，可控制電 晶體的臨界值。 丨 在步驟（b)中，在離子佈植至矽膜成長之前或之後，利 i 用一只在nMOS區上開口之光罩在nMOS區將η型雜質植入至 丨 半導體基板，可在兩道離子佈植步驟内使用光罩而避免增| 加光罩道數。此外，在形成閘極絕緣膜之後進行另一離子 佈植以形成一井，如此可避免在形成一井時植入的雜質有 不必要的熱擴散。例如，抑制在一井與形成於半導體基板 i 内之元件隔離區界面的雜質濃度之減少或增加可改善場性_ 質。 此外，在步驟（b)中，以兩道或多道步驟用兩個或更多 不同的加速能量及/或兩個或更多不同的劑量並利用只在 | pMOS區上開口之光罩將η型雜質植入至半導體基板，可輕 | 易地形成一適當深度且具有均勻雜質濃度的井，且可容易 地增加此井較深處之雜質濃度，此對避免門閂線路 丨 (latch-up)時相當有益。 i 再更進一步討論，在步驟（b)中，在植入η型雜質至半導| 體基板之前或之後將Ρ型雜質植入至半導體基板之pMOS區 的矽膜中，並在植入P型雜質時也使用植入η型雜質之光罩 ，因此，可確保在pMOS區中整個閘極電極内及閘極電極與眷 閘極絕緣膜間界面處有足夠的雜質濃度，於是，在沒有增| 加或延長特定製造步驟之下，當抑制短通道效應及降低關|
第20頁 497252 五、發明說明（17) 閉電流時亦可避免η Μ 0 S區之閘極電極的耗乏作用。 在步驟（c )中，導電膜係由一矽化物膜或一金屬膜所組 成，可容易地降低閘極電極之阻值，對下一代的技術相當 有利。 此外，在步驟（a )形成矽膜之後及步驟（c )形成導電膜之 前形成一絕緣膜，其具有一厚度，此絕緣膜不會妨礙矽膜 及導電膜間之導電，並可抑制會不良地促進硼離子穿透閘 極絕緣膜的氟之活動，且可有效地避免硼離子穿透pMOS區 中之閘極絕緣膜。 當半導體基板在步驟（b)、（c)或（d)後進行退火，植入 至閘極電極内的雜質可足夠地擴散以有效地避免閘極電極 的耗乏作用。
第21頁 497252 圖式簡單說明
第22頁

Claims (1)

  1. 497252 六、申請專利範圍 1. 一種製造具有一雙閘極CMOS電晶體之半導體元件的製 程，其中雙閘極CMOS電晶體中的nMOS電晶體係由下列步驟 所形成： (a) 在一半導體基板上形成一閘極絕緣膜及一矽膜； (b) 將η型雜質植入至該半導體基板之nMOS區中的該矽 膜； (c )在該矽膜上形成一導電膜；及 (d)圖案化該矽膜及該導電膜以形成一閘極電極。 2. 如申請專利範圍第1項之製程，其中在步驟（b)利用一 只在nMOS區上開口之光罩將η型雜質植入至該矽膜内，且 在植入η型雜質之前或之後，可用相同之該光罩將ρ型雜質 經由該閘極絕緣膜及該石夕膜植入至該半導體基板。 3 ·如申請專利範圍第2項之製程，其中以兩個或多個加 速能量及/或兩個或多個劑量進行離子佈植至該半導體基 板中。 4. 如申請專利範圍第1項之製程，其中步驟（c)中之該導 電膜係由一石夕化物膜或一金屬膜所組成。 5. 如申請專利範圍第1項之製程，其中在步驟（a)中形成 該矽膜之後及步驟（c)中形成該導電膜之前形成一具有不 會阻礙在該矽膜及該導電膜間導電之厚度的絕緣膜。 6. 如申請專利範圍第1項之製程，其中所得之該半導體 基板在步驟（b)、（c)或（d)後進行退火。 7. 如申請專利範圍第1項之製程，其中在步驟（d)後利用 離子佈植形成源極/汲極區域。
    第23頁 497252 六、申請專利範圍 8. —種製造一具有雙閘極CM0S電晶體之 、，包含♦體π件的裊 (a)在一半導體基板上形成一閘極絕緣膜及一 · (b’）在該半導體基板的nMOS區中將^型雜質植入至該 矽膜内，且在該半導體基板的pMOS區中將ρ型雜質植入至χ 該矽膜内； 乂 (c )在該矽膜上形成一導電膜；及 (d’）圖案化該矽膜及該導電膜以形成nM〇s電晶體及 pMOS電晶體之閘極電極。 9·如申請專利範圍第8項之製程，其中在步驟（b,)中利 用一只在該nMOS區上開口之光罩將η型雜質植入至該石夕膜 中，且在η型雜質植入之前或之後，利用相同之該g罩將 型雜質經由該絕緣膜及該矽膜植入至該半導體^^板中。’ 10·如申請專利範圍第8項之製程’其中在步驟)中 用一只在該pMOS區上開口之光罩將p型雜皙始λ > , , μ m入至該石夕膜 中，且在P型雜質植入之前或之後，利用相同之該光 型雜質經由該絕緣膜及該矽膜植入至該半導體其^板 、11 1 1 ·如申請專利範圍第9項或第1 〇項之製程，^ u ✓、j ΙίΛ 兩個 或多個加速能量及/或兩個或多個劑量進杆銼2# 離子佈植至該 半導體基板中。 12·如申請專利範圍第8項之製程，其中所得之該 基板在步驟（b，）、（c)或（d，）之後進行退火。μ干等體 13·如申請專利範圍第8項之製程，其中在牛跡〜，、 用離子佈植形成源極/沒極區域。
    第24頁
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