KR20120030710A - 게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법 - Google Patents

게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법 Download PDF

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Abstract

게이트 구조물 형성 방법에서, 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 금속막을 형성한다. 상기 금속막 상에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막 상에 폴리실리콘막을 형성한다. 상기 비정질 실리콘막은 물리 기상 증착 공정으로 형성되므로 상기 비정질 실리콘막과 상기 금속막 사이에 계면 산화막이 형성되는 것을 방지할 수 있고, 상기 비정질 실리콘막 상에 상기 폴리실리콘막을 형성하여, 비정질 실리콘막만을 형성한 경우에 비해 불순물의 확산 속도를 향상시킬 수 있다.

Description

게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법{GATE STRUCTURE, METHOD OF FORMING THE SAME AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은 게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 금속을 포함하는 게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
트랜지스터의 게이트 절연막을 통한 누설 전류 감소를 위해, 고유전 물질을 사용하여 상기 게이트 절연막을 형성하는 방법이 개발되고 있다. 하지만 고유전막 상에 폴리실리콘을 포함하는 게이트 전극을 형성할 경우, 페르미 레벨 피닝 현상에 의해 트랜지스터의 문턱 전압의 상승, 전자 이동도 감소 및 플랫 밴드 감소 등의 문제점이 발생한다. 이에 따라, 고유전막 상에 금속막 및 폴리실리콘막을 순차적으로 형성하여 게이트 구조물을 형성하는 방법이 사용되고 있다. 그러나, 금속막 상에 폴리실리콘막을 형성할 때, 상기 폴리실리콘막과 상기 금속막의 계면에서 산화막이 형성되어 게이트 구조물의 특성을 열화시킬 수 있다. 이에 따라, 우수한 전기적 특성을 갖는 게이트 구조물을 형성하는 방법이 요구되고 있다.
본 발명의 일 목적은 우수한 특성을 갖는 게이트 구조물을 형성하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 게이트 구조물을 제공하는데 있다.
본 발명의 또 다른 목적은 우수한 특성을 갖는 게이트 구조물을 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 게이트 구조물 형성 방법에서, 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 금속막을 형성한다. 상기 금속막 상에 물리 기상 증착 공정을 수행하여 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성한다.
예시적인 실시예들에 따르면, 상기 불순물이 도핑된 폴리실리콘막을 형성하는 단계 이후에, 상기 기판에 어닐링 공정을 수행하여 상기 불순물을 활성화시키는 단계를 더 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 기판 상에 저유전막을 형성하는 단계 및 상기 저유전막 상에 고유전막을 형성하는 단계를 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 게이트 구조물은 기판 상에 형성되고 고유전 물질을 포함하는 게이트 절연막 패턴, 상기 게이트 절연막 패턴 상에 형성된 금속막 패턴, 상기 금속막 패턴 상에 형성된 결정질 실리콘막 패턴 및 상기 결정질 실리콘막 패턴 상에 형성된 불순물이 도핑된 폴리실리콘막 패턴을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 절연막 패턴은 상기 기판 상에 순차적으로 적층된 저유전막 패턴 및 상기 고유전 물질을 포함하는 고유전막 패턴을 포함할 수 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판의 제1 내지 제3 영역들 상에 고유전 물질을 포함하는 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 금속막을 형성한다. 물리 기상 증착 공정을 수행하여 상기 금속막 상에 비정질 실리콘막을 형성한다. 상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 기판에 어닐링 공정을 수행하여, 상기 불순물이 도핑된 폴리실리콘막에 도핑된 불순물을 활성화시키고, 상기 비정질 실리콘막을 결정화하여 결정질 실리콘막을 형성한다. 상기 불순물이 도핑된 폴리실리콘막, 상기 비정질 실리콘막, 상기 금속막 및 상기 게이트 절연막을 순차적으로 패터닝하여, 상기 제1 영역 상에 제1 게이트 절연막 패턴, 제1 금속막 패턴, 제1 결정질 실리콘막 패턴 및 제1 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제1 게이트 구조물을 형성하고, 상기 제2 영역 상에 제2 게이트 절연막 패턴, 제2 금속막 패턴, 제2 결정질 실리콘막 패턴 및 제2 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제2 게이트 구조물을 형성하며, 상기 제3 영역 상에 제3 게이트 절연막 패턴, 제3 금속막 패턴, 제3 결정질 실리콘막 패턴 및 제3 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제3 게이트 구조물을 형성한다.
예시적인 실시예들에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 기판 상에 저유전막을 형성하는 단계 및 상기 저유전막 상에 고유전막을 형성하는 단계를 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 영역은 셀 영역이고, 상기 제1 영역은 주변 회로 영역의 PMOS 영역이며, 상기 제2 영역은 상기 주변 회로 영역의 NMOS 영역일 수 있다.
상기한 본 발명의 또 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 기판 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 플로팅 게이트 막을 형성한다. 상기 플로팅 게이트 막 상에 유전막을 형성한다. 상기 유전막 상에 금속막을 형성한다. 물리 기상 증착 공정을 수행하여, 상기 금속막 상에 비정질 실리콘막을 형성한다.상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성한다. 상기 기판에 어닐링 공정을 수행하여, 상기 불순물이 도핑된 폴리실리콘막에 도핑된 불순물을 활성화시키고, 상기 비정질 실리콘막을 결정화하여 결정질 실리콘막을 형성한다. 상기 불순물이 도핑된 폴리실리콘막, 상기 결정질 실리콘막, 상기 금속막, 상기 유전막, 상기 플로팅 게이트막 및 상기 터널 절연막을 순차적으로 패터닝하여 게이트 구조물을 형성한다.
예시적인 실시예들에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 기판 상에 저유전막을 형성하는 단계 및 상기 저유전막 상에 고유전막을 형성하는 단계를 포함할 수 있다.
본 발명에 따르면, 게이트 절연막 상에 형성된 금속막 상에 저압하에서 물리 기상 증착 공정을 수행하여 비정질 실리콘막을 형성한다. 이에 따라 상기 금속막과 상기 비정질 실리콘막 사이에 계면 산화막이 형성되는 것을 방지할 수 있다. 또한, 상기 비정질 실리콘막에 비해 큰 두께를 갖도록 상기 폴리실리콘막을 형성함으로써, 이후 낮은 에너지 및 낮은 온도에서도 효율적으로 불순물을 주입하고 이를 확산시킬 수 있다.
도 1은 예시적인 실시예들에 따른 게이트 구조물을 설명하기 위한 단면도이다.
도 2 내지 도 6은 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 7 내지 도 11은 예시적인 실시예들에 따른 게이트 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 다른 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 15 내지 도 18은 다른 실시예들에 따른 게이트 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물, 그 형성 방법 및 이를 포함하는 반도체 소자의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 게이트 구조물을 설명하기 위한 단면도이다.
도 1을 참조하면, 게이트 구조물(192)은 기판(100) 상에 순차적으로
적층된 게이트 절연막 패턴(142) 및 게이트 전극(182)을 포함할 수 있다. 게이트 절연막 패턴(142)은 기판(100) 상에 순차적으로 적층된 저유전막 패턴(122) 및 고유전막 패턴(132)을 포함할 수 있고, 게이트 전극(182)은 게이트 절연막 패턴(142) 상에 순차적으로 적층된 금속막 패턴(152), 결정질 실리콘막 패턴(162) 및 불순물이 도핑된 폴리실리콘막 패턴(172)을 포함할 수 있다.
저유전막 패턴(122)은 실리콘 산화물 혹은 실리콘 산질화물을 포함할
수 있다. 고유전막 패턴(132)은 고유전 물질을 포함할 수 있으며, 상기 고유전 물질은 금속 산화물, 금속 산질화물 등을 포함할 수 있다. 예를 들어, 상기 고유전 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물, 알루미늄 산화물, 하프늄 알루미늄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 포함할 수 있고, 이들은 단독 또는 둘 이상이 혼합되어 사용될 수 있다.
금속막 패턴(152)은 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있다. 예를 들어, 금속막 패턴(152)은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다.
결정질 실리콘막 패턴(162)은 스퍼터링(sputtering) 공정과 같은 물리 기상 증착(Physical Vapor Deposition, PVD)에 의해 형성된 비정질 실리콘막 패턴을 어닐링 하여 형성될 수 있다. 일 실시예에 따르면, 결정질 실리콘막 패턴(162)은 불순물이 도핑된 폴리실리콘막 패턴(172)보다 큰 크기의 그레인(grain)을 포함할 수 있다. 한편, 금속막 패턴(152)과 결정질 실리콘막 패턴(162) 사이의 계면에는 산화막이 형성되지 않을 수 있다.
불순물이 도핑된 폴리실리콘막 패턴(172)은 게이트 구조물(192)의 형성 영역에 따라 인(P)과 같은 n형 불순물 혹은 붕소(B)와 같은 p형 불순물을 포함할 수 있다.
게이트 구조물(192)은 금속막 패턴(152)과 결정질 실리콘막 패턴(162) 사이에 계면 산화막이 형성되어 있지 않으므로, 우수한 전기적 특성을 가질 수 있다.
도 2 내지 도 5는 예시적인 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(100) 상에 게이트 절연막(140)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 등을 포함할 수 있다.
게이트 절연막(140)은 고유전 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 기판(100) 상에 저유전막(120) 및 고유전막(130)을 순차적으로 형성함으로써 게이트 절연막(140)을 형성한다.
저유전막(120)은 실리콘 산화물, 실리콘 산질화물 등을 사용하여 형성할 수 있다. 일 실시예에 따르면, 저유전막(120)은 기판(100) 상면에 열산화 공정을 수행하여 실리콘 산화물을 포함하도록 형성될 수 있다. 다른 실시예에 따르면, 저유전막(120)은 상기 열산화 공정 이후에 플라즈마 질화 공정 혹은 열질화 공정을 더 수행하여 실리콘 산질화물을 포함하도록 형성될 수 있다.
고유전막(130)은 고유전율을 갖는 금속 산화물, 금속 산질화물 등을 사용하여 화학 기상 증착(Chemical vapor deposition: CVD) 공정, 원자층 증착(Atomic layer deposition: ALD) 공정, 스퍼터링(sputtering) 공정 등을 수행함으로써 형성될 수 있다. 예를 들어, 고유전막(130)은 하프늄 산화물, 하프늄 실리콘 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 하프늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 산질화물, 지르코늄 실리콘 산질화물 알루미늄 산화물, 하프늄 알루미늄 산화물, 란탄 산화물, 하프늄 란탄 산화물, 지르코늄 알루미늄 산화물, 알루미늄 산질화물, 하프늄 알루미늄 산질화물, 란탄 산질화물, 하프늄 란탄 산질화물, 지르코늄 알루미늄 산질화물 등을 사용하여 형성될 수 있고, 이들은 단독 또는 둘 이상을 혼합하여 사용될 수 있다.
도 3을 참조하면, 게이트 절연막(140) 상에 금속막(150)을 형성할 수 있다.
금속막(150)은 금속, 금속 질화물, 금속 실리사이드 등을 사용하여 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 스퍼터링 공정 등을 수행함으로써 형성할 수 있다. 예를 들어, 금속막(150)은 몰리브덴, 티타늄, 탄탈륨, 하프늄, 지르코늄, 알루미늄, 텅스텐, 탄탈륨 실리사이드, 탄탈륨 알루미늄, 티타늄 실리사이드, 티타늄 알루미늄, 몰리브덴 질화물, 티타늄 질화물, 탄탈륨 질화물, 하프늄 질화물, 지르코늄 질화물, 알루미늄 질화물, 텅스텐 질화물, 탄탈륨 실리사이드 질화물, 탄탈륨 알루미늄 질화물, 티타늄 실리사이드 질화물, 티타늄 알루미늄 질화물 등을 사용하여 형성될 수 있다.
금속막(150)이 고유전막(130) 상에 형성됨에 따라, 후속 공정에서 금속막(150) 상에 형성되는 비정질 실리콘막(160)이 고유전막(130)과 접촉하지 않으므로 페르미 레벨 피닝(Fermi level pinning) 현상이 방지될 수 있다.
도 4를 참조하면, 금속막(150) 상에 비정질 실리콘막(160)을 형성할 수 있다.
비정질 실리콘막(160)은 스퍼터링 공정과 같은 물리 기상 증착(Physical Vapor Deposition, PVD) 공정에 의해 형성하며, 이때 스퍼터링 가스로서, 예를 들어, 아르곤(Ar)이 사용될 수 있다. 예시적인 실시예들에 따르면, 상기 스퍼터링 공정은 저압 하에서 수행될 수 있으며, 예를 들어, 대략 10-5 torr의 압력하에서 수행될 수 있고, 바람직하게는 10-7 torr의 압력하에서 수행될 수 있다.
이에 따라 비정질 실리콘막(160)과 하부의 금속막(150) 사이의 계면에는 산화막이 형성되지 않을 수 있다.
도 5를 참조하면, 비정질 실리콘막(160) 상에 불순물이 도핑된 폴리실리콘막(170)을 형성할 수 있다.
예시적인 실시예들에 따르면, 불순물이 도핑된 폴리실리콘막(170)은 실리콘 소스 가스 및 불순물 소스 가스를 사용하여, 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 이때, 불순물이 도핑된 폴리실리콘막(170)은 컬럼(column) 형상의 결정 구조를 가질 수 있다. 상기 게이트 구조물이 엔모스(NMOS) 트랜지스터에 사용될 경우, 불순물이 도핑된 폴리실리콘막(170)은 인(P)과 같은 n형 불순물을 포함하는 불순물 소스 가스를 사용하여 형성될 수 있으며, 상기 게이트 구조물이 피모스(PMOS) 트랜지스터에 사용될 경우, 불순물이 도핑된 폴리실리콘막(170)은 붕소(B)와 같은 p형 불순물을 포함하는 불순물 소스 가스를 사용하여 형성될 수 있다.
다른 실시예들에 따르면, 불순물이 도핑된 폴리실리콘막(170)은 실리콘 소스 가스를 사용하여 화학 기상 증착(CVD) 공정 혹은 원자층 증착(ALD) 공정 등을 수행함으로써 폴리실리콘막을 형성한 후, 이온 주입 공정을 통해 불순물을 주입함으로써 형성될 수 있다. 이때, 상기 폴리실리콘막은 비정질 실리콘막(160)에 비해 낮은 에너지에서도 이온 주입 공정이 수행 가능하다.
한편, 불순물이 도핑된 폴리실리콘막(170)은 비정질 실리콘막(160)에 비해 큰 두께를 갖도록 형성될 수 있다. 일 실시예에 따르면, 비정질 실리콘막(160)과 불순물이 도핑된 폴리실리콘막(170)의 전체 두께는 대략 400Å 내지 1500Å의 두께를 가질 수 있으며, 불순물이 도핑된 폴리실리콘막(170)은 상기 전체 두께의 50％ 내지 90％에 해당하는 두께를 갖도록 형성될 수 있고, 바람직하게는 상기 전체 두께의 80％ 내지 90％에 해당하는 두께를 갖도록 형성될 수 있다.
이에 따라, 게이트 절연막(140) 상에 순차적으로 적층된 금속막(150), 비정질 실리콘막(160) 및 불순물이 도핑된 폴리실리콘막(170)은 게이트 전극막(180)을 형성할 수 있다.
도 6을 참조하면, 불순물이 도핑된 폴리실리콘막(170) 내에 도핑된 상기 불순물을 활성화하기 위해 어닐링 공정을 수행한다.
일 실시예에 따르면, 상기 어닐링 공정은 대략 750℃ 내지 1150℃의 온도에서 수행될 수 있으며, 바람직하게는 대략 900℃ 내지 1100℃의 온도에서 수행될 수 있다.
이에 따라, 비정질 실리콘막(160)은 결정화되어 결정질 실리콘막(160a)으로 변환될 수 있다. 일 실시예에 따르면, 결정질 실리콘막(160a)은 횡방향으로 성장한 덴드라이트(dendrite) 결정 구조를 가질 수 있다.
한편, 불순물이 도핑된 폴리실리콘막(170)은 비정질 실리콘막(160)에 비해 낮은 온도에서 상기 어닐링 공정을 수행하더라도, 상기 불순물이 효율적으로 활성화될 수 있다.
다시 도 1을 참조하면, 불순물이 도핑된 폴리실리콘막(170), 결정질 실리콘막(160a), 금속막(150), 고유전막(130) 및 저유전막(120)을 순차적으로 패터닝하여, 기판(100) 상에 게이트 구조물(192)을 형성한다.
이때, 게이트 구조물(192)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(142) 및 게이트 전극(182)을 포함할 수 있으며, 게이트 절연막 패턴(142)은 저유전막 패턴(122) 및 고유전막 패턴(132)을 포함하고, 게이트 전극(182)은 금속막 패턴(152), 결정질 실리콘막 패턴(162) 및 불순물이 도핑된 폴리실리콘막 패턴(172)을 포함한다.
본 발명의 실시예들에 따르면, 저압에서 PVD 공정을 수행하여 금속막(150) 상에 비정질 실리콘막(160)을 형성함으로써, 금속막(150)과 비정질 실리콘막(160) 사이에 계면 산화막이 형성되는 것을 방지할 수 있다. 또한, 비정질 실리콘막(160)에 비해 큰 두께를 갖는 불순물이 도핑된 폴리실리콘막(170)을 형성함으로써, 게이트 전극(182)이 전체적으로 낮은 저항을 가질 수 있다. 뿐만 아니라, 폴리실리콘막은 비정질 실리콘막에 비해 불순물 확산이 용이하므로, 불순물이 도핑된 폴리실리콘막(170)은 낮은 에너지 및 낮은 온도에서도 용이하게 형성될 수 있다.
도 7 내지 도 11은 예시적인 실시예들에 따른 게이트 구조물을 포함하는 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 소자 제조 방법은, 도 2 내지 도 6을 참조로 설명한 게이트 구조물 형성 방법을 디램(Dynamic Random Access Memory: DRAM) 소자에 적용한 것으로서, 이에 실질적으로 동일하거나 유사한 방법에 대해서는 간략히 설명한다.
도 7을 참조하면, 기판(200)에 소자 분리막(205)을 형성하고, 기판(200)의 제1 영역(I), 제2 영역(II) 및 제3 영역(III) 상에 제1 게이트 구조물(262), 제2 게이트 구조물(264) 및 제3 게이트 구조물(266)을 각각 형성한다. 예시적인 실시예들에 따르면, 각 게이트 구조물들(262, 264, 266)은 제1 방향으로 연장되며, 상기 제1 방향과 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 따르면, 제3 영역(III)은 셀 영역일 수 있고, 제1 영역(I)은 주변 회로 영역의 PMOS 영역일 수 있으며, 제2 영역(II)은 상기 주변 회로 영역의 NMOS 영역일 수 있다.
제1 내지 제3 게이트 구조물들(262, 264, 266)은 기판(200) 상에 게이트 절연막, 금속막, 비정질 실리콘막 및 불순물이 도핑된 폴리실리콘막을 순차적으로 형성하고, 사진 식각 공정을 이용하여 이들을 패터닝 함으로써 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물이 도핑된 폴리실리콘막을 형성한 이후, 어닐링 공정을 더 수행하여 상기 불순물을 활성화시킬 수 있으며, 이때 상기 비정질 실리콘막이 결정화되어 결정질 실리콘막으로 변환될 수 있다.
상기 게이트 절연막은 고유전 물질을 사용하여 형성할 수 있다. 예시적인 실시예들에 따르면, 기판(200) 상에 저유전막 및 고유전막을 순차적으로 형성함으로써 게이트 절연막을 형성할 수 있다.
이에 따라, 제1 게이트 구조물(262)은 기판(200)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(222), 제1 금속막 패턴(232), 제1 결정질 실리콘막 패턴(242) 및 제1 불순물이 도핑된 폴리실리콘막 패턴(252)을 포함하도록 형성되고, 제2 게이트 구조물(364)은 기판(200)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(224), 제2 금속막 패턴(234), 제2 결정질 실리콘막 패턴(244) 및 제2 불순물이 도핑된 폴리실리콘막 패턴(254)을 포함하도록 형성되며, 제3 게이트 구조물(266)은 기판(200)의 제3 영역(III) 상에 순차적으로 적층된 제3 게이트 절연막 패턴(226), 제3 금속막 패턴(236), 제3 결정질 실리콘막 패턴(246) 및 제3 불순물이 도핑된 폴리실리콘막 패턴(256)을 포함하도록 형성될 수 있다. 이때, 제1 게이트 절연막 패턴(222)은 제1 저유전막 패턴(202) 및 제1 고유전막 패턴(212)이 적층된 구조를 갖도록 형성될 수 있고, 제2 게이트 절연막 패턴(224)은 제2 저유전막 패턴(204) 및 제2 고유전막 패턴(214)이 적층된 구조를 갖도록 형성될 수 있으며, 제3 게이트 절연막 패턴(226)은 제3 저유전막 패턴(206) 및 제3 고유전막 패턴(216)이 적층된 구조를 갖도록 형성될 수 있다.
이후, 제1 내지 제3 게이트 구조물들(262, 264, 266)의 측벽 상에 제1 내지 제3 스페이서들(272, 274, 276)을 각각 형성할 수 있다.
도 8을 참조하면, 기판(200)의 제2 및 제3 영역들(II, III)을 커버하는 제1 마스크(280)를 형성하고 제1 마스크(280), 제1 게이트 구조물(262) 및 제1 스페이서(272)를 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 제1 게이트 구조물(262)에 인접한 기판(100)의 제1 영역(I) 상부에 제1 불순물 영역(282)을 형성한다. 예시적인 실시예들에 따르면, 제1 불순물 영역(282)은 p형 불순물을 포함하도록 형성될 수 있다. 제1 불순물 영역(282)은 PMOS 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
이후 제1 마스크(180)는 제거된다.
도 9를 참조하면, 기판(200)의 제1 영역(I)을 커버하는 제2 마스크(290)를 형성하고 제2 마스크(290), 제2 및 제3 게이트 구조물들(264, 266) 및 제2 및 제3 스페이서들(274, 276)을 이온 주입 마스크로 사용하는 이온 주입 공정을 통해, 제2 게이트 구조물(264)에 인접한 기판(100)의 제2 영역(II) 상부에 제2 불순물 영역(284)을 형성하고, 제3 게이트 구조물(266)에 인접한 기판(100)의 제3 영역(III) 상부에 제3 및 제4 불순물 영역들(286a, 286b)을 형성한다 이때, 제2 내지 제4 불순물 영역들(284, 286a, 286b)은 NMOS 트랜지스터의 소스/드레인 영역으로 기능할 수 있다.
이후, 제2 마스크(290)는 제거된다.
도 10을 참조하면, 게이트 구조물들(262, 264, 266) 및 스페이서들(272, 274, 276)을 커버하는 제1 층간 절연막(300)을 기판(200) 상에 형성한다. 제1 층간 절연막(300)은 비피에스지(Boro-phosphor Silicate Glass; BPSG), 유에스지(Undoped Silicate Glass; USG) 및 에스오지(Spin On Glass; SOG) 등과 같은 산화물을 사용하여 형성될 수 있다.
제1 층간 절연막(300)을 관통하는 제1 개구들(도시하지 않음)을 형성하여 제3 및 제4 불순물 영역들(286a, 286b)을 노출시키고, 상기 제1 개구들을 채우는 제1 도전막을 기판(200) 및 제1 층간 절연막(300) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(300)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 제3 및 제4 불순물 영역들(286a, 286b)에 각각 전기적으로 연결되는 제1 및 제2 플러그들(310, 315)을 형성한다.
제1 층간 절연막(300) 및 제1 및 제2 플러그들(310, 315) 상에 제2 층간 절연막(320)을 형성하고, 제2 층간 절연막(320)을 관통하는 제2 개구들(도시하지 않음)을 형성하여, 제1 플러그(310) 및 제1 및 제2 불순물 영역들(282, 284)을 노출시킨다. 상기 제2 개구들을 채우는 제2 도전막을 기판(200), 제1 플러그(310) 및 제2 층간 절연막(320) 상에 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제2 층간 절연막(320)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여, 제1 플러그(310)에 전기적으로 연결되는 비트 라인 콘택(330)을 형성하고, 제1 및 제2 불순물 영역들(282, 284)에 각각 전기적으로 연결되는 제3 및 제4 플러그들(322, 324)을 형성한다.
이후, 비트 라인 콘택(330) 및 제3 및 제4 플러그들(322, 324)에 접촉하는 제3 도전막을 제2 층간 절연막(320) 상에 형성하고 패터닝 하여, 비트 라인 콘택(330)에 전기적으로 연결되는 비트 라인(340) 및 제3 및 제4 플러그들(322, 324)에 각각 전기적으로 연결되는 제1 및 제2 배선들(342, 344)을 형성한다. 예시적인 실시예들에 따르면, 비트 라인(340)은 상기 제2 방향으로 연장되도록 형성될 수 있다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
비트 라인(340) 및 제1 및 제2 배선들(342, 344)을 커버하는 제3 층간 절연막(350)을 제2 층간 절연막(320) 상에 형성한다.
도 11을 참조하면, 제2 및 제3 층간 절연막들(320, 350)을 관통하는 제3 개구들(도시하지 않음)을 형성하여 제2 플러그들(315)을 노출시킨다. 상기 제3 개구들을 채우는 제4 도전막을 제2 플러그들(315) 및 제3 층간 절연막(350) 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제3 층간 절연막(350)의 상면이 노출될 때까지 상기 제4 도전막 상부를 평탄화하여, 제2 플러그들(315)에 전기적으로 연결되는 커패시터 콘택들(360)을 형성한다.
커패시터 콘택들(360) 및 제3 층간 절연막(350) 상에 식각 저지막(370) 및 몰드막(도시하지 않음)을 형성한다. 예시적인 실시예들에 따르면, 식각 저지막(370)은 실리콘 질화물을 사용하여 형성될 수 있고, 상기 몰드막 실리콘 산화물을 사용하여 형성될 수 있다. 상기 몰드막 및 식각 저지막(370)을 관통하는 제4 개구들(도시하지 않음)을 형성하여 커패시터 콘택들(360)을 노출시킨다. 상기 제4 개구들의 내벽 및 상기 몰드막 상에 제5 도전막을 형성하고, 상기 제4 개구들을 채우는 희생막(도시하지 않음)을 상기 제5 도전막 상에 형성한다. 상기 제5 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 상기 몰드막 상면이 노출될 때까지, 상기 희생막 및 제5 도전막 상부를 평탄화하고, 상기 희생막을 제거한다. 이에 따라, 상기 제4 개구들 내벽 상에 하부 전극(400)이 형성된다.
하부 전극(400) 및 식각 저지막(370) 상에 유전막(410)을 형성한다. 유전막(410)은 실리콘 질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질, 예를 들어, 탄탈륨 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등을 사용하여 형성할 수 있다.
유전막(410) 상에 상부 전극(420)을 형성한다. 상부 전극(420)은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
하부 전극(400), 유전막(410) 및 상부 전극(420)은 커패시터(430)를 형성할 수 있다.
커패시터(430)를 커버하는 제4 층간 절연막(440)을 제3 층간 절연막(350) 상에 형성한다. 제4 층간 절연막(440)을 관통하는 제5 개구들(도시하지 않음)을 형성하여 제1 및 제2 배선들(342, 344)을 노출시킨다. 상기 제5 개구들을 채우는 제6 도전막을 제1 및 제2 배선들(342, 344) 및 제4 층간 절연막(440) 상에 형성한다. 제4 층간 절연막(440) 상면이 노출될 때까지 상기 제6 도전막 상부를 평탄화하여, 제1 및 제2 배선들(342, 344)에 각각 전기적으로 연결되는 제5 및 제6 플러그들(502, 504)을 형성한다.
이후, 제5 및 제6 플러그들(502, 504)에 각각 전기적으로 연결되는 제3 및 제4 배선들(512, 514)을 형성하고, 제3 및 제4 배선들(512, 514)을 보호하는 보호막(도시하지 않음)을 더 형성하여, 상기 반도체 소자를 완성한다.
도 12 내지 도 14는 다른 실시예들에 따른 게이트 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 기판(600) 상에 터널 절연막(610), 플로팅 게이트막(620) 및 유전막(630)을 순차적으로 형성한다.
터널 절연막(610)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물, 불순물이 도핑된 실리콘 산화물 혹은 저유전 물질 등을 사용하여CVD 공정 혹은 ALD 공정, 스퍼터링 공정 등과 같은 PVD 공정을 수행함으로써 형성될 수 있다.
플로팅 게이트막(620)은 불순물이 도핑된 폴리실리콘 혹은 텅스텐, 티타늄, 코발트, 니켈 등과 같은 높은 일함수를 갖는 금속 물질을 사용하여 ALD 공정, 스퍼터링 공정 등과 같은 PVD 공정 혹은 CVD 공정을 수행하여 형성할 수 있다.
유전막(630)은 산화물, 질화물 및 산화물을 CVD 공정 혹은 ALD 공정, 스퍼터링 공정 등과 같은 PVD 공정을 수행하여 플로팅 게이트막(620) 상에 순차적으로 증착함으로써 형성될 수 있다. 이와는 달리, 유전막(630)은 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등과 같이 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다.
도 13을 참조하면, 유전막(630) 상에 컨트롤 게이트막을 형성한다. 상기 컨트롤 게이트막은 도 2 내지 도 6을 참조하여 설명한 금속막(150), 비정질 실리콘막(160), 불순물이 도핑된 폴리실리콘막(170)을 형성하고, 어닐링 공정을 통해 비정질 실리콘막(160)을 결정질 실리콘막(160a)으로 변환되게 하는 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 형성 가능하다. 이에 따라, 유전막(630) 상에는 금속막(640), 결정질 실리콘막(650) 및 불순물이 도핑된 폴리실리콘막(660)이 순차적으로 적층된 상기 컨트롤 게이트막이 형성된다.
도 14를 참조하면, 포토레지스트 패턴(도시되지 않음)을 사용하는 사진 식각 공정을 통해, 불순물이 도핑된 폴리실리콘막(660), 결정질 실리콘막(650), 금속막(640), 유전막(630), 플로팅 게이트막(620) 및 터널 절연막(610)을 부분적으로 식각함으로써, 터널 절연막 패턴(615) 상에 순차적으로 적층된 플로팅 게이트(625), 유전막 패턴(635), 금속막 패턴(645), 결정질 실리콘막 패턴(655) 및 불순물이 도핑된 폴리실리콘막 패턴(665)를 형성한다. 이와는 달리, 실리콘 질화물을 사용하여 하드 마스크(도시되지 않음)을 사용하여 상기 식각 공정을 수행할 수도 있다. 한편 도시되지는 않았으나, 터널 절연막 패턴(615), 플로팅 게이트(625), 유전막 패턴(635), 금속막 패턴(645), 결정질 실리콘막 패턴(655) 및 불순물이 도핑된 폴리실리콘막 패턴(665) 측벽에 실리콘 질화물을 사용하여 스페이서를 더 형성할 수도 있다.
이에 따라, 본 발명의 다른 실시예들에 따른 게이트 구조물(675)이 완성된다.
도 15 내지 도 18은 다른 실시예들에 따른 게이트 구조물을 갖는 플로팅 게이트형 플래시 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 15를 참조하면, 기판(600) 상에 터널 절연막 패턴(615), 플로팅 게이트(625), 유전막 패턴(635), 금속막 패턴(645), 결정질 실리콘막 패턴(655) 및 불순물이 도핑된 폴리실리콘막 패턴(665)을 포함하는 게이트 구조물(675)을 형성한다. 게이트 구조물(675)은 제2 방향으로 연장되며, 상기 제2 방향과 실질적으로 수직한 제1 방향을 따라 복수 개로 형성된다. 게이트 구조물(675)의 형성 방법에 대해서는 이미 기술하였으므로, 자세한 설명은 생략하기로 한다.
다만, 게이트 구조물(675)은 상기 플래시 메모리 장치에서, 복수 개의 워드 라인들뿐만 아니라 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)으로도 사용될 수 있음은 자명하다.
n형 혹은 p형 불순물을 포함하는 제1 내지 제3 불순물 영역들(605, 607, 609)을 형성한다. 제1 불순물 영역(605)은 하나의 스트링 내에 형성된 워드 라인들, SSL 및 GSL 사이의 기판(600) 영역에 형성되고, 제2 및 제3 불순물 영역들(607, 609)은 각 스트링들 사이의 기판(600) 영역에 형성된다. 제1 내지 제3 불순물 영역들(605, 607, 609)을 형성한 후에, 게이트 구조물(675)의 측벽에 스페이서(705)를 더 형성할 수 있다. 스페이서(705)는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 16을 참조하면, 게이트 구조물(675) 및 스페이서(705) 상에 보호막(710)을 형성한다. 보호막(710)은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
보호막(710)을 형성한 후, 기판(600) 상에 게이트 구조물(675) 및 보호막(710)을 덮는 제1 층간 절연막(740)을 형성한다. 제1 층간 절연막(740)은 비피에스지, 유에스지 및 에스오지 등과 같은 산화물을 포함할 수 있다.
도 17을 참조하면, 제2 불순물 영역(607) 상에 제1 층간 절연막(740)을 관통하는 GSL(730)을 형성한다. GSL(730)은 도핑된 폴리실리콘, 금속 혹은 금속 실리사이드를 포함할 수 있다.
제1 층간 절연막(740) 및 GSL(730) 상에 제2 층간 절연막(750)을 형성한다. 제2 층간 절연막(750)은 비피에스지, 유에스지 및 에스오지 등과 같은 산화물을 포함할 수 있다.
제2 층간 절연막(750)을 형성한 후에, 제3 불순물 영역(609) 상에 제1 및 제2 층간 절연막들(740, 750)을 관통하는 비트 라인 콘택(760)을 형성한다. 비트 라인 콘택(760)은 금속, 도핑된 폴리실리콘 등을 포함할 수 있다.
도 18을 참조하면, 비트 라인 콘택(760)을 형성한 후에, 비트 라인 콘택(760)과 접하도록 제2 층간 절연막(750) 상에 비트 라인(770)을 형성한다. 비트 라인(770)은 상기 제1 방향으로 연장되도록 형성되며, 금속, 도핑된 폴리실리콘 등을 포함할 수 있다. 비트 라인(770)을 형성함으로써 상기 플로팅 게이트형 플래시 메모리 장치를 완성한다.
본 발명에 따르면, 게이트 절연막 상에 형성된 금속막 상에 저압 하에서 물리 기상 증착 공정을 수행하여 비정질 실리콘막을 형성한다. 이에 따라 상기 금속막과 상기 비정질 실리콘막 사이에 계면 산화막이 형성되는 것을 방지할 수 있다. 또한, 상기 비정질 실리콘막에 비해 큰 두께를 갖도록 상기 폴리실리콘막을 형성함으로써, 이후 낮은 에너지 및 낮은 온도에서도 효율적으로 불순물을 주입하고 이를 확산시킬 수 있다.
상술한 바와 같이 본 발명의 예시적인 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 기판 120, 220: 저유전막
130, 230: 고유전막 140, 240: 게이트 절연막
150, 250: 금속막 160, 260: 비정질 실리콘막
170, 270: 폴리실리콘막 180, 280: 게이트 전극막
122: 저유전막 패턴 132: 고유전막 패턴
142: 게이트 절연막 패턴 152: 금속막 패턴
162: 실리콘막 패턴 172: 폴리실리콘막 패턴
182: 게이트 전극 192: 게이트 구조물
210: 소자 분리막 160a: 결정질 실리콘막
202, 204: 제1, 제2 소스/드레인 영역
222, 224: 제1, 제2 저유전막 패턴
232, 234: 제1, 제2 고유전막 패턴
242, 244: 제1, 제2 게이트 절연막 패턴
252, 254: 제1, 제2 금속막 패턴
262, 264: 제1, 제2 비정질 실리콘막 패턴
272, 274: 제1, 제2 폴리실리콘막 패턴
282, 284: 제1, 제2 게이트 전극
292, 294: 제1, 제2 게이트 구조물

Claims (10)

  1. 기판 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속막을 형성하는 단계;
    물리 기상 증착(PVD) 공정을 수행하여 상기 금속막 상에 비정질 실리콘막을 형성하는 단계; 및
    상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계를 포함하는 게이트 구조물 형성 방법.
  2. 제1항에 있어서, 상기 불순물이 도핑된 폴리실리콘막을 형성하는 단계 이후에,
    상기 기판에 어닐링 공정을 수행하여 상기 불순물을 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  3. 제1항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 기판 상에 저유전막을 형성하는 단계; 및
    상기 저유전막 상에 고유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 구조물 형성 방법.
  4. 기판 상에 형성되고 고유전 물질을 포함하는 게이트 절연막 패턴;
    상기 게이트 절연막 패턴 상에 형성된 금속막 패턴;
    상기 금속막 패턴 상에 형성된 결정질 실리콘막 패턴; 및
    상기 결정질 실리콘막 패턴 상에 형성된 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 게이트 구조물.
  5. 제4항에 있어서, 상기 게이트 절연막 패턴은 상기 기판 상에 순차적으로 적층된 저유전막 패턴 및 상기 고유전 물질을 포함하는 고유전막 패턴을 포함하는 것을 특징으로 하는 게이트 구조물.
  6. 기판의 제1 내지 제3 영역들 상에 고유전 물질을 포함하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 금속막을 형성하는 단계;
    물리 기상 증착 공정을 수행하여, 상기 금속막 상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 기판에 어닐링 공정을 수행하여, 상기 불순물이 도핑된 폴리실리콘막에 도핑된 불순물을 활성화시키고, 상기 비정질 실리콘막을 결정화하여 결정질 실리콘막을 형성하는 단계; 및
    상기 불순물이 도핑된 폴리실리콘막, 상기 비정질 실리콘막, 상기 금속막 및 상기 게이트 절연막을 순차적으로 패터닝하여,
    상기 제1 영역 상에 제1 게이트 절연막 패턴, 제1 금속막 패턴, 제1 결정질 실리콘막 패턴 및 제1 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제1 게이트 구조물을 형성하고, 상기 제2 영역 상에 제2 게이트 절연막 패턴, 제2 금속막 패턴, 제2 결정질 실리콘막 패턴 및 제2 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제2 게이트 구조물을 형성하며, 상기 제3 영역 상에 제3 게이트 절연막 패턴, 제3 금속막 패턴, 제3 결정질 실리콘막 패턴 및 제3 불순물이 도핑된 폴리실리콘막 패턴을 포함하는 제3 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  7. 제6항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 기판 상에 저유전막을 형성하는 단계; 및
    상기 저유전막 상에 고유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제6항에 있어서, 상기 제3 영역은 셀 영역이고, 상기 제1 영역은 주변 회로 영역의 PMOS 영역이며, 상기 제2 영역은 상기 주변 회로 영역의 NMOS 영역인 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 기판 상에 터널 절연막을 형성하는 단계;
    상기 터널 절연막 상에 플로팅 게이트 막을 형성하는 단계;
    상기 플로팅 게이트 막 상에 유전막을 형성하는 단계;
    상기 유전막 상에 금속막을 형성하는 단계;
    물리 기상 증착 공정을 수행하여, 상기 금속막 상에 비정질 실리콘막을 형성하는 단계;
    상기 비정질 실리콘막 상에 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 기판에 어닐링 공정을 수행하여, 상기 불순물이 도핑된 폴리실리콘막에 도핑된 불순물을 활성화시키고, 상기 비정질 실리콘막을 결정화하여 결정질 실리콘막을 형성하는 단계; 및
    상기 불순물이 도핑된 폴리실리콘막, 상기 결정질 실리콘막, 상기 금속막, 상기 유전막, 상기 플로팅 게이트막 및 상기 터널 절연막을 순차적으로 패터닝하여, 게이트 구조물을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 기판 상에 저유전막을 형성하는 단계; 및
    상기 저유전막 상에 고유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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