JP2008311490A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008311490A JP2008311490A JP2007158804A JP2007158804A JP2008311490A JP 2008311490 A JP2008311490 A JP 2008311490A JP 2007158804 A JP2007158804 A JP 2007158804A JP 2007158804 A JP2007158804 A JP 2007158804A JP 2008311490 A JP2008311490 A JP 2008311490A
- Authority
- JP
- Japan
- Prior art keywords
- nickel
- film
- silicide
- source
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】ニッケル膜又はニッケル合金膜を用いてシリサイド化を行う場合において、シリサイド化されたソース/ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板上10に、ゲート電極16とソース/ドレイン拡散層24とを有するトランジスタ26を形成する第1の工程と、半導体基板上に、ゲート電極及びソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜28を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、金属膜とソース/ドレイン拡散層の上部とを反応させ、ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜34bを形成する第3の工程とを有している。
【選択図】 図4
【解決手段】半導体基板上10に、ゲート電極16とソース/ドレイン拡散層24とを有するトランジスタ26を形成する第1の工程と、半導体基板上に、ゲート電極及びソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜28を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、金属膜とソース/ドレイン拡散層の上部とを反応させ、ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜34bを形成する第3の工程とを有している。
【選択図】 図4
Description
本発明は、半導体装置及びその製造方法に係り、特に、シリサイド膜を有する半導体装置及びその製造方法に関する。
ゲート電極、ソース/ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド(Self-Aligned Silicide)プロセスが知られている。サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト(Co)、チタン(Ti)、ニッケル(Ni)等が用いられている。なかでもニッケルシリサイドは、微細なゲート電極の場合であってもゲート電極の抵抗が安定する等の利点を有することから、大きな注目を集めている。
特表2006−500472号公報
特開2003−158091号公報
Gi Bum Kim et al., "Improved thermal stability of Ni silicide on Si (100) through reactive deposition of Ni", J. Vac. Sci. Technol. B, Vol. 21, No.1, pp. 319-322 (2003)
R. T. Tung et al., "Formation of Ultrathin Single-Crystal Silicide Films on Si: Surface and Interfacial Stabilization of Si-NiSi2 Epitaxial Structures", Physical Review Letters, Vol. 50, Number 6, p. 429-432, (1983)
しかしながら、従来は、必ずしも十分に耐熱性の高いニッケルシリサイド膜が得られなかった。即ち、ニッケルシリサイド膜を形成した後に、比較的高温の熱処理が加わると、ニッケルシリサイド膜のシート抵抗が増加し、そのばらつきも大きくなってしまっていた。また、ニッケルシリサイド膜を用いた場合には、ソース/ドレイン拡散層における接合リーク電流が必ずしも十分に低くはなかった。
本発明の目的は、ニッケル膜又はニッケル合金膜を用いてシリサイド化を行う場合において、シリサイド化されたソース/ドレイン拡散層のシート抵抗及びそのばらつきを低減するとともに、接合リーク電流を低減しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程とを有することを特徴とする半導体装置の製造方法が提供される。
また、本発明の他の観点によれば、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積し、基板温度を低下させた状態でニッケル又はニッケル合金を更に堆積することにより、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程と、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程とを有することを特徴とする半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程であって、ニッケル又はニッケル合金より成る膜厚4nm以下の第1の膜を形成し、前記第1の膜に対して220℃〜300℃の熱処理を行い、ニッケル又はニッケル合金より成る第2の膜を更に堆積することにより、前記第1の膜と前記第2の膜とから成る前記金属膜を形成する第2の工程と、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程とを有することを特徴とする半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、面方位が(001)である半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース/ドレイン拡散層と、前記ソース/ドレイン拡散層上に形成されたニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜であって、(020)配向の結晶粒と(013)配向の結晶粒のいずれをも含まないシリサイド膜とを有することを特徴とする半導体装置が提供される。
本発明によれば、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜を形成し、かかるニッケル膜とソース/ドレイン拡散層とを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜を形成することができる。また、本発明によれば、ニッケル膜を薄く形成した後、熱処理を行うことによりニッケル膜の膜質を良好し、かかるニッケル膜とソース/ドレイン拡散層とを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜を形成することができる。このため、本発明によれば、ニッケルシリサイド膜を形成した後の工程で行われる熱処理において、ニッケルシリサイド膜に凝集が生じることを防止することができる。このため、ニッケルシリサイド膜のシート抵抗が増加してしまうのを抑制することができ、また、ニッケルシリサイド膜のシート抵抗のばらつきを抑制することができる。また、本発明によれば、耐熱性の高い極めて良質なニッケルシリサイド膜を形成し得るため、ニッケルシリサイド膜を形成した後に行われる熱処理においてNiの異常拡散が生じることも抑制し得る。このため、ニッケルシリサイド膜の下部に高抵抗なNiSi2結晶がソース/ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長してしまうこともない。このため、本発明によれば、接合リーク電流の増加をも確実に抑制することができる。従って、本発明によれば、電気的特性の良好な半導体装置を提供することが可能となる。
[第1実施形態]
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図14を用いて説明する。
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図14を用いて説明する。
(半導体装置)
まず、本実施形態による半導体装置を図1を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。
まず、本実施形態による半導体装置を図1を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。
図に示すように、所定の導電型のウェル(図示せず)等が形成された半導体基板10には、素子領域を確定する素子分離領域12が形成されている。半導体基板10としては、例えば面方位が(100)のシリコン基板が用いられている。素子領域における半導体基板10内には、図示しないチャネルドープ層が形成されている。
素子領域上には、例えば膜厚2nmのシリコン酸化膜より成るゲート絶縁膜14を介して、ポリシリコンより成るゲート電極16が形成されている。
ゲート電極16の両側の半導体基板10内には、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域20が形成されている。
ゲート電極16の側壁部分には、例えばシリコン酸化膜より成るサイドウォール絶縁膜18が形成されている。
サイドウォール絶縁膜18が形成されたゲート電極16の両側の半導体基板10内には、ソース/ドレイン拡散層の深い領域を構成する不純物拡散領域22が形成されている。
エクステンション領域、すなわち、浅い不純物拡散領域20と、深い不純物拡散領域22とにより、ソース/ドレイン拡散層24が構成されている。
こうして、ゲート電極16とソース/ドレイン拡散層24とを有するMOSトランジスタ26が構成されている。
ゲート電極16上には、例えばニッケルシリサイドより成るシリサイド膜34aが形成されている。
また、ソース/ドレイン拡散層24上には、例えばニッケルシリサイドより成るシリサイド膜34bが形成されている。
シリサイド膜34bは、後述するように、基板温度を220℃〜300℃に設定した状態でニッケル膜28を形成し、かかるニッケル膜28とソース/ドレイン拡散層24の上部とを反応させることにより形成されたものである。ソース/ドレイン拡散層24上に形成されたシリサイド膜34bは、後に詳述するように、(020)配向のグレイン(結晶粒)と(013)配向のグレインのいずれをも含んでいない良質なシリサイド膜34bである。かかるシリサイド膜34bは、耐熱性が極めて高く、膜厚や膜質も均一である。従って、本実施形態によれば、シート抵抗が低く、シート抵抗のばらつきも小さく、リーク電流も小さい半導体装置を提供することが可能となる。
MOSトランジスタ26及びシリサイド膜34a、34bが形成された半導体基板10上には、例えば膜厚10nmのシリコン酸化膜36が形成されている。
シリコン酸化膜36上には、例えば膜厚50nmのシリコン窒化膜44が形成されている。
次に、シリコン窒化膜44上には、例えば膜厚600nmのシリコン酸化膜より成る層間絶縁膜46が形成されている。
層間絶縁膜46には、ゲート電極16上のシリサイド膜34aに達するコンタクトホール48aと、ソース/ドレイン拡散層24上のシリサイド膜34bに達するコンタクトホール48bとが形成されている。
コンタクトホール48a、48b内には、バリアメタル50及びタングステン膜52より成るコンタクトプラグ54a、54bがそれぞれ埋め込まれている。
層間絶縁膜46上には、シリコン酸化膜より成る層間絶縁膜56が形成されている。
層間絶縁膜56には、配線層58が埋め込まれている。
こうして、本実施形態による半導体装置が構成されている。
このように、本実施形態による半導体装置は、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜を形成し、かかるニッケル膜とソース/ドレイン拡散層24とを反応させることにより、ニッケルシリサイドより成るシリサイド膜34bが形成されている。かかるシリサイド膜34bは、(020)配向のグレイン(結晶粒)と(013)配向のグレインのいずれをも含んでいない良質なシリサイド膜34bである。かかるシリサイド膜34bは、耐熱性が極めて高く、膜厚や膜質も均一である。従って、本実施形態によれば、シート抵抗が低く、シート抵抗のばらつきも小さく、リーク電流も小さい半導体装置を提供することが可能となる。
(半導体装置の製造方法)
次に、本実施形態による半導体装置の製造方法を図2乃至図6を用いて説明する。図2乃至図6は、本実施形態による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法を図2乃至図6を用いて説明する。図2乃至図6は、本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、所定の導電型のウェル(図示せず)等が形成された半導体基板10に、例えばSTI(Shallow Trench Isolation)法により、シリコン酸化膜より成る素子分離領域12を形成する。半導体基板10としては、例えば、面方位が(100)のシリコン基板を用いる。こうして、素子分離領域12により、MOSトランジスタが形成される素子領域が画定される。
次に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスクが形成される。
次に、フォトレジスト膜をマスクとして、例えばイオン注入法により、シリコン基板10にドーパント不純物を導入する。これにより、シリコン基板10内に、チャネルドープ層(図示せず)が形成される。NMOSトランジスタを形成する場合には、p型のドーパント不純物として例えばボロンを用いる。この場合、イオン注入の条件は、例えば、加速電圧を15keV、ドーズ量を1×1013cm−2とする。PMOSトランジスタを形成する場合には、n型のドーパント不純物として例えば砒素を用いる。この場合、イオン注入の条件は、例えば加速電圧を80keV、ドーズ量を1×1013cm−2とする。
チャネルドープ層を形成した後、マスクとして用いたフォトレジスト膜を剥離する。
次に、熱処理を行う。熱処理条件は、例えば950℃、10秒間とする。かかる熱処理は、チャネルドープ層中のドーパント不純物を活性化するとともに、シリコン基板10の表面の結晶性を回復させるためのものである。
次に、シリコン基板10上に、例えば熱酸化法により、例えば膜厚2nmのシリコン酸化膜より成るゲート絶縁膜14を形成する。
なお、ここでは、ゲート絶縁膜14の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜14の材料はシリコン酸化膜に限定されるものではない。他のあらゆる絶縁膜を、ゲート絶縁膜14の材料として適宜用いることが可能である。
次に、全面に、例えばCVD(Chemical Vapor Deposition)法により、例えば膜厚100nmのポリシリコン膜16を形成する。
次に、例えばイオン注入法により、ドーパント不純物をポリシリコン膜16に導入する。NMOSトランジスタを形成する場合には、n型のドーパント不純物として例えばリンを用いる。この場合には、加速電圧を例えば10keVとし、ドーズ量を例えば1×1016cm−2とする。PMOSトランジスタを形成する場合には、p型のドーパント不純物として、例えばボロンを用いる。この場合には、加速電圧を例えば5keVとし、ドーズ量を例えば5×1015cm−2とする。
次に、例えばスピンコート法により、フォトレジスト膜(図示せず)を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。これにより、ポリシリコン膜16をパターニングするためのフォトレジストマスク(図示せず)が形成される。
次に、フォトレジスト膜をマスクとして、ポリシリコン膜16をドライエッチングする。これにより、ポリシリコン膜より成るゲート電極16が形成される。この後、フォトレジスト膜を剥離する(図2(a)参照)。
次に、ゲート電極16をマスクとして、例えばイオン注入法により、ゲート電極16の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合には、n型のドーパント不純物として例えば砒素を用いる。この場合には、加速電圧を例えば1keVとし、ドーズ量を例えば1×1015cm−2とする。PMOSトランジスタを形成する場合には、p型のドーパント不純物として例えばボロンを用いる。この場合には、加速電圧を例えば0.5keVとし、ドーズ量を例えば1×1015cm−2とする。これにより、エクステンションソース/ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域20が形成される(図2(b)参照)。
次に、全面に、例えばCVD法により、例えば膜厚100nmのシリコン酸化膜18を形成する。
次に、例えばRIE(Reactive Ion Etching、反応性イオンエッチング)法により、シリコン酸化膜18を異方性エッチングする。これにより、ゲート電極16の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜18が形成される(図2(c)参照)。
次に、ゲート電極16及びサイドウォール絶縁膜18をマスクとして、例えばイオン注入法により、ゲート電極16及びサイドウォール絶縁膜18の両側のシリコン基板10にドーパント不純物を導入する。NMOSトランジスタを形成する場合には、n型のドーパント不純物として、例えばリンを用いる。PMOSトランジスタを形成する場合には、p型のドーパント不純物として、例えばボロンを用いる。これにより、ソース/ドレイン拡散層の深い領域を構成する不純物拡散領域22が形成される。また、不純物拡散領域22に導入するドーパント不純物と反対の導電型のドーパント不純物を導入することにより、いわゆるポケット領域(図示せず)を更に形成してもよい。不純物拡散領域20を形成するためのイオン注入、不純物拡散層22を形成するためのイオン注入、更にはポケット領域を形成するためのイオン注入等により、シリコン基板10の表面の結晶性が損なわれ、シリコン基板10の表面の結晶状態はアモルファス状態となる。
次に、熱処理を行う。熱処理温度は、例えば、900〜1100℃とする。熱処理時間は、例えば、1ミリ秒〜5秒程度とする。ここでは、熱処理温度を例えば1000℃とし、熱処理時間を例えば1秒間とする。かかる熱処理は、不純物拡散領域20、22に導入されたドーパント不純物を活性化するとともに、シリコン基板10の表面の結晶性を回復するためのものである。
こうして、ゲート電極16の両側のシリコン基板10内に、浅い不純物拡散領域(エクステンション領域)20と深い不純物拡散領域22とから成るソース/ドレイン拡散層24が形成される(図3(a)参照)。
こうして、素子分離領域12により確定された素子領域に、ゲート電極16とソース/ドレイン拡散層24とを有するMOSトランジスタ26が形成される。
次に、例えばフッ酸処理により、ゲート電極16の表面、及び、ソース/ドレイン拡散層24の表面に形成されている自然酸化膜を除去する。
次に、図3(b)に示すように、全面に、例えばスパッタ法により、基板温度を220℃〜300℃に設定した状態で、膜厚10〜20nm程度のニッケル膜28を形成する。基板温度を220℃〜300℃に設定した状態でニッケル膜28を形成するのは、基板温度を220℃〜300℃に設定した状態でニッケル膜28を形成し、この後、シリサイド化のための熱処理を行うと、耐熱性の高いニッケルシリサイド膜34bを得ることが可能となるためである。
即ち、基板温度を比較的高く設定した状態でニッケル膜28を堆積した場合には、シリコン基板10とニッケル膜28との界面付近においては、シリコン基板10からSi原子が十分に供給される状態でニッケル膜28が形成されると考えられる。そうすると、シリコン基板10とニッケル膜28との界面近傍には、結晶性の良好なニッケルシリサイド膜(図示せず)が薄く形成されると考えられる。この際に形成されるニッケルシリサイド膜は、シリコンの構成比率が比較的高いニッケルシリサイド膜、即ち、シリコンリッチなニッケルシリサイド膜であると考えられる。このような良質なニッケルシリサイド膜がシリコン基板10とニッケル膜28との界面付近に予め形成されていると、後工程における熱処理においてニッケル膜28とソース/ドレイン拡散層24の上部とを反応させてニッケルシリサイド膜34bを形成する際に、耐熱性の高い良質なニッケルシリサイド膜34bを形成し得ると考えられる。
なお、ニッケル膜28を堆積する際の基板温度の下限を220℃とする理由については、実験により得られた評価結果を参照しながら、後に詳述することとする。
ニッケル膜28を堆積する際の基板温度の上限を300℃とするのは、以下のような理由によるものである。即ち、基板温度を450℃に設定した状態でニッケル膜を堆積した場合には、シリコン基板10とニッケル膜28との界面に、高抵抗のNiSi2相の結晶が不均一に生じる(非特許文献1、2参照)。NiSi2結晶が不均一に生じると、シリコン基板10とニッケルシリサイド膜との界面におけるラフネスが大きくなり、シート抵抗が大きくばらつく要因となる。また、かかるNiSi2結晶はソース/ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長するため、接合リーク電流の増加の要因となる。従って、450℃に対して十分に低く基板温度を設定した状態でニッケル膜を堆積することが極めて必要である。このため、本実施形態では、ニッケル膜を堆積する際の基板温度の上限を300℃としている。
なお、ニッケル膜28を堆積する際には、半導体基板10を静電チャックにより支持し、静電チャックに設けられたヒータ及び温度センサを用いて基板温度を制御することが望ましい。これにより、基板温度を正確に制御することが可能となる。
ニッケル膜28を堆積する際には、堆積速度を2nm/秒以下に設定することが望ましい。堆積速度が比較的速いとシリコン基板10からSiが十分に供給されない状態でニッケル膜28の堆積が進行してしまい、良質なニッケル膜28を形成し得ないためである。
こうして、膜厚10〜20nm程度の良質なニッケル膜28が形成される。
次に、図3(c)に示すように、ニッケル膜28上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する。保護膜30は、ニッケル膜28の酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケルシリサイド膜の酸化をも防止する。
なお、ここでは、保護膜30の材料としてTiN膜を用いる場合を例に説明したが、保護膜30の材料はTiN膜に限定されるものではない。保護膜30として、例えば膜厚5〜30nm程度のTi膜を用いてもよい。
次に、例えばRTA(Rapid Thermal Annealing)法により、シリサイド化のための1回目の熱処理を行う。熱処理条件は、例えば以下の通りとする。熱処理温度(基板温度)は、例えば200〜400℃とする。ここでは、熱処理温度を例えば260℃とする。熱処理時間は、例えば300秒程度とする。これにより、ニッケル膜28のNiとソース/ドレイン拡散層24の上部のSiとを反応させるとともに、ニッケル膜28のNiとゲート電極16の上部のSiとを反応させる。こうして、ソース/ドレイン拡散層24上にダイニッケルシリサイド(Ni2Si)相のニッケルシリサイド膜33bが形成され、ゲート電極16上にダイニッケルシリサイド(Ni2Si)相のニッケルシリサイド膜33aが形成される(図4(a)参照)。本実施形態によれば、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜28を形成し、かかるニッケル膜28とソース/ドレイン拡散層24とを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜33bを形成することができる。
次に、ウェットエッチングにより、保護膜30を除去するとともに、ニッケル膜28のうちの未反応の部分を選択的に除去する(図4(b)参照)。エッチング溶液としては、例えば、硫酸と過酸化水素水とが混合されて成る薬液(SPM液)を用いる。硫酸と過酸化水素水との混合比は、例えば3:1とする。SPM液の温度は、例えば80℃とする。
なお、ここではSPM液を用いてエッチングする場合を例に説明したが、エッチング液はSPMに限定されるものではない。例えば、塩酸と過酸化水素と水とが混合されて成る薬液(HPM液)を用いてもよい。
次に、例えばRTA法により、シリサイド化のための2回目の熱処理を行う。熱処理条件は、例えば以下の通りとする。熱処理温度(基板温度)は、例えば300〜500℃とする。ここでは、熱処理温度を例えば400℃とする。熱処理を行う際における雰囲気は、例えばSiH4ガスより成る雰囲気とする。熱処理時間は、例えば30秒程度とする。これにより、ニッケルシリサイド膜33aのNi2Siとゲート電極16の上部のSiとを反応させるとともに、ニッケルシリサイド膜33bのNi2Siとソース/ドレイン拡散層24の上部のSiとを反応させる。こうして、ダイニッケルシリサイド(Ni2Si)相のニッケルシリサイド膜33aがニッケルモノシリサイド(NiSi)相のニッケルシリサイド膜34aに変換され、ダイニッケルシリサイド(Ni2Si)相のニッケルシリサイド膜33bがニッケルモノシリサイド(NiSi)相のニッケルシリサイド膜34bに変換される(図4(c)参照)。本実施形態によれば、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜28を形成し、かかる良質なニッケル膜28とソース/ドレイン拡散層34bとを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜34bを形成することができる。
なお、ここでは、SiH4ガスより成る雰囲気中にて熱処理を行う場合を例に説明したが、熱処理を行う際の雰囲気は、SiH4ガスより成る雰囲気に限定されるものではない。
次に、図5(a)に示すように、全面に、例えばCVD法により、例えば膜厚10nmのシリコン酸化膜36を形成する。シリコン酸化膜36の成膜温度は、例えば400℃とする。
次に、全面に、例えばプラズマCVD法により、例えば膜厚50nmのシリコン窒化膜44を形成する。シリコン窒化膜44の成膜温度は、例えば500℃とする。
次に、シリコン窒化膜44上に、例えばプラズマCVD法により、例えば膜厚600nmのシリコン酸化膜46を形成する。シリコン酸化膜46の成膜温度は、例えば400℃とする。
次に、例えばCMP法により、シリコン酸化膜46の表面を平坦化する。
次に、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜44をエッチングストッパとして、シリコン酸化膜46にコンタクトホール48a、48bを形成する。
次に、コンタクトホール48a、48b内に露出したシリコン窒化膜44をエッチング除去する。
次に、コンタクトホール48a、48b内に露出したシリコン酸化膜36をエッチング除去する。こうして、シリサイド膜34a、34bに達するコンタクトホール48a、48bが形成される(図5(b)参照)。
次に、コンタクトホール48aが形成されたシリコン酸化膜46上に、例えばスパッタ法により、例えば膜厚50nmの窒化チタン膜より成るバリアメタル50を形成する。
次に、バリアメタル50上に、例えばCVD法により、例えば膜厚400nmのタングステン膜52を形成する。
次に、例えばCMP法により、シリコン酸化膜46の表面が露出するまでタングステン膜52及びバリアメタル50を研磨する。こうして、コンタクトホール48a、48b内に、バリアメタル50及びタングステン膜52より成るコンタクトプラグ54a、54bがそれぞれ埋め込まれる(図5(c)参照)。
次に、全面に、例えばCVD法により、層間絶縁膜56を形成する。
次に、フォトリソグラフィ技術を用い、層間絶縁膜56に配線層58を埋め込むための溝を形成する。
次に、例えばダマシン法により、層間絶縁膜56に配線層58を埋め込む。
こうして、本実施形態による半導体装置が製造される(図6参照)。
(評価結果)
本実施形態による半導体装置の製造方法の評価結果を図7を用いて説明する。
本実施形態による半導体装置の製造方法の評価結果を図7を用いて説明する。
図7は、ニッケルシリサイド膜の耐熱性を測定した結果を示すグラフ(その1)である。耐熱性の測定を行うためのサンプルとして、基板温度を所定の温度に設定した状態でシリコン基板上に膜厚10nmのニッケル膜を堆積し、所定の温度で熱処理を行うことによりニッケルシリサイド膜を形成し、未反応のニッケル膜をエッチング除去したものを用意した。このサンプルについて、ニッケルシリサイド膜のシート抵抗をそれぞれ測定した。図7における横軸は熱処理温度を示しており、縦軸はニッケルシリサイド膜のシート抵抗を示している。
図7において◆で示すプロットは、比較例1の場合の測定結果を示している。比較例1では、基板温度を50℃に設定した状態でシリコン基板上にニッケル膜を形成した。図7において◇で示すプロットは、比較例2の場合の測定結果を示している。比較例2では、基板温度を160℃に設定した状態でシリコン基板上にニッケル膜を形成した。図7において▲で示すプロットは、比較例3の場合の測定結果を示している。比較例3では、基板温度を180℃に設定した状態でシリコン基板上にニッケル膜を形成した。図7において△で示すプロットは、比較例4の場合の測定結果を示している。比較例4では、基板温度を200℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図7において●で示すプロットは、実施例1の場合の測定結果を示している。実施例1では、基板温度を220℃に設定した状態でシリコン基板上にニッケル膜を形成した。図7において○で示すプロットは、実施例2の場合の測定結果を示している。実施例2では、基板温度を240℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図7から分かるように、シリコン基板上にニッケル膜を堆積する際の基板温度を比較的高温に設定することにより、ニッケルシリサイド膜の耐熱性を十分に確保することが可能となる。
図8は、ニッケルシリサイド膜の耐熱性を測定した結果を示すグラフ(その2)である。より具体的には、650℃で熱処理した場合のシート抵抗の値を比較したグラフである。図8に示すシート抵抗値は、図7に示す650℃での熱処理のシート抵抗値に対応するものである。図8における横軸は、シリコン基板上にニッケル膜を堆積する際における基板温度を示している。図8における縦軸は、ニッケルシリサイド膜のシート抵抗を示している。
図8から分かるように、シリコン基板上にニッケル膜を堆積する際の基板温度を比較的高温に設定することにより、ニッケルシリサイド膜のシート抵抗を低減することが可能となる。
図9は、ニッケルシリサイド膜の結晶性に関する測定結果を示すグラフである。より具体的には、図9は、θ−2θ法により得られたX線回折データを示すグラフである。図9において、横軸は、回折角2θの値を示しており、縦軸は、回折X線強度を示している。
比較例5は、基板温度を50℃に設定した状態で、面方位が(001)のシリコン基板上にニッケル膜を形成し、この後、熱処理を行うことによりニッケルシリサイド膜を形成した場合のX線回折データを示している。比較例5の場合には、(013)面又は(020)面に関する強いピークが認められる。このことから、比較例5の場合には、ニッケルシリサイド膜中に(013)配向のグレイン(結晶粒)又は(020)配向のグレインが存在していると考えられる。
比較例6は、基板温度を200℃に設定した状態で、面方位が(001)のシリコン基板上にニッケル膜を形成し、この後、熱処理を行うことによりニッケルシリサイド膜を形成した場合のX線回折データを示している。比較例6の場合にも、(013)面又は(020)面に関するピークが認められる。このことから、比較例4の場合にも、ニッケルシリサイド膜中に(013)配向のグレイン又は(020)配向のグレインが存在していると考えられる。但し、比較例6の場合には、(013)面又は(020)面に関するピークは比較的低い。このことから、比較例6の場合には、ニッケルシリサイド膜中に含まれている(013)配向のグレイン又は(020)配向のグレインは比較的少ないと考えられる。
実施例3は、基板温度を220℃に設定した状態で、面方位が(001)のシリコン基板上にニッケル膜を形成し、この後、熱処理を行うことによりニッケルシリサイド膜を形成した場合のX線回折データを示している。実施例3の場合には、(102)面又は(111)面に関する大きなピークが存在している一方、(013)面又は(020)面に関するピークは存在していない。このことから、実施例3の場合には、ニッケルシリサイド膜中には、(013)配向のグレインや(020)配向のグレインはいずれも存在していないと考えられる。
また、実施例4は、基板温度を240℃に設定した状態で、面方位が(001)のシリコン基板上にニッケル膜を形成し、この後、熱処理を行うことによりニッケルシリサイド膜を形成した場合のX線回折データを示している。実施例4の場合には、(102)面又は(111)面に関する大きなピークが存在している一方、(013)面又は(020)面に関するピークは存在していない。このことから、実施例4の場合にも、ニッケルシリサイド膜中には、(013)配向のグレインや(020)配向のグレインはいずれも存在していないと考えられる。
図10は、ニッケルシリサイド膜の平面の電子顕微鏡像を示す図である。測定の際には、透過型電子顕微鏡(TEM:Transmission Electron Microscope)を用いた。
図10(a)は、基板温度を50℃に設定した状態で(001)のシリコン基板上に膜厚10nmのニッケル膜を形成し、この後、400℃の熱処理を行った場合を示している。即ち、図10(a)は、図9における比較例5に対応するものである。
図10(b)は、基板温度を240℃に設定した状態で(001)のシリコン基板上に膜厚10nmのニッケル膜を形成し、この後、400℃の熱処理を行った場合を示している。即ち、図10(b)は、図9における実施例3に対応するものである。
図10(a)において点線で囲んだ部分は、ある方向に配向したグレイン(結晶粒)が生じている部分であると考えられる。図10(a)に示す電子顕微鏡像は図9における比較例5に対応するものであるため、かかるグレインは(013)配向のグレイン又は(020)配向のグレインであると考えられる。
これに対し、図10(b)では、かかるグレインは存在しておらず、良好な結晶が得られている。
これらのことから、ニッケル膜を形成する際における基板温度を比較的高く設定すれば、結晶性の良好なニッケルシリサイドを形成し得ることが分かる。
図11は、基板表面の結晶性とニッケルシリサイドの耐熱性との関係を示すグラフである。
図11において●で示すプロットは、比較例7の場合の測定結果を示している。比較例7では、表面にアモルファスシリコン膜が形成されたシリコン基板上に、基板温度を240℃に設定した状態で、膜厚10nmのニッケル膜を形成し、この後、400℃の熱処理を行った。
図11において◆で示すプロットは、比較例8の場合の測定結果を示している。比較例8では、表面にポリシリコン膜が形成されたシリコン基板上に、基板温度を240℃に設定した状態で、膜厚10nmのニッケル膜を形成し、この後、400℃の熱処理を行った。
図11において■で示すプロットは、実施例5の場合の測定結果を示している。実施例5では、表面が単結晶状態であるシリコン基板上に、基板温度を240℃に設定した状態で、膜厚10nmのニッケル膜を形成し、この後、400℃の熱処理を行った。
図11から分かるように、基板温度を比較的高く設定した状態でニッケル膜を堆積した場合であっても、基板の表面の結晶性が良好でない場合、即ち、アモルファス状態や多結晶状態の場合には、十分な耐熱性を確保し得ないことがわかる。基板の表面の結晶性が良好でない場合に、十分な耐熱性を有するニッケルシリサイド膜を形成し得ないのは、表面の結晶性が良好でない基板上には、結晶性の良好なニッケルシリサイド膜を形成しえないためと考えられる。
以上の結果を総合的に考察すると、以下のような結論を導き出すことができる。即ち、耐熱性の高いニッケルシリサイド膜は、結晶性が良好なニッケルシリサイド膜である。結晶性が良好なニッケルシリサイド膜を形成するためには、結晶性の良好なニッケル膜を予め形成することが極めて重要である。図9から分かるように、(020)配向のグレイン及び(013)配向のグレインのいずれをも含まない結晶性の良好なニッケルシリサイド膜を得るためには、ニッケル膜を堆積する際の基板温度を220℃以上に設定することが必要である。また、上述したように、ニッケル膜を堆積する際の基板温度の上限は300℃とすることが望ましい。従って、ニッケル膜を堆積する際の基板温度を220℃〜300℃に設定すれば、結晶性の良好な耐熱性の高いニッケルシリサイド膜を得ることが可能になると考えられる。
図12は、シート抵抗の測定結果を示すグラフ(その1)である。より具体的には、図12は、複数のNMOSトランジスタを形成し、これらNMOSトランジスタのシート抵抗を測定し、その累積確率をプロットしたものである。グラフの横軸はシート抵抗を示し、縦軸は累積確率を示している。なお、NMOSトランジスタのゲート長は30nmとした。
図12において■印で示すプロットは、比較例9の測定結果を示している。比較例9では、基板温度を50℃に設定した状態で膜厚20nmのニッケル膜を形成した後、240℃、200秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図12において▲印で示すプロットは、実施例6の測定結果を示している。実施例6では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、240℃、300秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図12において□印で示すプロットは、実施例7の測定結果を示している。実施例7では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、400℃の熱処理を行い、この後、未反応のニッケル膜を除去した。
図13は、シート抵抗の測定結果を示すグラフ(その2)である。より具体的には、図13は、複数のPMOSトランジスタを形成し、これらPMOSトランジスタのシート抵抗を測定し、その累積確率をプロットしたものである。グラフの横軸はシート抵抗を示し、縦軸は累積確率を示している。なお、PMOSトランジスタのゲート長は30nmとした。
図13において■印で示すプロットは、比較例10の測定結果を示している。比較例10では、基板温度を50℃に設定した状態で膜厚20nmのニッケル膜を形成した後、240℃、200秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図13において▲印で示すプロットは、実施例8の測定結果を示している。実施例9では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、240℃、300秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図13において□印で示すプロットは、実施例9の測定結果を示している。実施例9では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、400℃の熱処理を行い、この後、未反応のニッケル膜を除去した。
図13から分かるように、ニッケル膜を堆積する際の基板温度を比較的高く設定した場合には、シート抵抗のばらつきの小さいニッケルシリサイド膜が得られる。
図14は、リーク電流の測定結果を示すグラフである。より具体的には、図14は、複数のトランジスタを形成し、これらトランジスタのリーク電流を測定し、その累積確率をプロットしたものである。リーク電流を測定する際には、ソース領域、ドレイン領域及びゲート電極に所定の正のバイアスを印加し、半導体基板に負のバイアスを印加し、ソース領域、ドレイン領域及びゲート電極から半導体基板に流れ込む電流を測定した。グラフの横軸はリーク電流を示しており、縦軸は累積確率を示している。
図14において■印で示すプロットは、比較例11の測定結果を示している。比較例11では、基板温度を50℃に設定した状態で膜厚20nmのニッケル膜を形成した後、240℃、200秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図14において▲印で示すプロットは、実施例10の測定結果を示している。実施例10では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、240℃、300秒の熱処理を行い、未反応のニッケル膜を除去し、この後、400℃の熱処理を行った。
図14において□印で示すプロットは、実施例11の測定結果を示している。実施例11では、基板温度を240℃に設定した状態で膜厚10nmのニッケル膜を形成した後、400℃の熱処理を行い、この後、未反応のニッケル膜を除去した。
図14から分かるように、ニッケル膜を堆積する際の基板温度を比較的高く設定した場合には、リーク電流のばらつきの小さいニッケルシリサイド膜が得られる。
このように、本実施形態によれば、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜28を形成し、かかるニッケル膜とソース/ドレイン拡散層とを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜を形成することができる。このため、本実施形態によれば、ニッケルシリサイド膜を形成した後の工程で行われる熱処理において、ニッケルシリサイド膜に凝集が生じることを防止することができる。このため、ニッケルシリサイド膜のシート抵抗が増加してしまうのを抑制することができ、また、ニッケルシリサイド膜のシート抵抗のばらつきを抑制することができる。また、本実施形態によれば、耐熱性の高い極めて良質なニッケルシリサイド膜を形成し得るため、ニッケルシリサイド膜を形成した後に行われる熱処理においてNiの異常拡散が生じることも抑制し得る。このため、ニッケルシリサイド膜の下部に高抵抗なNiSi2結晶がソース/ドレイン拡散層の接合部の近傍まで達するようにスパイク状に成長してしまうこともない。このため、本実施形態によれば、接合リーク電流の増加をも確実に抑制することができる。従って、本実施形態によれば、電気的特性の良好な半導体装置を提供することが可能となる。
(変形例(その1))
次に、本実施形態による半導体装置の製造方法の変形例(その1)を図15を用いて説明する。図15は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その1)を図15を用いて説明する。図15は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、シリサイド化のための熱処理を、2段階で行わず、1回行うだけで、ニッケルモノシリサイド(NiSi)相のニッケルシリサイド膜34a、34bを形成することに主な特徴がある。
まず、半導体基板10に素子分離領域12を形成する工程から保護膜30を形成する工程までは、図2(a)乃至図3(c)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図15(a)参照)。
次に、例えばRTA法により、シリサイド化のための熱処理を行う。熱処理条件は、例えば以下の通りとする。熱処理温度(基板温度)は、例えば300〜500℃とする。ここでは、熱処理温度を例えば400℃とする。熱処理を行う際における雰囲気は、例えばSiH4ガスより成る雰囲気とする。熱処理時間は、例えば30秒程度とする。これにより、ニッケル膜28のNiとゲート電極16の上部のSiとを反応させるとともに、ニッケル膜28のNiとソース/ドレイン拡散層24の上部のSiとを反応させる。こうして、ニッケルモノシリサイド(NiSi)相のニッケルシリサイド膜34a、34bが形成される(図15(b)参照)。本実施形態によれば、基板温度を220℃〜300℃に設定した状態で良質なニッケル膜28を形成し、かかる良質なニッケル膜28とソース/ドレイン拡散層34bとを反応させるため、耐熱性の高い極めて良質なニッケルシリサイド膜34bを形成することができる。
なお、ここでは、SiH4ガスより成る雰囲気中にて熱処理を行う場合を例に説明したが、熱処理を行う際の雰囲気は、SiH4ガスより成る雰囲気に限定されるものではない。 次に、ウェットエッチングにより、保護膜30を除去するとともに、ニッケル膜28のうちの未反応の部分を選択的に除去する(図15(c)参照)。エッチング溶液としては、例えば、硫酸と過酸化水素水とが混合されて成る薬液(SPM液)を用いる。硫酸と過酸化水素水との混合比は、例えば3:1とする。SPM液の温度は、例えば80℃とする。
なお、ここではSPM液を用いてエッチングする場合を例に説明したが、エッチング液はSPMに限定されるものではない。例えば、塩酸と過酸化水素と水とが混合されて成る薬液(HPM液)を用いてもよい。
この後の半導体装置の製造方法は、図5(a)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
こうして本変形例による半導体装置が製造される。
本変形例によれば、1回の熱処理のみでニッケル膜とソース/ドレイン拡散層の上部とを反応させてニッケルモノシリサイド(NiSi)相のニッケルシリサイド膜34a、34bを形成するため、スループットの向上を図ることが可能となる。
(変形例(その2))
次に、本実施形態による半導体装置の製造方法の変形例(その2)を図16を用いて説明する。図16は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その2)を図16を用いて説明する。図16は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、ニッケル膜28aを堆積する初期の段階では、比較的遅い堆積レートでニッケル膜28aを堆積し、ある程度の膜厚のニッケル膜28aが堆積された後に、比較的速い堆積レートでニッケル膜を堆積することに主な特徴がある。
まず、半導体基板10に素子分離領域12を形成する工程からソース/ドレイン拡散層24を形成する工程までは、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図16(a)参照)。
次に、図16(b)に示すように、全面に、例えばスパッタ法により、基板温度を220℃〜300℃に設定した状態で、ニッケル膜28aを形成する。ニッケル膜28aを堆積する初期の段階では、比較的遅い堆積レートでニッケル膜28aを堆積する。具体的には、例えば、2nm/秒以下の堆積速度でニッケル膜28aを堆積する。ここでは、堆積レートを例えば1nm/秒とする。比較的遅い堆積レートでニッケル膜28aを堆積する時間は、例えば2秒とする。これにより、膜厚2nmのニッケル膜28aが形成される。比較的遅い堆積レートでニッケル膜28aを堆積するため、シリコン基板10から十分にSiが供給される状態でニッケル膜28aが堆積され、ニッケル膜28aとシリコン基板10との界面には、シリコンリッチな薄いニッケルシリサイド膜が形成される。比較的遅い堆積レートでニッケル膜28aを堆積するため、ソース/ドレイン拡散層24上には、膜質の良好なニッケル膜28aが堆積されることとなる。
膜質の良好なニッケル膜28aをある程度の膜厚で堆積した後には、必ずしも膜質の良好なニッケル膜28aを形成する必要はない。このため、ある程度の膜厚のニッケル膜28aが堆積された後には、比較的速い堆積レートでニッケル膜を堆積する。ここでは、例えば2nm/秒以上の堆積レートでニッケル膜を堆積する。ニッケル膜28aの堆積の初期の段階以外では、比較的速い堆積レートでニッケル膜28aを堆積するため、ニッケル膜28aを堆積するのに要する時間を全体として短縮することが可能となる。こうして、全面に、ニッケル膜28bが形成されることとなる。ニッケル膜28bの膜厚は、例えば10〜20nm程度となる(図16参照)。
この後の工程は、図3(c)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、本変形例によれば、ニッケル膜28aを堆積する初期の段階においては比較的遅い堆積速度でニッケル膜28aを堆積し、ある程度の膜厚のニッケル膜28aが堆積した後には、比較的速い堆積レートでニッケル膜を堆積する。このため、本変形例によれば、ニッケル膜28bを堆積するのに要する時間を全体として短縮することが可能となり、ひいては、スループットの向上を実現することができる。
(変形例(その3))
次に、本実施形態による半導体装置の製造方法の変形例(その3)を図17を用いて説明する。図17は、本変形例による半導体装置の製造方法を示す工程断面図である。
次に、本実施形態による半導体装置の製造方法の変形例(その3)を図17を用いて説明する。図17は、本変形例による半導体装置の製造方法を示す工程断面図である。
本変形例による半導体装置の製造方法は、ニッケル膜を堆積する初期の段階では、基板温度を220℃〜300℃に設定した状態でニッケル膜28aを堆積し、ある程度の膜厚のニッケル膜28aが堆積された後には、比較的低い温度でニッケル膜を更に堆積することに主な特徴がある。
まず、半導体基板10に素子分離領域12を形成する工程からソース/ドレイン拡散層24を形成する工程までは、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図17(a)参照)。
次に、図17(b)に示すように、全面に、例えばスパッタ法により、基板温度を220℃〜300℃に設定した状態で、ニッケル膜28cを形成する。ニッケル膜28cを堆積する初期の段階では、基板温度を220℃〜300℃に設定した状態でニッケル膜28cを堆積する。基板温度を220℃〜300℃に設定した状態でニッケル膜28cを堆積するため、シリコン基板10から十分にSiが供給される状態でニッケル膜28cが堆積され、ニッケル膜28cとシリコン基板10との界面には、シリコンリッチな薄いニッケルシリサイド膜が形成される。基板温度を220℃〜300℃に設定した状態でニッケル膜28cを堆積するため、ソース/ドレイン拡散層24上には、膜質の良好なニッケル膜28cが堆積されることとなる。
膜質の良好なニッケル膜28cをある程度の膜厚で堆積した後には、必ずしも膜質の良好なニッケル膜28cを形成する必要はない。このため、ある程度の膜厚のニッケル膜28cが堆積された後には、比較的低い温度でニッケル膜を堆積する。ここでは、例えば基板温度を50℃に設定した状態でニッケル膜を堆積する。こうして、全面に、ニッケル膜28dが形成されることとなる。ニッケル膜28dの膜厚は、例えば10〜20nm程度となる(図17(c)参照)。
この後の工程は、図3(c)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、ニッケル膜28cを堆積する初期の段階では、基板温度を220℃〜300℃に設定した状態でニッケル膜28cを堆積し、ある程度の膜厚のニッケル膜28cが堆積された後には、比較的低い温度でニッケル膜を堆積するようにしてもよい。
(変形例(その4))
次に、本実施形態による半導体装置及びその製造方法の変形例(その4)を図18乃至図23を用いて説明する。
次に、本実施形態による半導体装置及びその製造方法の変形例(その4)を図18乃至図23を用いて説明する。
まず、本変形例による半導体装置を図18を用いて説明する。図18は、本変形例による半導体装置を示す断面図である。
本変形例による半導体装置は、シリサイド膜34c、34dがニッケル合金シリサイド、より具体的には、ニッケルプラチナシリサイドより成ることに主な特徴がある。
図18に示すように、ゲート電極16上には、ニッケル合金シリサイド、より具体的には、ニッケルプラチナシリサイドより成るシリサイド膜34cが形成されている。
また、ソース/ドレイン拡散層24上には、ニッケル合金シリサイド、より具体的には、ニッケルプラチナシリサイドより成るシリサイド膜34dが形成されている。
シリサイド膜34dは、後述するように、基板温度を220℃〜300℃に設定した状態でニッケル合金膜(ニッケルプラチナ膜)28aを形成し、かかるニッケル合金膜28aとソース/ドレイン拡散層24の上部とを反応させることにより形成されたものである。ソース/ドレイン拡散層24上に形成されたシリサイド膜34dは、(020)配向のグレインと(013)配向のグレインのいずれをも含んでいない良質なシリサイド膜34dである。かかるシリサイド膜34dは、耐熱性が極めて高く、膜厚や膜質も均一である。従って、本実施形態によれば、シート抵抗が低く、シート抵抗のばらつきも小さく、リーク電流も小さい半導体装置を提供することが可能となる。
こうして、本実施形態による半導体装置が構成されている。
次に、本変形例による半導体装置の製造方法を図19乃至図21を用いて説明する。図19乃至図21は、本変形例による半導体装置の製造方法を示す工程断面図である。
まず、半導体基板10に素子分離領域12を形成する工程からソース/ドレイン拡散層24を形成する工程までは、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図19(a)参照)。
次に、図19(b)に示すように、全面に、例えばスパッタ法により、基板温度を220℃〜300℃に設定した状態で、膜厚10〜20nm程度のニッケル合金膜28aを形成する。かかるニッケル合金膜28aとしては、例えば、ニッケルプラチナ膜28aを形成する。ターゲットとしては、プラチナ(Pt)が添加されたニッケルターゲットを用いる。かかるターゲットにおけるPtの組成比は、例えば2〜10原子%(atom%)とする。このようなターゲットを用いてニッケルプラチナ膜28eを形成すると、ニッケルプラチナ膜28eにおけるPtの組成比は、例えば2〜10atom%程度となる。なお、基板温度を220℃〜300℃に設定した状態でニッケルプラチナ膜28eを形成するのは、基板温度を220℃〜300℃に設定した状態でニッケルプラチナ膜28eを形成し、この後、シリサイド化のための熱処理を行うと、耐熱性の高いニッケルプラチナシリサイド膜34dを得ることが可能となるためである。
次に、図19(c)に示すように、ニッケル合金膜28e上に、例えばスパッタ法により、例えば膜厚5〜30nmのTiN膜より成る保護膜30を形成する。保護膜30は、ニッケル合金膜28eの酸化を防止するためのものである。また、保護膜30は、後工程で形成されるニッケル合金シリサイド膜の酸化をも防止する。
次に、シリサイド化のための第1回目の熱処理として、例えばRTA法による熱処理を行う。これにより、ニッケルプラチナ膜28eのNiPtとゲート電極16の上部のSiとを反応させるとともに、ニッケルプラチナ膜28eのNiPtとソース/ドレイン拡散層24の上部のSiとを反応させる。熱処理の条件は、例えば200〜400℃、30〜300秒間とする。こうして、ゲート電極16上にNi2(Pt)Si相(ダイニッケルプラチナシリサイド相)のニッケルプラチナシリサイド膜33cが形成され、ソース/ドレイン拡散層24上にNi2(Pt)Si相のニッケルプラチナシリサイド膜33dが形成される(図20(a)参照)。
次に、過酸化水素を含む比較的高温の薬液を用いて、保護膜30及びニッケルプラチナ膜28eのうちの未反応の部分をそれぞれ選択的に除去する(図20(b)参照)。
次に、シリサイド化のための第2回目の熱処理として、例えばRTA法による熱処理を行う。熱処理の条件は、例えば300〜500℃、30秒間とする。これにより、Ni2(Pt)Si相のニッケルプラチナシリサイド膜33cのNi2(Pt)Siとゲート電極16の上部のSiとを反応させるとともに、Ni2(Pt)Si相のニッケルプラチナシリサイド膜33dのNi2(Pt)Siとソース/ドレイン拡散層24の上部のSiとを反応させる。こうして、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜33cがニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜34cに変換され、ダイニッケルプラチナシリサイド相のニッケルプラチナシリサイド膜33dがニッケルプラチナモノシリサイド相のニッケルプラチナシリサイド膜34dに変換される(図20(c)参照)。
こうして、ゲート電極16上にニッケルプラチナシリサイドより成るニッケル合金シリサイド膜34cが形成され、ソース/ドレイン拡散層24上にニッケルプラチナシリサイドより成るニッケル合金シリサイド膜34dが形成される。
この後の工程は、図5(a)乃至図6を用いて上述した第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
こうして、本実施形態による半導体装置が製造される(図21参照)。
このように、ニッケル合金シリサイド膜より成るシリサイド膜34c、34dを形成してもよい。
次に、本変形例による半導体装置及びその製造方法の評価結果を図22及び図23を用いて説明する。
図22は、ニッケルプラチナシリサイド膜の耐熱性を測定した結果を示すグラフ(その1)である。耐熱性の測定を行うためのサンプルとして、基板温度を所定の温度に設定した状態でシリコン基板上に膜厚10nmのニッケルプラチナ膜を堆積し、所定の温度で熱処理を行うことによりニッケルプラチナシリサイド膜を形成し、未反応のニッケルプラチナ膜をエッチング除去したものを用意した。このサンプルについて、ニッケルプラチナシリサイド膜のシート抵抗をそれぞれ測定した。図22における横軸は熱処理温度を示しており、縦軸はニッケルシリサイド膜のシート抵抗を示している。
図22において◆で示すプロットは、比較例12の場合の測定結果を示している。比較例12では、基板温度を50℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。図22において◇で示すプロットは、比較例13の場合の測定結果を示している。比較例13では、基板温度を210℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。図22において▲で示すプロットは、比較例14の場合の測定結果を示している。比較例14では、基板温度を310℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。
図22において●で示すプロットは、実施例12の場合の測定結果を示している。実施例12では、基板温度を230℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。図22において○で示すプロットは、実施例13の場合の測定結果を示している。実施例13では、基板温度を250℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。図22において△で示すプロットは、実施例14の場合の測定結果を示している。実施例14では、基板温度を270℃に設定した状態でシリコン基板上にニッケルプラチナ膜を形成した。
図22から分かるように、シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度を210℃に設定した場合には、熱処理温度が高くなるに伴って急激にシート抵抗が上昇する。また、図21から分かるように、シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度を310℃に設定した場合にも、熱処理温度が高くなるに伴って急激にシート抵抗が上昇する。従って、シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度は、220℃〜300℃の範囲内に設定することが望ましい。シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度は、220℃〜300℃の範囲内に設定することにより、ニッケルプラチナシリサイド膜の耐熱性を十分に確保することが可能となる。
図23は、ニッケルプラチナシリサイド膜の耐熱性を測定した結果を示すグラフ(その2)である。より具体的には、650℃で熱処理した場合のシート抵抗の値を比較したグラフである。図23に示すシート抵抗値は、図22に示す650℃での熱処理のシート抵抗値に対応するものである。図23における横軸は、シリコン基板上にニッケルプラチナ膜を堆積する際における基板温度を示している。図23における縦軸は、ニッケルプラチナシリサイド膜のシート抵抗を示している。
図23から分かるように、シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度を比較的高温に設定することにより、ニッケルプラチナシリサイド膜のシート抵抗を低減することが可能となる。図22に示す測定結果をも考慮して検討すると、シリコン基板上にニッケルプラチナ膜を堆積する際の基板温度は220℃〜300℃の範囲内とすることが望ましい。
[第2実施形態]
本発明の第2実施形態による半導体装置の製造方法を図24乃至図26を用いて説明する。図24乃至図26は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本発明の第2実施形態による半導体装置の製造方法を図24乃至図26を用いて説明する。図24乃至図26は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第1実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の製造方法は、ニッケル膜28fを比較的薄く堆積した後に、かかるニッケル膜に対して熱処理を行い、この後、ニッケル膜を更に堆積することに主な特徴がある。
まず、半導体基板10に素子分離領域12を形成する工程からソース/ドレイン拡散層24を形成する工程までは、図2(a)乃至図3(a)に示す第1実施形態による半導体装置の製造方法と同様であるので、説明を省略する(図24(a)参照)。
次に、図24(b)に示すように、全面に、例えばスパッタ法により、基板温度を50に設定した状態で、ニッケル膜28fを形成する。ニッケル膜28fの膜厚は、1nm〜4nmとすることが望ましい。ニッケル膜28fの膜厚があまりに薄すぎる場合、具体的には、1nmより薄い場合には、良質なニッケル膜28fを形成し得ないためである。一方、ニッケル膜28fの膜厚が比較的厚い場合、具体的には4nmより厚い場合には、後工程で熱処理を行っても、ニッケル膜28fの膜質を良好にすることができないためである。こうして、膜厚1〜4nmのニッケル膜28fが形成される。ニッケル膜28fは比較的低温で形成されるため、ニッケル膜28fを形成した段階では、ニッケル膜28fの膜質は必ずしも良質ではない。
次に、真空中にて、ニッケル膜28fに対する熱処理を行う。熱処理温度(基板温度)は、220℃〜300℃とする。220℃〜300℃の熱処理を行うため、ニッケル膜28fの膜質が極めて良好になる。
膜質の良好なニッケル膜28fをある程度の膜厚で堆積した後には、必ずしも膜質の良好なニッケル膜を形成する必要はない。但し、十分な厚さのニッケルシリサイド膜34a、34bを得るためには、ある程度の厚さのニッケル膜を形成しておく必要がある。このため、ニッケル膜28f上に更にニッケル膜を堆積することにより、所望の厚さのニッケル膜28gを形成する。ニッケル膜28f上に更にニッケル膜を堆積する際の温度は、必ずしも高く設定する必要はない。ここでは、基板温度を例えば50℃に設定した状態でニッケル膜を更に堆積する。こうして、全面に、ニッケル膜28gが形成されることとなる。ニッケル膜28gの膜厚は、例えば10〜20nm程度となる(図17(c)参照)。
この後の工程は、図3(c)乃至図6に示す第1実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、ニッケル膜28fを比較的低い温度で堆積した後、220℃〜300℃の熱処理を行い、この後、比較的低い温度でニッケル膜を更に堆積してもよい。
(評価結果)
本実施形態による半導体装置の製造方法の評価結果を図25及び図26を用いて説明する。
本実施形態による半導体装置の製造方法の評価結果を図25及び図26を用いて説明する。
図25は、ニッケルシリサイド膜の耐熱性を測定した結果を示すグラフ(その3)である。耐熱性の測定を行うためのサンプルを用意し、このサンプルについてニッケルシリサイド膜のシート抵抗をそれぞれ測定した。図25における横軸は熱処理温度を示しており、縦軸はニッケルシリサイド膜のシート抵抗を示している。
図25において◆で示すプロットは、図7を用いて上述した比較例1と同様のものである。比較例1では、基板温度を50℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図25において△で示すプロットは、図7を用いて上述した比較例4と同様のものである。比較例4では、基板温度を200℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図25において●で示すプロットは、図7を用いて上述した実施例1と同様のものである。実施例1では、基板温度を220℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図25において○で示すプロットは、図7を用いて上述した実施例2と同様のものである。実施例2では、基板温度を240℃に設定した状態でシリコン基板上にニッケル膜を形成した。
図25において▲で示すプロットは、実施例15の場合の測定結果を示している。実施例15は、本実施形態による半導体装置の製造方法に対応するものである。実施例15では、基板温度を50℃に設定した状態でシリコン基板上に膜厚2nmのニッケル膜を形成した後に、200℃、30秒の熱処理を行い、この後、基板温度を50℃に設定した状態で膜厚8nmのニッケル膜を形成した。
図25から分かるように、本実施形態によっても、ニッケルシリサイド膜の耐熱性を十分に確保することが可能となる。
図26は、ニッケルシリサイド膜の耐熱性を測定した結果を示すグラフ(その4)である。耐熱性の測定を行うためのサンプルを用意し、このサンプルについてニッケルシリサイド膜のシート抵抗をそれぞれ測定した。
比較例1は、上述した比較例1と同様のものである。比較例1では、基板温度を50℃に設定した状態でシリコン基板上にニッケル膜を形成し、この後、650℃の熱処理を行い、ニッケルシリサイド膜のシート抵抗を測定した。
実施例15は、図25を用いて上述した実施例15と同様のものである。実施例15では、基板温度を50℃に設定した状態でシリコン基板上に膜厚2nmのニッケル膜を形成した後に、200℃、30秒の熱処理を行い、更に、基板温度を50℃に設定した状態で膜厚8nmのニッケル膜を形成し、この後、650℃の熱処理を行い、ニッケルシリサイド膜のシート抵抗を測定した。
実施例16では、基板温度を50℃に設定した状態でシリコン基板上に膜厚4nmのニッケル膜を形成した後に、200℃、120秒の熱処理を行い、更に、基板温度を50℃に設定した状態で膜厚6nmのニッケル膜を形成し、この後、650℃の熱処理を行い、ニッケルシリサイド膜のシート抵抗を測定した。
図26から分かるように、実施例15及び実施例16では、実施例1の場合と比較して、十分に耐熱性を向上させることができる。
また、実施例15と実施例16とを比較して分かるように、膜厚2nmのニッケル膜を形成した後で熱処理を行った場合には、膜厚4nmのニッケル膜を形成した後で熱処理を行った場合と比較して、シート抵抗が低くなっている。即ち、ニッケル膜28fの膜厚を比較的薄く設定することにより、耐熱性の向上を実現し得ることが分かる。
これらの結果から総合的に判断すると、ニッケル膜28fの膜厚は、1〜4nmとすることが望ましいと考えられる。
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、シリサイド化のための熱処理として、RTA法による熱処理を行う場合について説明したが、シリサイド化のための熱処理は、RTA法による熱処理に限定されるものではない。例えば、シリサイド化のための熱処理として、炉アニール、スパイクアニール、フラッシュアニール等を行ってもよい。また、2段階の熱処理を行う場合には、第1回目、第2回目の熱処理として、RTA法による熱処理、炉アニール、スパイクアニール、フラッシュアニール等を適宜組み合わせて行ってもよい。
また、上記実施形態では、ニッケル合金膜としてニッケルプラチナ膜28eを形成する場合を例に説明したが、ニッケル合金膜28eの材料は、ニッケルプラチナに限定されるものではない。ニッケル合金膜28eとして、ニッケルプラチナ膜、ニッケルコバルト膜、ニッケルタンタル膜、ニッケルレニウム膜、ニッケルジルコニウム膜、ニッケルチタニウム膜、ニッケルハフニウム膜、ニッケルタングステン膜、ニッケルクロム膜、ニッケルパラジウム膜、ニッケルバナジウム膜、又は、ニッケルニオビウム膜等を形成してもよい。ニッケル合金膜28eの材料としてこれらの材料を用いた場合には、ニッケルプラチナシリサイド膜、ニッケルコバルトシリサイド膜、ニッケルタンタルシリサイド膜、ニッケルレニウムシリサイド膜、ニッケルジルコニウムシリサイド膜、ニッケルチタニウムシリサイド膜、ニッケルハフニウムシリサイド膜、ニッケルタングステンシリサイド膜、ニッケルクロムシリサイド膜、ニッケルパラジウムシリサイド膜、ニッケルバナジウムシリサイド膜、又は、ニッケルニオビウムシリサイド膜等より成るシリサイド膜34c、34dが形成されることとなる。
また、上記実施形態では、スパッタ法によりニッケル膜やニッケル合金膜を形成する場合について説明したが、ニッケル膜やニッケル合金膜の形成方法は、スパッタ法に限定されるものではない。例えば電子ビーム蒸着法等によりニッケル膜やニッケル合金膜を形成してもよい。
また、上記実施形態では、ニッケル膜やニッケル合金膜上に保護膜30を形成する場合について説明したが、保護膜30を形成しなくてもよい。
また、上記実施形態では、ソース/ドレイン拡散層24がシリコン基板の一部である場合、換言すれば、ソース/ドレイン拡散層24がシリコン層を含んでいる場合を例に説明したが、これに限定されるものではない。例えば、ソース/ドレイン拡散層24が、組成比Xが0<X<1であるSi1−XGeX層を含んでいてもよい。また、ソース/ドレイン拡散層24が、組成比Xが0<X<1であるSi1−XCX層を含んでいてもよい。また、ソース/ドレイン拡散層24が、組成比Xが0<X<1、組成比Yが0<Y<1であるSi1−X−YGeXCY層を含んでいてもよい。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
(付記1)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記2)
付記1記載の半導体装置の製造方法において、
前記第2の工程では、ニッケル又はニッケル合金を2nm/秒以下の堆積速度で堆積することにより前記金属膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記3)
付記1又は2記載の半導体装置の製造方法において、
前記第2の工程は、第1の堆積速度でニッケル又はニッケル合金を堆積する工程と;前記第1の堆積速度より速い第2の堆積速度でニッケル又はニッケル合金を更に堆積する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記4)
付記3記載の半導体装置の製造方法において、
前記第1の堆積速度は2nm/秒以下であり、
前記第2の堆積速度は2nm/秒以上である
ことを特徴とする半導体装置の製造方法。
(付記5)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積し、基板温度を低下させた状態でニッケル又はニッケル合金を更に堆積することにより、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記6)
付記5記載の半導体装置の製造方法において、
前記第2の工程では、基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積する際に、2nm/秒以下の堆積速度でニッケル又はニッケル合金を堆積する
ことを特徴とする半導体装置の製造方法。
(付記7)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程であって、ニッケル又はニッケル合金より成る膜厚4nm以下の第1の膜を形成し、前記第1の膜に対して220℃〜300℃の熱処理を行い、ニッケル又はニッケル合金より成る第2の膜を更に堆積することにより、前記第1の膜と前記第2の膜とから成る前記金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記8)
付記7記載の半導体装置の製造方法において、
前記第2の工程では、膜厚1nm〜4nmの前記第1の膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記9)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記第3の工程は、熱処理を行うことにより、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケルシリサイド又はニッケル合金シリサイドより成る前記シリサイド膜を形成する工程と;前記金属膜のうちの未反応の部分を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記10)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記第3の工程は、第1の温度で第1の熱処理を行うことにより、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケルシリサイド又はニッケル合金シリサイドより成る前記シリサイド膜を形成する工程と;前記金属膜のうちの未反応の部分を除去する工程と;前記第1の温度より高い第2の温度で第2の熱処理を行うことにより、前記シリサイド膜と前記ソース/ドレイン拡散層の上部とを更に反応させる工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記11)
付記1乃至10のいずれかに記載の半導体装置の製造方法において、
前記ソース/ドレイン拡散層は、シリコン層、組成比Xが0<X<1であるSi1−XGeX層、組成比Xが0<X<1であるSi1−XCX層、又は、組成比Xが0<X<1、組成比Yが0<Y<1であるSi1−X−YGeXCY層を含む
ことを特徴とする半導体装置の製造方法。
(付記12)
付記1乃至11のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金シリサイドは、ニッケルプラチナシリサイド、ニッケルコバルトシリサイド、ニッケルタンタルシリサイド、ニッケルレニウムシリサイド、ニッケルジルコニウムシリサイド、ニッケルチタニウムシリサイド、ニッケルハフニウムシリサイド、ニッケルタングステンシリサイド、ニッケルクロムシリサイド、ニッケルパラジウムシリサイド、ニッケルバナジウムシリサイド、又は、ニッケルニオビウムシリサイドである
ことを特徴とする半導体装置の製造方法。
(付記13)
付記1乃至12のいずれかに記載の半導体装置の製造方法において、
前記第1の工程の後、前記第2の工程の前に、第3の熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記14)
付記13記載の半導体装置の製造方法において、
前記第3の熱処理を行う工程では、900℃〜1100℃で熱処理を行う
ことを特徴とする半導体装置の製造方法。
(付記15)
面方位が(001)である半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース/ドレイン拡散層と、
前記ソース/ドレイン拡散層上に形成されたニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜であって、(020)配向の結晶粒と(013)配向の結晶粒のいずれをも含まないシリサイド膜と
を有することを特徴とする半導体装置。
(付記16)
付記15記載の半導体装置において、
前記ソース/ドレイン拡散層は、シリコン層、組成比Xが0<X<1であるSi1−XGeX層、組成比Xが0<X<1であるSi1−XCX層、又は、組成比Xが0<X<1、組成比Yが0<Y<1であるSi1−X−YGeXCY層を含む
ことを特徴とする半導体装置。
(付記17)
付記15又は16記載の半導体装置において、
前記ニッケル合金シリサイドは、ニッケルプラチナシリサイド、ニッケルコバルトシリサイド、ニッケルタンタルシリサイド、ニッケルレニウムシリサイド、ニッケルジルコニウムシリサイド、ニッケルチタニウムシリサイド、ニッケルハフニウムシリサイド、ニッケルタングステンシリサイド、ニッケルクロムシリサイド、ニッケルパラジウムシリサイド、ニッケルバナジウムシリサイド、又は、ニッケルニオビウムシリサイドである
ことを特徴とする半導体装置。
(付記1)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記2)
付記1記載の半導体装置の製造方法において、
前記第2の工程では、ニッケル又はニッケル合金を2nm/秒以下の堆積速度で堆積することにより前記金属膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記3)
付記1又は2記載の半導体装置の製造方法において、
前記第2の工程は、第1の堆積速度でニッケル又はニッケル合金を堆積する工程と;前記第1の堆積速度より速い第2の堆積速度でニッケル又はニッケル合金を更に堆積する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記4)
付記3記載の半導体装置の製造方法において、
前記第1の堆積速度は2nm/秒以下であり、
前記第2の堆積速度は2nm/秒以上である
ことを特徴とする半導体装置の製造方法。
(付記5)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積し、基板温度を低下させた状態でニッケル又はニッケル合金を更に堆積することにより、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記6)
付記5記載の半導体装置の製造方法において、
前記第2の工程では、基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積する際に、2nm/秒以下の堆積速度でニッケル又はニッケル合金を堆積する
ことを特徴とする半導体装置の製造方法。
(付記7)
半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程であって、ニッケル又はニッケル合金より成る膜厚4nm以下の第1の膜を形成し、前記第1の膜に対して220℃〜300℃の熱処理を行い、ニッケル又はニッケル合金より成る第2の膜を更に堆積することにより、前記第1の膜と前記第2の膜とから成る前記金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。
(付記8)
付記7記載の半導体装置の製造方法において、
前記第2の工程では、膜厚1nm〜4nmの前記第1の膜を形成する
ことを特徴とする半導体装置の製造方法。
(付記9)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記第3の工程は、熱処理を行うことにより、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケルシリサイド又はニッケル合金シリサイドより成る前記シリサイド膜を形成する工程と;前記金属膜のうちの未反応の部分を除去する工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記10)
付記1乃至8のいずれかに記載の半導体装置の製造方法において、
前記第3の工程は、第1の温度で第1の熱処理を行うことにより、前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、ニッケルシリサイド又はニッケル合金シリサイドより成る前記シリサイド膜を形成する工程と;前記金属膜のうちの未反応の部分を除去する工程と;前記第1の温度より高い第2の温度で第2の熱処理を行うことにより、前記シリサイド膜と前記ソース/ドレイン拡散層の上部とを更に反応させる工程とを有する
ことを特徴とする半導体装置の製造方法。
(付記11)
付記1乃至10のいずれかに記載の半導体装置の製造方法において、
前記ソース/ドレイン拡散層は、シリコン層、組成比Xが0<X<1であるSi1−XGeX層、組成比Xが0<X<1であるSi1−XCX層、又は、組成比Xが0<X<1、組成比Yが0<Y<1であるSi1−X−YGeXCY層を含む
ことを特徴とする半導体装置の製造方法。
(付記12)
付記1乃至11のいずれかに記載の半導体装置の製造方法において、
前記ニッケル合金シリサイドは、ニッケルプラチナシリサイド、ニッケルコバルトシリサイド、ニッケルタンタルシリサイド、ニッケルレニウムシリサイド、ニッケルジルコニウムシリサイド、ニッケルチタニウムシリサイド、ニッケルハフニウムシリサイド、ニッケルタングステンシリサイド、ニッケルクロムシリサイド、ニッケルパラジウムシリサイド、ニッケルバナジウムシリサイド、又は、ニッケルニオビウムシリサイドである
ことを特徴とする半導体装置の製造方法。
(付記13)
付記1乃至12のいずれかに記載の半導体装置の製造方法において、
前記第1の工程の後、前記第2の工程の前に、第3の熱処理を行う工程を更に有する
ことを特徴とする半導体装置の製造方法。
(付記14)
付記13記載の半導体装置の製造方法において、
前記第3の熱処理を行う工程では、900℃〜1100℃で熱処理を行う
ことを特徴とする半導体装置の製造方法。
(付記15)
面方位が(001)である半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース/ドレイン拡散層と、
前記ソース/ドレイン拡散層上に形成されたニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜であって、(020)配向の結晶粒と(013)配向の結晶粒のいずれをも含まないシリサイド膜と
を有することを特徴とする半導体装置。
(付記16)
付記15記載の半導体装置において、
前記ソース/ドレイン拡散層は、シリコン層、組成比Xが0<X<1であるSi1−XGeX層、組成比Xが0<X<1であるSi1−XCX層、又は、組成比Xが0<X<1、組成比Yが0<Y<1であるSi1−X−YGeXCY層を含む
ことを特徴とする半導体装置。
(付記17)
付記15又は16記載の半導体装置において、
前記ニッケル合金シリサイドは、ニッケルプラチナシリサイド、ニッケルコバルトシリサイド、ニッケルタンタルシリサイド、ニッケルレニウムシリサイド、ニッケルジルコニウムシリサイド、ニッケルチタニウムシリサイド、ニッケルハフニウムシリサイド、ニッケルタングステンシリサイド、ニッケルクロムシリサイド、ニッケルパラジウムシリサイド、ニッケルバナジウムシリサイド、又は、ニッケルニオビウムシリサイドである
ことを特徴とする半導体装置。
10…シリコン基板
12…素子分離領域
14…ゲート絶縁膜
16…ゲート電極
18…サイドウォール絶縁膜
20…不純物拡散領域
22…不純物拡散領域
24…ソース/ドレイン拡散層
26…MOSトランジスタ
28、28a〜28d、28f、28g…ニッケル膜
28e…ニッケル合金膜
30…保護膜
33a、33b…Ni2Si膜、ニッケルシリサイド膜
33c、33d…Ni2(Pt)Si膜、ニッケルプラチナシリサイド膜
34a〜34d…シリサイド膜
36…シリコン酸化膜
44…シリコン窒化膜
46…層間絶縁膜
48a、48b…コンタクトホール
50…バリアメタル
52…タングステン膜
54a、54b…コンタクトプラグ
56…層間絶縁膜
58…配線層
12…素子分離領域
14…ゲート絶縁膜
16…ゲート電極
18…サイドウォール絶縁膜
20…不純物拡散領域
22…不純物拡散領域
24…ソース/ドレイン拡散層
26…MOSトランジスタ
28、28a〜28d、28f、28g…ニッケル膜
28e…ニッケル合金膜
30…保護膜
33a、33b…Ni2Si膜、ニッケルシリサイド膜
33c、33d…Ni2(Pt)Si膜、ニッケルプラチナシリサイド膜
34a〜34d…シリサイド膜
36…シリコン酸化膜
44…シリコン窒化膜
46…層間絶縁膜
48a、48b…コンタクトホール
50…バリアメタル
52…タングステン膜
54a、54b…コンタクトプラグ
56…層間絶縁膜
58…配線層
Claims (5)
- 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を、基板温度を220℃〜300℃とした状態で形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第2の工程では、ニッケル又はニッケル合金を2nm/秒以下の堆積速度で堆積することにより前記金属膜を形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
基板温度を220℃〜300℃とした状態でニッケル又はニッケル合金を堆積し、基板温度を低下させた状態でニッケル又はニッケル合金を更に堆積することにより、前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に、ゲート電極とソース/ドレイン拡散層とを有するトランジスタを形成する第1の工程と、
前記半導体基板上に、前記ゲート電極及び前記ソース/ドレイン拡散層を覆うように、ニッケル又はニッケル合金より成る金属膜を形成する第2の工程であって、ニッケル又はニッケル合金より成る膜厚4nm以下の第1の膜を形成し、前記第1の膜に対して220℃〜300℃の熱処理を行い、ニッケル又はニッケル合金より成る第2の膜を更に堆積することにより、前記第1の膜と前記第2の膜とから成る前記金属膜を形成する第2の工程と、
前記金属膜と前記ソース/ドレイン拡散層の上部とを反応させ、前記ソース/ドレイン拡散層上に、ニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜を形成する第3の工程と
を有することを特徴とする半導体装置の製造方法。 - 面方位が(001)である半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース/ドレイン拡散層と、
前記ソース/ドレイン拡散層上に形成されたニッケルシリサイド又はニッケル合金シリサイドより成るシリサイド膜であって、(020)配向の結晶粒と(013)配向の結晶粒のいずれをも含まないシリサイド膜と
を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007158804A JP2008311490A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007158804A JP2008311490A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008311490A true JP2008311490A (ja) | 2008-12-25 |
Family
ID=40238835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007158804A Pending JP2008311490A (ja) | 2007-06-15 | 2007-06-15 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008311490A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010128546A1 (ja) * | 2009-05-07 | 2010-11-11 | 株式会社 東芝 | 半導体装置及びその製造方法 |
JP2011040513A (ja) * | 2009-08-10 | 2011-02-24 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
-
2007
- 2007-06-15 JP JP2007158804A patent/JP2008311490A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010128546A1 (ja) * | 2009-05-07 | 2010-11-11 | 株式会社 東芝 | 半導体装置及びその製造方法 |
JP2011040513A (ja) * | 2009-08-10 | 2011-02-24 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7078285B1 (en) | SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material | |
US7390707B2 (en) | Semiconductor device fabrication method | |
US8927422B2 (en) | Raised silicide contact | |
JPWO2005112089A1 (ja) | 半導体装置及びその製造方法 | |
US20050158996A1 (en) | Nickel salicide processes and methods of fabricating semiconductor devices using the same | |
KR100775965B1 (ko) | 모스 트랜지스터 및 그 제조 방법 | |
JP2005019943A (ja) | ニッケル合金サリサイド工程、それを用いて半導体素子を製造する方法、これにより形成されたニッケル合金シリサイド膜及びそれを用いて製造された半導体素子 | |
JP4469782B2 (ja) | 半導体装置及びその製造方法 | |
JP2007173796A (ja) | pFET材料としての金属酸窒化物を用いた半導体構造およびその製造方法 | |
US20060091483A1 (en) | Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode | |
US7495293B2 (en) | Semiconductor device and method for manufacturing the same | |
US20130241011A1 (en) | Semiconductor device with gate stack structure | |
CN109427662A (zh) | 制造半导体装置的方法 | |
US8987135B2 (en) | Method to control metal semiconductor micro-structure | |
US6368950B1 (en) | Silicide gate transistors | |
JP4722390B2 (ja) | 半導体素子の製造方法 | |
US7646067B2 (en) | Complementary metal-oxide-semiconductor transistor including multiple gate conductive layers and method of manufacturing the same | |
JP2005005603A (ja) | 半導体装置及びその製造方法 | |
JPH09320988A (ja) | 半導体装置とその製造方法 | |
US20060094180A1 (en) | Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode | |
JP5056418B2 (ja) | 半導体装置およびその製造方法 | |
US20110215386A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
JP2008311490A (ja) | 半導体装置及びその製造方法 | |
JP2006196610A (ja) | 半導体装置及びその製造方法 | |
JP2006165469A (ja) | 半導体装置及びその製造方法 |