JP4722390B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造方法に係り、詳細には、低い面抵抗及び優秀な熱的安定性を表す高性能半導体素子の製造方法に関する。
半導体素子の集積度が高まるにつれてサブミクロン以下の線幅を有する素子を必要としている。これによって接触抵抗と面抵抗とは素子動作特性に非常に重要な影響を及ぼすようになった。
シリサイド工程は金属酸化物半導体の電界効果トランジスタ（ＭＯＳＦＥＴ：ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を製造するにおいて、ゲートとソース／ドレイン、またはバイポーラ素子のエミッタ、ベース、及びコレクタなどのコンタクトを目的として広く使用されている。シリサイド工程はシリコンと金属との間の反応で安定した金属化合物を形成させて接触地域の面抵抗と接触抵抗とを下げることによって、高性能素子が得られる。既に論理素子ではサリシド工程（ｓａｌｉｃｉｄｅ ｐｒｏｃｅｓｓ：ｓｅｌｆ−ａｌｉｇｎｅｄ ｓｉｌｉｃｉｄｅ ｐｒｏｃｅｓｓ）が全体素子製作工程になくてはならない必須部分になっている。しかし、次世代超高速ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉlｉｃｏｎ）論理素子と論理素子とＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子とが結合されたインベディドＤＲＡＭ素子開発のためには既存のシリサイド工程で多く応用されているＴｉＳｉ２、ＣｏＳｉ２より優れた特性を有する新しいシリサイド物質の開発が必要となった。
最近、次世代半導体ＵＬＳＩ（ｎｅｘｔ ｇｅｎｅｒａｔｉｏｎ Ｕｌｔｒａｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）工程に適したシリサイド物質でニッケルモノシリサイド（ＮｉＳｉ）が新しく提案されて研究されている。ＮｉＳｉは一回の熱処理工程のみでも１４μΩ・ｃｍの低い比抵抗を有するＮｉＳｉが得られ、形成されたＮｉＳｉは１μｍ線幅の狭いポリＳｉゲートの上でも比抵抗の上昇のないものとして知られている。また、ＮｉＳｉは熱処理時に使われる窒素ガスと反応しないだけではなく蒸着されたほとんどのＮｉはＳｉと反応してＮｉＳｉを形成するために反応時、費やされるＳｉの量を正確に調節できる。さらに一定厚さのＮｉＳｉを形成させるのに費やされるＳｉの量が他のシリサイド、特に最も広く使われているＣｏＳｉ２を形成するのに費やされる量よりはるかに少なく、またソース／ドレイン領域内のドーパントとの反応性の低い点などの長所を有しているためにＮｉＳｉは次世代ＵＬＳＩ素子に非常に適したシリサイドである。
しかし、ＮｉＳｉは実際のＳｉ素子に適用する場合、ＮｉＳｉは後続熱処理工程で加えられる高温の熱に対して安定性が劣るという問題点を有する。このような問題点を解決するために多数の方法が提案されている。
Ｍａｎｇｅｌｉｎｃｋ ｅｔ．ａｌ．はＰｔが約５原子％含まれたＮｉをＳｉ基板に蒸着して熱処理した場合、熱的安定性が向上したＮｉＳｉ膜が製作できる事実を報告した（非特許文献１）。しかし、この方法は添加されたＰｔによってＮ−型Ｓｉに電気活性欠陥が誘発されるという問題点を有している。特許文献１、特許文献２、及び非特許文献２でＭａａらはＮｉとＳｉ基板間にＩｒ層とＣｏ層とを挿入する方法を提案している。しかし、Ｉｒ層を使用する場合、Ｉｒがエッチング工程で容易にエッチングされないので、Ｓｉ素子に実際に適用し難いという問題点を有している。また、Ｃｏ層を挿入する場合、ＣｏとＳｉとの高い反応性によってＣｏ−シリサイドスパイクが形成される可能性が高いので、非理想的な接合漏れ電流を強めるという問題点を有している。
Ｋｉｔｔｅｌ ｅｔ ａｌ．の特許文献３はシリサイドを形成しようとするＳｉ−含有層にＭｏ、Ｃｏ、Ｗ、Ｔａ、Ｎｂ、Ｒｕ、Ｃｒなどの耐火性金属を注入した後、Ｃｏ、Ｗ、Ｍｏ、Ｎｉ、Ｐｔ、Ｐｄなどを蒸着して熱処理することによって低抵抗のＣｏ−、Ｗ−、Ｍｏ−、Ｎｉ−、Ｐｔ−、Ｐｄ−シリサイドなどを製作する方法を開示している。この時、Ｓｉ−含有層に耐火性金属を注入する方法でイオンインプランテーション方法、あるいはＰＶＤ法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）が利用される。しかし、このような方法は耐火性金属をＳｉ−含有層に注入する段階がゲート物質が形成された後、実施されるために、ゲート領域でのみ限定的に特性が向上したシリサイドが得られるだけで、実際的にＳｉ素子の動作特性に非常に大きい影響を及ぼしうるソース／ドレイン領域では良い特性のシリサイドが得られないという問題点を内包している。したがって、実際Ｓｉ素子にＮｉＳｉを適用するためには前記した従来の方法よりさらに改善された新しい方法の開発が要請されている。
米国特許第６，４６８，９０１号公報 米国特許第６，５３４，８７１号公報 米国公開特許ＵＳ２００２−００４５３０７Ａ１号公報 Ｄ．Ｍａｎｇｅｌｉｎｃｋ，Ｊ．Ｙ．Ｄａｉ，Ｊ．Ｓ．Ｐａｎ，ａｎｄ Ｓ．Ｋ．Ｌａｈｉｒｉ，Ａｐｐｌｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ，７５，（１９９９）ｐｐ．１７３６ Ｊ．Ｓ．Ｍａａ，Ｙ．Ｏｎｏ，Ｄ．Ｊ．Ｔｗｅｅｔ，Ｆ．Ｚｈａｎｇ，ａｎｄ Ｓ．Ｔ．Ｈｓｕ，Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ａ，１９（２００１）ｐｐ．１５９５
本発明が解決しようとする技術的課題は前記した問題点を解決するために、諸特性が優秀な金属シリサイド膜を含む半導体素子の製造方法を提供することである。
前記技術的課題を達成するために、本発明の一具現例は、半導体素子を製造する方法において、Ｓｉ含有基板上にシリコン含有ゲート、ゲート酸化膜、側壁スペーサ及びＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース／ドレインを形成してトランジスタ構造を形成する段階と、前記Ｓｉ含有基板の全面上に拡散障壁膜を形成する段階と、前記拡散障壁膜が形成されたＳｉ−含有基板上に前記拡散障壁膜とは異なる材料の金属膜を形成する段階と、前記Ｓｉ含有基板を熱処理して前記シリコン含有ゲート及び前記ＬＤＤ構造のソース／ドレイン領域と前記金属膜とを反応させて前記ゲート及び前記ソース／ドレイン領域の表面でのみ選択的に金属シリサイド膜を形成する段階と、を含み、前記拡散障壁膜はＭｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つで形成される半導体素子の製造方法を提供する。
前記技術的課題を達成するために、本発明の他の具現例は、半導体素子を製造する方法において、シリコン含有基板またはシリコン膜上に拡散障壁膜を形成する段階と、前記拡散障壁膜の上部に前記拡散障壁膜とは異なる材料の金属膜を形成する段階と、前記結果物を熱処理して前記シリコン含有基板またはシリコン膜と前記金属膜とを反応させて金属シリサイド膜を形成する段階と、を含み、前記拡散障壁膜はＭｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つで形成される半導体素子の製造方法を提供する。
本発明によれば拡散障壁膜を金属膜とＳｉ含有基板との間に蒸着して金属層／拡散障壁膜／Ｓｉ含有基板の積層構造を形成した後、熱処理して金属シリサイド膜を形成すれば、表面モロフォロジー及び界面モロフォロジーが均一な金属シリサイド膜が得られる。したがって、このような本発明の工程を実際半導体素子製造工程に適用すれば、低い面抵抗及び優秀な熱的安定性を表す高性能、高品質の半導体素子が製作できる。
次いで、図面を参照しながら本発明による半導体素子の製造方法及びそれによって製造された半導体素子について詳細に説明する。
図１から図４は本発明の一具現例による半導体素子の製造方法を説明するための概略的な断面図である。
図１を参照すれば、通常的な方法によってＳｉ含有基板１にゲートオキシド３、ゲート５、側壁スペーサ７、及びＬＤＤ構造のソース／ドレイン９を含む基本的なトランジスタ構造が形成されている。このようなトランジスタ構造の製造方法は当業界でよく知られており、数え切れないほどの多くの文献に開示されている。前記基板は望ましくは単結晶Ｓｉであるが、多結晶Ｓｉ、ドーピングされたＳｉ、非結晶性Ｓｉ、ＳｉＸＧｅ１−Ｘ（Ｘは０＜Ｘ＜１の数）、ＳｉＸＮ１−Ｘ（Ｘは０＜Ｘ＜１の数）、ＳｉＣなどのようにＳｉを含有することであれば、何れも使用できる。
図２を参照すれば、通常的な方法を利用してソース／ドレイン及びゲート領域に存在する自然酸化膜を除去した後、拡散障壁膜１１を蒸着する。
拡散障壁膜１１は、Ｍｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つであるのが望ましい。拡散障壁膜１１の厚さは０.１ｎｍ〜１００ｎｍになるように調節されるのが望ましい。拡散障壁膜１１の厚さを０.１ｎｍ未満に形成することは実質的に不可能であり、拡散障壁膜１１の厚さが１００ｎｍを超過すれば、最終的に形成された金属シリサイド膜内に拡散障壁膜１１をなす金属が多く残留するようになって金属シリサイド膜の電気的特性の調節を難しくする。
図３を参照すれば、再び通常的な方法を利用して金属膜１３を蒸着して金属膜１３／拡散障壁膜１１／基板１の構造を形成する。金属膜１３は、Ｎｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｔａ、Ｎｂ、Ｖ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏ及びこれらの合金よりなった群から選択された少なくとも何れか１つであるのが望ましい。金属膜１３の厚さは１ｎｍ〜１０００ｎｍであるのが望ましい。金属膜１３の厚さが１ｎｍ未満であれば、金属とシリコン含有層のシリコン間の反応を正確に調節し難いという問題点があり、１０００ｎｍを超過すれば、過度に形成された金属シリサイド膜によって接合浸透が発生する恐れがある。
基板１に所望の厚さの拡散障壁膜１１及び金属膜１３を蒸着するために公知の方法、例えばｅ−ビーム蒸発器を使用するｅ−ビーム蒸発法、ＣＶＤ法、ＰＶＤ法、ＭＯＣＶＤ法（Ｍｅｔａｌ−Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）、またはスパッタリング法なども使われうる。拡散障壁膜１１及び金属膜１３の厚さは蒸着装置の出力及び蒸着時間によって容易に調節できる。
図７（ｄ）を参照すれば、前記結果物を不活性気体雰囲気下で急速熱処理して金属シリサイド１５を形成する。これによってゲートパターン５の上部表面及びＬＤＤ構造のソース／ドレイン領域９のうちの高濃度不純物領域にのみ金属シリサイド膜１５が形成される。
前記熱処理温度は１００℃〜１０００℃、望ましくは３００℃〜７００℃、さらに望ましくは４００℃〜８００℃の温度範囲で約３０秒間Ｎ２ガス雰囲気下で急速熱処理（ＲＴＡ：ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉｎｇ）を行った後、ＲＴＡ過程中でシリコンと反応しない金属を除去してゲート５とソース／ドレイン９領域とでだけ選択的に金属シリサイド１５を形成する。熱処理温度が３００℃未満であれば、所望のＭＳｉ（ここで、ＭはＮｉ、Ｔｉ、Ｐｔなどの金属を表す）ではなく、Ｍ２Ｓｉが生成でき、熱処理温度が７００℃を超過すれば、ＭＳｉ２が生成されうるという問題点がある。
このような熱処理段階で、金属膜１３をなす金属は下部の基板側に拡散されて入っていった後、ソース／ドレイン９及びゲートパターン５内のシリコンと反応して金属シリサイド膜１５を形成する。ところが、このような拡散過程は金属膜１３と基板１との間に形成された拡散障壁膜１１によって前記金属の拡散フラックスが均一に調節されて前記金属とシリコン間の反応が均一に起きるという長所がある。このような均一な反応の結果、得られた金属シリサイド膜１５の表面モロフォロジーと界面モロフォロジとーが均一になる。このような表面モロフォロジー及び界面モロフォロジーの均一性によって金属シリサイド膜は低い面抵抗及び優秀な熱的安定性が得られるので、高性能、高品質のＣＭＯＳ論理素子、メモリ素子またはインベディドメモリ素子などの半導体素子の製造を可能にする。
前記したような本発明によって製造された半導体素子に含まれた金属シリサイド膜１５は約０.１〜１０原子％のＭｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つを含む。このようなＭｏ、Ｔａなどが金属シリサイド膜に存在するということは金属シリサイド膜の製造に本発明によってＭｏ、Ｔａなどの拡散障壁膜が使われた事実を意味する。ＭｏまたはＴａなどの残留量を０.１原子％以下に調節することは実質的に不可能である。一方、ＭｏまたはＴａなどの残留量が１０原子％を超過すれば、金属シリサイド膜の電気的特性がこれら金属によってあまりにも大きい影響を受けるので望ましくない。金属シリサイド膜に存在するＭｏの残留量はＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置またはＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を利用して測定できる。
以下、実施例を挙げて本発明をさらに詳細に説明するが、本実施例は例示的な目的のためのものであって、本発明の範囲がこの実施例によって制限されるものではないのはもちろんである。
図１から図４によって説明された方法によってゲートとソース／ドレイン領域でのみ選択的にＮｉＳｉが形成された半導体素子を製造した。
すなわち、通常的な方法によって単結晶Ｓｉ基板にゲートオキシド、ゲート、側壁スペーサ、及びＬＤＤ構造のソース／ドレインを含む基本的なトランジスタ構造を形成した。次いで、やはり通常的な方法を利用してソース／ドレイン及びゲート領域に存在する自然酸化膜を除去した後、ｅ−ビーム蒸発器を利用して前記基板の全面に１.５ｎｍ厚さのＭｏ拡散障壁膜を蒸着した。次いで、前記Ｍｏ拡散障壁膜が蒸着された基板の全面に再び厚さ２８ｎｍのＮｉ膜をさらに蒸着した。
前記基板を窒素ガス雰囲気下で熱処理温度を変化させながら急速熱処理してニッケルシリサイドを形成した後、シリコンと反応しないニッケルを硫酸（９５％）：過酸化水素（１００％）＝３：１（体積比）の混合溶媒を利用してウェットでエッチングして除去することによって、ゲートとソース／ドレイン領域でのみ選択的にニッケルシリサイド１５を形成した。
比較例
Ｍｏ拡散障壁膜を形成していないことを除いては実施例と同じ方法を利用して、Ｎｉ膜を３０ｎｍ厚さに蒸着した後、熱処理温度を変化させながら急速熱処理してニッケルシリサイド膜が蒸着された比較試片を製作した。
分析
図５は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片及び比較例の拡散障壁膜を利用せずに製造された試片において、急速熱処理温度によるＮｉＳｉ膜の面抵抗値の変化を示す。前記面抵抗値は４ポイントプローブを利用して測定された。
図５は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片及び比較例の拡散障壁膜を利用せずに製造された試片を多様な温度で急速熱処理した後、それぞれの試片のＮｉＳｉ膜の面抵抗値を４ポイントプローブを利用して測定した結果である。
図５を参照すれば、比較例のＭｏ膜を挿入せずに製造された試片（▲）の場合、ＮｉＳｉ膜の面抵抗値は５００℃以下の熱処理温度では一定であるが、熱処理温度が５００℃以上である場合、急激に上昇することが分かる。本発明による実施例のＭｏ膜を挿入して製造された試片（●）の場合には熱処理温度が６００℃以下であれば、ＮｉＳｉ膜の面抵抗値は一定な値を示し、熱処理温度が６００℃以上になれば、ＮｉＳｉ膜の面抵抗値が緩慢に上昇することが分かる。両方の場合の熱処理温度によるＮｉＳｉ膜の面抵抗の上昇率を比較してみれば、本発明によってＭｏ膜を挿入してＮｉＳｉ膜を製作した試片（●）の場合がＭｏ膜を挿入しない試片（▲）の場合に比べて約３倍程度低いことが分かる。したがって、本発明によってＮｉＳｉ膜を形成する時、シリコン基板とニッケル膜との間にＭｏ膜を形成した後、熱処理する方法を利用すれば、得られたＮｉＳｉ膜の面抵抗上昇現象を飛躍的に減少させうることが分かる。
一方、５００℃以下の温度でＭｏ膜を挿入した試片が挿入していない試片より高い面抵抗値を示すことはＭｏ膜を挿入した試片で形成されたＮｉＳｉ膜の厚さがＭｏ膜を挿入していない試片で形成されたＮｉＳｉ膜の厚さより薄いためである。しかし、このようなＭｏ膜を挿入した試片でのＮｉＳｉ膜の面抵抗はＮｉの蒸着厚さを厚くすることによって容易に低下させうる。
図６は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）において、急速熱処理温度によるＮｉＳｉ膜のＧＸＲＤ（Ｇｌａｎｃｉｎｇ ａｎｇｌｅ Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ）パターンの変化を示す。
図６（ａ）及び（ｂ）を参照すれば、２つの試片の何れも６００℃以下で熱処理された場合にはＮｉＳｉのみが存在することが分かる。しかし、図６（ｂ）のＭｏ膜を挿入した試片の場合、７００℃で急速熱処理すれば、ＮｉＳｉ、ＮｉＳｉ２と共に挿入されたＭｏ膜がＳｉと反応して形成されたＭｏＳｉ２が共存し、８００℃で急速熱処理すれば、ＭｏＳｉ２とＮｉＳｉ２が共存することが観察できる。しかし、図６（ａ）のＭｏ膜を挿入していない試片の場合、７００℃で急速熱処理すれば、ＮｉＳｉ、ＮｉＳｉ２が共存し、８００℃で急速熱処理すれば、ＮｉＳｉ２のみが存在することが観察できる。すなわち、図６のＧＸＲＤ結果からＭｏ膜を挿入した場合、ＮｉＳｉが形成される熱処理温度範囲で挿入されたＭｏがＮｉと反応しないことが分かる。
図７は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）、（ｄ）、（ｆ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）、（ｃ）、（ｅ）において急速熱処理温度によるＮｉＳｉ膜の表面モロフォロジー変化を示すＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を示す図である。ここで、（ａ）と（ｂ）とは、それぞれ熱処理温度が４００℃である場合、（ｃ）と（ｄ）とは熱処理温度が６００℃である場合、及び（ｅ）と（ｆ）とは熱処理温度がそれぞれ８００℃である場合を示す。
図７を参照すれば、比較例のＭｏ膜を挿入していない試片の場合には熱処理温度が４００℃である場合（ａ）にはＮｉＳｉ膜の表面モロフォロジーが良好な一方、熱処理温度がそれ以上に上昇した場合（ｃ）、（ｅ）には表面モロフォロジーが激しく劣化されることが観察できる。すなわち、６００℃及び８００℃で熱処理された試片のＳＥＭ写真を見れば、表面が非常に荒く、凝集によってニッケルシリサイドで覆われておらず、下部のシリコン領域（黒い斑点）が露出されていることが分かる。しかし、本発明による実施例のＭｏ膜を挿入した試片の場合、熱処理温度が４００℃である場合（ｂ）はもとより、熱処理温度がそれ以上に上昇した場合（（ｄ）、（ｆ））にも表面モロフォロジーが激しく劣化されていないことが分かる。すなわち、本発明による実施例の試片の場合、４００℃まではＭｏ膜を挿入しない試片のような表面モロフォロジーを示すが、それ以上の温度ではＭｏ膜を挿入しない試片と比較する時、表面劣化現象が顕著に減少されたことが観察できる。
図８は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）において、それぞれ６００℃で急速熱処理して製造されたＮｉＳｉ膜の断面のＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）写真を示す図である。
図８を参照すれば、比較例のＭｏ膜を挿入せずに熱処理してＮｉＳｉ膜を形成した試片の場合（ａ）、ＮｉＳｉとＳｉ基板間の界面に多くのグルーブが形成されたことが観察できる（矢印）。このようなグルーブの形成はＭｏ膜を挿入していない試片の場合、凝集が起きることを意味する。しかし、実施例のＭｏ膜を挿入して熱処理してＮｉＳｉ膜を形成した試片の場合（ｂ）、非常に均一なＮｉＳｉ／Ｓｉ基板の界面が観察できる。これは熱処理過程でシリコン基板へのニッケルの拡散フラックスがＭｏ膜によって調節されて凝集が起きないと解釈される。
一方、図８（ｂ）右側上段のＨＲＥＭ（Ｈｉｇｈ Ｒｅｓｏｌｕｔｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）イメージで分かるように、ＮｉＳｉ膜（下層）上に薄い非晶質層（中央層）が存在することが観察できるが、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）とＡＥＳ（Ａｕｇｅｒ Ｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析を通せば、この非晶質層がＭｏで構成されていることが分かった。すなわち、ＮｉとＳｉ基板間に挿入されたＭｏ膜が急速熱処理後、基板の上部に拡散されていき、ニッケルは下部のシリコンで拡散されてニッケルシリサイド膜を形成するという事実が分かる。一方、前記ＨＲＥＭイメージで上層は試片を準備する時、使用済みのエポキシ樹脂接着剤層である。
図９から図１１は、実施例のＭｏ膜が挿入された試片内に存在する元素の急速熱処理温度による分布状態をＡＥＳ分析を通じて定量化した結果である。
図９は、ニッケル膜が蒸着された直後の試片の元素の分布状態を示す。図９を参照すれば、蒸着されたＭｏ膜とＮｉ膜とが層状に明らかに配列されていることが分かる。図１０は、５００℃で急速熱処理した場合の試片の元素分布状態を示し、図１１は、８００℃で急速熱処理した場合の試片の元素分布状態をそれぞれ示す。図１０及び図１１を参照すれば、熱処理によってＭｏが基板表面に拡散されていき、Ｎｉが挿入されたＭｏ膜を通じてＳｉ基板側に拡散され、ニッケルとシリコンとが反応してニッケルシリサイド膜が形成されたことが分かる。
図１２は、実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片及び比較例の拡散障壁膜を利用せずに製造された試片において、２段階の急速熱処理温度によるＮｉＳｉ膜の面抵抗値の変化を示す。面抵抗値は４ポイントプローブを利用して測定された。これは実際半導体素子製作時、シリサイド形成工程以後、比較的長時間高温の後続熱処理工程は必須であるので得られたニッケルシリサイドの熱的安定性を評価するためのものである。
すなわち、まず１次に窒素ガス雰囲気下で６００℃の温度で３０秒間急速熱処理した後、反応しないＮｉを除去した後、チューブファーネスを利用して再びそれぞれ６００℃、６５０℃、及び７００℃で３０分間窒素ガス雰囲気下で２次熱処理を行った。図１２を参照すれば、２次熱処理温度が上昇するにつれて実施例によるＭｏ膜を挿入して熱処理してニッケルシリサイドを形成した試片（●）の面抵抗がＭｏ膜を挿入せずにニッケルシリサイドを形成した試片（▲）のそれよりはるかに少なく上昇することが分かる。このような結果はＭｏ膜を挿入して熱処理してニッケルシリサイドを形成した試片の熱的安定性がＭｏ膜を挿入せずにニッケルシリサイドを形成した試片より非常に優秀であることを意味する。
図８のＴＥＭ写真を示す図及び図９から図１１のＡＥＳ結果をさらに参照すれば、急速熱処理温度が上昇するにつれてＭｏ膜が基板表面方向に移動することが分かる。このような現象はＮｉ、Ｓｉ及びＭｏ間の有効駆動力の差で説明できる。すなわち、Ｊ．Ｓ．Ｋｗａｋ，Ｅ．Ｊ．Ｃｈｉ，Ｊ．Ｄ．Ｃｈｏｉ，Ｓ．Ｗ．Ｐａｒｋ，Ｈ．Ｋ．Ｂａｉｋ，Ｍ．Ｇ．Ｓｏ，ａｎｄ Ｓ．Ｍ．Ｌｅｅ，Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，７８（１９９５）ｐｐ．９８３の文献を参照すれば、ＳｉとＮｉ、ＳｉとＭｏ、及びＮｉとＭｏ間の有効駆動力はそれぞれ−１６.２２ｋＪ／ｍｏｌ、−６.１１ｋＪ／ｍｏｌ及び−１.５０ｋＪ／ｍｏｌと計算される。これはＮｉがＳｉと容易に反応できる一方、Ｍｏとは反応し難いことを意味する。したがって、急速熱処理温度が増加するにつれて、ＮｉはＳｉと反応するためにＭｏ膜を通過してＳｉ基板に拡散されて入っていく。この場合、シリコン基板に到るＮｉの拡散フラックスはＭｏ膜の存在によって非常に均一になり、それによってＳｉとの反応また均一になる。結果的に、図７のＳＥＭ写真を示す図及び図８のＴＥＭ写真を示す図から分かるように、実施例のＭｏ膜が挿入された状態で熱処理された試片の表面モロフォロジーはＮｉＳｉ／Ｓｉ基板界面が均一であるが、これは挿入されたＭｏ膜がＮｉの拡散フラックスを調節してＮｉとＳｉ間の反応を均一に起きるようにするためであると判断される。付加的に、７００℃以上の急速熱処理温度ではＭｏがＳｉと反応するのに十分な温度になってＭｏＳｉ２を形成する。
図７のＳＥＭ写真を示す図及び図８のＴＥＭ写真を示す図をさらに参照すれば、図５に示されたように本発明による実施例の試片の低い面抵抗は表面モロフォロジー及びＮｉＳｉとＳｉ基板間の界面均一性に起因した現象であると言える。これは文献Ｆ．Ｌａ Ｖｉａ，Ａ．Ａｌｂｅｒｔｉ，Ｖ．Ｒａｉｎｅｒｉ，Ｓ．Ｒａｖｅｓｉ，ａｎｄ Ｅ．Ｒｉｍｉｎｉ，Ｊｏｕｒｎａｌ ｏｆ Ｖａｃｕｕｍ Ｓｃｉｅｎｃｅ ＆ Ｔｅｃｈｎｏｌｏｇｙ Ｂ，１６（１９９８）ｐｐ．１１２９と、Ｃ．Ｊ．Ｃｈｏｉ，Ｙ．Ｗ．Ｏｋ，Ｔ．Ｙ．Ｓｅｏｎｇ ａｎｄ Ｈ．Ｄ．Ｌｅｅ，Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，４１（２００２）ｐｐ．１９６９などの他の研究結果から分かるように、シリサイドの表面モロフォロジー及び界面不均一性はキャリアフローを妨害しうる散乱源として作用して面抵抗の上昇を伴うが、本発明によってＮｉＳｉを形成させた実施例の試片の場合、ＮｉとＳｉ基板間に挿入されたＭｏ膜がＮｉ拡散フラックスを調節してＮｉとＳｉとの反応の均一性を向上させて均一なＮｉＳｉ膜を形成し、それによって、本発明の実施例によって形成されたＮｉＳｉ膜は低い面抵抗値を有するためである。
本発明によって形成されたニッケルシリサイド膜が優秀な熱的安定性を有することはＮｉＳｉの凝集現象の観点で説明されうる。凝集はシリサイドの熱的安定性を低下させる主な原因である。シリサイドの凝集現象は、図８（ａ）に示されたようなグルーブを形成する開始段階と最終的にシリサイドアイランドを形成する段階で構成され、このような過程はシリサイドの表面エネルギーと界面エネルギーとを減少させるために自発的に起きる。すなわち、シリサイド凝集現象はグルーブ形成と非常に密接な関係を有している。図８ＢのＴＥＭ写真を示す図から分かるように、実施例のＭｏ膜が挿入された状態で熱処理されたニッケルシリサイド試片の場合、１次急速熱処理後、ＮｉＳｉとＳｉ基板間の界面にはグルーブが形成されないことが分かる。これによって、実施例の試片の場合、２次熱処理過程での凝集現象の程度が１次急速熱処理後、多くの量のグルーブを有する比較例の試片より小さいために、実施例による試片が優秀な熱的安定性を有すると説明されうる。
本発明の製造方法によれば、低い面抵抗及び優秀な熱的安定性を表わす高性能半導体素子を効率よく得られる。
本発明の一具現例による半導体素子の製造方法の工程順序を説明するための概略的な断面図である。 本発明の一具現例による半導体素子の製造方法の工程順序を説明するための概略的な断面図である。 本発明の一具現例による半導体素子の製造方法の工程順序を説明するための概略的な断面図である。 本発明の一具現例による半導体素子の製造方法の工程順序を説明するための概略的な断面図である。 実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片及び比較例の拡散障壁膜を利用せずに製造された試片において、急速熱処理温度によるＮｉＳｉ膜の面抵抗値の変化を示す。 実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）において急速熱処理温度によるＮｉＳｉ膜のＧｌａｎｃｉｎｇ ａｎｇｌｅ Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ（ＧＸＲＤ）パターンの変化を示す。 実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）、（ｄ）、（ｆ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）、（ｃ）、（ｅ）において、急速熱処理温度によるＮｉＳｉ膜の表面モロフォロジー変化を示すＳＥＭ写真を示す図である。 実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片（ｂ）及び比較例の拡散障壁膜を利用せずに製造された試片（ａ）において、それぞれ６００℃で急速熱処理されて製造されたＮｉＳｉ膜断面のＴＥＭ写真を示す図である。 実施例の実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片において、試片内に存在する元素の急速熱処理温度による分布状態をＡＥＳ分析を通じて定量化した結果であって、ニッケル膜が蒸着された直後に急速熱処理された場合を示す。 実施例の実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片において、試片内に存在する元素の急速熱処理温度による分布状態をＡＥＳ分析を通じて定量化した結果であって、５００℃で急速熱処理された場合を示す。 実施例の実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片において、試片内に存在する元素の急速熱処理温度による分布状態をＡＥＳ分析を通じて定量化した結果であって、８００℃で急速熱処理された場合を示す。 実施例の拡散障壁膜としてＭｏ膜を利用して製造された試片及び比較例の拡散障壁膜を利用せずに製造された試片において、２段階の急速熱処理温度によるＮｉＳｉ膜の面抵抗値の変化を示す。
符号の説明
１ シリコン含有基板、
３ ゲートオキシド、
５ ゲート、
７ 側壁スペーサ、
９ ＬＤＤ構造のソース／ドレイン、
１１ 拡散障壁膜、
１３ 金属膜、
１５ 金属シリサイド膜。

Claims (22)

  1. 半導体素子を製造する方法において、
    Ｓｉ含有基板上にシリコン含有ゲート、ゲート酸化膜、側壁スペーサ及びＬＤＤ構造のソース／ドレインを形成してトランジスタ構造を形成する段階と、
    前記Ｓｉ含有基板の全面上に拡散障壁膜を形成する段階と、
    前記拡散障壁膜が形成されたＳｉ−含有基板上に前記拡散障壁膜とは異なる材料の金属膜を形成する段階と、
    前記Ｓｉ含有基板を熱処理して前記シリコン含有ゲート及び前記ＬＤＤ構造のソース／ドレイン領域と前記金属膜とを反応させて前記ゲート及び前記ソース／ドレイン領域の表面でのみ選択的に金属シリサイド膜を形成する段階と、を含み、
    前記拡散障壁膜はＭｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つで形成される半導体素子の製造方法。
  2. 前記金属シリサイド膜を形成する段階以後に未反応の前記金属を除去する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記Ｓｉ含有基板は単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非晶質Ｓｉ、ＳｉＸＧｅ１−Ｘ（Ｘは０＜Ｘ＜１の数）、ＳｉＸＮ１−Ｘ（Ｘは０＜Ｘ＜１の数）、及びＳｉＣよりなった群から選択された何れか１つであることを特徴とする請求項１または２に記載の半導体素子の製造方法。
  4. 前記金属膜はＮｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｔａ、Ｎｂ、Ｖ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏ及びこれらの合金よりなった群から選択された少なくとも何れか１つであることを特徴とする請求項１から３のいずれかに記載の半導体素子の製造方法。
  5. 前記拡散障壁膜の厚さは０．１ｎｍ〜１００ｎｍであることを特徴とする請求項１から４のいずれかに記載の半導体素子の製造方法。
  6. 前記金属膜の厚さは１ｎｍ〜１０００ｎｍであることを特徴とする請求項１から５のいずれかに記載の半導体素子の製造方法。
  7. 前記熱処理温度は１００℃〜１０００℃であることを特徴とする請求項１から６のいずれかに記載の半導体素子の製造方法。
  8. 前記金属シリサイド膜は前記シリコン含有ゲートの上部表面及び前記ＬＤＤ構造のソース／ドレイン領域のうち高濃度不純物領域にのみ形成されていることを特徴とする請求項１から７のいずれかに記載の半導体素子の製造方法。
  9. 前記熱処理段階は前記拡散障壁膜によって前記金属の拡散フラックスが調節されて前記金属とシリコン間の反応が均一に起きる方式で実施されることを特徴とする請求項１から８のいずれかに記載の半導体素子の製造方法。
  10. 前記拡散障壁膜及び前記金属膜はｅ−ビーム蒸着、ＣＶＤ法、ＰＶＤ法、ＭＢＥ法またはスパッタリング法によって実施されることを特徴とする請求項１から９のいずれかに記載の半導体素子の製造方法。
  11. 前記半導体素子はＣＭＯＳ論理素子、メモリ素子またはインベディドメモリ素子であることを特徴とする請求項１から１０のいずれかに記載の半導体素子の製造方法。
  12. 半導体素子を製造する方法において、
    シリコン含有基板またはシリコン膜上に拡散障壁膜を形成する段階と、
    前記拡散障壁膜の上部に前記拡散障壁膜とは異なる材料の金属膜を形成する段階と、
    前記結果物を熱処理して前記シリコン含有基板またはシリコン膜と前記金属膜とを反応させて金属シリサイド膜を形成する段階と、を含み、
    前記拡散障壁膜はＭｏ、Ｔａ、Ｍｎ、Ｃｒ、Ｗ、Ｐｄ、Ａｕ、Ａｇ、Ｃｕ、Ｈｆ、Ｆｅ、Ｚｎ、Ｒｕ、Ｐｂ、Ｍｇ及びこれらの合金よりなった群から選択された少なくとも何れか１つで形成される半導体素子の製造方法。
  13. 前記金属シリサイド膜を形成する段階後に未反応の前記金属を除去する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記Ｓｉ含有基板は単結晶Ｓｉ、多結晶Ｓｉ、ドーピングされたＳｉ、非晶質Ｓｉ、Ｓｉ Ｘ Ｇｅ １−Ｘ （Ｘは０＜Ｘ＜１の数）、Ｓｉ Ｘ Ｎ １−Ｘ （Ｘは０＜Ｘ＜１の数）、及びＳｉＣよりなった群から選択された何れか１つであることを特徴とする請求項１２または１３に記載の半導体素子の製造方法。
  15. 前記金属膜はＮｉ、Ｔｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｔａ、Ｎｂ、Ｖ、Ｃｒ、Ｈｆ、Ｚｒ、Ｍｏ及びこれらの合金よりなった群から選択された少なくとも何れか１つであることを特徴とする請求項１２から１４のいずれかに記載の半導体素子の製造方法。
  16. 前記拡散障壁膜の厚さは０．１ｎｍ〜１００ｎｍであることを特徴とする請求項１２から１５のいずれかに記載の半導体素子の製造方法。
  17. 前記金属膜の厚さは１ｎｍ〜１０００ｎｍであることを特徴とする請求項１２から１６のいずれかに記載の半導体素子の製造方法。
  18. 前記熱処理温度は１００℃〜１０００℃であることを特徴とする請求項１２から１７のいずれかに記載の半導体素子の製造方法。
  19. 前記金属シリサイド膜は前記シリコン含有ゲートの上部表面及びＬＤＤ構造のソース／ドレイン領域のうち高濃度不純物領域にのみ形成されていることを特徴とする請求項１２から１８のいずれかに記載の半導体素子の製造方法。
  20. 前記拡散障壁膜は前記熱処理段階で前記金属の拡散フラックスを調節して前記金属とシリコン間の反応が均一に起きるようにすることを特徴とする請求項１２から１９のいずれかに記載の半導体素子の製造方法。
  21. 前記拡散障壁膜及び前記金属膜はｅ−ビーム蒸着、ＣＶＤ法、ＰＶＤ法、ＭＢＥ法またはスパッタリング法によって実施されることを特徴とする請求項１２から２０のいずれかに記載の半導体素子の製造方法。
  22. 前記半導体素子はＣＭＯＳ論理素子、メモリ素子またはインベディドメモリ素子であることを特徴とする請求項１２から２１のいずれかに記載の半導体素子の製造方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763898B1 (ko) * 2003-08-02 2007-10-05 삼성전자주식회사 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자
JP4591917B2 (ja) * 2004-09-30 2010-12-01 株式会社トリケミカル研究所 導電性モリブデンナイトライド膜形成方法
US7501651B2 (en) * 2004-11-30 2009-03-10 Samsung Electronics Co., Ltd. Test structure of semiconductor device
US7419907B2 (en) * 2005-07-01 2008-09-02 International Business Machines Corporation Eliminating metal-rich silicides using an amorphous Ni alloy silicide structure
JP4287421B2 (ja) 2005-10-13 2009-07-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US7829416B2 (en) * 2007-08-07 2010-11-09 Panasonic Corporation Silicon carbide semiconductor device and method for producing the same
JP5547877B2 (ja) * 2008-05-23 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8293643B2 (en) 2010-06-21 2012-10-23 International Business Machines Corporation Method and structure of forming silicide and diffusion barrier layer with direct deposited film on silicon
US8129215B1 (en) 2011-04-01 2012-03-06 James P Campbell Method for producing high temperature thin film silicon layer on glass
US9159850B2 (en) * 2012-04-25 2015-10-13 Guardian Industries Corp. Back contact having selenium blocking layer for photovoltaic devices such as copper—indium-diselenide solar cells
US20140206188A1 (en) * 2013-01-18 2014-07-24 Industrial Technology Research Institute Method of forming a metal silicide layer
WO2014178423A1 (ja) * 2013-05-02 2014-11-06 富士フイルム株式会社 エッチング方法、これに用いるエッチング液、ならびに半導体基板製品の製造方法
CN106611704A (zh) * 2015-10-26 2017-05-03 北京大学 一种超薄硅化物的制备方法
CN110676162B (zh) * 2018-07-03 2022-09-02 合肥晶合集成电路股份有限公司 金属硅化物层的形成方法、半导体器件及其形成方法
CN117438297B (zh) * 2023-12-18 2024-02-27 合肥晶合集成电路股份有限公司 一种半导体器件及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786559A (ja) * 1993-09-17 1995-03-31 Nec Corp 半導体装置
JPH07249763A (ja) * 1994-03-09 1995-09-26 Fujitsu Ltd 半導体装置の製造方法
JPH1098012A (ja) * 1996-09-20 1998-04-14 Sony Corp 半導体装置の製造方法
JP2001358089A (ja) * 2001-05-10 2001-12-26 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2003017438A (ja) * 2001-07-03 2003-01-17 Sony Corp 半導体装置の製造方法
JP2003213407A (ja) * 2002-01-24 2003-07-30 Nikko Materials Co Ltd 高純度ニッケル又はニッケル合金スパッタリングターゲット及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5739064A (en) * 1996-11-27 1998-04-14 Micron Technology, Inc. Second implanted matrix for agglomeration control and thermal stability
KR100220253B1 (ko) 1996-12-27 1999-09-15 김영환 Mosfet 제조 방법
SG71814A1 (en) 1997-07-03 2000-04-18 Texas Instruments Inc Method of forming a silicide layer using metallic impurites and pre-amorphization
US6492694B2 (en) * 1998-02-27 2002-12-10 Micron Technology, Inc. Highly conductive composite polysilicon gate for CMOS integrated circuits
KR100322886B1 (ko) * 1999-07-01 2002-02-09 박종섭 반도체장치의 금속 콘택 형성 방법
US6284611B1 (en) 1999-12-20 2001-09-04 Taiwan Semiconductor Manufacturing Company Method for salicide process using a titanium nitride barrier layer
US6468901B1 (en) 2001-05-02 2002-10-22 Sharp Laboratories Of America, Inc. Nickel silicide including iridium for use in ultra-shallow junctions with high thermal stability and method of manufacturing the same
US6534871B2 (en) 2001-05-14 2003-03-18 Sharp Laboratories Of America, Inc. Device including an epitaxial nickel silicide on (100) Si or stable nickel silicide on amorphous Si and a method of fabricating the same
US6614079B2 (en) * 2001-07-19 2003-09-02 International Business Machines Corporation All-in-one disposable/permanent spacer elevated source/drain, self-aligned silicide CMOS
KR100588686B1 (ko) * 2001-08-10 2006-06-13 동부일렉트로닉스 주식회사 반도체소자의 실리사이드막 제조방법
JP2004068805A (ja) * 2002-06-14 2004-03-04 Toyota Industries Corp ハイブリッドコンプレッサシステム
DE10245607B4 (de) * 2002-09-30 2009-07-16 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Bilden von Schaltungselementen mit Nickelsilizidgebieten, die durch ein Barrierendiffusionsmaterial thermisch stabilisiert sind sowie Verfahren zur Herstellung einer Nickelmonosilizidschicht
KR100763898B1 (ko) * 2003-08-02 2007-10-05 삼성전자주식회사 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0786559A (ja) * 1993-09-17 1995-03-31 Nec Corp 半導体装置
JPH07249763A (ja) * 1994-03-09 1995-09-26 Fujitsu Ltd 半導体装置の製造方法
JPH1098012A (ja) * 1996-09-20 1998-04-14 Sony Corp 半導体装置の製造方法
JP2001358089A (ja) * 2001-05-10 2001-12-26 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2003017438A (ja) * 2001-07-03 2003-01-17 Sony Corp 半導体装置の製造方法
JP2003213407A (ja) * 2002-01-24 2003-07-30 Nikko Materials Co Ltd 高純度ニッケル又はニッケル合金スパッタリングターゲット及びその製造方法

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