JP4222541B2 - ニッケルシリサイドの作製方法および半導体集積デバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、熱安定性の高い超浅接合形成部において用いられるイリジウム含有ニッケルシリサイドを含むデバイスと、その製造方法とに関する。より詳細には、本発明は、シリコン基板上にニッケルシリサイドを含む集積回路デバイスに関し、シリサイドを製作する際に中間層としてイリジウムを用いる。
【０００２】
【従来の技術】
チタンシリサイドおよびコバルトシリサイドはそれぞれ、金属酸化物半導体（ＭＯＳ）トランジスタを製造するためのサリサイド製造プロセスにおいて現在用いられている。
【０００３】
【発明が解決しようとする課題】
チタンシリサイドには、ポリシリコン準位幅が低下した場合にシリサイドを低抵抗のＣ５４相に変更するのが困難であるという欠点がある。コバルトシリサイドの欠点は、コバルトジシリサイドを形成する際にシリコン（Ｓｉ）を大量に消費する点である。そのため、超浅接合形成ソース／ドレインエリアにコバルトシリサイドを直接適用するのは困難となっている。その上、接合深さを浅くするためには、シリサイド層とシリコン活性層との間の界面の平坦度を極めて高くしなければならない。
【０００４】
ニッケルシリサイドは、将来において相補型金属酸化物半導体（ＣＭＯＳ）デバイスの作製に用いられる候補となっている材料である。ニッケルシリサイドは、低抵抗でかつモノシリサイドのＳｉ消費が低いという利点に加えて、プラズマドープされた超浅接合形成部に関連して接合リークが非常に少ないことが分かっている。ニッケルシリサイドを用いる際に主に問題となる点は、温度が６５０℃を超えると熱安定性が低くなる点である。これまで、このような制約のために、多くのＣＭＯＳ用途においてニッケルシリサイドを用いることが不可能となっていた。
【０００５】
超浅接合形成部に用いる場合、チタンシリサイドおよびコバルトシリサイドよりもニッケルシリサイドの方が適している。なぜならば、コバルト（Ｃｏ）は、ＣｏＳｉ2を形成するために１Åあたり３．６４ÅのＳｉを必要とするのに対し、ニッケルモノシリサイド（ＮｉＳｉ）は１Åのニッケル（Ｎｉ）あたり１．８３オングストローム（Å）のＳｉしか消費しないからである。しかし、ＮｉＳｉは、温度が７００℃よりも高くなると安定性を失う。詳細には、ＮｉＳｉは、Ｓｉとさらに反応してＮｉＳｉ2に変化し、温度が高くなると、塊状化して、膜内に島状部を孤立させる。将来において用いられる高度集積回路（ＩＣ）によるプロセスでは高温状態が避けられないため、８００℃以上の温度においてもシリサイドの安定性を保持するような、超浅接合形成部上にシリサイドを形成する方法を確立することが重要となっている。
【０００６】
ニッケルシリサイドの熱安定性を改善するために白金（Ｐｔ）を付加することが議論されている。しかし、Ｐｔを付加すると、Ｎ型Ｓｉの電気活性が損なわれることがわかっている。
【０００７】
そのため、接合深さが４００オングストローム未満の超浅接合形成部上にシリサイド層を形成し、かつ、温度が８００℃以上になってもシリサイド層の接合部の完全性および安定性を保持する方法が必要とされている。
【０００８】
【課題を解決するための手段】
本発明は、イリジウムを金属膜に付加した後にシリサイド化反応を行うことによって、安定性が高いニッケルシリサイド膜を提供する。本発明によって得られるニッケルシリサイドの安定性は極めて高く、８００℃以上の温度でニッケルシリサイドを超浅接合形成部中に用いることが容易になる。詳細には、超薄膜の金属中間層を付加した後にニッケルを堆積させることによって、ニッケルシリサイド膜の熱安定性を向上させる。イリジウム中間層を取り入れることにより、ニッケルシリサイド膜の熱安定性を、０．１μｍまたはそれ以上の技術の処理フローにおける集積用途にも十分耐えるレベルにまで引き上げることが可能となる。詳細には、イリジウム中間層によって、イリジウム中間層とニッケルおよびシリコンとの反応から形成されたイリジウム／ニッケル／シリコン合金層によってＮｉ原子のフラックスを調節して、これにより、Ｎｉ原子を均等な速度で（すなわち、いかなる配向優先順位も用いることなく）Ｓｉ界面に到達させて、均一なニッケルシリサイド層を形成する。
【０００９】
本発明の研究において、２種類のウエハを用いた。シリサイドシートの抵抗および結晶構造を測定するために用いたウエハは、パターンレスｐ型（１００）Ｓｉウエハであった。好適な実施形態において、シリコン基板は、アモルファスシリコン基板または（１００）シリコン基板を含む。パターンレスｐ型ウエハを、希釈緩衝されたフッ化水素酸（ＨＦ）中のプレ金属浴に浸漬させ、その後、脱イオン化（ＤＩ）水ですすぎ、スピン乾燥した後、ｅビーム蒸着チャンバに投入した。ｅビーム蒸着を順次行って、ニッケルおよび中間層金属を堆積させた。イリジウム（Ｉｒ）の堆積厚さは、５オングストローム（Å）〜２０Åであった。ニッケル（Ｎｉ）の厚さは、６０Å〜１３０Åであった。アルゴン（Ａｒ）雰囲気中で高速熱アニーリングを３００℃〜９００℃の温度で６０秒間（ｓｅｃ）行った。各シリサイド膜のシート抵抗を、４点型プローブを用いて判定した。Ｐｈｉｌｉｐｓのｘ線解析回折システムを用いて、膜構造を低分解能の「相」識別モードで解析した。：試料を固定し、検出器のみを移動させた。ＮｉＳｉ2基板とＳｉ基板との間の格子不整合が小さいため、高分解能のｘ線回折も用いて相検査を行った。
【００１０】
超浅接合形成部上の逆リークを測定するために、第２の種類のウエハを用いた。これらのウエハを先ず酸化させ、その後、標準的なフォトリソグラフィーおよびエッチング工程を通じて処理を行って、熱酸化を通じて２００μｍ×２００μｍの窓部を形成した。３５Åの犠牲酸化物を成長させた後、プラズマドーピング技術を用いて窓部エリア中にＰＮ接合部を形成した。ＰＨ3／Ｈｅのガス状混合物を用いて、燐ドーピングによってｐ型ウエハ上にＮ＋／Ｐ接合部を形成した。Ｂ2Ｈ6／Ｈｅのガス状混合物を用いて、ホウ素ドーピングによってＮ型ウエハ上にＰ＋／Ｎ接合部を形成した。負電圧パルスを（１．０〜１．５ｋＶの振幅、５０〜１００μｓパルス幅でおよそ１ｋＨｚの周波数で）チャックを通じてウエハに印加しながら、ウエハ表面上の一領域中に誘導結合プラズマを生成させた。再結晶化を８００℃で行った後にスパイクアニーリングを１０５０℃で行うという２つの工程からなる高速熱アニーリング（ＲＴＡ）によって、活性化を達成した。その後、犠牲酸化物をＨＦ溶液によって除去した。二次イオン質量分析法（ＳＩＭＳ）を用いて接合深さを判定した結果、接合深さはおよそ４０ｎｍであった。
【００１１】
犠牲酸化物を除去することによって生じるエッジ効果を避けるために、プラズマエンハンスド化学気相成長法（ＰＥＣＶＤ）によって酸化物層を堆積させ、前述の窓部の中央部分に１００μｍ×１００μｍの小型の窓部を形成した。この１００μｍ×１００μｍの領域中のみにシリサイドを形成した。その結果、この逆リークを測定する技術は、シリサイドとシリコンとの間の界面における変調、スパイクまたはファセッティングに対して感度を持つようになった。シリサイドを形成した後、酸化物表面上に堆積した金属膜のうち反応しなかった部分を、硫酸および過酸化水素の溶液中で１４０℃で除去した。裏面の酸化物をＨＦ溶液を用いて除去した後、リーク測定を行った。ＨＰ４１５６半導体パラメータ解析器を用いて、電流−電圧特性を測定した。
【００１２】
本発明の方法は、シリコン基板上にイリジウムを含むニッケルシリサイドを作製する方法であって、シリコン基板を提供する工程と、シリコン基板上にイリジウムを堆積させる工程と、シリコン基板上にニッケルを堆積させる工程であって、ニッケルはイリジウムと接触する工程と、イリジウムおよびニッケルにアニーリングを行って、シリコン基板上にイリジウムを含むニッケルシリサイドを形成する工程とを包含する。
【００１３】
シリコン基板上にイリジウムを堆積させる工程は、シリコン基板上に直接イリジウム膜を堆積させる工程を包含し、シリコン基板上にニッケルを堆積させる工程は、イリジウム膜上にニッケル膜を堆積させる工程を包含してもよい。
【００１４】
シリコン基板上にニッケルを堆積させる工程は、シリコン基板上に第１のニッケル膜を堆積させる工程を包含し、シリコン基板上にイリジウムを堆積させる工程は、第１のニッケル膜上にイリジウム膜を堆積させる工程を包含し、シリコン基板上にニッケルを堆積させる工程は、イリジウム膜上に第２のニッケル膜を堆積させて、ニッケル−イリジウム−ニッケル層構造をシリコン基板上に形成する工程をさらに包含してもよい。
【００１５】
シリコン基板上にニッケルを堆積させる工程およびシリコン基板上にイリジウムを堆積させる工程は、シリコン基板上にイリジウムおよびニッケルを同時に堆積させて、シリコン基板上にニッケル−イリジウム膜を形成する工程を包含してもよい。
【００１６】
イリジウム膜の厚さは５〜２０オングストロームであり、ニッケル膜の厚さは５０〜２００オングストロームであってもよい。
【００１７】
第１のニッケル膜の厚さは５０〜２００オングストロームであり、イリジウム膜の厚さは５〜２０オングストロームであり、第２のニッケル膜の厚さは５０〜２００オングストロームであってもよい。
【００１８】
ニッケルシリサイドの厚さは９０〜７００オングストロームであってもよい。
【００１９】
イリジウムおよびニッケルにアニーリングを行う工程は、高速熱アニーリング工程を包含し、高速熱アニーリング工程は、３００℃〜７００℃の温度で１０秒〜２分の間行われてもよい。
【００２１】
シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択されてもよい。
【００２２】
シリコン基板の接合部の深さは４０ｎｍであってもよい。
【００２３】
イリジウムは、ニッケルの少なくとも一部分とシリコン基板との間に配置されたイリジウム中間層であり、これにより、イリジウムおよびニッケルにアニーリングを行ってシリコン基板上にニッケルシリサイドを形成する工程の間、ニッケルの少なくとも一部分は、イリジウム中間層を通じて拡散してもよい。
【００２４】
本発明の超小型電子デバイスは、シリコン基板上にイリジウムおよびニッケルをこれらが接触するよう形成し、該イリジウムおよび該ニッケルにアニーリングを行って、該シリコン基板上に、内部にイリジウムを含むニッケルシリサイドを形成し、半導体集積デバイスの完成に必要な処理を行ってなる。
【００２５】
デバイスは、Ｐ＋／Ｎ接合およびＮ＋／Ｐ接合からなる群から選択された接合を含んでいてもよい。
【００２６】
前記半導体集積デバイスのシート抵抗は１５オーム／スクエア未満であってもよい。
【００２７】
ニッケルシリサイドの厚さは９０〜７００オングストロームであり、イリジウムのイリジウム厚さは、５〜２０オングストロームであってもよい。
【００２８】
ニッケルシリサイドは、７００℃を超える温度においてニッケルジシリサイドへの変化が生じない安定性を有してもよい。
【００３０】
シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択されてもよい。
【００３１】
接合部の深さは４０ｎｍであってもよい。
【００３２】
ニッケルジシリサイドは、１５原子百分率のイリジウムを複合してもよい。
【００３３】
本発明の目的は、熱安定性の高いニッケルシリサイド膜を提供することである。
【００３４】
本発明の別の目的は、イリジウム中間層を用いて作製されたニッケルシリサイド膜を提供することである。
【００３５】
本発明のさらに別の目的は、接合深さがおよそ４００オングストロームの超浅接合形成部において用いられるニッケルシリサイド膜を提供し、かつ、シリサイド層の接合完全性および安定性を８００℃を超えた温度においても保持することである。
【００３６】
【発明の実施の形態】
ここで図面を参照しながら、先ず、ニッケルシリサイド膜について説明する。
【００３７】
図１は、アニーリングを５５０℃で行った前後のシリサイドのシート抵抗と、Ｎｉ膜およびＮｉＳｉ膜の厚さとの変化を示す。先ず、ｅビーム蒸着システムにおいてＮｉを堆積させた。アルゴン雰囲気において、高速熱アニーリング（ＲＴＡ）でアニーリングを行った。６０秒間のアニーリング時間の間、アニーリング温度を５５０℃で保持した。アニーリングの後、バルクシリコン（Ｓｉ）ウエハ上でシート抵抗を測定したところ、シート抵抗は低減していた。図１の右側の記号（ｋｅｙ）は、以下のものを示す：（図１の上から下にかけて）シリコン二酸化物上のニッケルでアニーリングされなかったもの；シリコン上のニッケルでアニーリングされなかったもの；シリコン上のニッケルでアニーリングされたもの；およびシリコン上のニッケルでアニーリングおよびエッチングがなされたもの。
【００３８】
図２は、ＮｉＳｉ膜の厚さと、それに対応してＮｉＳｉを形成するために必要なＳｉ消費量との計算値を示す。ＮｉＳｉ膜の利点は、Ｓｉ消費量が低い点である。しかし、ＮｉＳｉ膜は、高温になると安定性を失う。
【００３９】
図３は、上記の図の場合と異なる長さの時間（１時間まで）にかけてアニーリングを５５０℃で行った場合のＮｉＳｉ膜のシート抵抗を示す。この図を見ると、ＮｉＳｉは、アニーリング１時間受けた後、５５０℃において一定のシート抵抗を維持している。しかし、温度が７００℃を超えると、シート抵抗は急激に上昇している。このようににシート抵抗が急激に上昇した原因は、膜が凝集したことと、ＮｉＳｉがＮｉＳｉ2相に変化したこととが組み合わさったことによる。これを図４に示す。
【００４０】
図４は、アニーリングを７００℃で６０秒間行ったときのニッケルシリサイド膜のシート抵抗を示す。この温度では、シート抵抗が受容不可能なほど上昇している様子が図示されている。
【００４１】
ここで、シリサイド膜の熱安定性について説明する。高温での処理が必要な用途の場合、ニッケルシリサイド膜の熱安定性を向上させることが必要である。安定性を向上させるための１つのアプローチとしては、ニッケルジシリサイド（ＮｉＳｉ2）の変態温度を上昇させるアプローチがある。ニッケルシリサイド（ＮｉＳｉ）に不純物を付加し、この不純物のシリサイドの構造がＮｉＳｉの構造と類似している場合、これらのシリサイドは相互溶性の固溶体を形成し得ることが予想される。さらに、この固溶体の自由エネルギーの総量が低減することも予想される。そのため、ＮｉＳｉ2を形成するための推進力が低減する。
【００４２】
本願発明者らは、複数の不純物について研究を行ってきた。詳細には、研究対象とした複数の不純物を挙げると、白金（Ｐｔ）、イリジウム（Ｉｒ）およびパラジウム（Ｐｄ）が挙げられる。これらの材料のモノシリサイドの結晶構造はそれぞれ、ニッケルモノシリサイドの結晶構造（すなわち、ＭｎＰ斜方晶系）と同じである。これらのシリサイドとニッケルモノシリサイドとの間の格子不整合も極めて小さい。この点を以下の表１に示す。
【００４３】
【表１】
本願発明者らは、ニッケルシリサイドにＰｔまたはＩｒを付加した場合のニッケルシリサイドの熱安定性を確認する実験を行った。その結果を以下に示す。２種類の実験において、Ｎｉ／Ｓｉの界面と、Ｎｉ膜の中央部分とに（すなわち、２枚のニッケル層の間に）Ｐｔを付加した。一方の実験においてこのＰｔ中間層の厚さは７オングストローム（Å）であり、他方の実験においては１４Åであった。図５および図６は、Ｎｉ／Ｓｉ界面にＰｔを付加した結果を示す。
【００４４】
図５は、７オングストロームの白金膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が７５０℃を越えると、シート抵抗は上昇している。
【００４５】
図６は、１４オングストロームの白金膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。１４ÅのＰｔ膜によって、ニッケルシリサイド膜の安定性が増している。温度が７５０℃を越えると、シート抵抗が上昇している。
【００４６】
図７は、１４オングストロームの白金膜をニッケル膜の２枚のニッケル層間に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が７５０℃を超えると、シート抵抗が上昇している。
【００４７】
図８は、１５オングストロームのイリジウム膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。ニッケル膜の厚さは７７Åであり、アニーリング期間は６０秒であった。温度が９００℃を超えても、膜の安定性は維持されていた。しかし、温度が７００℃近くになると、シート抵抗は少し上昇した。
【００４８】
図９は、７オングストロームのイリジウム膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が９００℃になっても、膜の安定性は維持されていた。しかし、温度が７００℃近くになると、シート抵抗が少し上昇した。別の実施形態において、２枚のニッケル層間にイリジウムを付加した場合もあり、その場合、温度が９００度になっても膜の安定性は維持される。
【００４９】
図１０は、イリジウムをニッケル／シリコン界面に付加したニッケルシリサイド膜にアニーリングを５５０℃〜８５０℃の温度で行った場合のＸ線回折パターンを示す。この図は、７００℃までのモノシリサイド相を示す。温度が７００℃を超えると、相を識別することができなかった。本願発明者は、アモルファス相を形成するのは不可能であると考えるため、基板シリコンに相が極めて類似したニッケルジシリサイド相を形成することが可能であると考える。
【００５０】
本願発明者らは、ニッケル／シリコン界面にパラジウムを付加した場合についても研究した。本願発明者らの観察結果によれば、パラジウムの場合、ＩｒまたはＰｔをニッケル／シリコン界面に付加した場合と比較して、ニッケルシリサイド膜の安定性を向上させる効果はそれほど無かったようである。
【００５１】
ここで、本発明によるイリジウム中間層を超浅接合形成部のニッケルシリサイド膜内に用いた実例について説明する。以下の図は、超浅接合形成部上の様々なニッケルシリサイド膜（接合深さは４０ｎｍ（Ｘｊ＝４０ｎｍ））の接合部のリークの結果を示す。大きな活性領域上に開口された１００μｍ×１００μｍの窓部エリア上にニッケルシリサイドを形成する前に、シラン酸化物層を堆積し、その後その中央領域のみを開口させることによってそのエッジエリアを被覆した。以下の図に示す逆リーク電流の分布によれば、イリジウムが付加されたＮ＋／Ｐ接合部およびＰ＋／Ｎ接合部はどちらとも良好なダイオード特性を示し、逆バイアスが３ボルト（３Ｖ）のときに１×１０-10アンペア未満であった。
【００５２】
図１１は、超浅接合形成部上のシリサイド膜に白金またはイリジウムを付加した場合のシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。このシリサイドは、厚さが６８オングストロームのニッケル層から形成した。高速熱アニーリングを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５３】
図１２は、超浅接合形成部上のシリサイド膜の｜３Ｖ｜のときのＰ＋／Ｎ接合部のリークの結果を示す。厚さが６８オングストロームのニッケル層からこのシリサイドを形成した。高速熱アニーリングを順次５５０℃、６５０℃、７５０℃、８００℃、および８５０℃の温度で６０秒行った。シリサイドエリアは１００×１００μｍ2であった。
【００５４】
図１３は、超浅接合形成部上のシリサイド膜に白金を付加した場合のシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。このシリサイドは、厚さが１６オングストロームの白金層と、厚さが８０オングストロームのニッケル層とから形成した。高速熱アニーリングを、順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５５】
図１４は、超浅接合形成部上のシリサイド膜に白金を付加した場合のシリサイド膜のＰ＋／Ｎ接合部のリークの結果を示す。このシリサイドは、厚さが１６オングストロームの白金層と、厚さが８０オングストロームのニッケル層とから形成した。高速熱アニーリングを、順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５６】
図１５は、ＲＴＡを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で行った場合に、１６Å Ｉｒ／８０Å Ｎｉから形成されたシリサイドとの接合部からのＮ＋／Ｐ接合部のリークを示す。この図は、ニッケル／シリコン界面にイリジウム層を付加した場合の結果を示す。
【００５７】
図１６は、ＲＴＡを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で行った場合に、１６Å Ｉｒ／８０Å Ｎｉから形成されたシリサイドとの接合部からのＰ＋／Ｎ接合部のリークを示す。このシリサイドは、１００μｍ×１００μｍのエリア中に形成した。リーク電流を測定したところ、｜３Ｖ｜であった。アニーリング温度が８５０℃を越えたときも、リーク量は低いままであった。本願発明者らが考えるところによると、Ｉｒ中間層を付加した後、界面あらさが顕著に向上したかまたは（１１１）ファセッティングが低減した。Ｐｉｒａｎｈａエッチングを行う前後とｘ線結果とから収集されたシート抵抗データから、すべての膜はシリサイド相に変化していたことが分かった。界面あらさを判定する最も直接な方法としては断面透過電子顕微鏡法があるが、検査対象領域は極めて小さな部位に限られていた。超浅接合形成部からの逆リークを測定する技術は、界面あらさを評価するための極めて実用的かつ高感度の技術となる。シリサイドが少しでもＰＮ接合部から突出すると、リーク電流の顕著な増加の原因となり得る。
【００５８】
上述したように、ニッケルシリサイドにＰｔまたはＩｒを付加すると、ニッケルシリサイドの安定性が顕著に増す。従って、本願発明者らは、ＰｔまたはＩｒでドープされたニッケルシリサイドを用いて、超浅接合形成部のウエハをシリサイド化した。接合部のリークを測定して、熱安定性を判定した。シリサイド化されたエリアは１００μｍ×１００μｍであった。シリサイドを、５５０℃〜８００度の温度で形成した。上記の図に示すように、イリジウム中間層を設けることによって、温度が８００度になっても、接合部の完全性を維持できた。しかし、白金を付加すると、Ｎ＋／Ｐ接合部中のリークが顕著な量になることが観察された。従って、本発明の中間層材料としてはイリジウムが好ましい。
【００５９】
図１７は、本発明の方法のフローチャートである。工程２８は、シリコン基板を提供する工程である。以下、このシリサイド化プロセスについて説明する。工程３０において、物理気相成長法（例えば、スパッタリングおよび蒸着）または化学気相成長法（例えば、金属有機化学気相成長法）を用いて、デバイスのソース、ドレインおよびポリシリコン領域上にＮｉおよびＩｒを堆積させる。ＩｒをＮｉ中に取り入れる工程は、以下の方法のうちいずれかによって達成可能である：すなわち、（ａ）Ｎｉを堆積させる前にＩｒを堆積させる方法；（ｂ）２枚のＮｉ堆積層間にＩｒを堆積させる方法；（ｃ）Ｎｉを堆積させた後にＩｒを堆積させる方法；（ｄ）２つのソースからＩｒおよびＮｉを同時に堆積させる方法；または（ｅ）Ｎｉ−Ｉｒの合金ターゲットからＮｉ−Ｉｒを堆積させる方法。Ｎｉの厚さは、５０Å〜２００Åであり、形成されるニッケルシリサイドの厚さは典型的には、９０〜７００オングストロームである。イリジウム層の厚さは、５Å〜２０Åである。工程３２において、シリサイド化を行う。主に、アニーリング工程を、不活性雰囲気または窒素雰囲気において、３００℃〜８００℃の温度で、１０秒〜２分間の間行う。このアニーリング工程を行った結果、イリジウムを複合したニッケルシリサイドが得られる。ニッケルシリサイド中に含有されるイリジウムの原子百分率は典型的には、１５パーセント未満である。工程３４において、硫酸および過酸化水素からなるＰｉｒａｎｈａ溶液中で選択的エッチングを行う。その際、エッチング温度は典型的には、１００℃〜１５０℃である。
【００６０】
以下、具体的な実施例を挙げる。先ず、希釈緩衝されたＨＦ溶液中でウエハをプレ金属浴中に２０秒浸す。次いで、このウエハを堆積システムに投入する。このウエハの上に１５ÅのＩｒ層を堆積させる。このイリジウム層上に７５ÅのＮｉ層を堆積させる。その後、このウエハをアルゴン（Ａｒ）中に入れて、高速熱アニーリング（ＲＴＡ）アニーリングを５５０℃で６０秒間行う。次いで、Ｐｉｒａｎｈａ溶液中にて選択的エッチングを行う。
【００６１】
図１８は、本発明の方法から作製されたデバイスを示す。イリジウムを複合したニッケルシリサイド３６をシリコン基板３８上に配置する。ニッケルシリサイド層３６の厚さは典型的には、９０〜７００オングストロームである。
【００６２】
上記をまとめると、ニッケル／シリコン界面にイリジウムを付加することにより、ニッケルシリサイドの熱安定性を顕著に向上させることが達成される。このプロセスは、超浅接合形成部を有する提案されている将来のデバイス用途を作製する際に極めて有用であると思われる。熱安定性が向上し接合部のリークが低減するのは、界面が極めて平滑である点に起因すると考えられる。
【００６３】
本発明によれば、シリコン基板上にイリジウム中間層と共に作製されたニッケルシリサイドを備えた集積回路デバイスおよびその製造方法が提供される。上記方法は、シリサイド化反応を行う前にＮｉ層とＳｉ層との間にイリジウム（Ｉｒ）界面層を堆積させる工程を含む。薄いイリジウム層を付加することにより、ニッケルシリサイドの熱安定性が顕著に向上する。アニーリング温度が８５０℃であったとしても、シリサイドの低シート抵抗によって、超浅接合形成部の低接合リーク電流が実現される。
【００６４】
【発明の効果】
本発明によれば、熱安定性の高いニッケルシリサイド膜を提供することができる。また、イリジウム中間層を用いて作製されたニッケルシリサイド膜を提供することができる。また、本発明によれば、接合深さがおよそ４００オングストロームの超浅接合形成部において用いられるニッケルシリサイド膜を提供することができ、かつ、シリサイド層の接合完全性および安定性を８００℃を超えた温度においても保持することができる。
【００６５】
本発明の有意に向上したニッケルシリサイドのデバイスと、そのようなニッケルシリサイドを組み込んだデバイスとを作製する方法を開示してきた。好適な構造および本デバイスを作製する方法を開示してきたが、これらの実施形態には、特許請求の範囲に規定されているような本発明の範囲から逸脱することなくさらなる改変例および変更例が有り得ることが理解されるべきである。
【図面の簡単な説明】
【図１】図１は、シリサイドシートが５５０℃でのアニーリングを受けたときのＮｉおよびＮｉＳｉのシート抵抗を示す。
【図２】図２は、ＮｉＳｉ膜の厚さとＳｉ消費との計算値を示す。
【図３】図３は、シートがアニーリングを５５０℃で１時間まで受けたときのＮｉＳｉの抵抗を示す。
【図４】図４は、シートがアニーリングを６０秒間受けたときのニッケルシリサイドの抵抗を示す。
【図５】図５は、ニッケル／シリコン界面に７オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図６】図６は、ニッケル／シリコン界面に１４オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図７】図７は、ニッケル膜の２枚のニッケル層の間に１４オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図８】図８は、ニッケル／シリコン界面に１５オングストロームのイリジウム膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図９】図９は、ニッケル／シリコン界面に７オングストロームのイリジウム膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図１０】図１０は、ニッケル／シリコン界面にイリジウムを付加したニッケルシリサイド膜に５５０〜８５０℃でアニーリングを行った場合のＸ線回折パターンを示す。
【図１１】図１１は、超浅接合形成部上のニッケルシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。
【図１２】図１２は、超浅接合形成部上のニッケルシリサイド膜のＰ＋／Ｎ接合部のリークの結果を示す。
【図１３】図１３は、超浅接合形成部上のニッケルシリサイド膜に白金を付加した場合のＮ＋／Ｐ接合部のリークの結果を示す。
【図１４】図１４は、超浅接合形成部上のニッケルシリサイド膜に白金を付加した場合のＰ＋／Ｎ接合部のリークの結果を示す。
【図１５】図１５は、超浅接合形成部上のニッケルシリサイド膜にイリジウムを付加した場合のＮ＋／Ｐ接合部のリークの結果を示す。
【図１６】図１６は、超浅接合形成部上のニッケルシリサイド膜にイリジウムを付加した場合のＰ＋／Ｎ接合部のリークの結果を示す。
【図１７】図１７は、本発明の方法を示す。
【図１８】図１８は、本発明によって得られるデバイスを示す。
【符号の説明】
３６ ニッケルシリサイド層
３８ シリコン基板
【発明の属する技術分野】
本発明は、熱安定性の高い超浅接合形成部において用いられるイリジウム含有ニッケルシリサイドを含むデバイスと、その製造方法とに関する。より詳細には、本発明は、シリコン基板上にニッケルシリサイドを含む集積回路デバイスに関し、シリサイドを製作する際に中間層としてイリジウムを用いる。
【０００２】
【従来の技術】
チタンシリサイドおよびコバルトシリサイドはそれぞれ、金属酸化物半導体（ＭＯＳ）トランジスタを製造するためのサリサイド製造プロセスにおいて現在用いられている。
【０００３】
【発明が解決しようとする課題】
チタンシリサイドには、ポリシリコン準位幅が低下した場合にシリサイドを低抵抗のＣ５４相に変更するのが困難であるという欠点がある。コバルトシリサイドの欠点は、コバルトジシリサイドを形成する際にシリコン（Ｓｉ）を大量に消費する点である。そのため、超浅接合形成ソース／ドレインエリアにコバルトシリサイドを直接適用するのは困難となっている。その上、接合深さを浅くするためには、シリサイド層とシリコン活性層との間の界面の平坦度を極めて高くしなければならない。
【０００４】
ニッケルシリサイドは、将来において相補型金属酸化物半導体（ＣＭＯＳ）デバイスの作製に用いられる候補となっている材料である。ニッケルシリサイドは、低抵抗でかつモノシリサイドのＳｉ消費が低いという利点に加えて、プラズマドープされた超浅接合形成部に関連して接合リークが非常に少ないことが分かっている。ニッケルシリサイドを用いる際に主に問題となる点は、温度が６５０℃を超えると熱安定性が低くなる点である。これまで、このような制約のために、多くのＣＭＯＳ用途においてニッケルシリサイドを用いることが不可能となっていた。
【０００５】
超浅接合形成部に用いる場合、チタンシリサイドおよびコバルトシリサイドよりもニッケルシリサイドの方が適している。なぜならば、コバルト（Ｃｏ）は、ＣｏＳｉ2を形成するために１Åあたり３．６４ÅのＳｉを必要とするのに対し、ニッケルモノシリサイド（ＮｉＳｉ）は１Åのニッケル（Ｎｉ）あたり１．８３オングストローム（Å）のＳｉしか消費しないからである。しかし、ＮｉＳｉは、温度が７００℃よりも高くなると安定性を失う。詳細には、ＮｉＳｉは、Ｓｉとさらに反応してＮｉＳｉ2に変化し、温度が高くなると、塊状化して、膜内に島状部を孤立させる。将来において用いられる高度集積回路（ＩＣ）によるプロセスでは高温状態が避けられないため、８００℃以上の温度においてもシリサイドの安定性を保持するような、超浅接合形成部上にシリサイドを形成する方法を確立することが重要となっている。
【０００６】
ニッケルシリサイドの熱安定性を改善するために白金（Ｐｔ）を付加することが議論されている。しかし、Ｐｔを付加すると、Ｎ型Ｓｉの電気活性が損なわれることがわかっている。
【０００７】
そのため、接合深さが４００オングストローム未満の超浅接合形成部上にシリサイド層を形成し、かつ、温度が８００℃以上になってもシリサイド層の接合部の完全性および安定性を保持する方法が必要とされている。
【０００８】
【課題を解決するための手段】
本発明は、イリジウムを金属膜に付加した後にシリサイド化反応を行うことによって、安定性が高いニッケルシリサイド膜を提供する。本発明によって得られるニッケルシリサイドの安定性は極めて高く、８００℃以上の温度でニッケルシリサイドを超浅接合形成部中に用いることが容易になる。詳細には、超薄膜の金属中間層を付加した後にニッケルを堆積させることによって、ニッケルシリサイド膜の熱安定性を向上させる。イリジウム中間層を取り入れることにより、ニッケルシリサイド膜の熱安定性を、０．１μｍまたはそれ以上の技術の処理フローにおける集積用途にも十分耐えるレベルにまで引き上げることが可能となる。詳細には、イリジウム中間層によって、イリジウム中間層とニッケルおよびシリコンとの反応から形成されたイリジウム／ニッケル／シリコン合金層によってＮｉ原子のフラックスを調節して、これにより、Ｎｉ原子を均等な速度で（すなわち、いかなる配向優先順位も用いることなく）Ｓｉ界面に到達させて、均一なニッケルシリサイド層を形成する。
【０００９】
本発明の研究において、２種類のウエハを用いた。シリサイドシートの抵抗および結晶構造を測定するために用いたウエハは、パターンレスｐ型（１００）Ｓｉウエハであった。好適な実施形態において、シリコン基板は、アモルファスシリコン基板または（１００）シリコン基板を含む。パターンレスｐ型ウエハを、希釈緩衝されたフッ化水素酸（ＨＦ）中のプレ金属浴に浸漬させ、その後、脱イオン化（ＤＩ）水ですすぎ、スピン乾燥した後、ｅビーム蒸着チャンバに投入した。ｅビーム蒸着を順次行って、ニッケルおよび中間層金属を堆積させた。イリジウム（Ｉｒ）の堆積厚さは、５オングストローム（Å）〜２０Åであった。ニッケル（Ｎｉ）の厚さは、６０Å〜１３０Åであった。アルゴン（Ａｒ）雰囲気中で高速熱アニーリングを３００℃〜９００℃の温度で６０秒間（ｓｅｃ）行った。各シリサイド膜のシート抵抗を、４点型プローブを用いて判定した。Ｐｈｉｌｉｐｓのｘ線解析回折システムを用いて、膜構造を低分解能の「相」識別モードで解析した。：試料を固定し、検出器のみを移動させた。ＮｉＳｉ2基板とＳｉ基板との間の格子不整合が小さいため、高分解能のｘ線回折も用いて相検査を行った。
【００１０】
超浅接合形成部上の逆リークを測定するために、第２の種類のウエハを用いた。これらのウエハを先ず酸化させ、その後、標準的なフォトリソグラフィーおよびエッチング工程を通じて処理を行って、熱酸化を通じて２００μｍ×２００μｍの窓部を形成した。３５Åの犠牲酸化物を成長させた後、プラズマドーピング技術を用いて窓部エリア中にＰＮ接合部を形成した。ＰＨ3／Ｈｅのガス状混合物を用いて、燐ドーピングによってｐ型ウエハ上にＮ＋／Ｐ接合部を形成した。Ｂ2Ｈ6／Ｈｅのガス状混合物を用いて、ホウ素ドーピングによってＮ型ウエハ上にＰ＋／Ｎ接合部を形成した。負電圧パルスを（１．０〜１．５ｋＶの振幅、５０〜１００μｓパルス幅でおよそ１ｋＨｚの周波数で）チャックを通じてウエハに印加しながら、ウエハ表面上の一領域中に誘導結合プラズマを生成させた。再結晶化を８００℃で行った後にスパイクアニーリングを１０５０℃で行うという２つの工程からなる高速熱アニーリング（ＲＴＡ）によって、活性化を達成した。その後、犠牲酸化物をＨＦ溶液によって除去した。二次イオン質量分析法（ＳＩＭＳ）を用いて接合深さを判定した結果、接合深さはおよそ４０ｎｍであった。
【００１１】
犠牲酸化物を除去することによって生じるエッジ効果を避けるために、プラズマエンハンスド化学気相成長法（ＰＥＣＶＤ）によって酸化物層を堆積させ、前述の窓部の中央部分に１００μｍ×１００μｍの小型の窓部を形成した。この１００μｍ×１００μｍの領域中のみにシリサイドを形成した。その結果、この逆リークを測定する技術は、シリサイドとシリコンとの間の界面における変調、スパイクまたはファセッティングに対して感度を持つようになった。シリサイドを形成した後、酸化物表面上に堆積した金属膜のうち反応しなかった部分を、硫酸および過酸化水素の溶液中で１４０℃で除去した。裏面の酸化物をＨＦ溶液を用いて除去した後、リーク測定を行った。ＨＰ４１５６半導体パラメータ解析器を用いて、電流−電圧特性を測定した。
【００１２】
本発明の方法は、シリコン基板上にイリジウムを含むニッケルシリサイドを作製する方法であって、シリコン基板を提供する工程と、シリコン基板上にイリジウムを堆積させる工程と、シリコン基板上にニッケルを堆積させる工程であって、ニッケルはイリジウムと接触する工程と、イリジウムおよびニッケルにアニーリングを行って、シリコン基板上にイリジウムを含むニッケルシリサイドを形成する工程とを包含する。
【００１３】
シリコン基板上にイリジウムを堆積させる工程は、シリコン基板上に直接イリジウム膜を堆積させる工程を包含し、シリコン基板上にニッケルを堆積させる工程は、イリジウム膜上にニッケル膜を堆積させる工程を包含してもよい。
【００１４】
シリコン基板上にニッケルを堆積させる工程は、シリコン基板上に第１のニッケル膜を堆積させる工程を包含し、シリコン基板上にイリジウムを堆積させる工程は、第１のニッケル膜上にイリジウム膜を堆積させる工程を包含し、シリコン基板上にニッケルを堆積させる工程は、イリジウム膜上に第２のニッケル膜を堆積させて、ニッケル−イリジウム−ニッケル層構造をシリコン基板上に形成する工程をさらに包含してもよい。
【００１５】
シリコン基板上にニッケルを堆積させる工程およびシリコン基板上にイリジウムを堆積させる工程は、シリコン基板上にイリジウムおよびニッケルを同時に堆積させて、シリコン基板上にニッケル−イリジウム膜を形成する工程を包含してもよい。
【００１６】
イリジウム膜の厚さは５〜２０オングストロームであり、ニッケル膜の厚さは５０〜２００オングストロームであってもよい。
【００１７】
第１のニッケル膜の厚さは５０〜２００オングストロームであり、イリジウム膜の厚さは５〜２０オングストロームであり、第２のニッケル膜の厚さは５０〜２００オングストロームであってもよい。
【００１８】
ニッケルシリサイドの厚さは９０〜７００オングストロームであってもよい。
【００１９】
イリジウムおよびニッケルにアニーリングを行う工程は、高速熱アニーリング工程を包含し、高速熱アニーリング工程は、３００℃〜７００℃の温度で１０秒〜２分の間行われてもよい。
【００２１】
シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択されてもよい。
【００２２】
シリコン基板の接合部の深さは４０ｎｍであってもよい。
【００２３】
イリジウムは、ニッケルの少なくとも一部分とシリコン基板との間に配置されたイリジウム中間層であり、これにより、イリジウムおよびニッケルにアニーリングを行ってシリコン基板上にニッケルシリサイドを形成する工程の間、ニッケルの少なくとも一部分は、イリジウム中間層を通じて拡散してもよい。
【００２４】
本発明の超小型電子デバイスは、シリコン基板上にイリジウムおよびニッケルをこれらが接触するよう形成し、該イリジウムおよび該ニッケルにアニーリングを行って、該シリコン基板上に、内部にイリジウムを含むニッケルシリサイドを形成し、半導体集積デバイスの完成に必要な処理を行ってなる。
【００２５】
デバイスは、Ｐ＋／Ｎ接合およびＮ＋／Ｐ接合からなる群から選択された接合を含んでいてもよい。
【００２６】
前記半導体集積デバイスのシート抵抗は１５オーム／スクエア未満であってもよい。
【００２７】
ニッケルシリサイドの厚さは９０〜７００オングストロームであり、イリジウムのイリジウム厚さは、５〜２０オングストロームであってもよい。
【００２８】
ニッケルシリサイドは、７００℃を超える温度においてニッケルジシリサイドへの変化が生じない安定性を有してもよい。
【００３０】
シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択されてもよい。
【００３１】
接合部の深さは４０ｎｍであってもよい。
【００３２】
ニッケルジシリサイドは、１５原子百分率のイリジウムを複合してもよい。
【００３３】
本発明の目的は、熱安定性の高いニッケルシリサイド膜を提供することである。
【００３４】
本発明の別の目的は、イリジウム中間層を用いて作製されたニッケルシリサイド膜を提供することである。
【００３５】
本発明のさらに別の目的は、接合深さがおよそ４００オングストロームの超浅接合形成部において用いられるニッケルシリサイド膜を提供し、かつ、シリサイド層の接合完全性および安定性を８００℃を超えた温度においても保持することである。
【００３６】
【発明の実施の形態】
ここで図面を参照しながら、先ず、ニッケルシリサイド膜について説明する。
【００３７】
図１は、アニーリングを５５０℃で行った前後のシリサイドのシート抵抗と、Ｎｉ膜およびＮｉＳｉ膜の厚さとの変化を示す。先ず、ｅビーム蒸着システムにおいてＮｉを堆積させた。アルゴン雰囲気において、高速熱アニーリング（ＲＴＡ）でアニーリングを行った。６０秒間のアニーリング時間の間、アニーリング温度を５５０℃で保持した。アニーリングの後、バルクシリコン（Ｓｉ）ウエハ上でシート抵抗を測定したところ、シート抵抗は低減していた。図１の右側の記号（ｋｅｙ）は、以下のものを示す：（図１の上から下にかけて）シリコン二酸化物上のニッケルでアニーリングされなかったもの；シリコン上のニッケルでアニーリングされなかったもの；シリコン上のニッケルでアニーリングされたもの；およびシリコン上のニッケルでアニーリングおよびエッチングがなされたもの。
【００３８】
図２は、ＮｉＳｉ膜の厚さと、それに対応してＮｉＳｉを形成するために必要なＳｉ消費量との計算値を示す。ＮｉＳｉ膜の利点は、Ｓｉ消費量が低い点である。しかし、ＮｉＳｉ膜は、高温になると安定性を失う。
【００３９】
図３は、上記の図の場合と異なる長さの時間（１時間まで）にかけてアニーリングを５５０℃で行った場合のＮｉＳｉ膜のシート抵抗を示す。この図を見ると、ＮｉＳｉは、アニーリング１時間受けた後、５５０℃において一定のシート抵抗を維持している。しかし、温度が７００℃を超えると、シート抵抗は急激に上昇している。このようににシート抵抗が急激に上昇した原因は、膜が凝集したことと、ＮｉＳｉがＮｉＳｉ2相に変化したこととが組み合わさったことによる。これを図４に示す。
【００４０】
図４は、アニーリングを７００℃で６０秒間行ったときのニッケルシリサイド膜のシート抵抗を示す。この温度では、シート抵抗が受容不可能なほど上昇している様子が図示されている。
【００４１】
ここで、シリサイド膜の熱安定性について説明する。高温での処理が必要な用途の場合、ニッケルシリサイド膜の熱安定性を向上させることが必要である。安定性を向上させるための１つのアプローチとしては、ニッケルジシリサイド（ＮｉＳｉ2）の変態温度を上昇させるアプローチがある。ニッケルシリサイド（ＮｉＳｉ）に不純物を付加し、この不純物のシリサイドの構造がＮｉＳｉの構造と類似している場合、これらのシリサイドは相互溶性の固溶体を形成し得ることが予想される。さらに、この固溶体の自由エネルギーの総量が低減することも予想される。そのため、ＮｉＳｉ2を形成するための推進力が低減する。
【００４２】
本願発明者らは、複数の不純物について研究を行ってきた。詳細には、研究対象とした複数の不純物を挙げると、白金（Ｐｔ）、イリジウム（Ｉｒ）およびパラジウム（Ｐｄ）が挙げられる。これらの材料のモノシリサイドの結晶構造はそれぞれ、ニッケルモノシリサイドの結晶構造（すなわち、ＭｎＰ斜方晶系）と同じである。これらのシリサイドとニッケルモノシリサイドとの間の格子不整合も極めて小さい。この点を以下の表１に示す。
【００４３】
【表１】
【００４４】
図５は、７オングストロームの白金膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が７５０℃を越えると、シート抵抗は上昇している。
【００４５】
図６は、１４オングストロームの白金膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。１４ÅのＰｔ膜によって、ニッケルシリサイド膜の安定性が増している。温度が７５０℃を越えると、シート抵抗が上昇している。
【００４６】
図７は、１４オングストロームの白金膜をニッケル膜の２枚のニッケル層間に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が７５０℃を超えると、シート抵抗が上昇している。
【００４７】
図８は、１５オングストロームのイリジウム膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。ニッケル膜の厚さは７７Åであり、アニーリング期間は６０秒であった。温度が９００℃を超えても、膜の安定性は維持されていた。しかし、温度が７００℃近くになると、シート抵抗は少し上昇した。
【００４８】
図９は、７オングストロームのイリジウム膜をニッケル／シリコン界面に付加した場合のニッケルシリサイド膜のシート抵抗を示す。温度が９００℃になっても、膜の安定性は維持されていた。しかし、温度が７００℃近くになると、シート抵抗が少し上昇した。別の実施形態において、２枚のニッケル層間にイリジウムを付加した場合もあり、その場合、温度が９００度になっても膜の安定性は維持される。
【００４９】
図１０は、イリジウムをニッケル／シリコン界面に付加したニッケルシリサイド膜にアニーリングを５５０℃〜８５０℃の温度で行った場合のＸ線回折パターンを示す。この図は、７００℃までのモノシリサイド相を示す。温度が７００℃を超えると、相を識別することができなかった。本願発明者は、アモルファス相を形成するのは不可能であると考えるため、基板シリコンに相が極めて類似したニッケルジシリサイド相を形成することが可能であると考える。
【００５０】
本願発明者らは、ニッケル／シリコン界面にパラジウムを付加した場合についても研究した。本願発明者らの観察結果によれば、パラジウムの場合、ＩｒまたはＰｔをニッケル／シリコン界面に付加した場合と比較して、ニッケルシリサイド膜の安定性を向上させる効果はそれほど無かったようである。
【００５１】
ここで、本発明によるイリジウム中間層を超浅接合形成部のニッケルシリサイド膜内に用いた実例について説明する。以下の図は、超浅接合形成部上の様々なニッケルシリサイド膜（接合深さは４０ｎｍ（Ｘｊ＝４０ｎｍ））の接合部のリークの結果を示す。大きな活性領域上に開口された１００μｍ×１００μｍの窓部エリア上にニッケルシリサイドを形成する前に、シラン酸化物層を堆積し、その後その中央領域のみを開口させることによってそのエッジエリアを被覆した。以下の図に示す逆リーク電流の分布によれば、イリジウムが付加されたＮ＋／Ｐ接合部およびＰ＋／Ｎ接合部はどちらとも良好なダイオード特性を示し、逆バイアスが３ボルト（３Ｖ）のときに１×１０-10アンペア未満であった。
【００５２】
図１１は、超浅接合形成部上のシリサイド膜に白金またはイリジウムを付加した場合のシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。このシリサイドは、厚さが６８オングストロームのニッケル層から形成した。高速熱アニーリングを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５３】
図１２は、超浅接合形成部上のシリサイド膜の｜３Ｖ｜のときのＰ＋／Ｎ接合部のリークの結果を示す。厚さが６８オングストロームのニッケル層からこのシリサイドを形成した。高速熱アニーリングを順次５５０℃、６５０℃、７５０℃、８００℃、および８５０℃の温度で６０秒行った。シリサイドエリアは１００×１００μｍ2であった。
【００５４】
図１３は、超浅接合形成部上のシリサイド膜に白金を付加した場合のシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。このシリサイドは、厚さが１６オングストロームの白金層と、厚さが８０オングストロームのニッケル層とから形成した。高速熱アニーリングを、順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５５】
図１４は、超浅接合形成部上のシリサイド膜に白金を付加した場合のシリサイド膜のＰ＋／Ｎ接合部のリークの結果を示す。このシリサイドは、厚さが１６オングストロームの白金層と、厚さが８０オングストロームのニッケル層とから形成した。高速熱アニーリングを、順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で６０秒間行った。
【００５６】
図１５は、ＲＴＡを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で行った場合に、１６Å Ｉｒ／８０Å Ｎｉから形成されたシリサイドとの接合部からのＮ＋／Ｐ接合部のリークを示す。この図は、ニッケル／シリコン界面にイリジウム層を付加した場合の結果を示す。
【００５７】
図１６は、ＲＴＡを順次５５０℃、６５０℃、７５０℃、８００℃および８５０℃の温度で行った場合に、１６Å Ｉｒ／８０Å Ｎｉから形成されたシリサイドとの接合部からのＰ＋／Ｎ接合部のリークを示す。このシリサイドは、１００μｍ×１００μｍのエリア中に形成した。リーク電流を測定したところ、｜３Ｖ｜であった。アニーリング温度が８５０℃を越えたときも、リーク量は低いままであった。本願発明者らが考えるところによると、Ｉｒ中間層を付加した後、界面あらさが顕著に向上したかまたは（１１１）ファセッティングが低減した。Ｐｉｒａｎｈａエッチングを行う前後とｘ線結果とから収集されたシート抵抗データから、すべての膜はシリサイド相に変化していたことが分かった。界面あらさを判定する最も直接な方法としては断面透過電子顕微鏡法があるが、検査対象領域は極めて小さな部位に限られていた。超浅接合形成部からの逆リークを測定する技術は、界面あらさを評価するための極めて実用的かつ高感度の技術となる。シリサイドが少しでもＰＮ接合部から突出すると、リーク電流の顕著な増加の原因となり得る。
【００５８】
上述したように、ニッケルシリサイドにＰｔまたはＩｒを付加すると、ニッケルシリサイドの安定性が顕著に増す。従って、本願発明者らは、ＰｔまたはＩｒでドープされたニッケルシリサイドを用いて、超浅接合形成部のウエハをシリサイド化した。接合部のリークを測定して、熱安定性を判定した。シリサイド化されたエリアは１００μｍ×１００μｍであった。シリサイドを、５５０℃〜８００度の温度で形成した。上記の図に示すように、イリジウム中間層を設けることによって、温度が８００度になっても、接合部の完全性を維持できた。しかし、白金を付加すると、Ｎ＋／Ｐ接合部中のリークが顕著な量になることが観察された。従って、本発明の中間層材料としてはイリジウムが好ましい。
【００５９】
図１７は、本発明の方法のフローチャートである。工程２８は、シリコン基板を提供する工程である。以下、このシリサイド化プロセスについて説明する。工程３０において、物理気相成長法（例えば、スパッタリングおよび蒸着）または化学気相成長法（例えば、金属有機化学気相成長法）を用いて、デバイスのソース、ドレインおよびポリシリコン領域上にＮｉおよびＩｒを堆積させる。ＩｒをＮｉ中に取り入れる工程は、以下の方法のうちいずれかによって達成可能である：すなわち、（ａ）Ｎｉを堆積させる前にＩｒを堆積させる方法；（ｂ）２枚のＮｉ堆積層間にＩｒを堆積させる方法；（ｃ）Ｎｉを堆積させた後にＩｒを堆積させる方法；（ｄ）２つのソースからＩｒおよびＮｉを同時に堆積させる方法；または（ｅ）Ｎｉ−Ｉｒの合金ターゲットからＮｉ−Ｉｒを堆積させる方法。Ｎｉの厚さは、５０Å〜２００Åであり、形成されるニッケルシリサイドの厚さは典型的には、９０〜７００オングストロームである。イリジウム層の厚さは、５Å〜２０Åである。工程３２において、シリサイド化を行う。主に、アニーリング工程を、不活性雰囲気または窒素雰囲気において、３００℃〜８００℃の温度で、１０秒〜２分間の間行う。このアニーリング工程を行った結果、イリジウムを複合したニッケルシリサイドが得られる。ニッケルシリサイド中に含有されるイリジウムの原子百分率は典型的には、１５パーセント未満である。工程３４において、硫酸および過酸化水素からなるＰｉｒａｎｈａ溶液中で選択的エッチングを行う。その際、エッチング温度は典型的には、１００℃〜１５０℃である。
【００６０】
以下、具体的な実施例を挙げる。先ず、希釈緩衝されたＨＦ溶液中でウエハをプレ金属浴中に２０秒浸す。次いで、このウエハを堆積システムに投入する。このウエハの上に１５ÅのＩｒ層を堆積させる。このイリジウム層上に７５ÅのＮｉ層を堆積させる。その後、このウエハをアルゴン（Ａｒ）中に入れて、高速熱アニーリング（ＲＴＡ）アニーリングを５５０℃で６０秒間行う。次いで、Ｐｉｒａｎｈａ溶液中にて選択的エッチングを行う。
【００６１】
図１８は、本発明の方法から作製されたデバイスを示す。イリジウムを複合したニッケルシリサイド３６をシリコン基板３８上に配置する。ニッケルシリサイド層３６の厚さは典型的には、９０〜７００オングストロームである。
【００６２】
上記をまとめると、ニッケル／シリコン界面にイリジウムを付加することにより、ニッケルシリサイドの熱安定性を顕著に向上させることが達成される。このプロセスは、超浅接合形成部を有する提案されている将来のデバイス用途を作製する際に極めて有用であると思われる。熱安定性が向上し接合部のリークが低減するのは、界面が極めて平滑である点に起因すると考えられる。
【００６３】
本発明によれば、シリコン基板上にイリジウム中間層と共に作製されたニッケルシリサイドを備えた集積回路デバイスおよびその製造方法が提供される。上記方法は、シリサイド化反応を行う前にＮｉ層とＳｉ層との間にイリジウム（Ｉｒ）界面層を堆積させる工程を含む。薄いイリジウム層を付加することにより、ニッケルシリサイドの熱安定性が顕著に向上する。アニーリング温度が８５０℃であったとしても、シリサイドの低シート抵抗によって、超浅接合形成部の低接合リーク電流が実現される。
【００６４】
【発明の効果】
本発明によれば、熱安定性の高いニッケルシリサイド膜を提供することができる。また、イリジウム中間層を用いて作製されたニッケルシリサイド膜を提供することができる。また、本発明によれば、接合深さがおよそ４００オングストロームの超浅接合形成部において用いられるニッケルシリサイド膜を提供することができ、かつ、シリサイド層の接合完全性および安定性を８００℃を超えた温度においても保持することができる。
【００６５】
本発明の有意に向上したニッケルシリサイドのデバイスと、そのようなニッケルシリサイドを組み込んだデバイスとを作製する方法を開示してきた。好適な構造および本デバイスを作製する方法を開示してきたが、これらの実施形態には、特許請求の範囲に規定されているような本発明の範囲から逸脱することなくさらなる改変例および変更例が有り得ることが理解されるべきである。
【図面の簡単な説明】
【図１】図１は、シリサイドシートが５５０℃でのアニーリングを受けたときのＮｉおよびＮｉＳｉのシート抵抗を示す。
【図２】図２は、ＮｉＳｉ膜の厚さとＳｉ消費との計算値を示す。
【図３】図３は、シートがアニーリングを５５０℃で１時間まで受けたときのＮｉＳｉの抵抗を示す。
【図４】図４は、シートがアニーリングを６０秒間受けたときのニッケルシリサイドの抵抗を示す。
【図５】図５は、ニッケル／シリコン界面に７オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図６】図６は、ニッケル／シリコン界面に１４オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図７】図７は、ニッケル膜の２枚のニッケル層の間に１４オングストロームの白金膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図８】図８は、ニッケル／シリコン界面に１５オングストロームのイリジウム膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図９】図９は、ニッケル／シリコン界面に７オングストロームのイリジウム膜を付加したシートのニッケルシリサイドの抵抗を示す。
【図１０】図１０は、ニッケル／シリコン界面にイリジウムを付加したニッケルシリサイド膜に５５０〜８５０℃でアニーリングを行った場合のＸ線回折パターンを示す。
【図１１】図１１は、超浅接合形成部上のニッケルシリサイド膜のＮ＋／Ｐ接合部のリークの結果を示す。
【図１２】図１２は、超浅接合形成部上のニッケルシリサイド膜のＰ＋／Ｎ接合部のリークの結果を示す。
【図１３】図１３は、超浅接合形成部上のニッケルシリサイド膜に白金を付加した場合のＮ＋／Ｐ接合部のリークの結果を示す。
【図１４】図１４は、超浅接合形成部上のニッケルシリサイド膜に白金を付加した場合のＰ＋／Ｎ接合部のリークの結果を示す。
【図１５】図１５は、超浅接合形成部上のニッケルシリサイド膜にイリジウムを付加した場合のＮ＋／Ｐ接合部のリークの結果を示す。
【図１６】図１６は、超浅接合形成部上のニッケルシリサイド膜にイリジウムを付加した場合のＰ＋／Ｎ接合部のリークの結果を示す。
【図１７】図１７は、本発明の方法を示す。
【図１８】図１８は、本発明によって得られるデバイスを示す。
【符号の説明】
３６ ニッケルシリサイド層
３８ シリコン基板
Claims (19)
- シリコン基板上にイリジウムを含むニッケルシリサイドを作製する方法であって、
シリコン基板を提供する工程と、
該シリコン基板上にイリジウムを堆積させる工程と、
該シリコン基板上にニッケルを堆積させる工程であって、該ニッケルは該イリジウムと接触する、工程と、
該イリジウムおよび該ニッケルにアニーリングを行って、該シリコン基板上にイリジウムを含むニッケルシリサイドを形成する工程と、
を包含する、方法。 - 前記シリコン基板上にイリジウムを堆積させる工程は、該シリコン基板上に直接イリジウム膜を堆積させる工程を包含し、前記シリコン基板上にニッケルを堆積させる工程は、該イリジウム膜上にニッケル膜を堆積させる工程を包含する、請求項１に記載の方法。
- 前記シリコン基板上にニッケルを堆積させる工程は、該シリコン基板上に第１のニッケル膜を堆積させる工程を包含し、前記シリコン基板上にイリジウムを堆積させる工程は、該第１のニッケル膜上にイリジウム膜を堆積させる工程を包含し、該シリコン基板上にニッケルを堆積させる工程は、該イリジウム膜上に第２のニッケル膜を堆積させて、ニッケル−イリジウム−ニッケル層構造を該シリコン基板上に形成する工程をさらに包含する、請求項１に記載の方法。
- 前記シリコン基板上にニッケルを堆積させる工程および前記シリコン基板上にイリジウムを堆積させる工程は、該シリコン基板上にイリジウムおよびニッケルを同時に堆積させて、該シリコン基板上にニッケル−イリジウム膜を形成する工程を包含する、請求項１に記載の方法。
- 前記イリジウム膜の厚さは５〜２０オングストロームであり、前記ニッケル膜の厚さは５０〜２００オングストロームである、請求項２に記載の方法。
- 前記第１のニッケル膜の厚さは５０〜２００オングストローム（段落００５９）であり、前記イリジウム膜の厚さは５〜２０オングストロームであり、前記第２のニッケル膜の厚さは５０〜２００オングストロームである、請求項３に記載の方法。
- 前記ニッケルシリサイドの厚さは９０〜７００オングストロームである、請求項１に記載の方法。
- 前記イリジウムおよび前記ニッケルにアニーリングを行う工程は、高速熱アニーリング工程を包含し、該高速熱アニーリング工程は、３００℃〜７００℃の温度で１０秒〜２分の間行われる、請求項１に記載の方法。
- 前記シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択される、請求項１に記載の方法。
- 前記シリコン基板の接合部の深さは４０ｎｍである、請求項１に記載の方法。
- 前記イリジウムは、前記ニッケルの少なくとも一部分と前記シリコン基板との間に配置されたイリジウム中間層であり、これにより、該イリジウムおよび該ニッケルにアニーリングを行って該シリコン基板上にニッケルシリサイドを形成する工程の間、該ニッケルの少なくとも一部分は、該イリジウム中間層を通じて拡散する、請求項１に記載の方法。
- シリコン基板上にイリジウムおよびニッケルをこれらが接触するよう形成し、
該イリジウムおよび該ニッケルにアニーリングを行って、該シリコン基板上に、内部にイリジウムを含むニッケルシリサイドを形成し、
半導体集積デバイスの完成に必要な処理を行ってなる、半導体集積デバイス。 - Ｐ＋／Ｎ接合およびＮ＋／Ｐ接合からなる群から選択された接合を 含む、請求項１２に記載の半導体集積デバイス。
- 前記半導体集積デバイスのシート抵抗は１５オーム／スクエア未満である、請求項１２に記載の半導体集積デバイス。
- 前記ニッケルシリサイドの厚さは９０〜７００オングストロームであり、前記イリジウムの厚さは、５〜２０オングストロームである、請求項１２に記載の半導体集積デバイス。
- 前記ニッケルシリサイドは、７００℃を超える温度においてニッケルジシリサイドへの変化が生じない安定性を有する、請求項１２に記載の半導体集積デバイス。
- 前記シリコン基板は、アモルファスシリコン基板および（１００）シリコン基板からなる群から選択される、請求項１２に記載の半導体集積デバイス。
- 前記接合部の深さは４０ｎｍである、請求項１３に記載の半導体集積デバイス。
- 前記ニッケルジシリサイドは、１５原子百分率のイリジウムを複合する、請求項１に記載の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8247478B2 (en) | 2006-02-16 | 2012-08-21 | Kaneka Corporation | Thermoplastic resin composition |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6689688B2 (en) * | 2002-06-25 | 2004-02-10 | Advanced Micro Devices, Inc. | Method and device using silicide contacts for semiconductor processing |
| US6905560B2 (en) * | 2002-12-31 | 2005-06-14 | International Business Machines Corporation | Retarding agglomeration of Ni monosilicide using Ni alloys |
| KR100763898B1 (ko) * | 2003-08-02 | 2007-10-05 | 삼성전자주식회사 | 반도체 소자 제조방법 및 이에 의하여 제조된 반도체 소자 |
| US7205234B2 (en) | 2004-02-05 | 2007-04-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming metal silicide |
| KR100653689B1 (ko) * | 2004-06-09 | 2006-12-04 | 삼성전자주식회사 | 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여반도체 소자를 제조하는 방법 |
| US7544610B2 (en) * | 2004-09-07 | 2009-06-09 | International Business Machines Corporation | Method and process for forming a self-aligned silicide contact |
| JP2006147897A (ja) * | 2004-11-22 | 2006-06-08 | Samsung Electronics Co Ltd | 半導体装置の製造方法 |
| US20060246720A1 (en) * | 2005-04-28 | 2006-11-02 | Chii-Ming Wu | Method to improve thermal stability of silicides with additives |
| US7419907B2 (en) * | 2005-07-01 | 2008-09-02 | International Business Machines Corporation | Eliminating metal-rich silicides using an amorphous Ni alloy silicide structure |
| US20070072358A1 (en) * | 2005-09-29 | 2007-03-29 | Chih-Ning Wu | Method of manufacturing metal-oxide-semiconductor transistor devices |
| JP2007142347A (ja) * | 2005-10-19 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP5309454B2 (ja) | 2006-10-11 | 2013-10-09 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US7776728B2 (en) * | 2007-03-02 | 2010-08-17 | United Microelectronics Corp. | Rapid thermal process method and rapid thermal process device |
| JP5547877B2 (ja) * | 2008-05-23 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9379011B2 (en) | 2008-12-19 | 2016-06-28 | Asm International N.V. | Methods for depositing nickel films and for making nickel silicide and nickel germanide |
| CN102194674A (zh) * | 2010-03-12 | 2011-09-21 | 中芯国际集成电路制造(上海)有限公司 | 一种自对准金属硅化物制造方法 |
| US8871617B2 (en) * | 2011-04-22 | 2014-10-28 | Asm Ip Holding B.V. | Deposition and reduction of mixed metal oxide thin films |
| CN102832112A (zh) * | 2011-06-17 | 2012-12-19 | 中芯国际集成电路制造(上海)有限公司 | 金属硅化物形成方法 |
| CN102938380A (zh) * | 2012-11-28 | 2013-02-20 | 中国科学院微电子研究所 | 一种在ⅲ-ⅴ化合物半导体衬底制作超浅结的方法 |
| US9236345B2 (en) | 2014-03-24 | 2016-01-12 | Globalfoundries Inc. | Oxide mediated epitaxial nickel disilicide alloy contact formation |
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| KR102551745B1 (ko) * | 2016-11-09 | 2023-07-06 | 삼성전자주식회사 | 반도체 장치 |
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| US5612574A (en) * | 1995-06-06 | 1997-03-18 | Texas Instruments Incorporated | Semiconductor structures using high-dielectric-constant materials and an adhesion layer |
| US5861340A (en) * | 1996-02-15 | 1999-01-19 | Intel Corporation | Method of forming a polycide film |
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Cited By (1)
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