JP3536544B2 - 半導体力学量センサの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜よりなる梁
構造の可動部を有する半導体力学量センサに係り、例え
ば、加速度，ヨーレート，振動等の力学量を検出するた
めの半導体力学量センサの製造方法に関するものであ
る。

【０００２】

【従来の技術】近年、半導体加速度センサの小型化、低
価格化の要望が高まっている。このため、特表平４−５
０４００３号公報にてポシシリコンを電極として用いた
差動容量式半導体加速度センサが示されている。この種
のセンサを図５６，５７を用いて説明する。図５６にセ
ンサの平面を示すとともに、図５７に図５６のＩ−Ｉ断
面を示す。

【０００３】シリコン基板５０の上方には所定間隔を隔
てて梁構造の可動部５１が配置されている。ポリシリコ
ン薄膜よりなる可動部５１は、梁部５２，５３，５４，
５５と重り部５６と可動電極部５７とからなる。可動部
５１は、アンカー部５８，５９，６０，６１にてシリコ
ン基板５０の上面に固定されている。つまり、アンカー
部５８，５９，６０，６１から梁部５２，５３，５４，
５５が延設され、この梁部５２，５３，５４，５５に重
り部５６が支持されている。この重り部５６に可動電極
部５７が突設されている。一方、シリコン基板５０上に
は、１つの可動電極部５７に対し固定電極６２が２つ対
向するように配置されている。そして、シリコン基板５
０の表面に平行な方向（図５６においてＧにて示す方
向）に加速度が加わった場合、可動電極部５７と固定電
極６２との間の静電容量において片側の静電容量が増
え、もう一方は減る構造となっている。

【０００４】このセンサは、図５８に示すように、シリ
コン基板５０の上にシリコン酸化膜等の犠牲層６３を形
成するとともに犠牲層６３におけるアンカー部となる箇
所に開口部６４を形成し、その後、図５９に示すよう
に、犠牲層６３の上に可動部となるポリシリコン薄膜６
５を堆積し、所望のパターン形状にし、そして、エッチ
ング液にてアンカー部を除くポリシリコン薄膜６５の下
の犠牲層６３を除去して、図６０に示すように、基板５
０の上方に可動部５１を所定間隔を隔てて配置すること
により製造される。

【０００５】このウェットエッチングによる犠牲層の除
去工程を、より詳細に説明すると、図６１に示すよう
に、シリコン基板５０をエッチング液６６に浸し、犠牲
層６３のエッチングを行った後に、図６２に示すよう
に、シリコン基板５０を純水６７に浸し、シリコン基板
５０の表面に付いているエッチング液６６と純水６７と
を置換する。さらに、シリコン基板５０を純水６７の中
から取り出し、乾燥する。その結果、図６０に示すよう
になる。

【０００６】ところが、この純水の乾燥のときに、図６
３に示すように、シリコン基板５０と可動部５１との間
に純水６８が残り、この純水６８の表面張力により可動
部５１がシリコン基板５０の表面に引っ張られる。その
結果、図６４に示すように、可動部５１がシリコン基板
５０の表面に固着してしまう。これを回避する技術が、
特開平４−２８６１６５号公報にて開示されている。こ
れは、基板を（ＨＦ＋ＣＨ₃ ＣＯＯＨ＋ＨＮＯ₃ ）溶液
に浸すことにより、基板の表面に凹凸を形成し、この基
板上に犠牲層およびポリシリコン薄膜（可動部形成用薄
膜）を形成し、犠牲層エッチングにより梁構造の可動部
としている。つまり、基板側の上面に凹凸を形成して平
坦面同志が近接して配置された際における表面張力の影
響を緩和するようにしている。

【０００７】

【発明が解決しようとする課題】ところが、このように
すると、基板の表面に凹凸を形成するために基板を（Ｈ
Ｆ＋ＣＨ₃ ＣＯＯＨ＋ＨＮＯ₃ ）溶液に浸す際に基板に
はダメージが入ってしまう。つまり、例えば、基板の表
層部に半導体素子（トランジスタ等）を形成しようとす
る際に好ましくないものとなってしまう。

【０００８】そこで、この発明の目的は、犠牲層エッチ
ングにより梁構造の可動部を形成する際において、基板
表面に凹凸がなくても可動部の基板への固着が防止でき
る、特別な工程を必要としない新規な手法の半導体力学
量センサの製造方法を提供することにある。

【０００９】

【課題を解決するための手段】請求項１および請求項２
に記載の発明によれば、少なくとも半導体基板と可動部
との間隔が最も小さくなる領域における下地用膜に凹凸
表面が形成されるようになり、更に可動部の下面に凹凸
部が形成されるので、エッチング液との置換液（純水
等）もしくは洗浄液等により可動部が半導体基板に固着
することが回避される。

【００１０】そして、凹凸表面を有する下地用膜とゲー
ト電極（配線）を、同ー工程を利用して各々同ーの材料
にて形成することにより、下地用膜を形成するのに新た
に特別な工程を必要としない。請求項７および８に記載
の発明によれば、ソース・ドレイン電極を、半導体基板
内の表面部分であって下地用膜とは異なる部分に形成す
るため、下地用膜の表面に形成した凹凸が被検出電気信
号に悪影響を与えることを防止できる。

【００１１】これを、例えば本発明の好ましい実施の形
態で説明すると、ソース・ドレイン電極１２, １３の表
面は平坦である故、ソース・ドレイン電極間の表面を流
れる電流が滑らかになる。一方、ソース・ドレイン電極
１２, １３間の表面に凹凸が形成される場合には、この
部分で移動度が著しく低下して検出される電気信号に変
動が起こる可能性がある。そして、移動度が低下する
と、この部分で起こる温度変動によっても電気信号が変
動する可能性がある。そこで本発明においては、ソース
・ドレイン電極１２, １３を、下地用膜２とは異なる部
分に形成するため、表面の凹凸に起因して生じる被検出
電気信号の変動を抑えることができる。

【００１２】

【発明の実施の形態】

（第１の実施の形態）以下、この発明を具体化した第１
の実施の形態を図面に従って説明する。図１は、本実施
の形態の半導体加速度センサの平面図を示す。又、図２
には図１のＡ−Ａ断面面を示し、図３には図１のＢ−Ｂ
断面を示し、図４には図１のＣ−Ｃ断面を示す。

【００１３】図１において、Ｐ型シリコン基板１上に、
可動部５およびアンカー部６が形成された可動部形成領
域（センサエレメント形成領域）Ｚ１と信号処理等を行
う周辺回路形成領域Ｚ２とを有している。可動部形成領
域（センサエレメント形成領域）Ｚ１におけるシリコン
基板１上にはポリシリコン薄膜よりなる配線用薄膜（以
下、単に配線という）２が形成されている。この配線２
は、可動部５およびアンカー部６の形成領域に形成さ
れ、配線（ポリシリコン薄膜）２の上面には凹凸部３が
全面に形成されている。配線２上には、ポリシリコン薄
膜よりなる可動部５が架設されている。この可動部５
は、４本の梁部７と重り部８と可動ゲート電極部９，１
０とからなる。可動部５は、４本のアンカー部６により
固定され、シリコン基板１（配線２）の上方に所定の間
隔を隔てて配置されている。アンカー部６は、可動部５
と同じくポリシリコン薄膜よりなり、可動部５と一体と
なっている。より詳しくは、配線２の上には４本のアン
カー部６が配置され、アンカー部６から帯状の４本の梁
部７が延び、四角形状の重り部８が支持されている。重
り部８には長方形状の可動ゲート電極部９，１０が相反
する方向に突設されている。そして、梁構造の可動部５
（可動ゲート電極部９，１０）は、シリコン基板１の表
面に垂直な方向と平行な方向とに変位できるようになっ
ている。

【００１４】図４に示すように、可動部５の可動ゲート
電極部１０の下方でのシリコン基板１上にはゲート絶縁
膜としてのシリコン酸化膜４が形成されるとともに、可
動ゲート電極部１０に対しその両側にＮ型不純物拡散層
よりなるソース・ドレイン部としての固定電極１２，１
３が形成されている。同様に、図１に示すように、可動
部５の可動ゲート電極部９の下方でのシリコン基板１に
は、可動ゲート電極部９に対しその両側にＮ型不純物拡
散層よりなるソース・ドレイン部としての固定電極１
４，１５が形成されている。図４に示すように、シリコ
ン基板１における固定電極１２，１３間にはチャネル領
域１６が形成され、同チャネル領域１６はシリコン基板
１と可動ゲート電極部１０との間に電圧を印加すること
により生じたものである。そして、固定電極１２，１３
間に電圧を印加することによりこのチャネル領域１６に
ドレイン電流が流れる。同様に、シリコン基板１におけ
る固定電極１４，１５間にはチャネル領域（図示略）が
形成され、同チャネル領域はシリコン基板１と可動ゲー
ト電極部９との間に電圧を印加することにより生じたも
のである。そして、固定電極１４，１５間に電圧を印加
することによりこのチャネル領域にドレイン電流が流れ
る。

【００１５】図１，３に示すように、可動部５の重り部
８には上下に貫通する開口部１１が多数設けられ、この
開口部１１により、後述する犠牲層エッチングの際のエ
ッチング液が浸透しやすくなっている。周辺回路形成領
域Ｚ２にはトランジスタ等からなる回路が形成されてい
る。そして、周辺回路と可動部５とが配線２にて接続さ
れている。又、周辺回路と固定電極１２，１３，１４，
１５とが電気的に接続されている。

【００１６】次に、この半導体加速度センサの動作を説
明する。可動部５とシリコン基板１との間、および固定
電極１２，１３（１４，１５）間に電圧をかけると、チ
ャネル領域１６が形成され、固定電極１２，１３（１
４，１５）間に電流が流れる。ここで、本半導体加速度
センサが加速度を受けて、図１に示すＸ₊ 方向（基板１
の表面に平行な方向）に可動ゲート電極部９，１０（可
動部５）が変位した場合には、固定電極間のチャネル領
域の面積（トランジスタでいうチャネル幅）が変わるこ
とにより、固定電極１２，１３に流れる電流は減少し、
固定電極１４，１５に流れる電流は増大する。又、図１
に示すＸ_- 方向（基板１の表面に平行な方向）に可動ゲ
ート電極部９，１０（可動部５）が変位した場合には、
固定電極間のチャネル領域の面積（トランジスタでいう
チャネル幅）が変わることにより、固定電極１２，１３
に流れる電流は増加し、固定電極１４，１５に流れる電
流は減少する。

【００１７】一方、本半導体加速度センサが加速度を受
けて、図４に示すＺ方向（基板１の表面に垂直な方向）
に可動ゲート電極部９，１０が変位した場合には、電界
強度の変化によってチャネル領域１６のキャリア濃度が
減少するため、前記電流は同時に減少する。このように
本半導体加速度センサは、加速度による可動ゲート電極
部９，１０と固定電極１２，１３、および１４，１５と
の相対的位置の変化により固定電極１２，１３間と固定
電極１４，１５間に流れる電流が変化し、この電流変化
の大きさ、位相により二次元の加速度を検出することが
できる。

【００１８】次に、加速度センサの製造工程を、図５〜
図９を用いて説明する。図５〜図９は図１のＡ−Ａ断面
での状態を示すものである。図５に示すように、まず半
導体基板としてのＰ型シリコン基板１を用意する。この
シリコン基板１の上面は平坦になっている。そして、可
動部における固定電極となる不純物拡散層と、周辺回路
のトランジスタにおけるソース・ドレイン領域（不純物
拡散層）を形成する。このとき、従来の方法（公報にて
開示）のように基板の酸処理を行っていないので、基板
表面に所望の拡散層が容易に形成できる。

【００１９】引き続き、図６に示すように、下地用膜と
してのポリシリコン薄膜よりなる配線２をＬＰＣＶＤ法
により成膜する。この成膜は成膜条件として６２０℃程
度の低温にて行う。この低温成膜により、配線（ポリシ
リコン薄膜）２の表面には凹凸部３が形成される。又、
膜厚は３７００Å程度とする。図１０（ａ）、１０
（ｂ）は、このＬＰＣＶＤ法で、低温にて成膜した配線
（ポリシリコン薄膜）２の表面観察図であり、図１０
（ａ）は、表面を上面から見た図、図１０（ｂ）は斜視
図である。

【００２０】図によれば、１４０ｎｍ以上の高低差を有
する凹凸部が形成されていることが分かる。このよう
に、配線２の表面にＬＰＣＶＤ法を用いて凹凸部を形成
することができるので、特別に凹凸部を形成させる工程
（例えば、イオン照射やエッチングによる工程）はいら
ず、容易に効率よく配線２に凹凸表面を形成させること
ができる。

【００２１】なお、凹凸部は必ずしも図１０（ｂ）に示
すような１４０ｎｍ以上でなくてもよい。本発明者らの
試作確認によれば、例えば図１１（ａ）、１１（ｂ）に
示すように配線２の表面の高低差が３０ｎｍ以上であっ
て、また、好ましくは１００ｎｍ以上であれば、本発明
の効果が充分得られることを確認している。次に、図７
に示すように、配線（ポリシリコン薄膜）２を所定の形
状にパターニングする。さらに、配線（ポリシリコン薄
膜）２の上に犠牲層としてのシリコン酸化膜１７をプラ
ズマＣＶＤ等で全面に形成するとともにシリコン酸化膜
１７を所定の形状にパターニングする。そして、図８に
示すように、可動部形成用薄膜としてのポリシリコン薄
膜１８を、配線２の形成のときと同ー工程を利用してＬ
ＰＣＶＤ法により成膜する。この成膜は、成膜条件とし
て６００℃程度の高温にて行う。この高温成膜により、
ポリシリコン薄膜１８の表面は平坦となる。

【００２２】次に、図９に示すように、ポリシリコン薄
膜１８を可動部５の形状にパターニングする。つまり、
アンカー部６，梁部７，重り部８，可動ゲート電極部
９，１０を同時に一括形成する。最後に、シリコン基板
１をエッチング液としてのＨＦ溶液の中に入れ（図６１
と同様）、可動部形成領域の下の犠牲層としてのシリコ
ン酸化膜１７をエッチングする。その結果、図２に示す
ように、梁構造の可動部５が、配線（ポリシリコン薄
膜）２の上に所定間隔を隔てて配置される。

【００２３】さらに、シリコン基板１をＨＦ溶液の中か
ら取り出す。この状態では基板表面にＨＦ溶液が付着し
ているので、シリコン基板１を純水中に入れる（図６２
と同様）。このようにして犠牲層エッチング液と純水と
を置換する。さらに、シリコン基板１を純水の中から取
り出し乾燥する。この乾燥工程において、純水が可動部
５と基板１との間に入り、可動部５とシリコン基板１と
間に液滴が付着する。このとき、可動部５が基板表面に
引っ張られるが、配線（ポリシリコン薄膜）２の上面の
凹凸部３により可動部５が基板表面に固着することがな
い。

【００２４】このように本実施の形態では、平坦なシリ
コン基板１の表面に、少なくともシリコン基板１と可動
部５との間隔が最も小さくなる領域に凹凸部３を有する
下地用膜である配線２を形成し（下地膜形成工程）、配
線２の上に犠牲層としてのシリコン酸化膜１７を形成し
（犠牲層形成工程）、そのシリコン酸化膜１７の上に可
動部形成用薄膜としてのポリシリコン薄膜１８を成膜し
（可動部形成用薄膜形成工程）、ポリシリコン薄膜１８
の下のシリコン酸化膜１７をウェットエッチングにより
除去して梁構造の可動部５を形成する（犠牲層除去工
程）。この犠牲層除去工程において、シリコン基板１と
可動部５との間隔が最も小さくなる領域に凹凸部３が形
成されているので、エッチング液との置換液（純水等）
もしくは洗浄液等により可動部２が基板に固着すること
が回避される。

【００２５】そして、下地膜形成工程で形成した下地用
膜はゲート電極膜形成の工程で形成したゲート電極と同
ー材料のポリシリコン薄膜であるので、同ー工程を利用
することができる。つまり、例えば下地用膜を形成する
際には成膜温度を下げた状態で成膜するというように、
成膜条件を変更すればその表面に容易に凹凸部３を形成
することが可能となり、下地用膜を形成するのに必ずし
も新たに特別な工程を必要としない。

【００２６】又、下地用膜はＬＰＣＶＤ法を用いて形成
した配線材であるので、専用の膜を用いることなく製造
が容易となる。尚、下地用膜である配線２は、可動部５
の直下に形成され、可動部５と電気接続されているた
め、動作時において可動部５と同電位に設定することが
できる。。この結果、動作時において可動部５がシリコ
ン基板１に引きつけられることを防止できる。

【００２７】又、ソース・ドレイン部である固定電極１
２, １３は拡散層からなり、可動部５の変位を電気信号
に変換する検出回路の電極である。この固定電極１２,
１３を、シリコン基板１内の表面部分であって、下地用
膜２とは異なる部分に形成するため、表面の凹凸が検出
される電気信号に悪影響を与えることを防止できる。即
ち、固定電極１２, １３の表面は平坦であるため両固定
電極１２, １３間の表面を流れる電流が滑らかになる
が、逆に、両固定電極１２, １３間の表面に凹凸が形成
されると、この部分で移動度が著しく低下して検出され
る電気信号に変動が起こる可能性がある。ここで、移動
度が低下すると、この部分で起こる温度変動によっても
電気信号が変動する可能性がある。これに対して、本実
施の形態においては、固定電極１２, １３を、下地用膜
２とは異なる部分に形成するため、表面の凹凸が検出さ
れる電気信号の変動を抑えることができる。

【００２８】尚、図１０（ａ）、１０（ｂ）のような高
低差を有する表面を形成するＬＰＣＶＤの成膜条件とし
ては、上記以外に、例えば基板温度を６００℃の状態で
ＳｉＨ₄ を８０ｓｃｃｍとし、デポ圧１８４ｍｔｏｒｒ
としてもよい。また、図１１（ａ）、１１（ｂ）のよう
な高低差を有する表面を形成するＬＰＣＶＤの成膜条件
としては、上記以外に、、例えば基板温度を５７０℃の
状態でＳｉＨ₄ を８０ｓｃｃｍとし、デポ圧１６７ｍｔ
ｏｒｒとしてもよい。

【００２９】また、図１０（ａ）、１０（ｂ）若しくは
図１１（ａ）、１１（ｂ）のような凹凸表面のポリシリ
コンを堆積させる場合、ＳｉＨ₄ の流量を８０ｓｃｃｍ
とした場合、以下の如く関係がある。即ち、デポ圧がー
定（例えば１６０〜１９０ｍｔｏｒｒの間の何れか）の
時は、基板温度を高く（例えば６００℃以下に）設定し
た方が高低差は大きくなる。 （第２の実施の形態）次に、第２の実施の形態を第１の
実施の形態との相違点を中心に説明する。

【００３０】図１２には本実施の形態のセンサの平面を
示し、図１３には図１２のＤ−Ｄ断面を示し、図１４に
は図１２のＥ−Ｅ断面を示し、図１５には図１２のＦ−
Ｆ断面を示す。本加速度センサにおいては、各梁部７で
の重り部８の近接位置における下面に突起１９がそれぞ
れ設けられている。図１３に示すように、突起１９と基
板１（配線２）とのエアギャップ（間隔）Ｌ１は、図１
５に示すように、可動ゲート電極部１０とシリコン酸化
膜４とのエアギャップ（間隔）Ｌ２より小さくなってい
る。そして、通常の加速度範囲であれば、正常に加速度
センサとして作用するが、過大な加速度がシリコン基板
１の表面に垂直な方向に加わった場合には、可動部５は
その加速度により基板表面に垂直な方向に変形しようと
するが、突起１９によりその過大変形が抑えられる。つ
まり、可動ゲート電極部９，１０がシリコン酸化膜４に
接触する前に、突起１９が配線２に接触しＭＩＳＦＥＴ
のトランジスタ特性の劣化が回避される。このように、
突起１９が可動範囲制限部として機能する。

【００３１】また、この突起１９の下面にも凹凸部２０
が形成されている。次に、本加速度センサの製造工程
を、図１６〜図２１を用いて説明する。図１６〜図２１
は図１２のＤ−Ｄ断面での状態を示すものである。図１
６に示すように、まずＰ型シリコン基板１を用意する。
そして、図１７に示すように、ポリシリコン薄膜よりな
る配線２をＬＰＣＶＤ法により成膜する。このとき、６
２０℃程度の低温にて成膜を行って、配線（ポリシリコ
ン薄膜）２の表面に凹凸部３を形成する。

【００３２】引き続き、図１８に示すように、配線（ポ
リシリコン薄膜）２を所定の形状にパターニングし、配
線（ポリシリコン薄膜）２の上に犠牲層としてのシリコ
ン酸化膜１７をプラズマＣＶＤ等で全面に形成するとと
もにシリコン酸化膜１７を所定の形状にパターニングす
る。さらに、図１９に示すように、シリコン酸化膜１７
における突起１９の形成領域にレジストでパターニング
をしＲＩＥ法により活性イオンの照射を行い凹部２１を
形成する。このとき、電極に印加する電圧やガス圧を調
整して凹部２１の底面に凹凸部２２を形成する。

【００３３】そして、図２０に示すように、可動部形成
用薄膜としてのポリシリコン薄膜１８を、配線２の形成
のときと同ー工程を利用してＬＰＣＶＤ法により成膜す
る。このとき、６００℃程度の高温にて成膜を行って、
ポリシリコン薄膜１８の表面を平坦にする。又、ポリシ
リコン薄膜１８は下地の形状が反映され、凹部２１内に
突起形成部２３が形成される。

【００３４】次に、図２１に示すように、ポリシリコン
薄膜１８を可動部５の形状にパターニングする。つま
り、アンカー部６，梁部７，重り部８，可動ゲート電極
部９，１０を同時に一括形成する。最後に、シリコン基
板１をエッチング液としてのＨＦ溶液の中に入れ（図６
１と同様）、可動部形成領域の下の犠牲層としてのシリ
コン酸化膜１７をエッチングする。その結果、図１３に
示すように、下面に突起１９を有する梁構造の可動部５
が、配線（ポリシリコン薄膜）２の上に所定間隔を隔て
て配置される。

【００３５】さらに、シリコン基板１をＨＦ溶液の中か
ら取り出す。この状態では基板表面にＨＦ溶液が付着し
ているので、シリコン基板１を純水中に入れる（図６２
と同様）。このようにして犠牲層エッチング液と純水と
を置換する。さらに、シリコン基板１を純水の中から取
り出し乾燥する。この乾燥工程において、純水が可動部
５と基板１との間に入り、可動部５の突起１９とシリコ
ン基板１との間にのみ液滴（図１３においてＷで示す）
が付着する。ところが、突起１９の下面には凹凸部２０
が、又、配線２の上面には凹凸部３が設けられているの
で、エッチング液との置換液（純水等）により可動部５
が基板に固着することが回避される。

【００３６】このとき、可動部５の下面に設けた凹凸部
２０の形状と、配線２の凹凸部３の形状とを異ならせて
いる。よって、凹凸部２０と凹凸部３とが密着して可動
部５が基板側に固着されにくくなる。つまり、対向する
凹凸部２０，３においてその凹凸の形状を異ならせるこ
とにより、対向する凹凸部が密着することは無く、固着
が確実に回避される。又、凹凸部２０の凹凸形状と、配
線２の凹凸部３の凹凸形状とを異ならせる代わりに、凹
凸の形状が同じでも山と谷とが一致しないようにズラし
て配置してもよい。例えば、山と山、谷と谷とが対向す
るように配置する。このようにすることによっても、対
向する凹凸部が密着することは無く、固着が確実に回避
される。

【００３７】このように本実施の形態では、シリコン基
板１の表面に、凹凸部３を有する下地用膜である配線２
を形成し（下地膜形成工程）、配線２の上に、少なくと
もシリコン基板１と可動部５との間隔が最も小さくなる
領域に凹凸部２２を有する犠牲層としてのシリコン酸化
膜１７を形成し（犠牲層形成工程）、シリコン酸化膜１
７の上に可動部形成用薄膜としてのポリシリコン薄膜１
８を成膜し（可動部形成用薄膜形成工程）、ポリシリコ
ン薄膜１８の下のシリコン酸化膜１７をウェットエッチ
ングにより除去して梁構造の可動部５を形成した（犠牲
層除去工程）。この犠牲層除去工程において、対向して
配置した凹凸部３，２０により可動部５が基板１に固着
するのが防止できる。

【００３８】そして、下地膜形成工程で形成した下地用
膜はゲート電極膜形成の工程で形成した可動ゲート電極
部と同ー材料のポリシリコン薄膜であるので、同ー工程
を利用することができる。つまり、例えば下地用膜を形
成する際には成膜温度を下げた状態で成膜するというよ
うに、成膜条件を変更すればその表面に容易に凹凸部３
を形成することが可能となり、下地用膜を形成するのに
必ずしも新たに特別な工程を必要としない。

【００３９】その他、下地用膜として専用の膜を用いる
ことなく製造が容易となる点、配線が可動部と電気接続
されており動作時において可動部がシリコン基板に引き
つけられることを防止できる点、及び、固定電極を下地
用膜とは異なる部分に形成しており検出される電気信号
が安定する点など、上記実施の形態と同様な効果が得ら
れることはいうまでもない。 （第３の実施の形態）次に、第３の実施の形態を第２の
実施の形態との相違点を中心に説明する。

【００４０】図２２には本実施の形態のセンサの断面図
を示し、図１３に対応するものである。本加速度センサ
においては、第２の実施の形態と同じように可動部５の
下面には突起１９が設けられているが、凹凸部３を有す
る配線２が無い構造となっている。

【００４１】加速度センサの製造工程を、図２３〜図２
７を用いて説明する。図２３に示すように、まずＰ型シ
リコン基板１を用意する。そして、図２４に示すよう
に、シリコン基板１の上に犠牲層としてのシリコン酸化
膜１７をプラズマＣＶＤ等で全面に形成するとともにシ
リコン酸化膜１７を所定の形状にパターニングする。さ
らに、図２５に示すように、シリコン酸化膜１７におけ
る突起１９の形成領域にレジストでパターニングをしＲ
ＩＥ法により活性イオンの照射を行い凹部２１を形成す
る。このとき、電極に印加する電圧やガス圧を調整して
凹部２１の底面に凹凸部２２を形成する。

【００４２】そして、図２６に示すように、可動部形成
用薄膜としてのポリシリコン薄膜１８を、ＬＰＣＶＤ法
（６００℃程度）により成膜する。このとき、ポリシリ
コン薄膜１８は下地の形状が反映され、凹部２１内に突
起形成部２３が形成される。次に、図２７に示すよう
に、ポリシリコン薄膜１８を可動部５の形状にパターニ
ングする。つまり、アンカー部６，梁部７，重り部８，
可動ゲート電極部９，１０を同時に一括形成する。

【００４３】最後に、ウェットエッチングにより、図２
２に示すように、下面に突起１９を有する梁構造の可動
部５をシリコン基板１の上に所定間隔を隔てて配置す
る。このとき、突起１９の下面には凹凸部２０が設けら
れているので、エッチング液との置換液（純水等）によ
り可動部２が基板１に固着することが回避される。この
ように本実施の形態では、シリコン基板１の表面に、少
なくともシリコン基板１と可動部５との間隔が最も小さ
くなる領域に凹凸部２２を有する犠牲層としてのシリコ
ン酸化膜１７を形成し（犠牲層形成工程）、シリコン酸
化膜１７の上に可動部形成用薄膜としてのポリシリコン
薄膜１８を成膜し（可動部形成用薄膜形成工程）、ポリ
シリコン薄膜１８の下のシリコン酸化膜１７をウェット
エッチングにより除去し（犠牲層除去工程）、凹凸部２
２により形成された凹凸部２０を下面とする梁構造の可
動部５を形成した。これによって、凹凸部２０により可
動部５が基板１に固着するのが防止できる。

【００４４】その他、本実施の形態においても、上記第
１、第２の実施の形態と同様な部分については同様な効
果が得られることを認識すべきである。 （第４の実施の形態）次に、第４の実施の形態を第２の
実施の形態との相違点を中心に説明する。図２８には本
実施の形態のセンサの断面図を示し、図１３に対応する
ものである。

【００４５】本加速度センサにおいては、第２の実施の
形態と同じように可動部５の下面には突起１９が設けら
れるとともに、この突起１９に対向する箇所にのみ、表
面に凹凸部３を有する配線用薄膜（以下、単に配線とい
う）２ａが配置されている。加速度センサの製造工程
を、図２９〜図３４を用いて説明する。図２９に示すよ
うに、まずＰ型シリコン基板１を用意する。そして、図
３０に示すように、ポリシリコン薄膜よりなる配線２を
ＬＰＣＶＤ法により成膜する。このとき、６２０℃程度
の低温にて成膜を行って、配線（ポリシリコン薄膜）２
の表面に凹凸部３を形成する。

【００４６】引き続き、図３１に示すように、配線（ポ
リシリコン薄膜）２を所定の形状にパターニングする。
この際、図２８の突起１９と対向する領域に配線２ａを
残す。さらに、配線（ポリシリコン薄膜）２の上に犠牲
層としてのシリコン酸化膜１７をプラズマＣＶＤ等で全
面に形成するとともにシリコン酸化膜１７を所定の形状
にパターニングする。さらに、図３２に示すように、シ
リコン酸化膜１７における突起１９の形成領域にレジス
トでパターニングをしＲＩＥ法により活性イオンの照射
を行い凹部２１を形成する。このとき、電極に印加する
電圧やガス圧を調整して凹部２１の底面に凹凸部２２を
形成する。

【００４７】そして、図３３に示すように、可動部形成
用薄膜としてのポリシリコン薄膜１８を、配線２の形成
のときと同ー工程を利用してＬＰＣＶＤ法により成膜す
る。このとき、６００℃程度の高温にて成膜して表面を
平坦にする。又、ポリシリコン薄膜１８は下地の形状が
反映され、凹部２１内に突起形成部２３が形成される。

【００４８】次に、図３４に示すように、ポリシリコン
薄膜１８を可動部５の形状にパターニングする。つま
り、アンカー部６，梁部７，重り部８，可動ゲート電極
部９，１０を同時に一括形成する。最後に、ウェットエ
ッチングにより、図２８に示すように、下面に突起１９
を有する梁構造の可動部５を基板１（配線２ａ）の上に
所定間隔を隔てて配置する。このとき、突起１９の下面
には凹凸部２０が、又、配線２ａの上面には凹凸部３が
設けられているので、エッチング液との置換液（純水
等）もしくは洗浄液等により可動部２が基板に固着する
ことが回避される。

【００４９】このように本実施の形態では、シリコン基
板１の表面に、シリコン基板１と可動部５との間隔が最
も小さくなる領域に凹凸部３を有する下地用膜である配
線２ａを形成し（下地膜形成工程）、配線２ａの上に、
少なくとも凹凸部３に対応する突起形成領域に凹凸部２
２を有する犠牲層としてのシリコン酸化膜１７を形成し
（犠牲層形成工程）、シリコン酸化膜１７の上に可動部
形成用薄膜としてのポリシリコン薄膜１８を成膜し（可
動部形成用薄膜形成工程）、ポリシリコン薄膜１８の下
のシリコン酸化膜１７をウェットエッチングにより除去
し（犠牲層除去工程）、梁構造の可動部５を形成した。
これによって、対向して配置した凹凸部３，２０により
可動部５が基板１に固着するのが防止できる。

【００５０】そして、下地膜形成工程で形成した下地用
膜はゲート電極膜形成の工程で形成した可動ゲート電極
部と同ー材料のポリシリコン薄膜であるので、同ー工程
を利用することができる。つまり、例えば下地用膜を形
成する際には成膜温度を上げた状態で成膜するというよ
うに、成膜条件を変更すればその表面に容易に凹凸部３
を形成することが可能となり、下地用膜を形成するのに
必ずしも新たに特別な工程を必要としない。

【００５１】その他、本実施の形態においても、上記第
１〜第３の実施の形態と同様な部分については同様な効
果が得られることを認識すべきである。 （第５の実施の形態）次に、第５の実施の形態を第３の
実施の形態との相違点を中心に説明する。図３５には本
実施の形態のセンサの断面図を示し、図２２に対応する
ものである。

【００５２】本加速度センサにおいては、可動部５下方
の下面において突起（１９）は無く、可動部５自身の下
面全体に凹凸部２４が形成されている。本加速度センサ
の製造工程を、図３６〜図３９を用いて説明する。図３
６に示すように、まずＰ型シリコン基板１を用意する。
そして、図３７に示すように、シリコン基板１の上に犠
牲層としてのシリコン酸化膜１７をプラズマＣＶＤ等で
全面に形成するとともにシリコン酸化膜１７を所定の形
状にパターニングする。さらに、シリコン酸化膜１７に
対しＲＩＥ法により活性イオンを照射して表面に凹凸部
２５を形成する。より詳しくは、加速電圧やガス圧を調
整して凹凸部２５を形成する。

【００５３】そして、図３８に示すように、可動部形成
用薄膜としてのポリシリコン薄膜１８を、ＬＰＣＶＤ法
（６００℃程度）により成膜する。次に、図３９に示す
ように、ポリシリコン薄膜１８を可動部５の形状にパタ
ーニングする。つまり、アンカー部６，梁部７，重り部
８，可動ゲート電極部９，１０を同時に一括形成する。

【００５４】最後に、ウェットエッチングにより、図３
５に示すように、下面に凹凸部２４を有する梁構造の可
動部５を基板１の上に所定間隔を隔てて配置する。この
とき、可動部５の下面には凹凸部２４が設けられている
ので、エッチング液との置換液（純水等）もしくは洗浄
液等により可動部２が基板に固着することが回避され
る。

【００５５】その他、本実施の形態においても、上記第
１〜第４の実施の形態と同様な部分については同様な効
果が得られることを認識すべきである。 （第６の実施の形態）以下、この発明を半導体加速度セ
ンサに具体化した第６の実施の形態を図面に従って説明
する。

【００５６】本実施の形態の半導体加速度センサは、薄
膜よりなる梁構造の可動部を備えたエアギャップ型のＭ
ＩＳトランジスタで、可動部の変位を検出する検出回路
を重り部の中央の開口部に設けた構造となっている。図
４０は、本実施の形態の半導体加速度センサの平面図
で、図４１は図４０のＡ−Ａ断面である。図４０におい
て、シリコン基板１上にセンサエレメント形成領域Ｚ１
と信号処理等を行う周辺回路形成領域Ｚ２とを有してお
り、図４１においては、センサエレメント形成領域Ｚ１
の断面と周辺回路形成領域Ｚ２のＭＯＳトランジスタの
断面を併せて模式的に示している。

【００５７】半導体基板としてのＰ型シリコン基板１上
のセンサエレメント形成領域Ｚ１には絶縁膜３２, ３４
が形成され、絶縁膜３２, ３４はＳｉＯ₂ 、Ｓｉ₃ Ｎ₄
等よりなる。シリコン基板１上には、ポリシリコン薄膜
よりなる可動部５が設けられている。可動部５は、４本
の梁部７と重り部８とを備えている。可動部５は、４つ
のアンカー部６にて基板１に固定され、基板１の上方に
おいて所定の間隔（エアギャップ）を隔てて配置されて
いる。この可動部５（薄膜）は、下側に配置した犠牲層
を除去することによりシリコン基板１の上方に犠牲層の
厚さ分だけの間隔を隔てて配置されたものである。より
詳しくは、センサエレメント形成領域Ｚ１において絶縁
膜３４の上にはポリシリコン層からなる配線用薄膜（以
下、配線）２が配置され、その配線２上にアンカー部６
が設けられている。このアンカー部６からそれぞれ帯状
の梁部７が延び、この梁部７に四角形状の重り部８が支
持されている。可動部５は基板１の表面に垂直および平
行な方向にそれぞれ変位できるようになっている。そし
て、図４０において、Ｘ₊ ，Ｘ_- で示す方向（基板表面
に平行な方向）と、図４１でＺで示す方向（基板表面に
垂直な方向）が加速度検出方向となる。

【００５８】重り部８の中央部には開口部１１が設けら
れ、この開口部１１により可動ゲート電極部９, １０が
形成されている。可動ゲート電極部９, １０は帯状の片
持ち梁をなし、重り部８の中央部において加速度検出方
向Ｘ₊ ，Ｘ_- に互いに接近するように突設されている。
このように、可動ゲート電極部９, １０もシリコン基板
１の上方に所定の間隔を隔てた状態で配置されている。

【００５９】一方、可動部５の可動ゲート電極部９の下
方におけるシリコン基板１には、加速度検出方向Ｘ₊ ，
Ｘ_- に直交するＹ方向にＮ型不純物拡散層よりなり、ソ
ース電極とドレイン電極とをなす固定電極１４, １５が
所定間隔を隔てて並設されている。この固定電極１４，
１５は長方形状をなし、加速度検出方向Ｘ₊ ，Ｘ_- に延
びている。同様に、可動部５の可動ゲート電極部１０の
下方におけるシリコン基板１には、加速度検出方向
Ｘ₊ ，Ｘ_- に直交するＹ方向にＮ型不純物拡散層よりな
り、ソース電極とドレイン電極とをなす固定電極１２,
１３が所定間隔を隔てて並設されている。この固定電極
１２，１３は長方形状をなし、加速度検出方向Ｘ₊ ，Ｘ
_- に延びている。尚、固定電極２１〜２４は、例えば砒
素等を注入することにより形成される。周辺回路形成領
域Ｚ２には、ＭＯＳＦＥＴ等を含む複数のトランジスタ
等からなる回路が形成されている。図４１、４５〜５５
においては、ソース電極４１とドレイン電極４２とゲー
ト酸化膜４３を介したポリシリコンゲート電極４４とを
有するＭＯＳＦＥＴを示す。

【００６０】又、配線２をなすポリシリコン層は、図４
０に示すように、可動部５の下方において可動部５と対
向する領域に配置され、かつ、センサエレメント形成領
域Ｚ１の外へ引き出され、周辺回路形成領域Ｚ２上で電
気的に接続されている。尚、可動部５（可動ゲート電極
部９, １０）はポリシリコン薄膜の他にも、アモルファ
スシリコン薄膜、アルミニウムやタングステン等の耐熱
金属の薄膜を用いてもよい。特に、ポリシリコンまたは
アモルファスシリコンの薄膜を用いることにより、通常
のＩＣ製造工程で用いる材料にて薄膜の形成が容易なも
のとなる。

【００６１】図４０に示すように、各固定電極１２〜１
５はそれぞれ周辺回路形成領域Ｚ２まで拡散層として延
びており、周辺回路形成領域Ｚ２内の回路に接続されて
いる。又、図４１に示すように、可動部５（ポリシリコ
ン薄膜）の表面には、変形抑制のための表面改質層２９
が形成され、この表面改質層４５により可動部５が上下
方向に反ることなく真っ直ぐに延びている。本実施の形
態では、表面改質層４５はリン（Ｐ）が注入されたイオ
ン注入層である。

【００６２】次に、本加速度センサの作動を説明する。
可動ゲート電極部９, １０と、シリコン基板１上のソー
ス電極１２，１４およびドレイン電極１３，１５とによ
り、可動部５の変位を電気信号に変換する検出回路とし
ての電界効果型トランジスタ（ＦＥＴ）を構成してい
る。ソース電極とドレイン電極との間および可動ゲート
電極部９, １０とシリコン基板１との間に電圧を印加す
ると、ソース電極とドレイン電極との間のシリコン基板
１の表面にチャネル領域が形成され、第１のソース電極
１４と第１のドレイン電極１５との間に電流（第１ドレ
イン電流）が流れ、又、第２のソース電極１２と第２の
ドレイン電極１３との間に電流（第２ドレイン電流）が
流れる。

【００６３】本加速度センサは加速度を受けて、図４０
のＸ₊ 方向（基板１の表面に平行な方向）に可動ゲート
電極部９, １０（可動部５）が変位した場合には、第１
のソース電極１４と第１のドレイン電極１５との間のチ
ャネル領域の面積（トランジスタでいうチャネル幅）が
減少し、両電極間に流れる第１ドレイン電流は減少す
る。一方、第２のソース電極１２と第２のドレイン電極
１３との間のチャネル領域の面積（トランジスタでいう
チャネル幅）が増加し、両電極間に流れる第２ドレイン
電流は増加する。同様に、図４０のＸ_- 方向（基板１の
表面に平行な方向）に可動ゲート電極部９, １０（可動
部５）が変位した場合には、第１ドレイン電流が増加
し、第２ドレイン電流が減少する。このように、加速度
検出方向Ｘ₊，Ｘ_- への可動ゲート電極部９, １０の変
位によりソース・ドレイン電極１４，１５に流れる電流
とソース・ドレイン電極１２，１３に流れる電流とが互
いに逆相にて変化する。

【００６４】尚、本加速度センサの作動は、第１の実施
の形態に示した加速度センサと同様であるため、その詳
細な説明は省略する。ここでは、固定電極１２〜１５に
流れる電流の変化は、図４０に示すようなソース・ドレ
イン電極１２〜１５を形成している拡散層を通して周囲
の周辺回路形成領域Ｚ２に伝えられ、処理される。この
際、本加速度センサでは、重り部８に開口部１１を設け
ることにより重り部８の中央部においてシリコン基板１
の表面に平行な方向の加速度に対し差動式で検出するた
めの固定電極１２〜１５を接近して配置でき、２つのト
ランジスタの特性のバラツキを小さくして検出回路側で
の制約を小さくすることができる。

【００６５】次に、本加速度センサの製造工程を図４２
〜図５５を用いて説明する。まず、図４２に示すよう
に、シリコン基板１を用意し、表面に約５０ｎｍの絶縁
膜（シリコン酸化膜）３２を形成した後、センサエレメ
ント形成領域Ｚ１におけるソース・ドレイン電極（固定
電極）となる所望の領域にフォトリソ工程を経て固定電
極（ソース・ドレイン電極）１２〜１５（不純物拡散
層）をイオン注入等により形成する。

【００６６】そして、図４３に示すように、約１００ｎ
ｍの絶縁膜（シリコン窒化膜）３４を形成し、その後、
フォトリソ工程を経て周辺回路形成領域Ｚ２でのトラン
ジスタ形成領域の絶縁膜（シリコン窒化膜）３４と絶縁
膜（シリコン酸化膜）３２をエッチング除去する。さら
に、周辺回路形成領域Ｚ２でのトランジスタ形成領域に
おける基板１の表面に約２０ｎｍのゲート酸化膜４３を
形成する。

【００６７】引き続き、図４４に示すように、約３５０
ｎｍの配線用薄膜２となるポリシリコン層４６をＬＰＣ
ＶＤ法等により成膜する。ここで、ポリシリコン層４６
は全面にリン等の不純物をドープして低抵抗化されてい
る。その後、ポリシリコン層４６に対しフォトリソ工程
を経てドライエッチ等で周辺回路形成領域Ｚ２のトラン
ジスタのゲート電極４４とするとともに、センサの可動
ゲート電極部９, １０のセンサ領域外への引き出し用の
配線（配線電極）２とする。

【００６８】さらに、図４５に示すように、周辺回路形
成領域Ｚ２の所望の領域にフォトリソ工程を経てトラン
ジスタのソース・ドレイン電極４１，４２をボロン・砒
素等のイオン注入等により形成する。その後、例えばボ
ロン・リンガラス（ＢＰＳＧ）等の約５００ｎｍの層間
絶縁膜３１を全面に例えばプラズマＣＶＤ法により成膜
する。

【００６９】さらに、図４６に示すように、センサエレ
メント形成領域Ｚ１におけるトランジスタ形成領域の層
間絶縁膜３１をフォトリソグラフィを経てエッチング除
去する。その後、全面に犠牲層１７となる約１μｍのシ
リコン酸化膜をＣＶＤ法等により成膜する。次に、図４
７に示すように、犠牲層１７に対し、フォトリソ工程を
経てドライエッチング等により、可動ゲート電極部９,
１０（図４０に図示）とセンサエレメント形成領域Ｚ１
の外への引き出し電極の配線２とのコンタクト部３３を
形成する。

【００７０】さらに、図４８に示すように、全面に可動
部形成膜である約２μｍのポリシリコン薄膜１８を、配
線用薄膜２の形成のときと同ー工程を利用してＬＰＣＶ
Ｄ法により成膜する。尚、このポリシリコン薄膜１８の
少なくともシリコン酸化膜（犠牲層１７）に接する面側
近傍にはリン等の不純物がドープされ低抵抗化されてい
る。

【００７１】引き続き、図４９に示すように、このポリ
シリコン薄膜１８に対しフォトリソ工程を経て図４０に
示したように長方形のセンサエレメント形成領域Ｚ１の
みに残すようにパターニングする。このとき、ウェット
エッチングやＲＩＥ等により側壁が傾斜するようにテー
パーエッチングする。こうすることで段差が軽減（ステ
ップカバレッジの向上）できるため、これ以後の工程で
配線等の成膜・エッチング・フォトリソ工程等での微細
加工が可能となる。

【００７２】次に、図５０に示すように、周辺回路形成
領域Ｚ２のシリコン酸化膜（犠牲層１７）をフォトリソ
グラフィを経てエッチング除去する。さらに、図５１に
示すように、層間絶縁膜３１の所望の領域にフォトリソ
工程を経てコンタクトホール３５をドライエッチング等
により形成する。次に、金属電極材料である例えばアル
ミニウムを約６００ｎｍ成膜して、フォトリソ工程、エ
ッチング工程を経て、所望の領域に金属配線３６をパタ
ーニング形成する。

【００７３】続いて、図５２に示すように、全面に保護
膜のシリコン窒化膜３７を約１．５μｍ、例えばプラズ
マＣＶＤ法により成膜する。その後、センサエレメント
形成領域Ｚ１上のシリコン窒化膜３７をフォトリソグラ
フィ工程を経た後、エッチング除去する。そして、図５
３に示すように、フォトリソ工程を経た後、ポリシリコ
ン薄膜１８を所望のパターン（図４０の可動部５の形
状）にエッチングする。

【００７４】さらに、図５４に示すように、ラフなパタ
ーンを開口部３８としたレジスト３９を用いて、ポリシ
リコン薄膜１８の表面部分にリン（Ｐ）を適量イオン注
入する。このイオン注入により表面改質層４５が形成さ
れる。表面改質層４５にて犠牲層エッチング後の薄膜構
造体の膜厚方向に存在する応力分布による薄膜構造体の
変形が調整され、反りが防止される。この際、レジスト
３９により薄膜構造体（可動部形成領域）以外の領域が
保護され周辺の回路部やパッド等に対してはイオン注入
が行われず回路の特性等が変わることもない。

【００７５】最後に、図５５に示すように、レジスト３
９を残した状態で、例えばＨＦ水溶液等によりシリコン
酸化膜（犠牲層１７）をエッチングしてシリコン基板１
の上にエアギャップを介して可動部５を配置する。この
際、レジスト３９を不純物導入と犠牲層エッチングの際
のマスクとして共用できる。つまり、イオン注入領域を
設定するレジスト３９を、犠牲層をエッチングする際に
も用いることにより、応力を調整するイオン注入領域を
設定する際に新たなフォト工程を増やす必要がなくな
る。又、イオン注入工程と犠牲層エッチング工程が連続
して行われる場合や、２つの工程中にレジスト除去しな
くてもよい場合はフォト工程を１回で行うことができ
る。

【００７６】尚、マスク材としてのレジスト３９の代わ
りに、犠牲層エッチングでエッチングされないシリコン
窒化膜等の薄膜をマスク材として用いてもよい。又、可
動部５を形成する際に２μｍの段差が発生するが、領域
３８のようなラフなパターンであれば、フォトリソ工程
を問題なく行うことができる。このようにして、ＭＩＳ
トランジスタ式半導体加速度センサの製作工程が終了す
る。

【００７７】このように本実施の形態では、平坦なシリ
コン基板１の表面に、少なくともシリコン基板１と可動
部５との間隔が最も小さくなる領域に凹凸部３を有する
下地用膜である配線２を形成し（下地膜形成工程）、配
線２の上に犠牲層としてのシリコン酸化膜１７を形成し
（犠牲層形成工程）、そのシリコン酸化膜１７の上に可
動部形成用薄膜としてのポリシリコン薄膜１８を成膜し
（可動部形成用薄膜形成工程）、ポリシリコン薄膜１８
の下のシリコン酸化膜１７をウェットエッチングにより
除去して梁構造の可動部５を形成し（犠牲層除去工
程）、シリコン基板１上にゲート絶縁膜となるゲート酸
化膜３４を形成し（ゲート絶縁膜形成工程）、ゲート絶
縁膜上に多結晶シリコンからなるゲート電極９, １０を
形成し（ゲート電極膜形成工程）、またシリコン基板１
上に配線電極となる配線（用薄膜）２を形成した（配線
電極形成工程）。この犠牲層除去工程において、基板と
可動部５との間隔が最も小さくなる領域に凹凸部３が形
成されているので、エッチング液との置換液（純水等）
もしくは洗浄液等により可動部２が基板に固着すること
が回避される。

【００７８】さらに、下地膜形成工程で形成した下地用
膜はゲート電極膜形成工程で形成したゲート電極及び配
線電極形成工程で形成した配線と同ー材料のポリシリコ
ン薄膜であるので、同ー工程を利用することができた。
具体的には、例えば下地用膜を形成する際には成膜温度
を上げた状態で成膜するというように、成膜条件を変更
すればその表面に容易に凹凸部３を形成することが可能
となり、下地用膜を形成するのに必ずしも新たに特別な
工程を必要としない。

【００７９】その他、本実施の形態においても、上記第
１〜第５の実施の形態と同様な部分については同様な効
果が得られることを認識すべきである。また、本実施の
形態で具体的に説明した、半導体基板１上にゲート酸化
膜３４を介して形成されるゲート電極９, １０を有し、
梁構造の可動部の変位を電気信号に変換する検出回路
は、上記第１〜第５の実施の形態においても同様に製造
し、構成することができる。

【００８０】以上、この発明は上記各実施の形態に限定
されるものではなく、下地用膜はポリシリコン薄膜
（２）以外の材料でもよく、又、必ずしも配線材である
必要もない。又、上記各実施の形態では犠牲層の除去で
ウェットエッチングを用い、その時発生する固着を防止
する方法として述べてきたが、ドライエッチングにより
除去した後でも、後工程での洗浄等による固着をこの方
法で回避できる。

【００８１】又、下地用膜であるポリシリコン薄膜の表
面に凹凸を形成する方法として、ＬＰＣＶＤ法において
低温にて成膜する以外にも、例えば、シランの供給量を
多くして成膜速度を速くすることにより表面に凹凸を形
成してもよい。さらに、加速度の他にもヨーレート，振
動等の力学量を検出するための半導体力学量センサに具
体化してもよい。

【図面の簡単な説明】

【図１】第１の実施の形態の半導体加速度センサの平面
図。

【図２】図１のＡ−Ａ断面図。

【図３】図１のＢ−Ｂ断面図。

【図４】図１のＣ−Ｃ断面図。

【図５】半導体加速度センサの製造工程を示す断面図。

【図６】半導体加速度センサの製造工程を示す断面図。

【図７】半導体加速度センサの製造工程を示す断面図。

【図８】半導体加速度センサの製造工程を示す断面図。

【図９】半導体加速度センサの製造工程を示す断面図。

【図１０】（ａ）は、ＬＰＣＶＤ法により形成したポリ
シリコン薄膜の表面観察上面図。（ｂ）は、ＬＰＣＶＤ
法により形成したポリシリコン薄膜の表面観察斜視図。

【図１１】（ａ）は、ＬＰＣＶＤ法により形成したポリ
シリコン薄膜の表面観察上面図。（ｂ）は、ＬＰＣＶＤ
法により形成したポリシリコン薄膜の表面観察斜視図。

【図１２】第２の実施の形態の半導体加速度センサの平
面図。

【図１３】図１０のＤ−Ｄ断面図。

【図１４】図１０のＥ−Ｅ断面図。

【図１５】図１０のＦ−Ｆ断面図。

【図１６】半導体加速度センサの製造工程を示す断面
図。

【図１７】半導体加速度センサの製造工程を示す断面
図。

【図１８】半導体加速度センサの製造工程を示す断面
図。

【図１９】半導体加速度センサの製造工程を示す断面
図。

【図２０】半導体加速度センサの製造工程を示す断面
図。

【図２１】半導体加速度センサの製造工程を示す断面
図。

【図２２】第３の実施の形態の半導体加速度センサの断
面図。

【図２３】半導体加速度センサの製造工程を示す断面
図。

【図２４】半導体加速度センサの製造工程を示す断面
図。

【図２５】半導体加速度センサの製造工程を示す断面
図。

【図２６】半導体加速度センサの製造工程を示す断面
図。

【図２７】半導体加速度センサの製造工程を示す断面
図。

【図２８】第４の実施の形態の半導体加速度センサの断
面図。

【図２９】半導体加速度センサの製造工程を示す断面
図。

【図３０】半導体加速度センサの製造工程を示す断面
図。

【図３１】半導体加速度センサの製造工程を示す断面
図。

【図３２】半導体加速度センサの製造工程を示す断面
図。

【図３３】半導体加速度センサの製造工程を示す断面
図。

【図３４】半導体加速度センサの製造工程を示す断面
図。

【図３５】第５の実施の形態の半導体加速度センサの断
面図。

【図３６】半導体加速度センサの製造工程を示す断面
図。

【図３７】半導体加速度センサの製造工程を示す断面
図。

【図３８】半導体加速度センサの製造工程を示す断面
図。

【図３９】半導体加速度センサの製造工程を示す断面
図。

【図４０】第６の実施の形態の半導体加速度センサの平
面図。

【図４１】半導体加速度センサの製造工程を示す断面
図。

【図４２】半導体加速度センサの製造工程を示す断面
図。

【図４３】半導体加速度センサの製造工程を示す断面
図。

【図４４】半導体加速度センサの製造工程を示す断面
図。

【図４５】半導体加速度センサの製造工程を示す断面
図。

【図４６】半導体加速度センサの製造工程を示す断面
図。

【図４７】半導体加速度センサの製造工程を示す断面
図。

【図４８】半導体加速度センサの製造工程を示す断面
図。

【図４９】半導体加速度センサの製造工程を示す断面
図。

【図５０】半導体加速度センサの製造工程を示す断面
図。

【図５１】半導体加速度センサの製造工程を示す断面
図。

【図５２】半導体加速度センサの製造工程を示す断面
図。

【図５３】半導体加速度センサの製造工程を示す断面
図。

【図５４】半導体加速度センサの製造工程を示す断面
図。

【図５５】半導体加速度センサの製造工程を示す断面
図。

【図５６】従来の半導体加速度センサの平面図。

【図５７】図５６のＩ−Ｉ断面図。

【図５８】従来のセンサの製造工程を示す断面図。

【図５９】従来のセンサの製造工程を示す断面図。

【図６０】従来のセンサの製造工程を示す断面図。

【図６１】従来のセンサの製造工程を示す断面図。

【図６２】従来のセンサの製造工程を示す断面図。

【図６３】従来のセンサのシリコン基板と可動部との間
に純水が残った状態の説明図。

【図６４】従来のセンサの可動部がシリコン基板の表面
に固着した状態の説明図。

【符号の説明】 １ 半導体基板としてのシリコン基板 ２ 下地用膜としての配線 ３ 凹凸部 ５ 可動部 １７ 犠牲層としてのシリコン酸化膜 １８ 可動部形成用薄膜としてのポリシリコン薄膜 ２２ 凹凸部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−50986（ＪＰ，Ａ) 特開 平４−286165（ＪＰ，Ａ) 特開 平５−304303（ＪＰ，Ａ) 特開 平８−111535（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/84 G01L 1/18 G01P 15/125

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
   力学量の作用により変位する、薄膜よりなる梁構造の可
   動部と、 前記半導体基板上に形成され、前記半導体基板上にゲー
   ト絶縁膜を介して形成されるゲート電極を有し、前記可
   動部の変位を電気信号に変換する検出回路とを備えた半
   導体力学量センサの製造方法であって、 前記半導体基板の表面に、少なくとも前記半導体基板と
   前記可動部との間隔が最も小さくなる領域に凹凸表面を
   有する下地用膜を形成する下地膜形成工程と、 前記下地用膜上に凹凸部を表面に有する犠牲層を形成す
   る犠牲層形成工程と、 前記犠牲層上に可動部形成用薄膜を形成する可動部形成
   用薄膜形成工程と、 前記可動部形成用薄膜の下の前記犠牲層をエッチングに
   より除去して前記下地膜を露出させて、下面に凹凸部を
   有する梁構造の可動部を形成する犠牲層除去工程と、 前記半導体基板上に前記ゲート絶縁膜を形成するゲート
   絶縁膜形成工程と、 前記ゲート絶縁膜上にゲート電極を形成するゲート電極
   形成工程とを有し、前記下地用膜と前記ゲート電極とを
   同ーの工程を利用して各々同ーの材料にて形成すること
   を特徴とする半導体力学量センサの製造方法。
2. 【請求項２】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
   力学量の作用により変位する、薄膜よりなる梁構造の可
   動部と、 前記半導体基板上に形成され、前記半導体基板上に形成
   される配線を有し、前記可動部の変位を電気信号に変換
   する検出回路とを備えた半導体力学量センサの製造方法
   であって、 前記半導体基板の表面に、少なくとも前記半導体基板と
   前記可動部との間隔が最も小さくなる領域に凹凸表面を
   有する下地用膜を形成する下地膜形成工程と、 前記下地用膜上に凹凸部を表面に有する犠牲層を形成す
   る犠牲層形成工程と、 前記犠牲層上に可動部形成用薄膜を形成する可動部形成
   用薄膜形成工程と、 前記可動部形成用薄膜の下の前記犠牲層をエッチングに
   より除去して下面に凹凸部を有する梁構造の可動部を形
   成する犠牲層除去工程と、 前記半導体基板上に前記配線を形成する配線形成工程と
   を有し、前記下地用膜と前記配線とを同一の工程を利用
   して夫々同一の材料にて形成することを特徴とする半導
   体力学量センサの製造方法。
3. 【請求項３】 前記下地用膜は、多結晶シリコンからな
   る請求項１または請求項２記載の半導体力学量センサの
   製造方法。
4. 【請求項４】 前記下地用膜の前記凹凸表面は、当該表
   面の高低差が３０ｎｍ以上の領域を有する表面である請
   求項１乃至請求項３記載の半導体力学量センサの製造方
   法。
5. 【請求項５】 前記下地用膜の前記凹凸表面は、当該表
   面の高低差が１００ｎｍ以上の領域を有する表面である
   請求項１乃至請求項４記載の半導体力学量センサの製造
   方法。
6. 【請求項６】 前記下地用膜の前記凹凸表面は、当該表
   面の高低差が１４０ｎｍ以上の領域を有する表面である
   請求項１乃至請求項５記載の半導体力学量センサの製造
   方法。
7. 【請求項７】 前記検出回路は前記ゲート電極に対する
   ソース・ドレイン電極を有し、前記半導体基板表面にお
   ける前記下地用膜を形成する領域とは異なる領域に前記
   ソース・ドレイン電極を形成する請求項１乃至請求項６
   記載の半導体力学量センサの製造方法。
8. 【請求項８】 前記ソース・ドレイン電極を拡散層とし
   て前記半導体基板に形成する請求項７記載の半導体力学
   量センサの製造方法。