JPH0918018A - 半導体力学量センサの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】製造プロセスでのステップカバレッジの向上を
図ることができる半導体力学量センサの製造方法を提供
する。 【構成】シリコン基板１の上に犠牲層としてのシリコン
酸化膜３２を形成し、シリコン酸化膜３２の上に、表層
部が本体部よりもエッチングレートが速くなっているポ
リシリコン薄膜３４を配置し、ポリシリコン薄膜３４の
上に、所定領域が開口する保護マスクとしてのレジスト
３５を配置するとともに、このレジスト３５を用いて等
方性エッチングを行い所定領域に側面が斜状となったポ
リシリコン薄膜３４を残し、シリコン基板１の全面に配
置したレジストを用いたアルミ配線の微細加工を行い、
ポリシリコン薄膜３４を所定の形状にパターニングする
とともに、その下のシリコン酸化膜３２を除去する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、加速度、ヨーレー
ト、振動等の力学量を検出する半導体力学量センサに係
り、より詳しくは、基板上に梁構造の可動部を有する半
導体力学量センサの製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体加速度センサの小型化、低
価格化の要望が高まっている。このために特表平４−５
０４００３号公報にポリシリコンを電極として用いた差
動容量式半導体加速度センサが示されている。この種の
センサを図２３，２４を用いて説明する。図２３にセン
サの平面図を示すとともに、図２４に図２３のＩ−Ｉ断
面図を示す。

【０００３】シリコン基板１１５の上方には所定間隔を
隔てて梁構造の可動部１１６が配置されている。ポリシ
リコン薄膜よりなる可動部１１６は、梁部１２１，１２
２と重り部１２３と可動電極部１２４とからなる。可動
部１１６はアンカー部１１７，１１８，１１９，１２０
によりシリコン基板１１５の上面に固定されている。つ
まり、アンカー部１１７，１１８，１１９，１２０から
梁部１２１，１２２が延設され、この梁部１２１，１２
２に重り部１２３が支持されている。この重り部１２３
には可動電極部１２４が突設されている。一方、シリコ
ン基坂１１５上には、１つの可動電極部１２４に対し固
定電極１２５が２つ対向するように配置されている。そ
して、シリコン基板１１５の表面に平行な方向（図２３
にＹで示す）に加速度が加わった場合、可動電極部１２
４と固定電極１２５との間の静電容量において片側の静
電容量は増え、もう一方は減る構造となっている。

【０００４】このセンサの製造は、図２５に示すよう
に、シリコン基板１１５の上にシリコン酸化膜等の犠牲
層１２６を形成するとともに犠牲層１２６におけるアン
カー部となる箇所に開口部１２７を形成する。その後、
図２６に示すように、犠牲層１２６の上に可動部１１６
となるポリシリコン薄膜１２８を成膜し、所望のパター
ン形状にする。引き続き、エッチング液にてポリシリコ
ン薄膜１２８の下の犠牲層１２６を除去し、図２７に示
すように、可動部１１６をシリコン基板１１５の上方に
所定間隔を隔てて配置する。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな構成の半導体加速度センサにおいては、図２４に示
すように、梁構造体の機械的強度を維持するため、及
び、可動部１１６とシリコン基板１１５とで所定の間隔
（エアギャップ）Ｌａを維持するため、可動部１１６の
膜厚ｔａと前記間隔Ｌａとを合わせた厚さは２μｍ以上
に達し、特に検出した電流を処理する回路が同一半導体
基板上に形成されている場合には、可動部１１６の形成
領域と周辺回路形成領域には大きな段差が発生する。そ
して、図２８に示すように、基板１１５上にレジストを
配置すると、ポリシリコン薄膜１２８（可動部形成用薄
膜）と犠牲層１２６との合計値だけレジストに段差がで
き、その段差として許容されるのは２μ以下であり、本
センサのように２μｍ以上の段差がある場合には所望の
微細パターンが形成できない。つまり、半導体装置を形
成するには通常、半導体集積回路を形成する、いわゆる
半導体微細加工技術が用いられ、微細パターン形成には
フォトリソグラフィ技術が使われる。しかし、この微細
パターン形成にマスク材料として用いられるレジストの
厚さは通常２μｍ以下であり、半導体表面にこのレジス
ト以上の厚さの段差が存在すると、このレジストが半導
体基板上に均一に塗布できず所望の微細パターンが形成
できない問題があった。尚、図２８には、周辺回路にお
けるＭＯＳトランジスタに配線をパターニングする場合
を示す。

【０００６】このための対策として、ステップカバレッ
ジの向上を図るために等方性エッチングを行いポリシリ
コン薄膜１２８（可動部形成用薄膜）の側面を斜状にし
ようとすると、図２９に示すように、レジストと接する
表層部においてはエッチング面が立ちテーパ角θがきつ
くなり、段切れによる断線や残渣による短絡が発生して
しまう。

【０００７】そこで、この発明の目的は、製造プロセス
でのステップカバレッジの向上を図ることができる半導
体力学量センサの製造方法を提供することにある。

【０００８】

【課題を解決するための手段】請求項１に記載の発明
は、半導体基板と、前記半導体基板の上方に所定の間隔
を隔てて配置され、力学量の作用に伴い変位する、薄膜
よりなる梁構造の可動部とを備えた半導体力学量センサ
の製造方法であって、半導体基板の上に犠牲層を形成す
る第１工程と、前記犠牲層の上に、表層部が本体部より
もエッチングレートが速くなっている可動部形成用薄膜
を配置する第２工程と、前記可動部形成用薄膜の上に、
所定領域が開口する保護マスクを配置するとともに、こ
の保護マスクを用いて等方性エッチングを行い所定領域
に側面が斜状となった可動部形成用薄膜を残す第３工程
と、半導体基板の全面に配置したレジストを用いた微細
加工を施す第４工程と、前記可動部形成用薄膜を所定の
形状にパターニングするとともに、その下の犠牲層を除
去する第５工程とを備えた半導体力学量センサの製造方
法をその要旨とする。

【０００９】請求項２に記載の発明は、請求項１に記載
の発明における前記可動部形成用薄膜の表層部を、ＣＶ
Ｄ法でのポリシリコン薄膜の成膜温度を低くすることに
より形成する半導体力学量センサの製造方法をその要旨
とする。

【００１０】請求項３に記載の発明は、請求項１に記載
の発明における前記可動部形成用薄膜の表層部を、成膜
の際の添加する不純物濃度を濃くすることにより形成す
る半導体力学量センサの製造方法をその要旨とする。

【００１１】請求項４に記載の発明は、請求項１に記載
の発明における前記可動部形成用薄膜の表層部を、成膜
後の表面改質処理により形成する半導体力学量センサの
製造方法をその要旨とする。

【００１２】請求項５に記載の発明は、請求項４に記載
の発明における前記表面改質処理を、プラズマ照射また
はレーザ照射またはイオンの打ち込みにより行う半導体
力学量センサの製造方法をその要旨とする。

【００１３】

【作用】請求項１に記載の発明によれば、第１工程によ
り、半導体基板の上に犠牲層が形成され、第２工程によ
り、犠牲層の上に、表層部が本体部よりもエッチングレ
ートが速くなっている可動部形成用薄膜が配置され、第
３工程により、可動部形成用薄膜の上に、所定領域が開
口する保護マスクが配置されるとともに、この保護マス
クを用いて等方性エッチングが行われ、所定領域に側面
が斜状となった可動部形成用薄膜が残る。このとき、可
動部形成用薄膜においては、表層部が本体部よりもエッ
チングレートが速くなっているので、本体部での側面の
テーパ角よりも表層部での側面のテーパ角が方が小さく
なる。よって、可動部形成用薄膜の膜厚方向において一
定のエッチングレートをもつ可動部形成用薄膜を用いた
場合には、保護マスクと接する表層部においてはエッチ
ング面が立ちテーパ角がきつくなってしまうが、本構成
を採用することにより、表層部のエッチング面が立ちテ
ーパ角がきつくなってしまうことが回避でき、所定の側
面のテーパ角を確保することができる。

【００１４】そして、第４工程により、半導体基板の全
面に配置したレジストを用いた微細加工が施される。こ
のとき、可動部形成用薄膜の側面が斜状となっているの
で、薄いレジストを使用して高精度なフォト工程にて高
精度な配線等を行うことができる。つまり、可動部形成
用薄膜の側面が斜状となっているので、段切れや残渣の
発生を防止してステップカバレッジの向上が図られる。

【００１５】第５工程により、可動部形成用薄膜が所定
の形状にパターニングされるとともに、その下の犠牲層
が除去される。その結果、半導体基板の上方に所定の間
隔を隔てて梁構造の可動部が配置される。

【００１６】請求項２に記載の発明によれば、請求項１
に記載の作用に加え、ＣＶＤ法でのポリシリコン薄膜の
成膜温度を低くすることにより可動部形成用薄膜の表層
部が形成される。

【００１７】請求項３に記載の発明によれば、請求項１
に記載の作用に加え、成膜の際の添加する不純物濃度を
濃くすることにより可動部形成用薄膜の表層部が形成さ
れる。

【００１８】請求項４に記載の発明によれば、請求項１
に記載の作用に加え、成膜後の表面改質処理により可動
部形成用薄膜の表層部が形成される。請求項５に記載の
発明によれば、請求項４に記載の作用に加え、プラズマ
照射またはレーザ照射またはイオンの打ち込みにより表
面改質処理が行われる。

【００１９】

【実施例】以下、この発明を半導体加速度センサに具体
化した一実施例を図面に従って説明する。

【００２０】本実施例の半導体加速度センサは、エアギ
ャップ型のＭＩＳトランジスタ構造となっている。図１
は、本実施例の半導体加速度センサの平面図を示す。
又、図２には図１のＡ−Ａ断面を示す。図１において、
シリコン基板１上に可動部形成領域（センサエレメント
形成領域）２と信号処理等を行う周辺回路形成領域３と
を有しており、図２においては、可動部形成領域２の断
面と周辺回路形成領域３のＭＯＳトランジスタの断面を
併せて模式的に示している。

【００２１】半導体基板としてのＰ型シリコン基板１上
の可動部形成領域２には絶縁膜４，５，６が形成され、
絶縁膜４，５，６はＳｉＯ₂ 、Ｓｉ₃ Ｎ₄ 等よりなる。
シリコン基板１（絶縁膜６）上には、ポリシリコン薄膜
よりなる可動部７が設けられている。可動部７は、梁部
８，９，１０，１１と重り部１２とを備えている。可動
部７は、アンカー部１３，１４，１５，１６にて基板１
と固定され、基板１の上方において所定の間隔（エアギ
ャップ）を隔てて配置されている。この可動部７（薄
膜）は、下側に配置した犠牲層を除去することによりシ
リコン基板１の上方に犠牲層の厚さ分だけの間隔を隔て
て配置されたものである。より詳しくは、可動部形成領
域２において絶縁膜５の上にはポリシリコン層１７が配
置され、そのポリシリコン層１７上にアンカー部１３，
１４，１５，１６が設けられている。このアンカー部１
３，１４，１５，１６から帯状の梁部８，９，１０，１
１が延び、この梁部８，９，１０，１１に四角形状の重
り部１２が支持されている。可動部７は基板１の表面に
垂直および平行な方向にそれぞれ変位できるようになっ
ている。そして、図１において、Ｘ₊ ，Ｘ_- で示す方向
（基板表面に平行な方向）と、図２でＺで示す方向（基
板表面に垂直な方向）が加速度検出方向となる。

【００２２】重り部１２の中央部には開口部１８が設け
られ、この開口部１８により可動ゲート電極部１９，２
０が形成されている。可動ゲート電極部１９，２０は帯
状の片持ち梁をなし、重り部１２の中央部において加速
度検出方向Ｘ₊ ，Ｘ_- に互いに接近するように突設され
ている。このように、可動ゲート電極部１９，２０もシ
リコン基板１の上方に所定の間隔を隔てた状態で配置さ
れている。

【００２３】一方、可動部７の可動ゲート電極部１９の
下方におけるシリコン基板１には、加速度検出方向
Ｘ₊ ，Ｘ_- に直交するＹ方向にＮ型不純物拡散層よりな
る第１のソース電極２１と第１のドレイン電極２２とが
所定間隔を隔てて並設されている。この電極２１，２２
は長方形状をなし、加速度検出方向Ｘ₊ ，Ｘ_- に延びて
いる。同様に、可動部７の可動ゲート電極部２０の下方
におけるシリコン基板１には、加速度検出方向Ｘ₊ ，Ｘ
_- に直交するＹ方向にＮ型不純物拡散層よりなる第２の
ソース電極２３と第２のドレイン電極２４とが所定間隔
を隔てて並設されている。この電極２３，２４は長方形
状をなし、加速度検出方向Ｘ₊ ，Ｘ_- に延びている。
尚、電極２１〜２４は、例えば砒素等を注入することに
より形成される。

【００２４】周辺回路形成領域３には、ＭＯＳＦＥＴ等
を含む複数のトランジスタ等からなる回路が形成されて
いる。図２においては、ソース電極２５とドレイン電極
２６とゲート酸化膜２７を介したポリシリコンゲート電
極２８とを有するＭＯＳＦＥＴを示す。

【００２５】又、ポリシリコン層１７は、図１に示すよ
うに、可動部７の下方において可動部７と対向する領域
に配置され、かつ、可動部形成領域２の外へ引き出さ
れ、周辺回路形成領域３上で電気的に接続されている。

【００２６】図１に示すように、各ソース・ドレイン電
極２１〜２４はそれぞれ周辺回路形成領域３まで拡散層
として延びており、周辺回路形成領域３内の回路に接続
されている。

【００２７】又、図２に示すように、可動部７（ポリシ
リコン薄膜）において、表層部２９ａが本体部２９ｂよ
りもエッチングレートが速くなっている。具体的には、
表層部２９ａの成膜温度が本体部２９ｂの成膜温度より
も低くすることによりエッチングレートを異ならせてい
る。

【００２８】次に、本加速度センサの作動を説明する。
可動ゲート電極部１９，２０と、シリコン基板１上のソ
ース電極２１，２３およびドレイン電極２２，２４とに
より、いわゆる電界効果型トランジスタ（ＦＥＴ）を構
成している。ソース電極とドレイン電極との間および可
動ゲート電極部１９，２０とシリコン基板１との間に電
圧を印加すると、ソース電極とドレイン電極との間のシ
リコン基板１の表面にチャネル領域が形成され、第１の
ソース電極２１と第１のドレイン電極２２との間に電流
（第１ドレイン電流）が流れ、又、第２のソース電極２
３と第２のドレイン電極２４との間に電流（第２ドレイ
ン電流）が流れる。

【００２９】本加速度センサは加速度を受けて、図１の
Ｘ₊ 方向（基板１の表面に平行な方向）に可動ゲート電
極部１９，２０（可動部７）が変位した場合には、第１
のソース電極２１と第１のドレイン電極２２との間のチ
ャネル領域の面積（トランジスタでいうチャネル幅）が
減少し、両電極間に流れる第１ドレイン電流は減少す
る。一方、第２のソース電極２３と第２のドレイン電極
２４との間のチャネル領域の面積（トランジスタでいう
チャネル幅）が増加し、両電極間に流れる第２ドレイン
電流は増加する。同様に、図１のＸ_- 方向（基板１の表
面に平行な方向）に可動ゲート電極部１９，２０（可動
部７）が変位した場合には、第１ドレイン電流が増加
し、第２ドレイン電流が減少する。このように、加速度
検出方向Ｘ₊，Ｘ_- への可動ゲート電極部１９，２０の
変位によりソース・ドレイン電極２１，２２に流れる電
流とソース・ドレイン電極２３，２４に流れる電流とが
互いに逆相にて変化する。

【００３０】又、本加速度センサが加速度を受けて、図
２においてＺ方向（基板１の表面に垂直な方向）に可動
ゲート電極部１９，２０が変位した場合には、電界強度
の変化によってチャネル領域のキャリア濃度が減少する
ため、両トランジスタのドレイン電流は同時に減少す
る。このように、本センサは電流量の増減により加速度
を検出することができ、その電流変化は図１に示すよう
に、ソース・ドレイン電極２１〜２４を形成している拡
散層を通して周囲の回路形成領域３に伝えられ、処理さ
れる。

【００３１】この際、本加速度センサでは、重り部１２
に開口部１８を設けることにより重り部１２の中央部に
おいてシリコン基板１の表面に平行な方向の加速度に対
し差動式で検出するための２つのソース・ドレイン電極
２１〜２４を接近して配置でき、２つのトランジスタの
特性のバラツキを小さくして検出回路側での制約を小さ
くすることができる。

【００３２】次に、本加速度センサの製造工程を図３〜
図１９を用いて説明する。まず、図３に示すように、シ
リコン基板１を用意し、表面に約５０ｎｍの絶縁膜（シ
リコン酸化膜）４を形成した後、可動部形成領域２にお
けるソース・ドレイン電極となる所望の領域にフォトリ
ソ工程を経てソース・ドレイン電極（不純物拡散層）２
１〜２４をイオン注入等により形成する。

【００３３】そして、図４に示すように、約１００ｎｍ
の絶縁膜（シリコン窒化膜）５を形成し、その後、フォ
トリソ工程を経て周辺回路形成領域３でのトランジスタ
形成領域の絶縁膜（シリコン窒化膜）５と絶縁膜（シリ
コン酸化膜）４をエッチング除去する。さらに、周辺回
路形成領域３でのトランジスタ形成領域における基板１
の表面に約２０ｎｍのゲート酸化膜２７を形成する。

【００３４】引き続き、図５に示すように、約３５０ｎ
ｍのポリシリコン層３０を減圧ＣＶＤ法等により成膜す
る。ここで、ポリシリコン層３０は全面にリン等の不純
物をドープして低抵抗化されている。その後、ポリシリ
コン層３０に対しフォトリソ工程を経てドライエッチ等
で周辺回路形成領域３のトランジスタのゲート電極（２
８）とするとともに、センサの可動ゲート電極部１９，
２０のセンサ領域外への引き出し用の電極部（１７）と
する。

【００３５】さらに、図６に示すように、周辺回路形成
領域３の所望の領域にフォトリソ工程を経てトランジス
タのソース・ドレイン電極２５，２６をボロン・砒素等
のイオン注入等により形成する。その後、例えばボロン
・リンガラス（ＢＰＳＧ）等の約５００ｎｍの層間絶縁
膜３１を全面に例えばプラズマＣＶＤ法により成膜す
る。

【００３６】さらに、図７に示すように、可動部形成領
域２における層間絶縁膜３１をフォトリソグラフィを経
てエッチング除去する。その後、犠牲層エッチング時の
エッチングストッパとなる約５０ｎｍの絶縁膜（シリコ
ン窒化膜）６を成膜する。さらに、全面に犠牲層となる
約１μｍのシリコン酸化膜３２をＣＶＤ法等により成膜
する。

【００３７】次に、図８に示すように、シリコン酸化膜
３２と絶縁膜（シリコン窒化膜）６に対し、フォトリソ
工程を経てドライエッチング等により、可動ゲート電極
部１９，２０と可動部形成領域２の外への引き出し電極
（１７）とのコンタクト部３３を形成する。

【００３８】さらに、図９に示すように、全面に可動部
形成用薄膜である約２μｍのポリシリコン薄膜３４を減
圧ＣＶＤ法により成膜する。このポリシリコン薄膜の成
膜の際に、まず、７２０℃で２μｍの本体部２９ｂを形
成し、その後、５２０℃で２０００Åの表層部２９ａを
形成する。尚、このポリシリコン薄膜３４の少なくとも
シリコン酸化膜（犠牲層）３２に接する面側近傍にはリ
ン等の不純物がドープされ低抵抗化されている。

【００３９】引き続き、図１０に示すように、ポリシリ
コン薄膜３４の上にレジスト３５を形成し、可動部形成
領域２にのみレジスト３５が残るようにパターニングす
る。即ち、周辺回路形成領域３が開口するレジスト３５
を配置する。

【００４０】そして、図１１に示すように、エッチャン
トにＨＦ：ＨＮＯ₃ ：Ｈ₂ Ｏ＝１：１４９：１００を用
いてポリシリコン薄膜３４を等方性エッチングする。こ
のとき、ポリシリコン薄膜３４における本体部２９ｂの
エッチングレートは２５００Åであり、表層部２９ａの
エッチングレートは３０００Åである。その結果、図２
２に示すように、側面が斜状となったポリシリコン薄膜
３４が残る。このとき、本体部２９ｂのテーパ角（傾斜
角）θ１に対し表層部２９ａのテーパ角（傾斜角）θ２
は、本体部２９ｂのテーパ角θ１より小さくなる。これ
は、上層のエッチングレートが速いため、ポリシリコン
薄膜３４における本体部２９ｂと表層部２９ａとの界面
の端部（図２２でＰe で示す）が常に内方に移動（後
退）し、さらにエッチャントが供給されるためである。
ここで、本体部２９ｂのテーパθ１は４０°であること
が確認できている。

【００４１】その後、レジスト３５を除去する。その結
果、図１２に示すように、ポリシリコン薄膜３４に対し
フォトリソ工程を経て図１に示したように長方形の可動
部形成領域２のみが残る形状となり、このとき、側面が
斜状となっている。こうすることでステップカバレッジ
の向上が図られ、以後の工程で配線等の成膜・エッチン
グ・フォトリソ工程等での微細加工が可能となる。

【００４２】次に、図１３に示すように、周辺回路形成
領域３のシリコン酸化膜（犠牲層）３２及び絶縁膜（シ
リコン窒化膜）６をフォトリソグラフィを経てエッチン
グ除去する。

【００４３】さらに、図１４に示すように、層間絶縁膜
３１の所望の領域にフォトリソ工程を経てコンタクトホ
ール３６をドライエッチング等により形成する。次に、
図１５に示すように、スパッタ法を用いて金属電極材料
であるアルミニウム薄膜３７を６０００Å成膜する。さ
らに、図１６に示すように、基板１の全面に厚さが２μ
ｍ以下のレジスト３８を配置しフォトリソ工程を経てパ
ターニングし、ドライエッチング工程を経て、図１７に
示すように、アルミニウム薄膜３７をパターニングして
微細加工したアルミ配線３９を得る。このとき、２μｍ
以下の薄いレジスト３８を用いた高精度なフォト工程に
て高精度な微細加工が行われる。

【００４４】続いて、図１８に示すように、全面に保護
膜のシリコン窒化膜４０を約１．５μｍ、例えばプラズ
マＣＶＤ法により成膜する。その後、可動部形成領域２
のシリコン窒化膜４０をフォトリソグラフィ工程を経た
後、エッチング除去する。

【００４５】そして、図１９に示すように、フォトリソ
工程を経た後、エッチングによりポリシリコン薄膜３４
を所定の形状（図１の可動部７の形状）にパターニング
する。

【００４６】最後に、例えばＨＦ水溶液等によりシリコ
ン酸化膜（犠牲層）３２をエッチングして、図２に示す
ように、シリコン基板１の上にエアギャップを介して可
動部７を配置する。このようにして、ＭＩＳトランジス
タ式半導体加速度センサの製作工程が終了する。

【００４７】ここで、図２２を用いて説明したテーパエ
ッチングについて述べる。図２０に、垂直エッチングと
テーパエッチングとのエッチングパターンの比較結果を
示す。つまり、図２０は、第１層の膜を作製しパターニ
ングし、さらに、その上に第２層を成膜しパターニング
した場合の模式図を示したものである。

【００４８】テーパエッチングを行ったものは段差によ
る配線の断線やパターン側面の電極残渣が発生しないこ
とが分かる。一方、通常の等方性エッチングを行うとテ
ーパ角θは４５°となる。しかし、エッチング膜厚が数
１０００Åと厚くなるとエッチングの反応種の拡散がレ
ジストとの界面あたりでは遅くなり、そのため図２９に
示すように、レジスト近傍では側面が立った状態となり
テーパ角θがきつくなり、その結果、前述の残渣が発生
する。

【００４９】そこで、テーパ角の影響（残渣のテーパ角
度依存性）を調査した。この調査方法として、図２０の
第１層のテーパ角を３０°から９０°までの角度としパ
ターニングを行い、次に、第２層を成膜し、ドライエッ
チングによりパターニングを行いパターン側面の残渣に
ついて調べた。その結果を、図２１に示す。この結果、
テーパ角が５０°以下であれば、残渣の無いことが分か
った。

【００５０】尚、テーパ角の調整方法としては、ドライ
方式の異方性エッチングを用い、堆積膜をパターン側面
に付けながらエッチングする際にエッチングに寄与しな
い炭化水素系等の反応ガスを多量に導入する。つまり、
パターン側面にテーパを設ける際に、ドライ方式の異方
性エッチングを用い堆積膜をパターン側面に付けながら
エッチングする方法があるが、エッチング生成物を使用
するためテーパ角θは７０°程度のテーパ加工しかでき
ない。しかしながら、エッチングに寄与しない炭化水素
系等の反応ガスを多量に導入して積極的に膜を堆積する
ことにより、５０°以下のテーパ角の加工が可能とな
る。

【００５１】前述した製造工程においてはテーパ角θは
４０°であるので、アルミ配線のパターニング工程にお
いてテーパ面にアルミの残渣は発生しない。このように
本実施例では、シリコン基板１（半導体基板）の上に犠
牲層としてのシリコン酸化膜３２を形成し（第１工
程）、シリコン酸化膜３２の上に、表層部２９ａが本体
部２９ｂよりもエッチングレートが速くなっている可動
部形成用薄膜としてのポリシリコン薄膜３４を配置し
（第２工程）、ポリシリコン薄膜３４の上に、所定領域
が開口する保護マスクとしてのレジスト３５を配置する
とともに、このレジスト３５を用いて等方性エッチング
を行い所定領域に側面が斜状となったポリシリコン薄膜
３４を残し（第３工程）、シリコン基板１の全面に配置
したレジスト３８を用いたアルミ配線の微細加工を施し
（第４工程）、ポリシリコン薄膜３４を所定の形状にパ
ターニングするとともに、その下のシリコン酸化膜３２
を除去した（第５工程）。この第３工程でのポリシリコ
ン薄膜３４においては、表層部２９ａが本体部２９ｂよ
りもエッチングレートが速くなっているので、本体部２
９ｂでの側面のテーパ角θ１よりも表層部２９ａでの側
面のテーパ角θ２が方が小さくなり、ポリシリコン薄膜
３４の膜厚方向において一定のエッチングレートをもつ
ポリシリコン薄膜３４を用いた場合には、レジスト３５
と接する表層部においてはエッチング面が立ちテーパ角
がきつくなってしまうが、表層部にエッチングレートが
速い層を設けることにより、表層部のエッチング面が立
ちテーパ角がきつくなってしまうことが回避でき、所定
の側面のテーパ角を確保することができる。その結果、
第４工程でのアルミ配線の微細加工の際に、薄いレジス
ト３８を用いて高精度なフォト工程にて高精度な配線を
行うことができ、段切れによる断線や残渣による短絡が
発生することが未然に防止でき、製造プロセスでのステ
ップカバレッジの向上を図ることができることとなる。

【００５２】又、ＣＶＤ法でのポリシリコン薄膜の成膜
温度を低くすることによりポリシリコン薄膜３４の表層
部を形成したので、成膜温度をコントロールすることに
よりエッチングレートの速い表層部を容易に形成するこ
とができる。

【００５３】これまで説明した本例においては、表層部
が本体部よりもエッチングレートが速くなっている可動
部形成用薄膜の形成は、ＣＶＤ法でのポリシリコン薄膜
の成膜温度を低くすることにより行ったが、以下のよう
に行ってもよい。 （イ）成膜の際の添加する不純物濃度を濃くすることに
より可動部形成用薄膜の表層部を形成する。例えば、可
動部形成用薄膜として膜厚２．０μｍのａ（アモルファ
ス）−Ｓｉ：Ｈ膜を用い、ボロン（Ｂ）を添加しつつＰ
型の可動部形成用薄膜とするときに、表層部の１０００
Åにおいてボロン（Ｂ）の濃度を本体部より濃くする。
その結果、表層部のエッチングレートが速くなる。この
場合、ウェットエッチングによりａ−Ｓｉ：Ｈ膜を所定
の形状にパターニングしたときテーパ角θは４５°とな
り、その後の配線工程において段切れや残渣の発生はな
いことを確認している。

【００５４】このように、添加する不純物濃度をコント
ロールすることによりエッチングレートの速い表層部を
容易に形成することができる。 （ロ）成膜後の表面改質処理により可動部形成用薄膜の
表層部を形成する。例えば、プラズマ照射またはレーザ
照射またはイオンの打ち込みにより表面改質処理を行
う。

【００５５】より具体的には、可動部形成用薄膜として
膜厚２μｍのポリシリコン薄膜を用い、減圧ＣＶＤ法
（成膜温度６００℃）にて成膜し、その後、ネオンやア
ルゴンをイオン種として用いたイオンインプラを行い表
面の１０００Åをアモルファス化する。その結果、表層
部のエッチングレートが速くなる。この場合、ウェット
エッチングにより所定の形状にパターニングしたときテ
ーパ角θは３５°となり、その後の配線工程において段
切れや残渣の発生はないことを確認している。

【００５６】このように、表面改質処理を用いてエッチ
ングレートの速い表層部を容易に形成することができ、
又、プラズマ照射またはレーザ照射またはイオンの打ち
込みを用いて表面改質処理を容易に行うことができる。 （ハ）ポリシリコン膜の結晶粒形状を本体部と表層部と
で異ならせる。例えば、本体部においては球状の結晶粒
とし、表層部においては皿形状の結晶粒（より詳しく
は、膜厚方向に薄く、膜の広がり方向に厚い皿の形状）
とし、表層部のエッチングレートを速くする。 （ニ）可動部形成用薄膜として異種の材料の積層構造と
し、上層側にエッチングレートが速い材質の層を配置す
る。

【００５７】この発明の他の態様として、ウェットエッ
チングによる等方性エッチングの他にも、ＲＩＥ等のド
ライエッチングによる等方性エッチングにより可動部形
成用薄膜を所定の形状で、かつ、側面が斜状となったパ
ターニングを行ってもよい。これによっても、ステップ
カバレッジの向上が図られ、以後の工程で配線等の成膜
・エッチング・フォトリソ工程等での微細加工が可能と
なる。

【００５８】又、加速度の他にも、ヨーレート、振動等
の力学量を検出する半導体力学量センサに具体化でき
る。

【００５９】

【発明の効果】以上詳述したように請求項１に記載の発
明によれば、製造プロセスでのステップカバレッジの向
上を図ることができる優れた効果を発揮する。

【００６０】請求項２に記載の発明によれば、請求項１
に記載の効果に加え、可動部形成用薄膜の成膜温度をコ
ントロールすることによりエッチングレートの速い表層
部を容易に形成することができる。

【００６１】請求項３に記載の発明によれば、請求項１
に記載の効果に加え、添加する不純物濃度をコントロー
ルすることによりエッチングレートの速い表層部を容易
に形成することができる。

【００６２】請求項４に記載の発明によれば、請求項１
に記載の効果に加え、表面改質処理を用いてエッチング
レートの速い表層部を容易に形成することができる。請
求項５に記載の発明によれば、請求項４に記載の効果に
加え、プラズマ照射またはレーザ照射またはイオンの打
ち込みを用いて表面改質処理を容易に行うことができ
る。

【図面の簡単な説明】

【図１】実施例の半導体加速度センサの平面図。

【図２】図１のＡ−Ａ断面図。

【図３】半導体加速度センサの製造工程を説明するため
の断面図。

【図４】半導体加速度センサの製造工程を説明するため
の断面図。

【図５】半導体加速度センサの製造工程を説明するため
の断面図。

【図６】半導体加速度センサの製造工程を説明するため
の断面図。

【図７】半導体加速度センサの製造工程を説明するため
の断面図。

【図８】半導体加速度センサの製造工程を説明するため
の断面図。

【図９】半導体加速度センサの製造工程を説明するため
の断面図。

【図１０】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１１】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１２】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１３】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１４】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１５】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１６】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１７】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１８】半導体加速度センサの製造工程を説明するた
めの断面図。

【図１９】半導体加速度センサの製造工程を説明するた
めの断面図。

【図２０】エッチングパターンの比較図。

【図２１】パターン側面の残渣の測定結果を示す図。

【図２２】半導体加速度センサの製造工程を説明するた
めの断面図。

【図２３】従来技術を説明するための半導体加速度セン
サの平面図。

【図２４】図２３のＩ−Ｉ断面図である。

【図２５】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２６】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２７】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２８】従来の半導体加速度センサの製造工程を説明
するための断面図。

【図２９】従来の半導体加速度センサの製造工程を説明
するための断面図。

【符号の説明】

１…半導体基板としてのシリコン基板、７…可動部、２
９ａ…表層部、２９ｂ…本体部、３２…犠牲層としての
シリコン酸化膜、３４…可動部形成用薄膜としてのポリ
シリコン薄膜、３５…保護マスクとしてのレジスト、３
８…レジスト

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大塚 義則 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板の上方に所定の間隔を隔てて配置され、
   力学量の作用に伴い変位する、薄膜よりなる梁構造の可
   動部とを備えた半導体力学量センサの製造方法であっ
   て、 半導体基板の上に犠牲層を形成する第１工程と、 前記犠牲層の上に、表層部が本体部よりもエッチングレ
   ートが速くなっている可動部形成用薄膜を配置する第２
   工程と、 前記可動部形成用薄膜の上に、所定領域が開口する保護
   マスクを配置するとともに、この保護マスクを用いて等
   方性エッチングを行い所定領域に側面が斜状となった可
   動部形成用薄膜を残す第３工程と、 半導体基板の全面に配置したレジストを用いた微細加工
   を施す第４工程と、 前記可動部形成用薄膜を所定の形状にパターニングする
   とともに、その下の犠牲層を除去する第５工程とを備え
   たことを特徴とする半導体力学量センサの製造方法。
2. 【請求項２】 前記可動部形成用薄膜の表層部は、ＣＶ
   Ｄ法でのポリシリコン薄膜の成膜温度を低くすることに
   より形成するものである請求項１に記載の半導体力学量
   センサの製造方法。
3. 【請求項３】 前記可動部形成用薄膜の表層部は、成膜
   の際の添加する不純物濃度を濃くすることにより形成す
   るものである請求項１に記載の半導体力学量センサの製
   造方法。
4. 【請求項４】 前記可動部形成用薄膜の表層部は、成膜
   後の表面改質処理により形成するものである請求項１に
   記載の半導体力学量センサの製造方法。
5. 【請求項５】 前記表面改質処理は、プラズマ照射また
   はレーザ照射またはイオンの打ち込みによるものである
   請求項４に記載の半導体力学量センサの製造方法。