KR100303353B1 - 에스오아이 기판에 형성되는 반도체 소자 및 그 제조방법 - Google Patents

에스오아이 기판에 형성되는 반도체 소자 및 그 제조방법 Download PDF

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Abstract

본 발명은 SOI 기판에 형성되는 반도체 소자에서 킹크 현상 및 몸체 효과를 방지하여, 반도체 소자의 특성을 향상시킬 수 있는 SOI 기판에 형성되는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 핸들링 웨이퍼, 베리드 절연층 및 소정 방향으로 연장된 반도체층이 적층된 SOI 기판; 상기 반도체층 상하에 각각 배치되며, 서로 직교되는 방향으로 연장되는 제 1 및 제 2 게이트 전극으로, 상기 두 게이트 전극 중 어느 하나는 반도체층과 나란하게 배열되는 제 1 및 제 2 게이트 전극; 상기 제 1 및 제 2 게이트 전극과 상기 반도체층 사이를 각각 절연시키는 제 1 및 제 2 게이트 절연막; 및 상기 반도체층과 수직으로 배열되는 게이트 전극 양측의 반도체층에 각각 형성되는 소오스, 드레인 영역을 포함하는 것을 특징으로 한다.

Description

에스오아이 기판에 형성되는 반도체 소자 및 그 제조방법{semiconductor device formed SOI substrate and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 에스 오 아이(이하 SOI) 기판에 형성되는 반도체 소자 및 그 제조방법에 관한 것이다.
SOI 기판에 형성되는 MOSFET는 4개의 터미널 즉, 게이트, 소오스, 드레인, 바디(body)의 전극을 갖는 벌크(bulk) 트랜지스터에 비하여, 바디에 대한 콘택이 필요치 않아, 3개의 터미널 즉, 게이트, 소오스, 드레인이 구비되어, 칩 사이즈를 감소시킬 수 있다.
또한, SOI 기판에 형성되는 MOSFET는, 벌크 트랜지스터와 달리, 별도의 웰(well) 공정이 필요없고, 소자 분리막과 베리드 산화막이 연결되어 있어, MOSFET의 액티브 영역이 완전히 분리되므로, CMOS 트랜지스터의 주된 문제점인 래치 업(latch-up) 문제가 발생되지 않는다.
또한, SOI 기판에서 디바이스가 형성되는 디바이스층의 두께는 MOSFET의 소오스, 드레인의 접합 깊이와 거의 동일하므로, 소오스, 드레인의 면적 접합 캐패시턴스(Area junction capacitance)가 거의 없고, 페리미터(perimeter)에 의한 접합 캐패시턴스만이 존재한다. 따라서, SOI 기판에 형성되는 MOSFET은 벌크 타입의 MOSFET에 비하여 고속 및 저전력 특성을 갖는다.
이러한 SOI 기판은 베리드 절연층이 형성된 디바이스 웨이퍼와, 핸들링 웨이퍼를 부착하는 방법과 실리콘 웨이퍼에 산소 이온을 깊숙히 주입하여, 형성하는 SIMOX(seperation by implanted oxygen) 방법등에 의하여 제조된다.
종래에는 도 1에 도시된 바와 같이, 핸들링 기판(1)와 베리드 절연층(2) 및디바이스가 형성되는 실리콘층(3)으로 구성되는 SOI 기판(100)이 구비된다. 여기서, 실리콘층(3)은 제 1 전도 타입의 불순물이 도핑된 층이고, SOI 기판에 형성되는 모스 트랜지스터의 펀치 스루 및 단채널 현상등을 방지하기 위하여 약 300 내지 1500Å의 두께 정도로 얇게 형성된다. 이 실리콘층(3)의 소정 부분에 액티브 영역을 한정하기 위한 필드 산화막(4)이 공지의 로코스(LOCOS) 방식에 의하여 형성된다. 여기서, 필드 산화막(4)의 하부는 절연층(2)과 접촉되어 있어, 소자가 형성되는 액티브 영역은 완전히 분리된다. 게이트 산화막(5)과 폴리실리콘막은 실리콘층(3) 상부에 순차적으로 형성되고, 게이트 산화막(5)과 폴리실리콘막은 패터닝되어, 게이트 전극(6)이 형성된다. 소오스/드레인 영역(7)은 게이트 전극(6)과 필드 산화막(4) 사이의 실리콘층(3)에는 제 2 전도 타입의 불순물이 이온 주입되어 형성된다. 여기서, 소오스/드레인 영역(6)은 절연층(2)와 접하게 되어, 접합 캐패시턴스와 누설 전류가 발생하지 않게 된다. 그 후에, 층간 절연막(8)은 전체 구조물 상부에 소정 두께로 증착되고, 소오스/드레인 영역(7)이 노출되도록 식각된다음, 소오스/ 드레인 영역과 콘택되는 금속 배선(9)이 형성된다.
그러나, 상기 SOI 기판에 반도체 소자는 접합 캐패시턴스가 작아서 고속 특성을 갖으나, 소오스/드레인 영역(7) 사이에 채널이 형성될때, 채널(7)이 하부 절연층(2)과 닿게 되어, 킹크 현상(kink effect) 및 부동 몸체 효과(body effect)가 발생된다.
이를 보다 구체적으로 설명하자면, 실질적으로 채널이 형성되는 실리콘층의두께가 매우 얇으므로, 소오스, 드레인 영역에 전압 인가시, 형성되는 채널의 폭 또한 매우 좁게 형성된다. 이와같이 채널 폭이 좁음으로 인하여, 채널 형성시 발생되는 홀이 드레인 영역에서 소오스 영역으로 원활히 흐르지 못하고, 실리콘내에 축적되어, 드레인 영역의 전류를 증가시키는 킹크 효과(kink effect)를 유발한다.
이러한 킹크 효과는 SOI 기판에 형성되는 MOSFET의 회로설계에 제한을 가져오고, 기판 바이어스를 증대시키게 된다. 이와같이 기판 바이어스가 상승되는 것을 몸체 효과라 하며, 이 몸체 효과로, MOSFET의 문턱 전압이 변화된다.
따라서, 본 발명의 목적은 SOI 기판에 형성되는 반도체 소자에서 킹크 현상 및 몸체 효과를 방지하여, 반도체 소자의 특성을 향상시킬 수 있는 SOI 기판에 형성되는 반도체 소자를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1은 종래의 에스오아이 기판에 형성되는 반도체 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 SOI 기판에 형성되는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 3은 본 발명에 따른 SOI 기판에 형성되는 반도체 소자의 사시도
(도면의 주요 부분에 대한 부호의 설명)
10 - 실리콘 웨이퍼 12 - 필드 산화막
13 - 제 1 게이트 산화막 14 - 제 1 게이트 전극
15 - 제 1 베리드 절연층 16 - 핸들링 웨이퍼
17 - 제 2 베리드 18a - 채널용 반도체층
19 - 제 2 게이트 산화막 20a - 제 2 게이트 전극
21a,21b - 소오스, 드레인 영역 22 - 층간 절연막
23 - 금속 배선
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 견지에 따르면, 핸들링 웨이퍼, 베리드 절연층 및 소정 방향으로 연장된 반도체층이 적층된 SOI 기판; 상기 반도체층 상하에 각각 배치되며, 서로 직교되는 방향으로 연장되는 제 1 및 제 2 게이트 전극으로, 상기 두 게이트 전극 중 어느 하나는 반도체층과 나란하게 배열되는 제 1 및 제 2 게이트 전극; 상기 제 1 및 제 2 게이트 전극과 상기 반도체층 사이를 각각 절연시키는 제 1 및 제 2 게이트 절연막; 및 상기 반도체층과 수직으로 배열되는 게이트 전극 양측의 반도체층에 각각 형성되는 소오스, 드레인영역을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 핸들링 웨이퍼; 상기 핸들링 웨이퍼 상에 적층된 베리드 절연층; 상기 베리드 절연층 표면 저부에 소정 폭 및 소정 깊이를 갖도록 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극 및 베리드 절연층 표면을 덮는 제 1 게이트 절연막; 상기 제 1 게이트 전극 상부에 해당하는 제 1 게이트 절연막 상에 형성되는 채널용 반도체층; 상기 반도체층의 표면을 덮는 제 2 게이트 절연막; 상기 반도체층의 소정 부분을 덮도록 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극; 및 상기 제 2 게이트 전극 양측의 반도체층에 각각 형성되는 소오스, 드레인 영역을 포함하는 것을 특징으로 한다.
여기서, 상기 채널용 반도체층은 상기 제 1 게이트 전극의 폭보다 좁은 폭을 갖고, 상기 제 2 게이트 전극은 그 연장방향이 제 1 게이트 전극과 수직이며, 상기 채널용 반도층의 중앙 부분에 형성된다.
또한, 본 발명의 다른 견지에 의하면, 실리콘 웨이퍼를 제공하는 단계; 실리콘 웨이퍼내의 소정 부분에 필드 산화막을 형성하는 단계; 상기 실리콘 웨이퍼상에 제 1 게이트 산화막을 형성하는 단계; 상기 제 1 게이트 산화막 상부의 소정 부분에 제 1 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극 및 제 1 게이트 산화막 상부에 제 1 베리드 절연층을 형성하는 단계; 상기 실리콘 웨이퍼와 합착될, 제 2 베리드 절연층이 형성된 핸들링 웨이퍼를 제공하는 단계; 상기 제 1 및 제 2 베리드 절연층이 맞닿도록 실리콘 웨이퍼와 핸들링 웨이퍼를 본딩하는 단계; 상기 필드 산화막 표면이 노출되도록 상기 실리콘 웨이퍼를 제거하여, 반도체층을 형성하는 단계; 상기 반도체층을 소정 부분 패터닝하여, 채널용 반도체층을 형성하는 단계; 상기 채널용 반도체층 표면에 제 2 게이트 절연막을 피복하는 단계; 상기 제 2 게이트 절연막 상부의 소정 부분에 상기 채널용 반도체층의 소정 부분을 덮도록 제 2 게이트 전극을 형성하는 단계; 및 상기 제 2 게이트 전극 양측의 반도체층에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, 채널층 상하에 게이트 전극이 구비되어 있으므로, 채널 형성시, 반도체층에 중성 영역이 형성되지 않고, 반도체층 전 영역이 채널이 된다. 이에따라, 캐리어의 축적을 막을 수 있어, 킹크 현상 및 이로 인한 몸체 효과가 방지된다.
또한, 반도체층 전역이 채널이 되므로, 종래에 비하여 채널 영역이 증대되어, 캐리어 이동도가 커진다. 그러므로, 전류 구동 특성이 향상된다
이에따라, 반도체 소자의 특성이 향상된다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2e는 본 발명에 따른 SOI 기판에 형성되는 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이고, 도 3은 본 발명에 따른 반도체 소자의 사시도이다.
먼저, 도 2a를 참조하여, 실리콘 웨이퍼(11)의 소정 부분을, 예를들어 약 100Å 정도 식각해내어 트랜치를 형성한다음, 트랜치내에 산화막을 매립시키어, 필드 산화막(12)을 형성한다. 필드 산화막(12)이 형성된 실리콘 웨이퍼(11) 상부에 제 1 게이트 산화막(13)을 형성한다음, 제 1 게이트 산화막(13) 상부에 게이트 전극용 물질, 예를들어 도핑된 폴리실리콘층을 증착한다. 여기서, 상기 제 1 게이트 산화막(13)은 건식 또는 습식 열산화법, 고온 또는 저온 열산화법 ECR-CVD 산화법에 의하여 형성될 수 있다. 그후, 게이트 전극용 물질을 소정 부분 패터닝하여, 제 1 게이트 전극(14)을 형성한다. 제 1 게이트 전극(14)은 필드 산화막(12) 사이의 실리콘 웨이퍼(11) 상부에 형성됨이 바람직하다. 그 다음, 실리콘 기판(11) 결과물 상부에 제 1 베리드 절연층(5)을 비교적 두껍게 형성한다음, 표면이 평탄화해지도록 연마한다.
그후, 도 2b에 도시된 바와 같이, 준비된 핸들링 웨이퍼(16)과 상기 실리콘 웨이퍼(11)를 합착한다. 이때, 핸들링 웨이퍼(16) 상면에는 제 2 베리드 절연층(17)이 형성되어 있으며, 상기 제 1 베리드 절연층(15)과 제 2 베리드 절연층(17)이 서로 맞닿도록 실리콘 웨이퍼(11)와 핸들링 웨이퍼(16)이 합착된다.
그 다음으로, 도 2c에 도시된 바와 같이, 실리콘 웨이퍼(11)를 상기 필드 산화막(12)이 노출될때까지 그라인딩(grinding) 및 화학적 기계적 연마하여, 반도체층(18)을 형성한다. 이때, 도면에서는 상기 제 1 게이트 전극(14)은 제 1 베리드 절연층(15)에 매립된것으로 보여진다.
그런다음, 도 2d에서와 같이, 반도체층(18)을 채널이 형성될 만큼의 폭 및 길이로 패터닝하여 채널용 반도체층(18a)를 형성한다. 이과정에서 필드 산화막(12)이 제거된다. 그후, 반도체층(18)의 표면 전체를 덮도록, 제 2 게이트 산화막(19)을 형성한다음, 결과물 상부에 게이트 전극용 전도층(20) 예를들어, 도핑된 폴리실리콘층을 피복한다.
그후, 도 2e에 도시된 바와 같이, 게이트 전극용 전도층(20)을 상기 반도체층(18a)의 소정 부분을 덮도록 패터닝하여, 제 2 게이트 전극(20a)을 형성한다. 이어서, 본 도면에는 도시되지 않았지만, 제 2 게이트 전극(20a)으로 부터 노출된 반도체층(18a)에 불순물을 주입하여, 소오스, 드레인 영역을 형성한다.
다음으로, 노출된 그후, 결과물 상부에 층간 절연막(22)을 형성한다음, 각 전극 부분, 예를들어, 제 1 및 제 2 게이트 전극, 소오스, 드레인 영역이 노출되도록 층간절연막을 식각한다. 이어 노출된 부분과 콘택되도록, 금속 배선(23)을 형성한다.
도 3은 이와같이 형성된 SOI 기판에 형성되는 반도체 소자의 단면도이다.
도 3을 참조하여, 핸들링 웨이퍼(16), 제 2 베리드 절연층(17) 및 제 1 베리드 절연층(15)이 순차적으로 적층되어 있다. 제 1 베리드 절연층(15)내의 표면에는 제 1 게이트 전극(14)이 형성된다. 제 1 게이트 전극(14) 표면 및 제 1 베리드 절연막(15) 표면에는 제 1 게이트 절연막(13)이 형성된다. 제 1 게이트 전극(14) 상부에 해당하는 제 1 게이트 절연막(13) 상부에 채널용 반도체층(18a)이 형성된다. 반도체층(18) 표면에 제 2 게이트 절연막(19)이 덮혀지고, 반도체층(18a)의 소정 부분, 바람직하게는 반도체층(18a)의 중앙 부분을 덮도록 제 2 게이트 전극(20a)이 형성된다. 여기서, 제 2 게이트 전극(20a)의 연장 방향은 제 1 게이트 전극(14)와 수직이다, 제 2 게이트 전극(20a) 양측의 채널용 반도체층(18a)에 불순물이 이온주입되어, 소오스, 드레인 영역(21a,21b)이 형성된다. 제 1 게이트 전극(14), 제 2 게이트 전극(20a), 소오스, 드레인 영역(21a,21b)과 콘택되도록 금속 배선(23)이 형성된다. 이때, 제 1 게이트 전극(14)과 제 2 게이트 전극(20a)은 동일한 전압을 인가할 수 도 있고, 또는 독립적으로 제어하여 모스 트랜지스터의 문턱 전압을 조절할 수 있다.
이와같이, 채널용 반도체층(18) 상하에 게이트 전극이 구비되면, 채널용 반도체층(19)의 상부 표면 및 하부 표면에 채널이 형성되어, 실질적으로 상하 채널이 맞닿게 된다. 이에따라, 채널용 반도체층(18) 전 영역에 채널이 형성된다. 그러므로, 다수 캐리어인 홀은 소오스 영역으로 용이하게 흐르게 되어, 캐리어 축적으로 인한 킹크 현상이 발생되지 않는다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 채널층 상하에 게이트 전극이 구비되어 있으므로, 채널 형성시, 반도체층에 중성 영역이 형성되지 않고, 반도체층 전 영역이 채널이 된다. 이에따라, 채널폭이 충분히 증대되었으므로, 캐리어의 축적을 막을 수 있어, 킹크 현상 및 이로 인한 몸체 효과가 방지된다.
또한, 반도체층 전역이 채널이 되므로, 종래에 비하여 채널 영역이 증대되어, 캐리어 이동도가 커진다. 그러므로, 전류 구동 특성이 향상된다
이에따라, 반도체 소자의 특성이 향상된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (8)

  1. 핸들링 웨이퍼, 베리드 절연층 및 소정 방향으로 연장된 반도체층이 적층된 SOI 기판;
    상기 반도체층 상하에 각각 배치되며, 서로 직교되는 방향으로 연장되는 제 1 및 제 2 게이트 전극으로, 상기 두 게이트 전극 중 어느 하나는 반도체층과 나란하게 배열되는 제 1 및 제 2 게이트 전극;
    상기 제 1 및 제 2 게이트 전극과 상기 반도체층 사이를 각각 절연시키는 제 1 및 제 2 게이트 절연막; 및
    상기 반도체층과 수직으로 배열되는 게이트 전극 양측의 반도체층에 각각 형성되는 소오스, 드레인 영역을 포함하는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자.
  2. 핸들링 웨이퍼;
    상기 핸들링 웨이퍼 상에 적층된 베리드 절연층;
    상기 베리드 절연층 표면 저부에 소정 폭 및 소정 깊이를 갖도록 형성된 제 1 게이트 전극;
    상기 제 1 게이트 전극 및 베리드 절연층 표면을 덮는 제 1 게이트 절연막;
    상기 제 1 게이트 전극 상부에 해당하는 제 1 게이트 절연막 상에 형성되는 채널용 반도체층;
    상기 반도체층의 표면을 덮는 제 2 게이트 절연막;
    상기 반도체층의 소정 부분을 덮도록 제 2 게이트 절연막 상에 형성되는 제 2 게이트 전극; 및
    상기 제 2 게이트 전극 양측의 반도체층에 각각 형성되는 소오스, 드레인 영역을 포함하는 것을 특징으로 SOI 기판에 형성되는 반도체 소자.
  3. 제 2 항에 있어서, 상기 채널용 반도체층은 상기 제 1 게이트 전극의 폭보다 좁은 폭을 갖는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자.
  4. 제 2 항에 있어서, 상기 제 1 및 제 2 게이트 전극은 도핑된 폴리실리콘막으로 형성되는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자.
  5. 제 2 항에 있어서, 상기 제 2 게이트 전극은 그 연장방향이 제 1 게이트 전극과 수직이며, 상기 채널용 반도층의 중앙 부분에 형성되는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자.
  6. 실리콘 웨이퍼를 제공하는 단계;
    실리콘 웨이퍼내의 소정 부분에 필드 산화막을 형성하는 단계;
    상기 실리콘 웨이퍼상에 제 1 게이트 산화막을 형성하는 단계;
    상기 제 1 게이트 산화막 상부의 소정 부분에 제 1 게이트 전극을 형성하는단계;
    상기 제 1 게이트 전극 및 제 1 게이트 산화막 상부에 제 1 베리드 절연층을 형성하는 단계;
    상기 실리콘 웨이퍼와 합착될, 제 2 베리드 절연층이 형성된 핸들링 웨이퍼를 제공하는 단계;
    상기 제 1 및 제 2 베리드 절연층이 맞닿도록 실리콘 웨이퍼와 핸들링 웨이퍼를 본딩하는 단계;
    상기 필드 산화막 표면이 노출되도록 상기 실리콘 웨이퍼를 제거하여, 반도체층을 형성하는 단계;
    상기 반도체층을 소정 부분 패터닝하여, 채널용 반도체층을 형성하는 단계;
    상기 채널용 반도체층 표면에 제 2 게이트 절연막을 피복하는 단계;
    상기 제 2 게이트 절연막 상부의 소정 부분에 상기 채널용 반도체층의 소정 부분을 덮도록 제 2 게이트 전극을 형성하는 단계; 및
    상기 제 2 게이트 전극 양측의 반도체층에 소오스, 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 필드 산화막 표면이 노출되도록 상기 실리콘 웨이퍼를 제거하여, 반도체층을 형성하는 단계는 상기 실리콘 웨이퍼를 상기 필드 산화막 표면이 노출되도록 그라인딩 및 화학적 기계적 연마하는 단계로 이루어지는 것을특징으로 하는 SOI 기판에 형성되는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 반도체층은 상기 제 1 게이트 전극 보다 적은 폭을 갖도록 패터닝하는 것을 특징으로 하는 SOI 기판에 형성되는 반도체 소자의 제조방법.
KR1019990022862A 1999-06-18 1999-06-18 에스오아이 기판에 형성되는 반도체 소자 및 그 제조방법 KR100303353B1 (ko)

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