JPS58161376A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58161376A JPS58161376A JP4319282A JP4319282A JPS58161376A JP S58161376 A JPS58161376 A JP S58161376A JP 4319282 A JP4319282 A JP 4319282A JP 4319282 A JP4319282 A JP 4319282A JP S58161376 A JPS58161376 A JP S58161376A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は単体の素子あるいはバイポーラＩＣ内の素子
として用いられる複数ゲートの電界効果型トランジスタ
などの半導体装置およびその製造方法に関する。
として用いられる複数ゲートの電界効果型トランジスタ
などの半導体装置およびその製造方法に関する。
従来より接合型の電界効果型トランジスタ（以下ＦＥＴ
と略す）で複数の入力ゲート端子を有するものが使われ
ている。その中で最も一般的なｎチャンネルタイプのデ
ュアルゲート型のＦＥＴの構造は第１図に示すようなも
のである。すなわち、Ｐ型シリコン基板１１上ζこｎ形
不純物を含む気相成長層１２を形成した後、この気相成
長層１２に高濃度のｎ形不純物の拡散を行ない、ドレイ
ン領域１３、ソース領域１４を形成する。その後、上記
ドレイン領域１３およびソース領域１４に挾まれる位置
に高濃度Ｐ影領域の第１および第２のゲート領域１５゜
１６をそれぞれ確立した不純物拡散工程によって形成し
たものである。
と略す）で複数の入力ゲート端子を有するものが使われ
ている。その中で最も一般的なｎチャンネルタイプのデ
ュアルゲート型のＦＥＴの構造は第１図に示すようなも
のである。すなわち、Ｐ型シリコン基板１１上ζこｎ形
不純物を含む気相成長層１２を形成した後、この気相成
長層１２に高濃度のｎ形不純物の拡散を行ない、ドレイ
ン領域１３、ソース領域１４を形成する。その後、上記
ドレイン領域１３およびソース領域１４に挾まれる位置
に高濃度Ｐ影領域の第１および第２のゲート領域１５゜
１６をそれぞれ確立した不純物拡散工程によって形成し
たものである。
この場合、ソース領域１４とサブストレートすなわち半
導体基板１１とは共通電位に設定されるようにする。こ
のようなデュアルゲート型ＦＥＴの等価回路は第２図に
示すように、上記第１ゲート領域１５に対応する第１ゲ
ートＧ。
導体基板１１とは共通電位に設定されるようにする。こ
のようなデュアルゲート型ＦＥＴの等価回路は第２図に
示すように、上記第１ゲート領域１５に対応する第１ゲ
ートＧ。
および上記第２ゲート領域１６に対応する第２ゲートＧ
、をそれぞれ備える第１のＦＩＴ ＆および第２のＦＥ
Ｔ！９とを、カスケード接続したようなものである。
、をそれぞれ備える第１のＦＩＴ ＆および第２のＦＥ
Ｔ！９とを、カスケード接続したようなものである。
ここで、第１のＦＥＴ８および第２のＦＥＴ９のそれぞ
れ第１ゲートＧ、および第２ゲー１−Ｇ。
れ第１ゲートＧ、および第２ゲー１−Ｇ。
を同一電位、例えばソース端子Ｓの電位に設定したとす
る。この場合、第１のＦＥＴ８のゲート・ソース間電圧
ＶＧＳ＋がＯｖであるのに対し、第２のＦＥＴ９のゲー
ト・ソース間には第１のＦＥＴＥのドレイン・ソース間
電圧ＶＤＳｔが印カロされることとなる。すなわち、第
２のＦＥＴ９のゲート端子Ｇ、には常に第１のＦＥＴ８
のドレイン拳ソース間電圧ＶＤ ｓ＋分だけ深い逆方向
バイアス電圧が印加されることになり、これに対応して
、第２ゲート領域１６の空乏層の伸びは第１ゲート領域
１５の空乏層の伸びより大きくなる。
る。この場合、第１のＦＥＴ８のゲート・ソース間電圧
ＶＧＳ＋がＯｖであるのに対し、第２のＦＥＴ９のゲー
ト・ソース間には第１のＦＥＴＥのドレイン・ソース間
電圧ＶＤＳｔが印カロされることとなる。すなわち、第
２のＦＥＴ９のゲート端子Ｇ、には常に第１のＦＥＴ８
のドレイン拳ソース間電圧ＶＤ ｓ＋分だけ深い逆方向
バイアス電圧が印加されることになり、これに対応して
、第２ゲート領域１６の空乏層の伸びは第１ゲート領域
１５の空乏層の伸びより大きくなる。
このため、ＦＥＴ８およびＦｇＴｌの相互コンダクタン
スが同一にしてバランス良く第１ゲートＧ、および第２
ゲートＧ、でドレイン電流ＩＤを制御するためには、第
１図で示すように第２ゲート領域１６より第１ゲート領
域１５の方が深くなるように形成して、第１ゲート領域
１３直下のチャンネル幅ｔ１を第２ゲート領域１６直下
のチャンネル幅ｔ！よりも小さくする必要がある。
スが同一にしてバランス良く第１ゲートＧ、および第２
ゲートＧ、でドレイン電流ＩＤを制御するためには、第
１図で示すように第２ゲート領域１６より第１ゲート領
域１５の方が深くなるように形成して、第１ゲート領域
１３直下のチャンネル幅ｔ１を第２ゲート領域１６直下
のチャンネル幅ｔ！よりも小さくする必要がある。
そこで、一般的には前述したように、第１ゲート領域１
５の拡散工程を、特に拡散深さＸ。
５の拡散工程を、特に拡散深さＸ。
を希望する値に設定するため最後の工程にて行なうもの
であるが、上記第１ゲート領域１５の拡散深さｘ、や第
２ゲート領域１６の拡散深さＸ！を精度良く設定するこ
とが困難であり、特性のバラツキの大きいものである。
であるが、上記第１ゲート領域１５の拡散深さｘ、や第
２ゲート領域１６の拡散深さＸ！を精度良く設定するこ
とが困難であり、特性のバラツキの大きいものである。
この発明は上記のような点に鑑みなされたもので、拡散
深さを精度良くコントロールされ、特性のばらつきの小
さいデュアルゲートＦ’ｇ’ｒなどの半導体装置および
七の製造方法を提供しようとするものである。
深さを精度良くコントロールされ、特性のばらつきの小
さいデュアルゲートＦ’ｇ’ｒなどの半導体装置および
七の製造方法を提供しようとするものである。
すなわち、この発明に係る半導体装置は、半導体基板に
気相成長層を形成し、この気相成長層表面の一部を酸化
し、その酸化膜を除去して気相成長層に凹部を設け、こ
の凹部の形成されていない気相成長層表面に設けた拡散
窓と、この凹部に設けられた拡散窓とより同時に゛不純
物を拡散して、第１ゲート領域および第２ゲート領域な
どの複数のゲート領域を形成するようにして製造するも
のである。
気相成長層を形成し、この気相成長層表面の一部を酸化
し、その酸化膜を除去して気相成長層に凹部を設け、こ
の凹部の形成されていない気相成長層表面に設けた拡散
窓と、この凹部に設けられた拡散窓とより同時に゛不純
物を拡散して、第１ゲート領域および第２ゲート領域な
どの複数のゲート領域を形成するようにして製造するも
のである。
以下図面を参照してこの発明の一実施例を説明する。第
３図（ａ）〜（ｒｌは、その製造過程を説明するもので
、まず（＆）図に示すようにＰ形半導体基板１１上に低
濃度のｎ影領域の気相成長層１２を成長形成し、この気
相成長層１２にＰ＋分離領域１７＆、１７ｂを拡散形成
してｎ形の島領域ｚ８を形成する。そして、熱酸化法に
より上記気相成長層１２表面に酸化膜１９を形成し、さ
らにその上表面（こ減圧気相成長法などによりシリコン
窒化膜２０を堆積形成する。
３図（ａ）〜（ｒｌは、その製造過程を説明するもので
、まず（＆）図に示すようにＰ形半導体基板１１上に低
濃度のｎ影領域の気相成長層１２を成長形成し、この気
相成長層１２にＰ＋分離領域１７＆、１７ｂを拡散形成
してｎ形の島領域ｚ８を形成する。そして、熱酸化法に
より上記気相成長層１２表面に酸化膜１９を形成し、さ
らにその上表面（こ減圧気相成長法などによりシリコン
窒化膜２０を堆積形成する。
次に、（ｂ）図に示すように、写真蝕刻技術を用い、ま
ずプラズマエツチングにてシリコン窒化膜２０を開口し
、次に酸化膜１９をフン化水素で開口して開口部２１を
形成する。
ずプラズマエツチングにてシリコン窒化膜２０を開口し
、次に酸化膜１９をフン化水素で開口して開口部２１を
形成する。
その後、（Ｃ）図に示すようにシリコン窒化膜２０をマ
スクとして、熱酸化法を用い上記気相成長層１２を開口
部２１より酸化し、酸化部２２を形成する。
スクとして、熱酸化法を用い上記気相成長層１２を開口
部２１より酸化し、酸化部２２を形成する。
次に、（ｄ）図に示すように、酸化部２２およびシリコ
ン窒化膜２０を除去し、凹部２３を形成する。この凹部
２３は第１の拡散窓となるもので、さらに上記凹部２３
の形成されない部分の島領域１８の表面上に、第２の拡
散窓２４を形成し、この凹部２３および第２の拡散窓２
４それぞれに（ｅ１図に示すように高濃度のＰ形不純物
を拡散し、それぞれ第１のゲート領域２５および第２の
ゲート領域２６を形成する。
ン窒化膜２０を除去し、凹部２３を形成する。この凹部
２３は第１の拡散窓となるもので、さらに上記凹部２３
の形成されない部分の島領域１８の表面上に、第２の拡
散窓２４を形成し、この凹部２３および第２の拡散窓２
４それぞれに（ｅ１図に示すように高濃度のＰ形不純物
を拡散し、それぞれ第１のゲート領域２５および第２の
ゲート領域２６を形成する。
次にｆｆ１図に示すよう瘉こ第１のゲート領域２５およ
び第２のゲート領域２６を挾むような位置にドレイン領
域２７、ソース領域２８となる高濃度ｎ影領域をそれぞ
れ形成する。その場合、第１のゲート領域２５に近い方
のｎ十領域をソース領域２８とし、第２のゲート領域２
６に近い方のｎ十領域をドレイン領域２７とする。そし
て、その後、金属配線パターニングを行ない、上記各領
域に接続する電極部すなわち、ドレイン電極２９、第１
ゲート電極３０、第２ゲート電極３１およびソース電極
３２全それぞれ形成して、デュアルゲート型のＦＥＴの
基本構造が完成する。
び第２のゲート領域２６を挾むような位置にドレイン領
域２７、ソース領域２８となる高濃度ｎ影領域をそれぞ
れ形成する。その場合、第１のゲート領域２５に近い方
のｎ十領域をソース領域２８とし、第２のゲート領域２
６に近い方のｎ十領域をドレイン領域２７とする。そし
て、その後、金属配線パターニングを行ない、上記各領
域に接続する電極部すなわち、ドレイン電極２９、第１
ゲート電極３０、第２ゲート電極３１およびソース電極
３２全それぞれ形成して、デュアルゲート型のＦＥＴの
基本構造が完成する。
ここで、第３１角（ｄｉに示す凹部２３の深さｄは、希
望する値の第１のゲート領域２５下のチャンネル幅ｔ、
および第２のゲート領域２６下のチャンネル幅ｔ、との
差すなわちｒｔｔ−ｔ、」となるように設定する。この
ように気相成長層１２表面に段差を設けておき、第１ゲ
ート用の拡散窓（凹部２３）および第２ゲート用の拡散
窓２４より同時に不純物拡散を行なえば、その段差分だ
け第１のゲート領域２５下のチャンネル幅ｔ。
望する値の第１のゲート領域２５下のチャンネル幅ｔ、
および第２のゲート領域２６下のチャンネル幅ｔ、との
差すなわちｒｔｔ−ｔ、」となるように設定する。この
ように気相成長層１２表面に段差を設けておき、第１ゲ
ート用の拡散窓（凹部２３）および第２ゲート用の拡散
窓２４より同時に不純物拡散を行なえば、その段差分だ
け第１のゲート領域２５下のチャンネル幅ｔ。
が小さくなる。この場合、第３図（ｃｌに示した酸化部
２２の厚みＴは、前記チャンネル幅ｔ、およびｔ、に対
し、はぼｒＴ Ｘ ０．４＝ ｔ、 −ｔｌＪとなるよ
うにする。これは、シリコンを酸化する場合、酸素の拡
散によりシリコン基板Ｉｌ中に形成される酸化膜は、全
酸化膜の４０％程度のためである。
２２の厚みＴは、前記チャンネル幅ｔ、およびｔ、に対
し、はぼｒＴ Ｘ ０．４＝ ｔ、 −ｔｌＪとなるよ
うにする。これは、シリコンを酸化する場合、酸素の拡
散によりシリコン基板Ｉｌ中に形成される酸化膜は、全
酸化膜の４０％程度のためである。
上記のように選択酸化法を用い酸化部を形成しシリコン
基板をエツチングする方法は、そのエツチングの深さを
精度良く設定することができるため、上記チャンネル幅
ｔ１およびｔ２の差を精密にコントロールすることがで
き、第１のゲートＧ、および第２のゲートＧｔから見た
相互コンダクタンスのばらつきも非常に小さくすること
ができる。
基板をエツチングする方法は、そのエツチングの深さを
精度良く設定することができるため、上記チャンネル幅
ｔ１およびｔ２の差を精密にコントロールすることがで
き、第１のゲートＧ、および第２のゲートＧｔから見た
相互コンダクタンスのばらつきも非常に小さくすること
ができる。
なお、上記実施例では、デュアルゲートタイプのＦＥＴ
ｋ例にとり説明したが、ゲート領域が３種類以上形成さ
れる場合もシリコン窒化膜などなマスクとした選択酸化
をシリコン基板ＩＩにくり返して行ない、希望する深さ
にシリコン基板１１ｆエツチングしてゲート領域を形成
すれば良い。
ｋ例にとり説明したが、ゲート領域が３種類以上形成さ
れる場合もシリコン窒化膜などなマスクとした選択酸化
をシリコン基板ＩＩにくり返して行ない、希望する深さ
にシリコン基板１１ｆエツチングしてゲート領域を形成
すれば良い。
またこの発明は、気相成長層１２がｎ影領域であるよう
なｎチャンネルタイプのＦＥＴのみならず、Ｐチャンネ
ルタイプのＦＥＴに−おいても実現可能であるこきは勿
論である。この場合、上記実施例におけるＰ影領域とに
影領域の導電形が逆になる。
なｎチャンネルタイプのＦＥＴのみならず、Ｐチャンネ
ルタイプのＦＥＴに−おいても実現可能であるこきは勿
論である。この場合、上記実施例におけるＰ影領域とに
影領域の導電形が逆になる。
以上のようにこの発明によれば、′！ｆｔ度良く小さい
ばらつきでチャンネル幅を希望する幅に設定された複数
ゲートのＦＥＴなどの半導体装置を製作できる。
ばらつきでチャンネル幅を希望する幅に設定された複数
ゲートのＦＥＴなどの半導体装置を製作できる。
第１図は従来のデュアルゲ−）凰ＰＥＴの構成を示す図
、第２図は上記デュアルゲート型ＦＥＡＴの等価回路を
示す回路図、第３図（＆１〜（ｆ＋はこの発明に係る半
導体装置をその製造過程と共に示す図である。 １１・・・シリコン基板、１２・・・気相成長層、２２
・・・酸化部、２３・・・凹部、２４・・・第２の拡散
窓、２５・・・第１のゲート領域、２６・・・第２のゲ
ート領域、２７・・・ドレイン領域、２Ｂ・・・ソース
領域。
、第２図は上記デュアルゲート型ＦＥＡＴの等価回路を
示す回路図、第３図（＆１〜（ｆ＋はこの発明に係る半
導体装置をその製造過程と共に示す図である。 １１・・・シリコン基板、１２・・・気相成長層、２２
・・・酸化部、２３・・・凹部、２４・・・第２の拡散
窓、２５・・・第１のゲート領域、２６・・・第２のゲ
ート領域、２７・・・ドレイン領域、２Ｂ・・・ソース
領域。
Claims (2)
- （１）−導電形半導体基板と、この半導体基板上に形成
された逆導電形の気相成長層と、この気相成長層に設け
られた少なくとも１ケ所の凹部と、この凹部より拡散形
成された第１のゲート領域と、上記凹部以外の気相成長
層表面より上記第１のゲート領域と同時に拡散形成され
た他のゲート領域と、上記各ゲート領域下の気相成長層
をチャンネル領域とするよう気相成長層に拡散形成され
たドレイン領域およびソース領域とを具備したことを特
徴とする半導体装置。 - （２）−導電形の半導体基板に気相成長層を形成する手
段と、上記気相成長層の表面の少なくとも１ケ所に選択
酸化法を用いて酸化部を形成する手段と、上記酸化部を
エツチング除去して上記気相成長層表面（こ凹部状の拡
散窓を形成する手段と、上記凹部以外の部分に第２の拡
散窓を形成する手段と、第１および第２の拡散窓にそれ
ぞれ対応する上記気相成長層の表面の各々の部位にゲー
ト領域を拡散形成する手段と、上記各ゲート領域下の気
相成長層をチャンネル領域とするような位置にドレイン
領域およびソース領域を形成する手段とを具備したこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319282A JPS58161376A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4319282A JPS58161376A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161376A true JPS58161376A (ja) | 1983-09-24 |
Family
ID=12657053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4319282A Pending JPS58161376A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340739A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | スイッチ回路及び半導体装置 |
| US8779649B2 (en) | 2010-09-08 | 2014-07-15 | Murata Manufacturing Co., Ltd. | Ultrasonic transducer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396772A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | Junction type field effect transistor |
-
1982
- 1982-03-18 JP JP4319282A patent/JPS58161376A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396772A (en) * | 1977-02-04 | 1978-08-24 | Nec Corp | Junction type field effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340739A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | スイッチ回路及び半導体装置 |
| JP4559772B2 (ja) * | 2004-05-31 | 2010-10-13 | パナソニック株式会社 | スイッチ回路 |
| US8779649B2 (en) | 2010-09-08 | 2014-07-15 | Murata Manufacturing Co., Ltd. | Ultrasonic transducer |
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