CN106206294A - 半导体器件用结晶-无定形过渡材料和形成方法 - Google Patents

半导体器件用结晶-无定形过渡材料和形成方法 Download PDF

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Abstract

本发明涉及半导体器件用结晶-无定形过渡材料和形成方法。本公开内容提供与III-V族材料体系一起使用的介电材料的新结构以及此类结构的制造方法。更具体地，本公开内容记载了在III-V材料的顶面上形成的新的介电层，其中介电层包括与III-V材料结晶的顶表面接触的第一区域和毗邻第一区域且在介电层的上侧的第二区域。介电层具有不同于传统的介电层的材料性质，因为其由结晶和无定形结构组成。结晶结构在与III-V材料(如AlGaN或GaN)的界面，但是逐渐过渡至无定形结构，结晶结构和无定形结构都在相同层内且都包括相同材料。

Description

半导体器件用结晶-无定形过渡材料和形成方法
技术领域
本公开内容涉及与III-V族材料(如氮化镓(GaN)、磷化铟(InP)和砷化镓(GaAs))、金属氧化物半导体场效应晶体管(MOSFET)和高电子迁移率晶体管(HEMT)器件一起使用的介电材料的新结构以及该结构的制造方法。
背景技术
硅MOSFET器件的成功主要建立在高品质的介电材料可以沉积在硅基板上而没有在介电材料与硅之间的高界面电荷的事实上。高界面电荷是不期望的，因为这些电荷可以负面影响在硅与介电材料的界面的电子的密度，这转而可导致介电材料的不一致和不可靠的沉积。介电材料如二氧化硅(SiO2)可以在高可靠的结晶界面和极低的界面电荷密度的情况下形成在硅晶体上。这些性质允许当SiO2用作栅电介质时的阈值电压的精确控制，允许MOSFET器件的一致和可靠的处理。介电材料对于隔离在硅MOSFET器件内的连接金属是必要的。如此，MOSFET器件中的硅与介电材料之间的界面电荷不得不足够低以避免影响电子的密度，这可减少MOSFET的操作的有效性。硅是普遍的，因为其性质帮助实现该目标。
曾研究了用III-V族材料替换硅。III-V族材料是指包括元素周期表的III族的至少一种元素和元素周期表的V族的至少一种元素的材料。通过替换硅，使用III-V族材料的半导体器件提供诸如更高的电子迁移率、更高的击穿电场和更大的带隙等优点。这些优点使III-V族材料体系适合于高电压和高温度操作。例如，在高电压场效应晶体管(FET)中，根据应用，施加跨过栅极和源极的典型的电压可以非常小(-20V至+10V)，同时跨过漏极和源极的电压可以广泛地变化(0V至>5000V)。为支撑此类高电压，具有高击穿场的III-V族材料如GaN提供优于半导体如硅的优点。
然而，形成可靠的III-V族材料体系用于高电压应用并非没有重大挑战。不像硅一样，其为纯的(即，非极性)材料体系且具有反对称性，III-V族材料为极性化合物，其中电子相比于III族材料更多吸引至V族材料。当介电材料沉积在III-V族材料上时，此类材料的极性在III-V族材料与沉积的介电材料之间的界面造成不期望的高界面电荷密度。
典型地，大多数极化的III-V材料可包含在结晶结构内，但是在结晶结构(例如，III-V材料的表面)的端点，悬挂的键诱导在III-V材料与沉积的介电材料的表面之间的表面状态(导致很高的表面电荷密度)。因此，常规的介电材料如SiO2或氮化硅(Si3N4)与III-V材料不相容。
作为III-V族材料的这些性质的结果，在III-V族材料如氮化铝镓(AlGaN)或GaN的顶面上沉积的SiO2或其他氧化物类介电材料使氧化物类介电材料与III-V材料的表面上的悬挂的键反应，导致难以控制界面，结果不均一。不均一是不期望的，因为这造成在介电层与基板之间的界面的随机的缺陷和被捕获的电荷，导致用于基板的进一步处理的不确定的条件。因此，难以大规模地使用氧化物类电介质在III-V族基板上制造高性能半导体器件。
另外，在界面处的电荷密度对于沉积条件和表面清洁方法是高度敏感的。由于沉积过程对这些因素的敏感性，常规介电材料与III-V族材料之间的沉积过程的重复性是不可靠的，这转而在跨过晶片或晶片之间造成大的阈值电压变动。
III-V族MOSFET的商业化由于缺乏稳定的栅极氧化物和稳定的钝化材料而进一步受到阻碍。另一个问题是缺乏重复和可靠的III-V族材料体系用介电材料。
因此，所需要的是解决由III-V族材料的表面电荷引起的问题的方式。
发明内容
本公开内容记载了制造在第一III-V族半导体层上的单一介电材料层的新方法。该方法可以包括形成第一III-V族材料半导体层的步骤。该第一III-V族材料半导体层可以形成在具有相似的晶格常数的III-V族材料基板、硅基板或其他主基板如蓝宝石。该方法的其他步骤可以包括在第一III-V族材料半导体层上形成单一介电材料层，其中单一介电材料层包括第一和第二区域。介电材料的第一区域位于单一介电材料层的下表面且位于单一介电材料层与第一III-V族材料半导体层之间的界面。介电材料的第二区域可以毗邻第一区域且位于单一介电材料层的上表面。第一和第二区域都在单一介电材料层内，并且第一区域过渡至第二区域。第一区域可以具有结晶结构，第二区域可以具有无定形结构。根据一个实施方案，介电材料层在单一介电材料层包括结晶区域和无定形区域的情况下创建。这类结构不同于作为包括各种结晶域、具有随机的结晶取向、通过域边界分隔的多晶结构公知的那种。
本公开内容还记载了包括第一III-V族材料半导体层的新半导体结构。第一III-V族材料半导体层可以形成在基板上。半导体结构进一步包括在第一III-V族材料半导体层上形成的单一介电材料层。单一介电材料层进一步包括第一区域和第二区域。单一介电材料层的第一区域可以具有结晶结构。第一区域可以毗邻单一介电材料层的下表面且毗邻在单一介电材料层与第二III-V族材料半导体层之间的界面。单一介电材料层的第二区域毗邻单一介电材料层的上表面，并且具有无定形结构。在一个实施方案中，介电材料层包括在单一介电材料层内的结晶区域和无定形区域。
附图说明
图1A为根据实施方案的半导体结构的截面图。
图1B为根据实施方案的第二半导体结构的截面图。
图1C为示出根据实施方案的第二半导体结构的截面图。
图2为示出根据实施方案的介电层的截面图。
图3示出根据实施方案的使用原子层沉积制造半导体结构的方法步骤。
图4A说明根据实施方案使用第一前驱体的原子层沉积的一个循环。
图4B说明根据实施方案使用第二前驱体的原子层沉积的一个循环。
图4C说明根据实施方案使用第一前驱体的原子层沉积的一个循环。
图5示出作为Al组成的函数的2DEG的浓度与AlxGa1-xN的厚度之间的关系。
图6提供比较使用两种不同的栅极介电材料：(a)常规SiNx和(b)Al2O3/CA(结晶无定形)-AlN复合物制造的两个GaN MOSFET的FET特征的说明。
具体实施方式
现在将参考本申请所附带的图详细地讨论本公开内容，其记载了用于III-V族HEMT器件的沉积在III-V族材料体系上的介电材料的独特结构和此类器件和介电材料的制造方法。注意到仅用于说明目的而提供附图并且附图不是按比例画出的。
下述描述提供了关于特定结构、材料、尺寸和方法步骤的许多细节，以便说明本公开内容的各种特征。然而，本领域普通熟练技术人员将了解可以使用其他种类的类似结构、材料、尺寸和步骤来实施本公开内容的各种实施方案。
图1A、1B和1C示出III-V族材料结晶的半导体结构100，该半导体结构100具有可以包括III-V族材料如氮化镓(GaN)的第一层110和介电层120。图1A说明仅由第一层110构成的半导体结构100。图1B示出半导体结构100的其他实施方案，该半导体结构100具有毗邻第一层110的也可以包括III-V材料的第二层130。第一层110和第二层130可以各自包括一层或多个III-V族材料的子层。例如，如图1C中所示，第二层130可以包括III-V材料的第一子层130a(例如，AlGaN)和III-V族材料的第二子层130b(例如，GaN)。第二层130不仅限于上面示出的子层数，但是可以包括额外的含有III-V族材料的多个子层。仅用于说明目的，本公开内容的其余部分将描述当包括GaN时的第一层110和当包括AlGaN时的第二层130。然而，应注意到任何III-V族材料可以用于第一层110和第二层130，并且不仅限于GaN和AlGaN。此外，第一层110也可以包括其他材料。例如，第一层110也可以包括在(111)硅基板上生长的GaN材料。
返回参考图1B，III-V半导体结构100可以包括第一层110和在第一层110的顶上形成的第二层130。在该构成中，第一层110可以沿[1000]结晶取向。如果基板以这种方式取向，则存在第一层110与第二层130之间的自发极化差异，其包括在第一层110与第二层130之间的界面形成的电子薄片(二维电子气，2DEG)110a。第一层110与第二层130之间的极化差异是第一层110和第二层130的材料差异的结果。2DEG区域110a具有促进低沟道电阻、在器件操作期间的高速转换的高电子迁移率，并且允许电流沿着第一层110与第二层130的界面流动。
这里，2DEG区域110a的浓度是第二层130的组成的函数。例如，第二层130的AlGaN中Al的增加将增加2DEG区域110a的浓度。该增加发生是因为AlGaN材料中的更多量的Al造成在第一层110与第二层130之间的界面的极化差异的增加。增加的极化差异引起造成2DEG区域110a的浓度增加的片表观正电荷(apparent positive sheet charge)。可选地，2DEG可以通过在层130中的掺杂来增加或减少。
作为实例，在图5中示出2DEG区域110a的浓度相对于第二层130的厚度，且在第二层130中Al组成(摩尔分数)为0.21。摩尔分数表示一种III族组分的摩尔数与III族分子中存在的摩尔总数的比例。
转到图1C，介电层120形成在第一层110上，因为缺少第二层130(与说明介电层120在第二层130的顶上形成的图1B相比)。介电材料的说明性实例是氮化铝(AlN)、氮化铝镓(AlxGa1-xN)、氮化铟镓(InxGa1-xN)、砷化铝(AlAs)和磷化铝(AlP)。仅用于说明目的，本公开内容的其余部分将描述为AlN的介电层120的介电材料，但是也可以使用包括砷化物和磷化物材料体系的其他材料。例如，可使用AlAs或AlP。选择该介电材料的一个考虑是介电材料与基板材料之间的晶格失配的变动。晶格失配是从结晶结构过渡至无定形结构的驱动力。因此，期望选择使第一层110与介电层120之间的界面电荷最小化的材料。
图2示出在一个实施方案中的介电层120的截面图。介电层120为包括一类材料且具有结晶区域200、界面区域220和无定形区域210的单一层。结晶区域200毗邻层230形成且接触层230。层230可以对应于图1B的第二层130或图1A的第一层110。层230也可以包括III-V族材料。结晶区域200毗邻介电层120的下表面和毗邻介电层120与层230之间的界面。
该介电层120的双重特性解决III-V族表面的极化的问题。介电层120的结晶区域200使层230的高界面电荷最小化，因为结晶区域200具有与下方的层230类似的结晶结构。在介电层120的相对侧上，无定形区域210提供可重复和再现的上面可以沉积其他材料的表面，因为相比于结晶区域200，无定形区域210具有很少到不具有表面电荷或悬挂的键。一旦形成无定形区域210，就可以容易地在其上沉积其他材料，而不用担心由悬挂的键引起的反应。
在结晶区域200与无定形区域210之间的是界面区域220。界面区域220表示从介电材料的结晶区域200过渡至无定形区域210(都在介电层120内)。毗邻界面区域220和介电层120的上侧的是无定形区域210。在介电层120用介电材料与下方的层230之间应该具有适当的晶格失配以便使结晶区域200过渡至无定形区域210。无定形区域210包括与结晶区域200相同的介电材料，但具有无定形结构。介电层120的结晶区域200可以具有5nm的厚度(相当于原子的约20个单层)，但是该厚度可以取决于所选择的介电材料的晶格常数与下方的层230的晶格常数之间的失配量。界面区域220的性质如其尺寸和厚度取决于针对图3下面将讨论的沉积过程的特定参数，如温度和前驱体气体的选择。因此，结晶区域200过渡至无定形区域210的厚度可以基于所选择的沉积过程的操作参数在预定的厚度下出现。
图3示出用于将介电层(例如，图2的介电层120)以引起上述独特的结晶-无定形结构的方式形成在III-V族材料上的步骤。图3中示出的步骤将组合说明原子层沉积(ALD)过程的步骤的一个实施方案的图4A-C来讨论。所述过程可以在反应器体系中发生，并且可以在200℃至500℃之间的温度下发生。
在图3的步骤300中，沉积过程通过清洁目标表面来开始。目标表面可以为图1A的第一层110或图1B的第二层130。清洁步骤对于实现结晶结构是必须的，因为其除去在目标表面的表面中的由于环境污染或晶片加工而可以存在于表面上的任何外来材料(例如，图4A的层400)。步骤300可以在沉积之前即刻通过自然氧化物的湿法化学蚀刻和/或原位等离子体清洁来进行。关于湿法化学蚀刻，层400的表面可以用湿法化学清洁以除去有机和/或无机材料来处理。湿法化学蚀刻之后，可以通过使用反应性自由基(由等离子体产生)或离子撞击来进行原位表面清洁。关于原位表面清洁，等离子体和离子的能量需要足够高以清洁污染物如层400的自然氧化层，但是需要不是足以造成对层400的损坏那样高。因此，远程等离子体源可以优选用于该目的。
在步骤310中，一旦清洁目标表面，第一前驱体的单层就在期望的温度下沉积在目标层的表面上，并且清除过多的第一前驱体。图4A说明图3的步骤310的一个实施方案。这里，图4A和图3的步骤310表示ALD过程的循环。ALD循环由层400已经接受一种前驱体的单一暴露并且得到具有单一原子或分子的厚度的层、或单层的时间组成。由于在各循环中单层沉积，所以前驱体可以均一地沉积在基板上，这转而允许对沉积在基板上的材料的精确控制。更特别地，图4A包括在期望的温度下将第一前驱体(例如，形成部分的介电层的元素的气相种类)引入ALD体系。在一个实施方案中，第一前驱体410a为氮前驱体，如氮气N2。
一些第一前驱体与在层400的清洁后的表面上的悬挂的键(未示出)反应从而导致结合的第一前驱体单层410。过多的前驱体410a保持未结合。因此步骤310导致在层400的表面上具有结晶结构的第一前驱体的单层410的形成和一种或多种过多的前驱体410a。
图4A还说明在前驱体410a与层400之间以位错410b的形式具有失配的晶格常数的效果。该位错410b表示不形成单层410的结晶结构的一部分的前驱体原子。位错410b是在前驱体410a与下方的层400的III-V族材料的晶格常数之间失配的结果。在特定厚度下，层400能够容忍一定数量的位错410b并且维持结晶结构。图4A(和随后的图)中示出的位错410b仅用于说明目的，并且不一定要为现实的描述。进一步到图3的步骤310，任何过多的前驱体410a(如图4A中所示)在移动至下一循环之前清除。
返回参考图3，在步骤320中，ALD体系使单层暴露在第二前驱体下。在一个实施方案中，第二前驱体为铝前驱体，如三甲基铝(TMA)。当TMA与已存在的第一前驱体的单层反应时，第二前驱体的单层(例如，铝制)可以形成在第一前驱体的单层上。在一个实施方案中，第一前驱体的单层和第二前驱体的单层组合形成介电层。过多的第二前驱体可以在继续沉积过程之前清除。
图3的步骤320的一个实施方案示于图4B中。如所示出的，第一前驱体的单层410暴露在第二前驱体420a下。当第二前驱体420a与单层410反应时，形成第二前驱体420的单层(这导致介电层430)。图4B还示出了包括第一前驱体410a(图4A的)和第二前驱体420a的增加的位错(dislocation)420b。
返回参考图3，在步骤330中，ALD体系重复如关于步骤310所述的第一循环且再次使单层暴露在第一前驱体下。如关于步骤310所讨论的，第一前驱体可以为氮气N2。第一前驱体与介电层反应并且可以在已存在的第二前驱体的单层的顶上形成其他单层。在一个实施方案中，第一前驱体的单层、第二前驱体的单层、和第一前驱体的单层组合形成介电层。然后，过多的第一前驱体可以从体系中清除。
图3的步骤330的一个实施方案示于图4C中。ALD体系通过将层400、第一前驱体的单层410和第二前驱体的单层420暴露在第一前驱体410a下重复第一次循环。这导致第一前驱体410a的其他单层410形成在第二前驱体420a的单层420上。因此介电层430的厚度通过其他的单层来增加。位错410c的大小相比于如图4A和4B中分别所示的位错410a和410b也增加。
返回参考图3，在步骤340中，确定是否已达到介电层的期望厚度。作为一个实例，相对于图2当介电层如上所述包括结晶区域和无定形区域时可以达到期望的厚度。该厚度可以在已经重复一定数量的循环和介电层430包括毗邻结晶区域的无定形区域之后达到。
介电层430从结晶区域(例如，图2中的200)最终过渡至无定形区域(例如，图2中的210)是图4A-4C中示出的位错的结果(即，分别是410b、420b、410c)。当在与下方的层400的III-V族材料的界面形成具有结晶结构的介电层430时，不管介电层430形成用材料与层400形成用III-V族材料的晶格常数之间如何失配对于一定厚度的介电层430都维持结晶结构。作为一个实例，AlN介电层(由Al和N的单层构成)在约10nm之后变为无定形。在其他实施方案中，介电层可以变为无定形的厚度取决于介电材料与下方的III-V族材料的晶格常数之间的不一致以及沉积条件，如温度。例如，适合的沉积温度取决于第一前驱体410a和第二前驱体420a的化学性。相对于图3的上述过程可以涉及任何其他的介电层430用材料的使用，只要其具有与下方的层400的III-V族材料适当失配的晶格常数即可。
当位错(例如，图4A的410b、图4B的420b、或图4C的410c)在沉积单层(例如，图4A和4C的410、图4B的420)的各重复循环之后增加时，介电层430应变。在各沉积的单层的情况下随着介电层430的厚度增加应变能量增加。当在介电层430内的应变能量变得太高时，形成更多的位错从而释放应变。随着位错的数量增加，晶体域变得更小，最终当结晶取向由于源于位错的增加的应变而不再能够维持时介电层从结晶区域(例如，图2的200)过渡至无定形区域(例如，图2的210)。然后形成无定形区域(例如，图2的210)以便减少应变能量。
期望厚度的介电层430也可包括界面层(界面区域)220(相对于图2如上所述)。界面区域220的厚度可以通过循环前驱体410a和410b以及控制沉积温度来控制。
一旦达到了期望的厚度，则ALD处理完成。
因而，在图3这记载的过程的情况下，单一介电材料层可以一致和可靠地沉积在具有可重复的界面性质的III-V族材料体系上。在无定形层中的表面结构允许始终可再现和接受以用于进一步处理的界面。由于其结晶和无定形结构的独特的双重构成，介电材料具有与单一均匀结构的介电材料完全不同的材料性质。
使用ALD体系用于沉积介电材料的其他优点是在晶片中和在晶片之间阈值电压的均一性。在包括使用AlN作为介电材料的实例中，如上所讨论的，Al和N的前驱体在ALD体系中可替换地采用，以致一次沉积一个单层，这允许介电层的很高的均一性。该高均一性还允许从结晶结构过渡至无定形结构的精确控制。该高均一性和精确控制允许具有均一的阈值电压的半导体器件的形成。
III-V族材料基板与介电材料的组合实现类似于传统硅类电介质中发现的那些的电压变动。图6示出这两种不同组合的试验结构的比较。图6中的图显示出使用以下两种不同的栅极介电材料制造的GaN MOSFET的FET特征：(a)一种具有常规SiNx材料和(b)第二种具有Al2O3/CA-AlN复合物。为获得这些图，当栅电压从-12V扫频至0V时施加10V的漏电压。示出具有Al2O3/CA-AlN介电材料的MOSFET的该图显示出与常规SiNx材料相当的均一的阈值电压。
预料不到的益处是在介电层下方的材料的导电性的增强。在上述使用AlN作为介电材料和AlGaN作为III-V族材料的实例中，在AlN/AlGaN界面的结晶结构也可以通过如下所示由Hall测量技术测量的电子浓度的增加来证实，其中10nm厚的CA-AlN沉积在AlGaN材料上。
表1
表1示出在电介质下方的材料层的电阻减少，这提高半导体的导电性。2DEG浓度的增加表明沉积的AlN的极化效果及其结晶特性。2DEG浓度的增加显示出极化材料的厚度的增加。
虽然AlN作为介电材料的一个实例用于说明，然而可以使用其他材料，只要在介电材料与下方的III-V族材料层之间的晶格常数存在差异即可。例如，AlxGa1-xN或InxGa1-xN可以具有相同的效果。作为其他实例，CA-AlAs可以用在GaN类FET上，CA-AlP可以用在InP类FET上。虽然ALD作为沉积介电材料的优选的方法来使用，但是可以使用其他技术，只要在沉积过程开始时可以引发结晶质量的材料。换言之，其他方法是可接受的，只要该方法允许结晶层最初沉积在III-V族材料上。
各方面的其他目标、优点和实施方案对于本领域熟练技术人员来说是显然的，并且在说明书和附图的范围内。例如，但没有限定，结构或功能要素可以与前述公开内容一致地重排。类似地，根据前述公开内容的原理可以应用至其他实例，即使这里没有详细地具体描述，但仍将在前述公开内容的范围内。

Claims (19)

1.一种在第一III-V材料半导体层上制造单一介电材料层的方法，所述方法包括：
形成所述第一III-V材料半导体层；和
在所述第一III-V材料半导体层上形成所述单一介电材料层，所述单一介电材料层包括位于所述单一介电材料层的下表面的第一区域，其中
所述第一区域位于所述单一介电材料层与所述第一III-V材料半导体层之间的界面，
在所述单一介电材料层内，所述第一区域过渡至毗邻所述单一介电材料层的上表面的第二区域，所述上表面与所述下表面相对，和
进一步地其中所述第一区域具有结晶结构和所述第二区域具有无定形结构。
2.根据权利要求1所述的方法，其进一步包括：
在所述第一III-V材料半导体层与所述单一介电材料层之间形成第二III-V材料半导体层；和
在所述第一III-V材料半导体层与所述第二III-V材料半导体层的界面形成二维电子气2DEG区域。
3.根据权利要求2所述的方法，其中所述介电材料的晶格常数与所述第二III-V材料半导体层的晶格常数不同。
4.根据权利要求1所述的方法，其进一步包括：
在硅基板上形成所述第一III-V材料半导体层。
5.根据权利要求1所述的方法，其中形成所述单一介电材料层进一步包括：
通过原子层沉积将介电材料沉积在所述第一III-V材料半导体层上。
6.根据权利要求5所述的方法，其中所述沉积在200℃与500℃之间的温度下发生。
7.根据权利要求5所述的方法，其中所述通过原子层沉积将介电材料沉积在所述第一III-V材料半导体层上的步骤，进一步包括将至少一个所述介电材料的单层沉积在所述第一III-V材料半导体层上。
8.根据权利要求7所述的方法，其进一步包括将沉积至少一个所述介电材料的单层的步骤重复，直至达到所述单一介电材料层的期望厚度。
9.根据权利要求1所述的方法，其进一步包括：
在所述第一区域与所述第二区域之间形成界面区域。
10.根据权利要求1所述的方法，其中从所述第一区域至所述第二区域的过渡在预定厚度的所述单一介电材料层处出现。
11.一种半导体结构，其包括：
第一III-V材料半导体层；和
在所述第一III-V材料半导体层上形成的单一介电材料层，所述单一介电材料层进一步包括：
在所述单一介电材料层与所述第一III-V材料半导体层之间的界面处具有结晶结构的第一区域；和
具有无定形结构的第二区域。
12.根据权利要求11所述的半导体结构，其中所述第二区域毗邻所述第一区域并且毗邻所述单一介电材料层的上表面。
13.根据权利要求11所述的半导体结构，其中所述半导体结构进一步包括在所述第一III-V材料半导体层与所述单一介电材料层之间形成的第二III-V材料半导体层和在所述第一III-V材料半导体层与所述第二III-V材料半导体层的界面形成的二维电子气2DEG区域。
14.根据权利要求11所述的半导体结构，其中所述第一III-V材料半导体层在硅基板上形成。
15.根据权利要求11所述的半导体结构，其中所述介电材料的晶格常数与所述第一III-V材料半导体层的晶格常数不同。
16.根据权利要求11所述的半导体结构，其中所述单一介电材料层通过使用原子层沉积将介电材料沉积在所述第一III-V材料半导体层上来形成。
17.根据权利要求11所述的半导体结构，其中所述单一介电材料层包括不止一个单层。
18.根据权利要求11所述的半导体结构，其中单一结晶-无定形介电材料层进一步包括在所述第一区域与所述第二区域之间的界面区域。
19.根据权利要求11所述的半导体结构，其中从所述第一区域至所述第二区域的过渡在预定厚度的所述单一介电材料层中出现。
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