TW202305880A - 供磊晶成長的複合基板及其製作方法 - Google Patents

Abstract

一種供磊晶成長的複合基板，包括重摻雜基底、介電緩衝層及半導體層。介電緩衝層設置於重摻雜基底上，半導體層設置於介電緩衝層上，且半導體層的一側形成有微圖案，其中磊晶結構係成長於半導體層之具有微圖案的一側上。此外，還提供此複合基板的製作方法。

Description

供磊晶成長的複合基板及其製作方法

本揭露係關於一種複合基板，特別是關於一種供磊晶成長的複合基板及其製作方法。

氮化鎵材料因為具有寬能隙、高臨界電場、高導熱率、高飽和電子速度、高頻傳輸能力以及元件體積小等特性，使得氮化鎵在高功率及高速電晶體的應用上被視為是相當理想的材料，尤其是在高電子遷移率電晶體(high electron mobility transistor, HEMT)等高頻元件或是發光二極體(LED)元件的應用上相當廣泛。

矽基板在價格成本上有其競爭優勢，因此將氮化鎵等III-V族半導體化合物成長在矽基板上的電路設計方案正在蓬勃地研究與發展。由於氮化鎵與矽基板在晶格常數與熱膨脹係數等性質差異過大，使得氮化鎵成長期間會產生很大的拉應力，進而使矽晶圓翹曲甚至產生裂紋，如此在電性方面會導致所形成的氮化鎵元件漏電流增加，並降低載子遷移率與運作效率。

有鑑於此，本揭露提供了供磊晶成長的複合基板及其製作方法，此複合基板可抗翹曲，其提供高電子遷移率電晶體的磊晶結構成長，可得到高磊晶品質且低翹曲的磊晶結構，以解決習知技術中存在的缺失。

根據本揭露一實施例，提供一種供磊晶成長的複合基板，包括重摻雜基底、介電緩衝層、以及半導體層。介電緩衝層設置於重摻雜基底上，半導體層設置於介電緩衝層上，且半導體層的一側上形成有微圖案，其中磊晶結構係成長於半導體層的具有微圖案的一側上。

根據本揭露一實施例，提供一種供磊晶成長的複合基板的製作方法，包括：提供第一基板和第二基板；對第一基板進行重摻雜製程，形成重摻雜基底；對重摻雜基底、或第二基板、或前述兩者進行氧化處理，至少形成介電緩衝層包裹重摻雜基底、或第二基板；形成介電緩衝層後，將第二基板與重摻雜基底貼合；將第二基板與重摻雜基底貼合後，進行熱處理；將第二基板減薄，形成半導體層於介電緩衝層上；以及進行光微影和蝕刻製程，在半導體層的表面上形成微圖案，其中磊晶結構係成長於半導體層的具有微圖案的表面上。

為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭露的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。

以下描述的數值範圍與參數皆是約略的數值，在此處，「約」通常係指實際數值在一特定數值或範圍的正負10%、5%、1%或0.5%之內。當可理解此處所用的所有範圍、數量、數值、比例與百分比均經過「約」的修飾。因此，除非另有相反的說明，本說明書與附隨申請專利範圍所揭示的數值參數皆為約略的數值，且可視需求而更動。

第1圖是根據本揭露一實施例所繪示的複合基板100的剖面示意圖，複合基板100包含重摻雜基底102，例如n型或p型重摻雜基底，但不限於此。重摻雜基底102可以是單晶矽、多晶矽、非晶矽等矽基基底，或其他具有高熱傳導之材料，其中的摻雜原子可以是硼(B)、磷(P)、砷(As)、鋱(Tb)或前述之組合，且摻雜濃度高於10 ¹⁸原子數/立方公分(atom/cm ³)，更佳為高於10 ¹⁹atom/cm ³。此外，複合基板100還包含介電緩衝層104設置於重摻雜基底102上，以及半導體層106設置於介電緩衝層104上。介電緩衝層104可以是具有高介電常數的氧化層，在一實施例中，介電緩衝層104例如是氧化矽，並且可以使用熱氧化製程或沉積方式形成。在另一實施例中，介電緩衝層104可以是其他材質的介電層，例如是氮化矽(Si ₃N ₄)、氮氧化矽(SiON)、或是介電常數高於4的高介電常數的材料，並且可以利用沉積方式形成。根據本揭露一實施例，介電緩衝層104可以包裹重摻雜基底102的正面、背面和側面。根據本揭露另一實施例，介電緩衝層104可以包裹半導體層106的底面和側面。根據本揭露又另一實施例，介電緩衝層104和另一介電緩衝層可以分別包裹重摻雜基底102和半導體層106。

根據一實施例，半導體層106可以是單晶的矽或藍寶石(sapphire)，並且半導體層106包括微圖案，例如是位於半導體層106的一側或表面上的微圖案106P。微圖案106P可以由複數個線形立體圖案構成，或者是由複數個立體圖案構成的陣列，這些個別的立體圖案的剖面形狀可以是梯形、倒梯形、三角形或方形，並且這些個別的立體圖案的平面形狀可以是圓形、三角形或多邊形，例如這些個別的立體圖案可以是圓形柱狀、圓形錐狀、三角形柱狀、多邊形柱狀、三角形錐狀、多邊形錐狀等。此外，這些個別的立體圖案可以利用半導體層106的底部互相連接，或者也可以互相分開而露出下方的介電緩衝層104。根據本揭露一實施例，微圖案106P的這些立體圖案的間距可以是0.5微米(µm)至10µm；個別的立體圖案的平面尺寸(例如寬度/長度/直徑等)可以是0.5µm至5µm；立體圖案的高度可以是0.2µm至5µm。重摻雜基底102的厚度遠大於半導體層106的厚度，根據本揭露一實施例，重摻雜基底102的厚度為小於1000µm，半導體層106的厚度為0.5µm至3µm，介電緩衝層104的厚度為0.5µm至2µm。

第2圖是根據本揭露一實施例所繪示的磊晶結構200成長於複合基板100上的剖面示意圖，磊晶結構200成長於複合基板100的半導體層106之具有微圖案106P的表面上，在一實施例中，磊晶結構200可以是HEMT的III-V族化合物半導體元件磊晶結構(例如是氮化鎵元件磊晶結構)，磊晶結構200可包含成核層202、緩衝層204、高阻值層206、通道層208、阻障層210及蓋層212，由下到上依序堆疊於複合基板100上，其中成核層202例如是氮化鋁(AlN)層；緩衝層204例如是組成漸變的氮化鋁鎵(AlGaN)層，或者是由氮化鋁鎵(AlGaN)層和氮化鎵(GaN)交錯堆疊而成的超晶格層(superlattice structure)；高阻值層206例如是摻雜碳或鐵的氮化鋁鎵(AlGaN)、或氮化鎵(GaN)層，其電阻率高於緩衝層204的電阻率；通道層208例如是未摻雜或n型的氮化鎵(GaN)層；阻障層210例如是氮化鋁鎵(AlGaN)層、或氮化鋁(AlN)層；蓋層212例如是p型的氮化鋁鎵(AlGaN)層、或氮化鎵(GaN)層，但本揭露不限於上述材料。

根據本揭露之實施例，由於在複合基板100的製作過程中包括施行高溫熱處理，且經過高溫熱處理後，重摻雜基底102中會析出(precipitation)氧化物，並且當摻雜濃度較高時，氧化物析出的密度也較高，使得重摻雜基底102的機械強度增加，進而在磊晶結構200成長於複合基板100上時，可以抵抗或減緩磊晶成長時的應力所造成的翹曲形變，並且降低磊晶過程中的升降溫所造成的熱衝擊，讓磊晶結構200的表面曲率變化小。舉例來說，當重摻雜基底102是矽基基底(silicon-based substrate)時，析出的氧化物可以包括摻質的氧化物，例如硼(B)、磷(P)、砷(As)、鋱(Tb)或前述之組合之氧化物。此外，增加重摻雜基底102的厚度有助於提昇複合基板100的抗翹曲能力，並且厚度較薄的半導體層106在高溫磊晶時會產生自體排列而降低應力，因此本揭露之複合基板100對於磊晶結構200之磊晶成長，可以達到高磊晶品質且抗翹曲的效果，例如磊晶結構200和複合基板100整體的翹曲度可以小於50µm。

又，還可以藉由調整介電緩衝層104的組成和厚度，用以增強複合基板100整體的抗彎曲性或楊氏係數(young’s modulus)，因而改善複合基板100的翹曲程度。

此外，在複合基板100上磊晶成長磊晶結構200時，重摻雜基底102和半導體層106之間的鍵合界面可以釋放磊晶成長時所造成的應力，進一步防止翹曲及裂紋產生。再者，根據本揭露之實施例，半導體層106的表面上的微圖案106P可以讓磊晶結構200以側向磊晶成長(epitaxial lateral overgrowth, ELOG)方式成長，此磊晶方式可以在磊晶過程中將所產生的缺陷彎曲，避免缺陷擴散增加。同時，微圖案106P也可以增加磊晶成長的介面(boundary)，吸收晶格不匹配所產生的應力，配合本揭露之複合基板100的抗翹曲特性，可以得到低缺陷密度、高磊晶品質、低翹曲度、低應力的氮化鎵磊晶結構，進而在後續應用於HEMT時，提昇HEMT的電性特性與效率，例如崩潰電壓、熱傳導及良率的提昇。

第3圖是根據本揭露一實施例所繪示的複合基板的剖面示意圖，第3圖與第1圖的差異在於第3圖的複合基板100之微圖案106P是由多個錐狀立體圖案構成的陣列，這些錐狀立體圖案的剖面形狀為三角形，並且這些錐狀立體圖案底部之間的位置可作為磊晶時的成核點。在一實施例中，這些錐狀立體圖案可利用半導體層106的底部互相連接；在另一實施例中，這些錐狀立體圖案也可以互相分開，而露出下方的介電緩衝層104。此外，根據本揭露一實施例，該些剖面形狀為三角形的立體圖案亦可以是彼此互相平行的條狀圖案。其他關於立體圖案的平面形狀、尺寸、間距等可參照前述第1圖的說明。

第4圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第4圖與第3圖的差異在於第4圖的複合基板100之微圖案106P的這些柱狀立體圖案的剖面形狀為梯形，這些柱狀立體圖案的頂面可作為磊晶時的成核點。在一實施例中，這些柱狀立體圖案可利用半導體層106的底部互相連接。其他關於立體圖案的平面形狀、尺寸、間距等可參照前述第1圖的說明。

第5圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第5圖與第4圖的差異在於第5圖的複合基板100之微圖案106P的這些柱狀立體圖案的剖面形狀為倒梯形，並且在這些柱狀立體圖案的頂面還設置有硬遮罩層108。硬遮罩層108可以是氮化矽、氧化矽、或前述之組合，或是其他耐高溫之材料，可以經由氧化反應、氮化反應或沉積方式形成硬遮罩層108的材料層，並經由光微影及蝕刻製程，形成硬遮罩層108的圖案。硬遮罩層108可以作為蝕刻出微圖案106P時的圖案化遮罩，並且可以保護微圖案106P的頂面。這些柱狀立體圖案的頂面、以及柱狀立體圖案底部之間的位置可作為磊晶時的成核點，在一實施例中，這些柱狀立體圖案可利用半導體層106的底部互相連接。其他關於立體圖案的平面形狀、尺寸、間距等可參照前述第1圖的說明。

第6圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第6圖與第5圖的差異在於第6圖的複合基板100之微圖案106P的這些柱狀立體圖案的剖面形狀為梯形，這些梯形柱狀立體圖案的側面可作為磊晶時的成核點。在一實施例中，這些柱狀立體圖案互相分開而露出下方的介電緩衝層104，其他關於立體圖案的平面形狀、尺寸、間距等可參照前述第1圖的說明。

第7圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第6圖與第1圖的差異在於第7圖的複合基板100之介電緩衝層104是包裹半導體層106的底面和側面。

第8圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第8圖與第7圖的差異在於第8圖的複合基板100之重摻雜基底102背面還另設置有應力補償層110。應力補償層110可以是介電層，例如是氧化矽、氮化矽或前述之組合，其厚度可以是0.1µm至10µm，可以經由熱氧化或沉積方式形成。根據本揭露一實施例，可以藉由應力補償層110的厚度來補償磊晶時複合基板100整體的翹曲度，並且也可以藉由應力補償層110的厚度來調整複合基板100的機械強度，例如楊氏係數。

第9圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，第9圖與第1圖的差異在於第9圖的複合基板100還包含另一半導體層116和另一介電緩衝層114，設置於半導體層106和介電緩衝層104之間，使得第9圖的複合基板100具有兩層半導體層堆疊。在其他實施例中，於半導體層106和介電緩衝層104之間可以設置三層或更多層半導體層堆疊，並且在這些堆疊的半導體層之間設置其他介電緩衝層。根據本揭露一實施例，最上層的半導體層106為Si(111)，其他半導體層可以是Si(111)、Si(100)、Si(110)之堆疊組合。這些堆疊的半導體層和介電緩衝層的介面並未完全鍵結，因此可以在高溫磊晶時局部移動至應力最小的位置，以釋放磊晶成長時所造成的應力，有效防止翹曲及裂紋的產生。

第10圖是根據本揭露一實施例所繪示的複合基板100的製作方法300之流程圖，首先施行步驟302，提供第一基板和第二基板。根據本揭露一實施例，第一基板可以是支撐晶圓(handle wafer)，其材料可以是單晶矽、多晶矽或非晶矽等矽基基板。第二基板可以是元件晶圓(device wafer)，其材料可以是單晶的矽、碳化矽、砷化鎵、藍寶石、磷化銦或氮化鎵。接著，施行步驟304，對第一基板進行重摻雜製程，以形成重摻雜基底，例如第1至9圖所示的重摻雜基底102。根據本揭露之實施例，重摻雜製程使用的摻雜原子可以是硼(B)、磷(P)、砷(As)、鋱(Tb)或前述之組合，且摻雜濃度高於10 ¹⁸atom/cm ³，更佳為高於10 ¹⁹atom/cm ³。

然後，施行步驟306，對重摻雜基底、或第二基板、或前述兩者進行氧化處理，至少形成一介電緩衝層包裹重摻雜基底、或第二基板，或者形成兩個介電緩衝層分別包裹前述兩者。例如，在一實施例中，如第1圖所示的介電緩衝層104包裹重摻雜基底102。在另一實施例中，介電緩衝層可包裹第二基板。在又另一實施例中，重摻雜基底和第二基板皆可各自被介電緩衝層包裹。在一實施例中，可在950℃至1250℃，例如1050℃，含氧的環境下進行熱氧化製程，以形成介電緩衝層。熱氧化製程的時間為1至6小時，介電緩衝層例如為厚度0.5µm至2µm的氧化矽層。

之後，將第二基板與重摻雜基底貼合。可在常壓或真空環境下，將第二基板與重摻雜基底對準貼合，此時形成在第二基板、或重摻雜基底、或前述兩者上的介電緩衝層有利於兩者的緊密貼合。

之後，施行步驟308，將第二基板與重摻雜基底貼合後，進行熱處理。根據本揭露一實施例，第二基板與重摻雜基底貼合後的熱處理可在溫度950℃至1250℃、或1050℃至1250℃，含氧的環境下進行，熱處理時間為小於2小時。此熱處理可以幫助第二基板與重摻雜基底的鍵合(bonding)，並且使得重摻雜基底發生氧析出行為，此析出行為是以摻雜原子的氧化物析出，隨著熱處理時間越長，摻雜濃度越高，析出的氧化物密度越高，且析出的氧化物尺寸也越大，這將有助於提昇重摻雜基底的機械強度，在一實施例中，相較於未摻雜的第一基板，重摻雜基底的楊氏係數可提高約10至15％。

然後，施行步驟310，將第二基板減薄，形成半導體層於介電緩衝層上，例如第1至9圖所示的半導體層106。根據本揭露一實施例，可藉由研磨、拋光等製程，將第二基板的厚度減薄為0.5µm至3µm。

接著，施行步驟312，進行光微影及蝕刻製程，在半導體層的表面上形成微圖案，得到複合基板，其中磊晶結構係成長於半導體層的具有微圖案的表面上，例如第1至9圖所示的半導體層106的微圖案106P。可在半導體層106上塗布光阻層，進行曝光顯影(又稱光微影)製程，得到圖案化的光阻，或者利用雷射雕刻等方式得到圖案化的光阻。利用圖案化的光阻作為遮罩，對半導體層106進行蝕刻製程，在半導體層106的表面上形成微圖案106P。可以藉由光阻的圖案、半導體層106的材料、以及蝕刻製程所使用的蝕刻劑和蝕刻參數，來得到各種型態的微圖案106P。光阻的圖案可對應於欲形成的微圖案106P，並且可選用不同結晶面的半導體層106，在蝕刻後可得到不同型態的微圖案106P。蝕刻製程可以是乾蝕刻或濕蝕刻製程，乾蝕刻例如是電漿蝕刻製程，可以使用含F、Cl、Br之蝕刻氣體的組合，或是其他蝕刻劑蒸氣，例如KOH、NaOH、HCl、HNO ₃等，並藉由控制蝕刻參數，例如蝕刻時間為0.5分鐘至3小時，蝕刻溫度為60℃至150℃，得到不同型態的微圖案106P。此外，根據本揭露一實施例，還可以在半導體層106上形成硬遮罩層，並經由光微影及蝕刻製程將硬遮罩層圖案化，利用圖案化的硬遮罩層作為蝕刻遮罩，對半導體層106進行蝕刻，形成微圖案106P，並且圖案化的硬遮罩層108留在微圖案106P的頂面上，如第5圖和第6圖所示。

根據本揭露之實施例，磊晶結構200係成長於複合基板100之半導體層106的具有微圖案106P的表面上。半導體層106的表面上的微圖案106P可以讓磊晶結構200以側向磊晶成長(ELOG)方式成長，在磊晶過程中將所產生的缺陷彎曲，避免缺陷擴散增加，同時微圖案106P也可以增加磊晶成長的介面(boundary)，吸收晶格不匹配所產生的應力。此外，複合基板100的重摻雜基底102於高溫熱處理後會有氧化物析出，其增加了重摻雜基底102的機械強度，進而在磊晶結構200成長於複合基板100上時，可以抵抗或減緩磊晶成長時的應力所造成的翹曲形變，並且降低磊晶過程中的升降溫所造成的熱衝擊，讓磊晶結構200的表面曲率變化小。因此，本揭露之複合基板100對於磊晶結構200之磊晶成長，可以達到高磊晶品質且抗翹曲的效果，進而在後續應用於HEMT時，可以提昇HEMT的電性特性與效率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100:複合基板 102:重摻雜基底 104:介電緩衝層 106:半導體層 106P:微圖案 108:硬遮罩層 110:應力補償層 114:介電緩衝層 116:半導體層 200:磊晶結構 202:成核層 204:緩衝層 206:高阻值層 208:通道層 210:阻障層 212:蓋層 300:製作方法 302:步驟 304:步驟 306:步驟 308:步驟 310:步驟 312:步驟

為讓本揭露的上述與其他目的、特徵及實施例能更明顯易懂，所附圖式之說明如下，此外，為了清楚起見，圖式中的各特徵可能未必按照實際的比例繪製，因此某些圖式中的部分特徵的尺寸可能被刻意放大或縮小。 第1圖是根據本揭露一實施例所繪示的複合基板的剖面示意圖。 第2圖是根據本揭露一實施例所繪示的磊晶結構成長於複合基板上的剖面示意圖。 第3圖、第4圖、第5圖和第6圖是根據本揭露一些實施例所繪示的複合基板的剖面示意圖，其中半導體層的表面上有不同型態的微圖案。 第7圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，其中介電緩衝層包裹半導體層。 第8圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，其中介電緩衝層包裹半導體層，且重摻雜基底背面設置有應力補償層。 第9圖是根據本揭露另一實施例所繪示的複合基板的剖面示意圖，其包含兩層半導體層堆疊。 第10圖是根據本揭露一實施例所繪示的複合基板的製作方法之流程圖。

100:複合基板

102:重摻雜基底

104:介電緩衝層

106:半導體層

106P:微圖案

200:磊晶結構

202:成核層

204:緩衝層

206:高阻值層

208:通道層

210:阻障層

212:蓋層

Claims (10)

1. 一種供磊晶成長的複合基板，包括： 一重摻雜基底； 一第一介電緩衝層，設置於該重摻雜基底上；以及 一第一半導體層，設置於該第一介電緩衝層上，形成有一微圖案，並成長有一磊晶結構於該微圖案上。
2. 如請求項1所述的供磊晶成長的複合基板，其中該重摻雜基底的摻雜原子包括硼(B)、磷(P)、砷(As)或鋱(Tb)，且摻雜濃度高於10 ¹⁸原子數/立方公分 (atom/cm ³)。
3. 如請求項1所述的供磊晶成長的複合基板，其中該重摻雜基底包括單晶矽、多晶矽或非晶矽，且該第一半導體層包括單晶的矽或藍寶石。
4. 如請求項1所述的供磊晶成長的複合基板，更包括： 一第二半導體層，設置於該第一介電緩衝層上；以及 一第二介電緩衝層，設置於該第二半導體層上。
5. 如請求項1所述的供磊晶成長的複合基板，其中該第一介電緩衝層包括氧化矽，並包裹該重摻雜基底的正面、背面和側面、或包裹該第一半導體層的底面和側面、或包裹該重摻雜基底和該第一半導體層。
6. 如請求項1所述的供磊晶成長的複合基板，更包括一應力補償層設置於該該重摻雜基底的背面，其中該應力補償層包括氧化矽。
7. 如請求項1所述的供磊晶成長的複合基板，其中該第一半導體層的該微圖案包括複數個線形立體圖案、或複數個立體圖案構成的陣列，且該些立體圖案的剖面形狀包括梯形、倒梯形、三角形或方形，該些立體圖案的平面形狀包括圓形、三角形或多邊形。
8. 如請求項1所述的供磊晶成長的複合基板，其中該磊晶結構包括高電子遷移率電晶體的III-V族半導體元件磊晶結構。
9. 一種供磊晶成長的複合基板的製作方法，包括： 提供一第一基板和一第二基板； 對該第一基板進行重摻雜製程，形成一重摻雜基底； 對該重摻雜基底、或該第二基板、或前述兩者進行氧化處理，以至少形成一第一介電緩衝層包裹該重摻雜基底、或該第二基板； 形成該第一介電緩衝層後，將該第二基板與該重摻雜基底貼合； 將該第二基板與該重摻雜基底貼合後，進行一熱處理； 將該第二基板減薄，形成一第一半導體層於該第一介電緩衝層上；以及 進行光微影及蝕刻製程，在該第一半導體層形成一微圖案，並成長一磊晶結構於該微圖案上。
10. 如請求項9所述的供磊晶成長的複合基板的製作方法，其中貼合後的該熱處理的溫度為1050℃至1250℃，時間小於2小時，且於該熱處理後，該重摻雜基底有氧化物析出。

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