KR100744933B1 - 실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법 - Google Patents

실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법 Download PDF

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Abstract

본 발명은 Si 기판 상에 형성된 질화물 반도체 및 그 제조 방법에 관한 것이다. 실리콘 기판; 상기 실리콘 기판 상에 형성된 버퍼층; 상기 버퍼층 상에 형성되며 보이드(void)를 함유한 중간층; 상기 중간층 상에 형성된 평탄화층; 및 상기 평탄화층 상에 형성된 질화물 반도체층;을 포함하는 질화물 반도체 및 그 제조 방법을 제공한다. 따라서, 내부의 결정 결함, 전위 또는 크랙의 발생을 크게 감소시킨 질화물 반도체를 저비용으로 대량 생산이 가능하다.

Description

실리콘 기판 상에 형성된 질화물 반도체 및 그 제조 방법{Nitride Semiconductors on Silicon Substrate and Manufacturing Method thereof}
도 1a는 종래 기술에 의해 실리콘 기판 상에 질화물 반도체를 성장시키는 것을 나타낸 도면이며, 도 1b는 상기 도 1a에서 성장시킨 질화물 반도체 표면에 대한 SEM 사진이다.
도 2는 본 발명에 의해 실리콘 기판 상에 질화물 반도체를 성장시킨 것을 나타낸 도면이다.
도 3a 및 도 3b는 실리콘 기판 상에 버퍼층 및 중간층을 형성시킨 것을 나타낸 도면 및 그 표면에 대한 SEM 사진이다.
도 4a 및 도 4b는 실리콘 기판 상에 버퍼층, 중간층 및 평탄화층을 형성시킨 것을 나타낸 도면 및 그 표면에 대한 SEM 사진이다.
도 5a는 실리콘 기판 상에 버퍼층, 중간층, 평탄화층 및 질화물 반도체층을 형성시킨 것을 나타낸 도면이며, 도 5b 및 도 5c는 실리콘 기판 상에 버퍼층, 중간층, 평탄화층 및 질화물 반도체층을 형성시킨 뒤, 그 표면 및 단면에 대해 찍은 SEM 사진이다.
도 6a 및 도 6b는 종래 기술 및 본 발명에 의해 성장시킨 질화물 반도체의 구조에 대해 HRXRD(High Resolution X-Ray Diffraction) 분석을 한 그래프이다.
도 7은 본 발명에 의해 제조된 발광 소자의 구조를 나타낸 도면이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20, 30, 70... Si 기판 11, 21, 31, 71... 버퍼층
12, 25, 35, 75... 질화물 반도체층 13... 크랙(내부 결함)
22, 32, 72... 보이드(void) 23, 33, 73... 중간층
24, 34, 74... 평탄화층 25, 35, 75, 77... 질화물 반도체층
76... 활성층 78, 79... 전극층
본 발명은 실리콘 기판 상에 질화물계 화합물 반도체 및 그 성장시키는 방법에 관한 것으로, 보다 상세하게는 실리콘 기판과 질화물계 화합물 반도체층 사이에 중간층을 성장시켜, 상기 실리콘 기판상에 형성되는 질화물계 화합물 반도체층의 격자 결함, 크랙(crack)의 발생을 저지하는 질화물 반도체 및 그 제조 방법에 관한 것이다.
종래의 청녹색 발광 소자는 GaN 기판의 제조가 어려워서 사파이어 또는 SiC 기판을 이용하여, 그 상부에 화합물 반도체층을 형성시켜왔다. 그러나, 상기 사파이어 또는 SiC 기판을 사용하는 경우에는, 그 비용이 고가이며, 전기 전도도 및 열 전도도가 낮고, 대면적의 성장이 불가능하여 소자의 대량 생산이 어려운 단점이 있다. 또한, 그 자체로 절연체이기 때문에 광전자 특성을 지니는 소자에만 그 응용이 가능하여 광전 특성 및 전기 전자 복합 특성을 가지는 MEMS, NEMS 및 micro-OEIC 소자의 제작이 불가능하다. 이에 비해 실리콘(Si) 기판의 경우, 이러한 단점을 보완할 수 있어 최첨단 광전자 소자 이외의 다양한 소자의 기판으로 사용될 수 있다.
그러나, 상기와 같은 장점에도 불구하고 상기 Si 기판 상에 GaN 와 같은 Ⅲ 족 질화물계 반도체층을 형성시키는 경우 문제가 발생한다. 즉, Si 기판과 GaN 사이의 열전달 계수(thermal expansion coefficient)의 차이(GaN:5.59×10-6/K, Si:3.59×10-6/K)로 인하여 고온에서 성장을 시킨 후 냉각시 인장 응력(tensile stress)이 발생하여 성장된 GaN층 내에 결정 결함, 전위, 크랙 등이 발생된다. 특히, 이러한 크랙은 결정의 내부 구조를 취약하게 하여 결국 소자 특성을 악화시키게 되어 Si 기판을 3족 질화물 반도체 성장에 사용하는 것이 어렵게 된다.
이러한 단점을 보완하기 위한 노력으로 저온 AlN 버퍼층 성장(LT-AlN : A. Watanabe et al., J. Cryst. Growth 128. 391(1993)), 저온 GaN 버퍼층 성장(LT-GaN : H. Ishikawa et al,. J. Cryst. Growth 189/190, 178 (1998)), 조성이 다른 버퍼층을 연속적으로 다수 반복적으로 성장시켜 초격자(super lattice)를 형성하여 크랙을 줄이는 등의 시도가 있었으나, 크랙의 완전한 제어는 불가능하다.
또한, ELOG이나 PENDO와 같은 ex situ 방법(Y. Kawaguchi et al., Jpn. J. Appl. Phys. 37, L966 (1998))이 시도되었으나 크랙 형성의 완전한 제어가 불가능하고, 또한 소자의 제조 공정이 복잡해져 비용면에서도 불리한 단점이 있다.
도 1a에서는 종래 기술에 의해 Si 기판 상에 Ⅲ 족 질화물계 반도체층을 형 성시킨 것을 나타내었다. 즉, Si 기판(10) 상에 버퍼층(buffer layer : 완충층)(11)을 형성시키고, 상기 버퍼층(11)상에 고온에서 GaN(12)을 형성시켰다. 이러한 버퍼층(11)은 상기 Si 기판(10) 및 GaN(12)의 열전도 및 결정 구조를 고려한 물질이 선택되어 GaN(12)을 보다 안정적으로 성장시키기 위해 사용되었다. 그러나, 이러한 경우에도 상기 GaN(12) 내부에 발생하는 격자 결함, 전위(dislocation) 및 크랙(13)의 완전한 제어가 어렵게 된다. 이를 도 1b에 나타내었다. 도 1b는 상기 도 1a와 같이 형성시킨 GaN(12)의 표면에 대한 SEM 사진이다. 도면을 참조하며, 그 표면에 수많은 결정 결함(13)들이 생겨난 것을 알 수 있다. 이러한 결정 결함은 결과적으로 완성된 반도체 소자의 성질을 악화시키는 원인이 된다.
본 발명에서는 상기 문제점을 해결하기 위하여, 제조 공정 도중 Si 기판과 질화물 반도체 사이에 발생할 수 있는 인장응력(tensile stress)을 감소시키거나 소멸시킴으로써 상기 질화물 반도체 내부의 결정 결함, 전위 또는 크랙의 발생을 크게 감소시킨 질화물 반도체 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에서는 상기 목적을 달성하기 위하여,
실리콘 기판;
상기 실리콘 기판 상에 형성되며 보이드(void)를 함유한 중간층;
상기 중간층 상에 형성된 평탄화층; 및
상기 평탄화층 상에 형성된 질화물 반도체층;을 포함하는 실리콘 기판 상에 형성된 질화물 반도체를 제공한다.
본 발명에 있어서, 상기 기판 및 상기 중간층 사이에 형성된 버퍼층을 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 중간층, 평탄화층 및 질화물 반도체층은 Ⅲ족 질화물계 화합물 반도체 물질을 포함한다.
본 발명에 있어서, 상기 평탄화층은 약 100nm 내지 500nm의 두께로 형성되는 것이 바람직하다.
또한, 본 발명에서는
실리콘 기판;
상기 실리콘 기판 상에 형성되며 보이드(void)를 함유한 중간층;
상기 중간층 상에 형성된 평탄화층;
상기 평탄화층 상에 형성된 제 1질화물 반도체층;
상기 제 1질화물 반도체층의 일부위에 순차적으로 형성된 활성층, 제 2질화물 반도체층, 제 1전극층; 및
상기 제 1질화물 반도체층의 상기 활성층이 형성되지 않은 부위에 형성된 제 2전극층을 포함하는 발광소자를 제공한다.
또한, 본 발명에서는 실리콘 기판 상에 질화물계 반도체의 형성 방법에 있어서,
(가) 실리콘 기판 상에 보이드(void)가 포함된 중간층을 형성시키는 단계;
(나) 상기 중간층 상에 평탄화층을 형성시키는 단계; 및
(다) 상기 평탄화층 상에 질화물계 반도체층을 형성시키는 단계;를 포함하는 실리콘 기판 상의 질화물 반도체 제조 방법을 제공한다.
본 발명에 있어서, 실리콘 기판 및 중간층 사이에 버퍼층을 형성하는 단계;를 더 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 (가) 단계는 섭씨 약 700도 내지 900도에서 이루어지고, 상기 (나) 단계는 섭씨 약 500도 내지 700도에서 이루어지며, 상기 (다) 단계는 섭씨 약 900도 내지 1200도에서 이루어질 수 있다.
상기 평탄화층은 약 100 내지 500nm의 두께로 형성되며, 상기 단계들은 MOCVD 공정에 의해 이루어질 수 있다.
이하, 도면을 참조하면서 본 발명에 의한 실기콘 기판 상에 형성시킨 질화물계 반도체에 대해 보다 상세히 설명하기로 한다. 도 2는 본 발명에 의해 Si 기판 상에 성장시킨 질화물 반도체를 나타낸 도면이다. 도 2를 참조하면, Si 기판(20) 상에 버퍼층(21)이 형성되어 있으며, 상기 버퍼층(21) 상에 보이드(22)를 포함하는 중간층(23)이 형성된다. 그리고, 상기 보이드(22)를 포함하는 중간층(23) 상에 평탄화층(24)이 형성되며, 마지막으로 상기 평탄화층(24) 상에 질화물계 화합물(25)이 형성된 구조를 가진다.
본 발명에 있어서, 상기 버퍼층(21)은 상기 질화물 반도체 물질(25), 예를 들어 GaN이 상기 Si 기판(20)에 대한 젖음(wetting)성이 부족하기 때문에 이를 보완하기 위해서 형성시킨 것이다. 여기서 젖음성이란, 한 물질(기지 물질) 상부에 다른 물질을 형성시키는 경우, 얼마나 일정한 면밀도를 가지고 형성되는가를 나타낸 것으로 젖음성이 부족한 경우에는 기지 물질 상에서 특정 부위에만 성장이 일어나기 때문에 평탄화가 쉽지 않게 된다. 일반적으로 Si 기판(20) 상에 GaN과 같은 질화물계 화합물을 바로 형성시킬 때, 그들 사이에 완충층의 역할을 하는 버퍼층(21)을 형성시킨다. 이러한 버퍼층(21)은 한정되지 않으며, 형성되는 화합물 반도체의 종류에 따라 선택될 수 있다.
상기 버퍼층(21) 상에는 보이드(22)를 포함하는 중간층(23)이 형성되어 있다. 상기 중간층(23)은 Ⅲ족 질화물계 물질로 이루어진다. 상기 중간층(23)은 보이드(22)를 포함하고 있으며, 이는 인위적으로 상기 중간층(23)의 형성 조건을 조절하여 이루어진 것이다.
상기 중간층(23) 상에는 평탄화층(24)이 형성된다. 평탄화층(24) 역시, 상기 중간층(23)과 마찬가지로 질화물 반도체 물질로 이루어진다. 이러한 평탄화층(24)은 그 상부에 형성될 질화물 반도체층(25)이 고른 분포의 안정한 상태로 형성되기 위한 것으로 그 하부에 형성된 중간층(23)과는 달리 상대적으로 큰 보이드(22)를 포함하지는 않으나, 미소한 크기의 보이드가 포함될 수 있다.
상기 평탄화층(24) 상에 질화물 반도체층(25)이 형성되어 있다. 이와 같이 형성시킨 구조의 질화물 반도체는 도 1a의 종래 기술에 의한 질화물 반도체와는 달리, 질화물 반도체층(25)이 결정 결함, 전위(dislocation) 및 크랙 등의 발생이 억제된다. 이는 상기 중간층(23) 내에 형성된 보이드(22)가 Si 기판(20)과 질화물 반도체층(25) 사이에서 발생될 수 있는 인장응력를 감소시키고, 상기 버퍼층(23) 및 상기 평탄화층(24)이 완충적인 역할을 하기 때문에 질화물 반도체층(25)이 매우 안정적으로 성장할 수 있는 것이다.
상기와 같은 구조의 Si 기판 상에 형성된 질화물계 반도체의 형성 방법을 설명하면 다음과 같다.
먼저, Si 기판(20) 상에 버퍼층(21)을 형성시킨다. 상기 버퍼층(21)은 상기 Si 기판(20)에 대한 젖음성을 향상시키기 위한 것으로, 상기 버퍼층(21)을 구성하는 물질에 따라 적절한 두께로 성장시킨다.
다음으로, 상기 버퍼층(21) 상부에 보이드(22)를 포함하는 중간층(23)을 형성시킨다. 상기 중간층(23)은 Ⅲ족 질화물계 물질로 이루어진다. 상기 중간층(23)을 구성하는 물질이 GaN인 경우에는 섭씨 약 700도 내지 섭씨 약 900도 사이의 온도에서 형성시키는 것이 바람직하다. 이 경우, 상기 중간층(23)은 상기 Si 기판(20)에 대한 젖음성이 부족한 관계로 도 2에 나타낸 바와 같이, 피라미드 형상으로 성장된다. 또한, 그 표면은 굴곡이 매우 심하여 거칠기(roughness)가 매우 큰 상태로 성장된다. 따라서, 상기 중간층(23)의 내부에 다수의 보이드(22)가 형성된다.
다음으로, 상기 중간층(23) 상부에 평탄화층(24)을 형성시킨다. 상기 평탄화층(24)은 Ⅲ족 질화물계 물질을 포함하여 형성된다. 상기 평탄화층(24)을 구성하는 물질이 GaN인 경우에는 섭씨 약 500도 내지 섭씨 약 700도 사이의 온도에서 형성시키는 것이 바람직하다. 이때, 상기 평탄화층(24)의 두께는 약 100 내지 500nm로 성장시키며, 보다 바람직하게는 약 200 내지 400nm의 두께로 성장시킨다. 상기 중간층(23) 상에 이러한 평탄화층(24)을 성장시킴에 따라 그 표면이 굴곡이 점차 사라지게 되며, 최종적으로 평탄화된 표면을 얻을 수 있다.
마지막으로, 상기 평탄화층(24) 상부에 질화물 반도체층(25)을 형성시킨다. 상기 질화물 반도체층(25)은 그 용도에 따라 형성 두께를 조절할 수 있으며, 일반적으로 수 ㎛로 성장시킨다. 상기 질화물 반도체층(25)을 구성하는 물질이 GaN인 경우에 성장 온도는 섭씨 약 900도 내지 1200도로 유지하는 것이 바람직하다. 이와 같이 성장된 질화물 반도체층(25)은 Si 기판(20) 사이의 계면에서 형성된 인장 응력이 그 사이에 형성된 중간층(23) 내부의 보이드(22)에 의해 감소되어, 상기 공정 후 냉각하는 과정에서 발생하는 결정 결함, 전위(dislocation) 또는 크랙을 억제할 수 있다.
상기와 같은 방법에 의해 본 발명에 의한 실기콘 기판 상에 질화물 반도체를 MOCVD(Metal-Organic Chemical Vapor Deposition) 공정으로 형성시키는 과정에 대해 단계별로 SEM 사진을 촬영하였다.
도 3a 및 도 3b를 참조하면, Si 기판(30) 상에 GaN(35)을 형성시키기 전에 상기 GaN(35)의 상기 Si 기판(30)에 대한 젖음성을 향상시키기 위한 버퍼층(31)을 형성시킨다. 다음으로 섭씨 약 800 도에서 중간층(33)으로 GaN을 성장시킨다. 성장시킨 두께는 약 300nm이다. 이 경우, 중간층(33)으로 성장시킨 GaN은 상기 Si 기판(31)에 대한 젖음성이 부족해서 에피탁샬 성장은 어렵게 되어 도 3a에 나타낸 바와 같은 피라미드형 구조를 나타내며 표면 거칠기가 매우 심한 형태를 나타낸다. 따라서 중간층(33) 내부에 보이드(32)가 형성된다.
도 3b에서는 이와 같이 중간층(33)을 성장시킨 뒤, 그 표면에 대해 촬영한 SEM 사진을 나타낸 것이다. 사진에 나타낸 바와 같이, 중간층(33) 표면은 매우 거칠게 되며, 어두운 부분으로 나타난 보이드의 밀도가 매우 높은 것을 알 수 있다. 그리고, 상기 중간층(33)까지 형성시킨 뒤, 그 단면에 대해 찍은 SEM 사진을 도 3c에 나타내었다. 도 3c를 참조하면, 기판(31) 상에 형성시킨 보이드(32)를 포함하는 중간층(33)이 다른 층보다 밝은 형태로 인식할 수 있다.
다음으로 도 4a에 나타낸 바와 같이, 상기 중간층(33) 상부에 평탄화층(34)으로 GaN을 성장시킨다. 이때의 온도는 상기 중간층(33) 성장 온도 보다 낮은 섭씨 약 560 도 정도이며, 그 두께는 약 300nm 정도이다. 상기 중간층(33)의 형성 온도보다 낮은 온도에서 형성되는 평탄화층(34)은 그 하부의 중간층(33)내에 형성된 ㅂ보이드(32)를 완전히 채우지 않은 상태에서 성장한다. 이와 같이 성장시키는 평탄화층(34)의 표면에 대해 촬영한 SEM 사진을 도 4b에 나타내었다. 도 4b를 참조하면, 보이드(32)를 포함한 중간층(33) 상에 평탄화층(34)이 점차 성장해가는 것을 살펴볼 수 있다. 즉, 상기 평탄화층(34)이 그 도포된 면적을 넓혀 가면서 상기 중간층(33) 상부를 덮으면서 평탄화되어 가는 것이다.
마지막으로 도 5a에 나타낸 바와 같이, 상기 평탄화층(34) 상부에 질화물 반도체층(35)을 형성시킨다. 이때의 성장 온도는 고온인 섭씨 약 1050 도였으며, 성장 두께도 수 ㎛였다. 질화물 반도체층(35)을 형성시킨 뒤, 그 표면에 대해 촬영한 SEM 사진을 도 5b에 나타내었으며, 본 발명에 의해 크랙의 형성이 억제되었음을 알 수 있다. 상기 중간층(33)에 형성된 보이드(32)의 영향으로 질화물 반도체층(35) 내부의 인장응력은 이완되어 안정된 구조를 나타내게 된다. 그리고, 상기 질화물 반도체층(35)을 형성시킨 뒤, 그 단면에 대한 SEM 사진을 촬영하였다. 이를 도 5c에 나타내었다. 도 5c를 참조하면, 상기 도 3c와 같이 명확하게 관찰되지는 않으나, 실리콘 기판(30)과 질화물 반도체층(35) 사이에 보이드(32)가 형성된 중간층(33)을 확인할 수 있다.
상기한 과정을 거쳐 제조된 구조에 대한 분석을 위하여, HRXRD(High Resolution X-Ray Diffraction : 고분해능 X-ray 회절)실험을 실시하여, 상기 도 1a의 종래 기술에 의한 반도체 구조와 비교하였다. 이를 도 6a 및 도 6b에 나타내었다. 도 6a 및 도 6b를 참조하면, 종래 기술에 의해 성장된 GaN의 (002) 방향의 X-ray 회절 강도는 5800cps(도 6a)이며, 본 발명에 의해 성장된 GaN의 (002) 방향의 X-ray 회절 강도는 8200cps(도 6b)이다. 그리고, FWHM(Full Width Half Maximum) 값도 종래 기술인 도 6a의 경우 1155arcsec이고, 본 발명인 도 6b의 경우 690arcsec로서 본 발명에 의해 성장된 GaN의 결정 성장이 종래 기술에 비해 매우 안정적으로 이루어져 결정성이 향상되는 것을 알 수 있다.
도 7은 본 발명에 의한 질화물 반도체를 발광 소자에 응용한 실시예를 나타낸다. 이를 설명하면 다음과 같다. 기판(70) 상에 버퍼층(71)이 형성되어 있으며, 상기 버퍼층(71) 상에 보이드(72)를 포함하는 중간층(73)이 형성된다. 그리고, 상기 중간층(73) 상에 평탄화층(74)이 형성되며, 상기 평탄화층(74) 상에 안정화된 질화물계 화합물(75)이 형성된다. 여기서, 상기 질화물계 화합물이 n-type으로 형성된 경우, 상기 n-질화물계 화합물층(75) 상부의 일 부위에 활성층(76), p-질화물계 화합물층(77) 및 p-전극층(78)이 순차적으로 형성된다. 그리고, 상기 n-질화물계 화합물층(75) 상부의 상기 활성층이 형성되지 않은 부위에 n-전극층(79)이 형성된다. 상기 보이드(72)를 포함하는 중간층(73) 상에 크랙이 없고 격자 결함 및 전위 밀도가 감소되어 결정성이 향상된 질화물계 화합물 반도체층들을 형성시킴으로써 고성능, 고수율의 질화물계 화합물 반도체 소자를 구현할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
본 발명에 의하면, 제조 공정 도중 Si 기판과 질화물 반도체 사이에 발생할 수 있는 인장응력을 이완하여 상기 질화물 반도체 내부의 결정 결함, 전위 또는 크랙의 발생을 크게 감소시킨 질화물 반도체를 제공할 수 있다.
이에 의해, 1) 저가의 Si 기판을 기술적인 불이익 없이 사용할 수 있으므로 제조 비용이 감소하고, 2) 대면적의 Si 기판을 사용할 수 있으므로 제조 비용이 감소하고, 3) 전기 전도도 및 열전도도가 우수한 Si 기판을 사용함으로써 소자의 정전 내압 향상 및 내열 특성이 향상되어 신뢰도와 수명이 증가하고, 4) 광전 특성 및 전기 전자 복합 특성을 지닌 최첨단 정보 광전 소자로의 응용 가능성이 커지게 된다.

Claims (16)

  1. 실리콘 기판;
    상기 실리콘 기판 상에 형성되며 상기 실리콘 기판과의 응력이 완화되도록 성장과정에서 자발적으로 형성된 보이드(void)를 함유한 중간층;
    상기 중간층의 보이드가 유지되도록 상기 중간층 상에 형성된 평탄화층; 및
    상기 평탄화층 상에 형성된 질화물 반도체층;을 포함하는 것을 특징으로 하는 실리콘 기판 상에 형성된 질화물 반도체.
  2. 제 1항에 있어서,
    상기 실리콘 기판 및 상기 중간층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 실리콘 기판 상에 형성된 질화물 반도체.
  3. 제 1항에 있어서,
    상기 중간층, 평탄화층 및 질화물 반도체층은 Ⅲ족 질화물계 화합물 반도체 물질을 포함하는 것을 특징으로 하는 실리콘 기판 상에 형성된 질화물 반도체.
  4. 제 3항에 있어서,
    상기 중간층, 평탄화층 및 질화물 반도체층은 GaN을 포함하는 것을 특징으로 하는 실리콘 기판 상에 형성된 질화물 반도체.
  5. 제 1항에 있어서,
    상기 평탄화층은 100nm 내지 500nm의 두께로 형성된 것을 특징으로 하는 실리콘 기판 상에 형성된 질화물 반도체.
  6. 실리콘 기판;
    상기 실리콘 기판 상에 형성되며 보이드(void)를 함유한 중간층;
    상기 중간층 상에 형성된 평탄화층;
    상기 평탄화층 상에 형성된 제 1질화물 반도체층;
    상기 제 1질화물 반도체층의 일부위에 순차적으로 형성된 활성층, 제 2질화물 반도체층, 제 1전극층; 및
    상기 제 1질화물 반도체층의 상기 활성층이 형성되지 않은 부위에 형성된 제 2전극층을 포함하는 것을 특징으로 하는 발광 소자.
  7. 제 6항에 있어서,
    상기 실리콘 기판 및 상기 중간층 사이에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 발광 소자.
  8. 실리콘 기판 상에 질화물계 반도체의 형성 방법에 있어서,
    (가) 상기 실리콘 기판 상에 보이드(void)가 포함된 중간층을 형성시키는 단계;
    (나) 상기 중간층 상에 평탄화층을 형성시키는 단계; 및
    (다) 상기 평탄화층 상에 질화물계 반도체층을 형성시키는 단계;를 포함하는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  9. 제 8항에 있어서,
    상기 실리콘 기판 및 상기 중간층 사이에 버퍼층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  10. 제 8항에 있어서,
    상기 중간층, 평탄화층 및 질화물계 반도체층은 Ⅲ족 질화물계 화합물 반도체를 포함하는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  11. 제 10항에 있어서,
    상기 Ⅲ족 질화물계 화합물 반도체는 GaN인 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법
  12. 제 11항에 있어서,
    상기 (가) 단계는 섭씨 700도 내지 900도에서 이루어지는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  13. 제 11항에 있어서,
    상기 (나) 단계는 섭씨 500도 내지 700도에서 이루어지는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  14. 제 11항에 있어서,
    상기 평탄화층은 100 내지 500nm의 두께로 형성되는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  15. 제 11항에 있어서,
    상기 (다) 단계는 섭씨 900도 내지 1200도에서 이루어지는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
  16. 제 11항에 있어서,
    상기 단계들은 MOCVD 공정에 의해 이루어지는 것을 특징으로 하는 실리콘 기판 상의 질화물 반도체 제조 방법.
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