CN117316772A - Ldmos器件的制备方法以及ldmos器件 - Google Patents
Ldmos器件的制备方法以及ldmos器件 Download PDFInfo
- Publication number
- CN117316772A CN117316772A CN202311598575.3A CN202311598575A CN117316772A CN 117316772 A CN117316772 A CN 117316772A CN 202311598575 A CN202311598575 A CN 202311598575A CN 117316772 A CN117316772 A CN 117316772A
- Authority
- CN
- China
- Prior art keywords
- layer
- region
- forming
- polysilicon
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 13
- 239000010410 layer Substances 0.000 claims abstract description 217
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 100
- 229920005591 polysilicon Polymers 0.000 claims abstract description 97
- 239000000758 substrate Substances 0.000 claims abstract description 67
- 210000000746 body region Anatomy 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 61
- 238000005468 ion implantation Methods 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 39
- 238000001259 photo etching Methods 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 22
- 239000011229 interlayer Substances 0.000 claims abstract description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000011248 coating agent Substances 0.000 claims abstract description 11
- 238000000576 coating method Methods 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 238000011049 filling Methods 0.000 claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 230000005684 electric field Effects 0.000 claims description 19
- 238000000137 annealing Methods 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- -1 arsenic ions Chemical class 0.000 claims description 7
- 230000003667 anti-reflective effect Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 20
- 150000002500 ions Chemical class 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 230000008021 deposition Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009396 hybridization Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241001391944 Commicarpus scandens Species 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000012864 cross contamination Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000002789 length control Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本申请实施例提供了一种LDMOS器件的制备方法以及LDMOS器件，该方法包括：提供衬底；在衬底内形成阱区，并在阱区内形成漂移区；对衬底进行光刻与刻蚀以在衬底内形成沟槽，并在沟槽内填充氧化物；对衬底进行热氧化处理形成栅氧化层，并在栅氧化层上沉积形成多晶硅层；在多晶硅层上涂覆第一有机抗反射层，并在漂移区内形成体区；在漂移区两侧形成多晶硅栅；在多晶硅栅的栅条的侧壁上形成侧墙；向体区及体区的两侧的漂移区进行离子注入，以形成有源区；在多晶硅栅及有源区的上表面形成硅化金属层，以及在栅氧化层上形成场板结构；在衬底上沉积形成层间介质层，并对层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。实现了降低LDOMOS的导通电阻增加的风险。
Description
技术领域
本申请实施例涉及半导体技术领域，尤其涉及一种LDMOS器件的制备方法以及LDMOS器件。
背景技术
目前，LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）器件，由于与CMOS器件技术兼容，是高压开关应用的优先选择。高性能LDMOS有两个特点：一是高击穿电压；二是低导通损耗。由于击穿电压与导通电阻存在相互约束的关系，耐压越高，需要的漂移区越长，导致器件导通电阻越大，造成器件的工作损耗越大。
为了获得更高性能的LDMOS，通常需要对器件的版图尺寸、物理形貌以及掺杂浓度进行最优化设计。LDMOS 导通电阻主要与衬底电阻，栅极结构，n型漂移区掺杂，p体区掺杂相关。传统LDMOS工艺中，为了去除多晶硅层的沉积介质抗反射层，需要使用磷酸进行湿法清洗，然而由于前序步骤中完成体区的离子注入后，由于离子在硅晶中处于游离状态，无法被杂化共价键束缚，因而容易在湿法清洗过程中导致掺杂离子的流失，存在导致LDMOS 导通电阻增加的风险，造成器件的工作损耗变大。
发明内容
本申请实施例提供了一种LDMOS器件的制备方法以及LDMOS器件，解决了传统LDMOS制备流程存在导通电阻增加的风险的问题，实现了通过在完成多晶硅层的沉积后使用有机抗反射层代替沉积介质抗反射层，可以完整保留体区的掺杂离子，避免掺杂离子的流失，在不影响反偏耐压的前提下，降低了导通电阻增加的风险，优化器件的低功耗性能。
第一方面，本申请实施例提供了一种LDMOS器件的制备方法，包括：
提供衬底；
在所述衬底内形成阱区，并在所述阱区内形成漂移区；
对所述衬底进行光刻与刻蚀以在所述衬底内形成沟槽，并在所述沟槽内填充氧化物；
对所述衬底进行热氧化处理，以在所述衬底的表面形成栅氧化层，并在所述栅氧化层上沉积形成多晶硅层；
在所述多晶硅层上涂覆第一有机抗反射层，并在所述漂移区内形成体区；
在所述漂移区两侧形成多晶硅栅，所述多晶硅栅的栅条的一侧位于所述体区上，所述栅条的另一侧位于所述漂移区上；
在所述多晶硅栅的栅条的侧壁上形成侧墙；
向所述体区以及所述体区的两侧的漂移区进行离子注入，以形成有源区；
在所述多晶硅栅以及有源区的上表面形成硅化金属层，以及在所述栅氧化层上形成场板结构；
在所述衬底上沉积形成层间介质层，并对所述层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。
可选的，所述在所述漂移区内形成体区，包括：
在所述第一有机抗反射层上涂覆光阻层，并对所述光阻层进行曝光得到光刻图形；
基于所述光刻图形对所述多晶硅层、第一有机抗反射层以及栅氧化层进行刻蚀，以形成与体区对应的刻蚀图形；
基于所述刻蚀图形在所述漂移区内进行离子注入，以形成体区；
去除所述光阻层以及第一有机抗反射层，并对所述体区进行热退火处理。
可选的，所述第一有机抗反射层的厚度为。
可选的，所述形成体区的离子注入的能量为，所述形成体区的离子注入的浓度为/>。
可选的，在基于所述刻蚀图形在所述漂移区内进行离子注入，以形成体区之后，还包括：
在所述体区内进行砷离子注入，所述砷离子注入的能量为，所述砷离子注入的浓度为/>。
可选的，所述热退火处理的温度为，所述热退火处理的持续时间为。
可选的，所述在所述漂移区两侧形成多晶硅栅，包括：
在多晶硅层上涂覆第二有机抗反射层；
对所述第二有机抗反射层以及多晶硅层进行光刻与刻蚀，以在所述漂移区两侧形成多晶硅栅。
可选的，所述在所述多晶硅栅的栅条的侧壁上形成侧墙，包括：
在所述多晶硅栅所在的多晶硅层上依次沉积形成厚度为的氧化硅层，以及厚度为/>的氮化硅层；
依次对所述氮化硅层以及氧化硅层进行刻蚀，以在所述多晶硅栅的栅条的侧壁形成侧墙。
可选的，所述在所述衬底内形成阱区，并在所述阱区内形成漂移区，包括：
在所述衬底内进行第一离子注入，所述第一离子注入的能量为大于或等于，所述第一离子注入的浓度为/>；
在所述阱区内进行第二离子注入，以形成降低表面电场层，所述第二离子注入的能量为，所述第二离子注入的浓度为/>；
在所述阱区内进行第三离子注入，以形成漂移区，所述第三离子注入的能量为，所述第三离子注入的浓度为/>。
可选的，所述栅氧化层的厚度为。
可选的，所述多晶硅层的厚度为。
可选的，所述形成有源区的离子注入的浓度为。
可选的，所述接触孔包括源极接触孔、栅极接触孔、漏极接触孔以及场板接触孔。
第二方面，本申请实施例还提供了一种LDMOS器件，采用本申请任一实施例所述的LDMOS器件的制备方法制备而成。
本申请实施例中，通过提供衬底；在衬底内形成阱区，并在阱区内形成漂移区；对衬底进行光刻与刻蚀以在衬底内形成沟槽，并在沟槽内填充氧化物；对衬底进行热氧化处理，以在衬底的表面形成栅氧化层，并在栅氧化层上沉积形成多晶硅层；在多晶硅层上涂覆第一有机抗反射层，并在漂移区内形成体区；在漂移区两侧形成多晶硅栅，多晶硅栅的栅条的一侧位于体区上，栅条的另一侧位于漂移区上；在多晶硅栅的栅条的侧壁上形成侧墙；向体区以及体区的两侧的漂移区进行离子注入，以形成有源区；在多晶硅栅以及有源区的上表面形成硅化金属层，以及在栅氧化层上形成场板结构；在衬底上沉积形成层间介质层，并对层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。实现了通过在完成多晶硅层的沉积后使用有机抗反射层代替沉积介质抗反射层，可以完整保留体区的掺杂离子，避免掺杂离子的流失，在不影响反偏耐压的前提下，降低了导通电阻增加的风险，优化器件的低功耗性能。
附图说明
图1为本申请实施例提供的一种LDMOS器件的制备方法的流程图；
图2为本申请实施例提供的一种形成阱区以及漂移区的方法的流程图；
图3为本申请实施例提供的一种在漂移区内形成体区的方法的流程图；
图4为本申请实施例提供的LDMOS器件的制备方法中步骤S1051所得结构的截面结构示意图；
图5为本申请实施例提供的LDMOS器件的制备方法中步骤S1052所得结构的截面结构示意图；
图6为本申请实施例提供的LDMOS器件的制备方法中步骤S1053所得结构的截面结构示意图；
图7为本申请实施例提供的LDMOS器件的制备方法中步骤S1054所得结构的截面结构示意图；
图8为本申请实施例提供的一种在漂移区两侧形成多晶硅栅的方法的流程图；
图9为本申请实施例提供的一种在多晶硅栅的栅条的侧壁上形成侧墙的方法的流程图；
图10为本申请实施例提供的一种LDMOS器件的截面结构示意图；
附图标记说明：
101-衬底；102-阱区；103-降低表面电场层；104-漂移区；105-沟槽；106-栅氧化层；107-体区；108-多晶硅栅；109-侧墙；110-源区；111-漏区；112-硅化金属层；113-场板结构；114-层间介质层；115-接触孔；116-金属层；201-多晶硅层；202-有机抗反射层；203-光阻层。
具体实施方式
下面结合附图和实施例对本申请实施例作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请实施例，而非对本申请实施例的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请实施例相关的部分而非全部结构。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
目前，LDMOS（Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体）器件，由于与CMOS器件技术兼容，是高压开关应用的优先选择。高性能LDMOS有两个特点：一是高击穿电压；二是低导通损耗。由于击穿电压与导通电阻存在相互约束的关系，耐压越高，需要的漂移区越长，导致器件导通电阻越大，造成器件的工作损耗越大。为了获得更高性能的LDMOS，通常需要对器件的版图尺寸、物理形貌以及掺杂浓度进行最优化设计。LDMOS 导通电阻主要与衬底电阻，栅极结构，n型漂移区掺杂，p体区掺杂相关。传统LDMOS工艺中，为了去除多晶硅层的沉积介质抗反射层，需要使用磷酸进行湿法清洗，然而由于前序步骤中完成体区的离子注入后，由于离子在硅晶中处于游离状态，无法被杂化共价键束缚，因而容易在湿法清洗过程中导致掺杂离子的流失，存在导致LDMOS 导通电阻增加的风险，造成器件的工作损耗变大。本申请实施例旨在提供一种LDMOS器件的制备方法以及LDMOS器件，解决传统LDMOS制备流程存在导通电阻增加的风险的问题。
图1为本申请实施例提供的一种LDMOS器件的制备方法的流程图，如图1所示，该LDMOS器件的制备方法具体包括如下步骤：
步骤S101、提供衬底。
其中，该衬底可以是P型衬底，也可以是N型衬底，具体衬底的材料可以是硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)或者其它III-V族化合物等，以及前述半导体材料构成的多层结构等。此外，还可以是绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅 (S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)，或者双面抛光硅片(DoubleSide PolishedWafers，DSP)等，本申请实施例在此不作限制。
步骤S102、在衬底内形成阱区，并在阱区内形成漂移区。
具体的，对于不同类型的LDMOS管需要设置相匹配的阱区，对于P型的LDMOS管而言，需要在衬底内形成N阱区，对于N型的LDMOS管而言，需要在衬底内形成P阱区，需要说明的是，衬底内设置的阱区可以用于控制半导体晶体管的电子通道的导电特性，允许LDMOS电路在不同的逻辑电平下工作，实现数字逻辑操作，还可以允许晶体管在不进行切换时保持电流断开状态，这样可以显著减少功耗。此外，由于LDMOS管通常用于高功率应用，需要承受较高的电压，漂移区可以提供高电压耐受能力，它能够分散电场，降低电压梯度，从而防止击穿和漏电；而且，漂移区的长度和掺杂浓度可以调整，以增加电子的迁移能力，从而提高器件的功率放大能力。
可选的，图2为本申请实施例提供的一种形成阱区以及漂移区的方法的流程图，如图2所示，具体的形成阱区以及漂移区的过程包括以下步骤：
步骤S1021、在衬底内进行第一离子注入，第一离子注入的能量为大于或等于，第一离子注入的浓度为/>；
步骤S1022、在阱区内进行第二离子注入，以形成降低表面电场层，第二离子注入的能量为，第二离子注入的浓度为/>；
其中，在阱区的底部先形成降低表面电场层，可以减小漂移区域中的电场强度，确保电场在整个漂移区域内更均匀地分布，通过减小电场在关键区域的峰值，使器件能够承受更高的电压，而不容易发生击穿或漏电。此外通过使用降低表面电场层，可以在较短的漂移区内实现所需的电场分布控制，这可以减小整体器件的尺寸，提高集成度，并减少制造成本。
步骤S1023、在阱区内进行第三离子注入，以形成漂移区，第三离子注入的能量为，第三离子注入的浓度为/>。
示例的，可以通过在阱区注入磷离子等杂质来形成深N阱区，可以通过在深N阱区中注入硼离子等杂质来形成降低表面电场层，可以通过深N阱区中注入磷离子等杂质来形成横向漂移区。
步骤S103、对衬底进行光刻与刻蚀以在衬底内形成沟槽，并在沟槽内填充氧化物。
其中，在衬底内形成的沟槽可以用于定义有源区的边界。具体的，可以在LDMOS器件的衬底上应用光刻胶，并使用光刻技术将所需的图案设计传输到光刻胶层上，该图案通常是器件设计中的有源区域边界和沟槽形状。在光刻图案形成后，可以使用刻蚀工艺来将光刻胶图案转移到衬底上。刻蚀完成后，通常需要对器件进行清洗，以去除光刻胶残留物和污垢，来确保器件的纯净性和可靠性。通过在沟槽内填充氧化物，可以起到有效邻区隔离作用。
步骤S104、对衬底进行热氧化处理，以在衬底的表面形成栅氧化层，并在栅氧化层上沉积形成多晶硅层。
具体的，可以使用炉管热氧化的方式，在高温下使衬底的表面氧化形成较致密的栅氧化层，该栅氧化层的厚度可以是，以及在该栅氧化层上沉积形成多晶硅层，该多晶硅层的厚度可以是/>。需要说明的是，栅氧化层可以提供电子绝缘，将多晶硅栅极与半导体通道隔离开来，防止电流在栅极和通道之间流动，从而确保了晶体管的可控性。通过在栅氧化层上施加适当的电压，可以形成或关闭通道，从而控制电流的流动。栅氧化层的厚度和材质可以影响器件的阈值电压，通常来说，较薄的栅氧化层会导致较低的阈值电压，而较厚的栅氧化层则会导致较高的阈值电压。多晶硅层可以使用化学气相沉积或炉管生长方式进行沉积，可以作为器件的栅极。通过在多晶硅层上施加适当的电压，可以调控栅极电场，从而改变通道区域中的电荷分布。多晶硅层通常用来定义通道区域，而多晶硅栅极上的电场通过通道区域控制电流的导通或截止状态，从而实现器件的数字逻辑运算和放大。
步骤S105、在多晶硅层上涂覆第一有机抗反射层，并在漂移区内形成体区。
其中，有机抗反射层可以用于减小光照射时，光线从衬底的表面反射回来的情况。这种反射会导致光刻图案不清晰和不准确，从而影响器件的制造质量。因而有机抗反射层有利于使光线更容易进入光刻胶或光刻模板中，确保所需的图案能够被精确地传输到衬底上，有助于提高光刻工艺的分辨率，提高器件的性能和集成度。本申请实施例中第一有机抗反射层的厚度与光阻的厚度有关，可以设置为。需要说明的是，与传统制程工艺的无机抗反射层相比，有机抗反射层可以通过干法等离子去除，不需要额外的化学液体反应去除,可以避免因无机抗反射层在高温下与硅反应而导致无法去除的问题，保障器件的制造质量。此外，以NLDMOS器件为示例，需要在漂移区内形成P体区，P体区是位于表面的区域，用于形成电子的通道，而漂移区则位于P体区下方，用于电荷的传输和电场分布控制。干法去除有机抗反射层的方式可以完整保留体区的掺杂离子，避免掺杂离子的流失，在不影响反偏耐压的前提下，降低了导通电阻增加的风险。
可选的，图3为本申请实施例提供的一种在漂移区内形成体区的方法的流程图，如图3所示，在漂移区内形成体区的具体过程包括以下步骤：
步骤S1051、在第一有机抗反射层上涂覆光阻层，并对光阻层进行曝光得到光刻图形。
其中，光阻层的厚度需要根据体区注入的离子深度来选择合适胶厚，以P体区为示例，进行硼离子注入的能量为300 KeV，胶厚则需要大于24000。通过对光阻层进行曝光可以得到对应的光刻图形。具体的，经过步骤S1051后获得的半导体结构可以参阅图4，该半导体结构可以包括：衬底101、阱区102、降低表面电场层103、漂移区104、沟槽105、栅氧化层106、多晶硅层201、有机抗反射层202以及光阻层203。当然，为了便于理解本发明，图4为本申请实施例提供的LDMOS器件的制备方法中步骤S1051所得结构的截面结构示意图的一种示例，采用本发明的LDMOS器件的制备方法所制备出的半导体结构还可以有其他合适的示例，本发明在此均不做限制。
步骤S1052、基于光刻图形对多晶硅层、第一有机抗反射层以及栅氧化层进行刻蚀，以形成与体区对应的刻蚀图形。
其中，通过光刻版图和刻蚀可以得到需要的刻蚀图形，需要说明的是，为了保障体区的注入质量，刻蚀后光刻胶的侧面形貌需要尽量保持竖直，垂直角度保持在88度以上。具体的，经过步骤S1052后获得的半导体结构可以参阅图5，该半导体结构可以包括：衬底101、阱区102、降低表面电场层103、漂移区104、沟槽105、栅氧化层106、多晶硅层201、有机抗反射层202以及光阻层203。当然，为了便于理解本发明，图5为本申请实施例提供的LDMOS器件的制备方法中步骤S1052所得结构的截面结构示意图的一种示例，采用本发明的LDMOS器件的制备方法所制备出的半导体结构还可以有其他合适的示例，本发明在此均不做限制。
步骤S1053、基于刻蚀图形在漂移区内进行离子注入，以形成体区。
其中，刻蚀完成后开始体区注入，此时刻蚀的图形与注入图形一致，避免注入二次光刻与上次刻蚀图形的对位差异。具体的，形成体区的离子注入的能量为，可以进行阶梯注入，形成体区的离子注入的浓度为/>，需要注意的是，此处注入角度选择0度角注入。具体的，经过步骤S1053后获得的半导体结构可以参阅图6，该半导体结构可以包括：衬底101、阱区102、降低表面电场层103、漂移区104、沟槽105、栅氧化层106、体区107、多晶硅层201、有机抗反射层202以及光阻层203。当然，为了便于理解本发明，图6为本申请实施例提供的LDMOS器件的制备方法中步骤S1053所得结构的截面结构示意图的一种示例，采用本发明的LDMOS器件的制备方法所制备出的半导体结构还可以有其他合适的示例，本发明在此均不做限制。
步骤S1054、去除光阻层以及第一有机抗反射层，并对体区进行热退火处理。
其中，可以采用使用干法与湿法工艺来去除光阻层，例如，化学溶液法、氧等离子体刻蚀法等。示例的，可以使用快速热退火处理来激活注入的离子，体区中注入的离子扩散形成沟道，LDMOS沟道导电能力增加，可以使得导通电阻下降。其中热退火处理的温度为，热退火处理的持续时间为/>。由于体区使用0度角注入，退火过程中扩散形成的沟道长度与胶厚/光刻尺寸无关，可以更精准更均匀地控制器件开关电压。具体的，经过步骤S1054后获得的半导体结构可以参阅图7，该半导体结构可以包括：衬底101、阱区102、降低表面电场层103、漂移区104、沟槽105、栅氧化层106、体区107、多晶硅层201。当然，为了便于理解本发明，图7为本申请实施例提供的LDMOS器件的制备方法中步骤S1054所得结构的截面结构示意图的一种示例，采用本发明的LDMOS器件的制备方法所制备出的半导体结构还可以有其他合适的示例，本发明在此均不做限制。
需要说明的是，由于本申请实施例使用有机抗反射层代替沉积介质抗反射层，与沉积介质抗反射层不同，有机抗反射层在热退火处理中不会与多晶硅反应，因而不会引起因有机抗反射层无法去除而导致影响硅化金属层的形成，进而导致导通电阻变高的问题。
可选的，在形成体区后，还可以在体区的表层选择性地注入砷离子，该砷离子注入的能量为，砷离子注入的浓度为/>，以此来改善器件的导电性能。
步骤S106、在漂移区两侧形成多晶硅栅，多晶硅栅的栅条的一侧位于体区上，栅条的另一侧位于漂移区上。
可选的，图8为本申请实施例提供的一种在漂移区两侧形成多晶硅栅的方法的流程图，如图8所示，在漂移区两侧形成多晶硅栅的具体过程包括以下步骤：
步骤S1061、在多晶硅层上涂覆第二有机抗反射层。
其中，通过重新在多晶硅层上涂覆第二有机抗反射层，可以改善光刻工艺的精确性和可控性，以确保形成的多晶硅栅具有所需的形状和尺寸。具体的，有机抗反射层可以减小光的反射，使更多的光能够进入光刻胶中，确保所需的图案能够被精确地传输到多晶硅上，由此可以提高分辨率和改善工艺控制，确保制造出准确的多晶硅栅结构。
步骤S1062、对第二有机抗反射层以及多晶硅层进行光刻与刻蚀，以在漂移区两侧形成多晶硅栅。
其中，多晶硅栅可以用于作为LDMOS管的门控电极，通过在多晶硅栅上施加电压，可以控制通道区域中的电流流动。而且，多晶硅栅可以耐受高温处理，其中高温处理可用于修复或改进晶体管的性能，以及在制造过程中的其他步骤，如氧化、掺杂和退火。
步骤S107、在多晶硅栅的栅条的侧壁上形成侧墙。
可选的，图9为本申请实施例提供的一种在多晶硅栅的栅条的侧壁上形成侧墙的方法的流程图，如图9所示，在多晶硅栅的栅条的侧壁上形成侧墙的具体过程包括以下步骤：
步骤S1071、在多晶硅栅所在的多晶硅层上依次沉积形成厚度为的氧化硅层，以及厚度为/>的氮化硅层；
步骤S1072、依次对氮化硅层以及氧化硅层进行刻蚀，以在多晶硅栅的栅条的侧壁形成侧墙。
其中，氧化硅（SiO2）是一种绝缘材料，可以有效地隔离多晶硅栅和周围的材料，防止电流的泄漏，而氮化硅（Si3N4）同样具有良好的绝缘性能，通常比氧化硅更好地抵抗渗透和化学侵蚀。此外，氧化硅的腐蚀速度相对较快，因此它可以用来精确控制多晶硅栅侧壁的形状和尺寸，从而实现更精确的通道长度调控。而氮化硅的腐蚀速度较慢，这意味着它可以用于更长时间的腐蚀步骤，以获得更深的刻蚀，从而改变通道长度，进而可以提供更大的通道长度调控范围。通过组合氧化硅层以及氮化硅层的使用，同时结合材料特性设置对应的厚度，可以为栅条提供更有效的防护，保障器件的良好性能。此外，除了设置氧化层可以对栅条起到保护作用外，还可以降低短沟道效应。具体的，通过控制侧墙的形状和位置，可以准确定义通道长度，更短的通道长度可以提高晶体管的开关速度，从而增加电路性能。而侧墙也可以在金属氧化物半导体结构中的不同部分之间提供绝缘和隔离，降低短路的风险。
步骤S108、向体区以及体区的两侧的漂移区进行离子注入，以形成有源区。
具体的，形成有源区的离子注入的浓度可以是，对于NLDMOS管而言，可以注入P型掺杂材料来创建源区以形成源极，以及注入N型掺杂材料来创建漏区以形成漏极。
步骤S109、在多晶硅栅以及有源区的上表面形成硅化金属层，以及在栅氧化层上形成场板结构。
具体的，为了准确定位需要形成硅化金属层的区域，可以在不需要生长金属硅化物的漂移区和场区区域沉积氧化硅或氮化硅，由此达到划分出需要生长金属硅化物的目标区域。接着在多晶硅栅以及有源区的上表面沉积钛金属，通过快速热退火处理，钛金属会与硅互溶形成金属硅化物，从而提高器件栅极、源极以及漏极的导电率，而且硅化金属层具有较高的热稳定性，这使其在高温工艺步骤中能够保持稳定性，不容易分解或失效。此外硅化金属层可以限制金属原子的扩散进入硅材料，从而防止金属的扩散对晶体管性能的不利影响。金属扩散可能导致材料的不稳定性和性能下降，而且与硅材料有很好的粘附性，这有助于确保金属层牢固地附着在硅表面上，不容易剥离或分离。通过形成硅化金属层可以改进金属与半导体之间的接触质量，降低接触电阻并提高性能。而对于覆盖氧化层的部分则无法与钛金属结合，可以防止器件短路。此外，场板结构可以用于提高器件的电场均匀性、电压耐受能力和性能，降低击穿风险，还可以有助于减小电荷在器件中的积累，维持器件的性能。
步骤S110、在衬底上沉积形成层间介质层，并对层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。
其中，层间介质层可以沉积氧化硅及氮化硅等绝缘材质，用于隔离硅器件和金属层，确保不同层之间的电信号不会相互干扰或损坏。而且层间介质通常具有较低的介电常数，有助于降低金属层之间的电容，从而降低电路延迟。此外，层间介质层还可以防止不同金属层之间的化学反应，从而减小电子器件的退化和老化，预防防止金属层之间的相互扩散和杂质交叉污染。此外，接触孔包括源极接触孔、栅极接触孔、漏极接触孔以及场板接触孔。具体的，接触孔用于建立电连接或联系到半导体器件的不同层之间，例如，半导体器件通常包含多层结构：绝缘层、金属层和半导体层，接触孔可以用来穿透绝缘层，以将不同层之间的元件连接起来。此外，通过接触孔，电流可以在不同层之间自由流动，减小电流的电阻，提高电路的性能。
上述，通过提供衬底；在衬底内形成阱区，并在阱区内形成漂移区；对衬底进行光刻与刻蚀以在衬底内形成沟槽，并在沟槽内填充氧化物；对衬底进行热氧化处理，以在衬底的表面形成栅氧化层，并在栅氧化层上沉积形成多晶硅层；在多晶硅层上涂覆第一有机抗反射层，并在漂移区内形成体区；在漂移区两侧形成多晶硅栅，多晶硅栅的栅条的一侧位于体区上，栅条的另一侧位于漂移区上；在多晶硅栅的栅条的侧壁上形成侧墙；向体区以及体区的两侧的漂移区进行离子注入，以形成有源区；在多晶硅栅以及有源区的上表面形成硅化金属层，以及在栅氧化层上形成场板结构；在衬底上沉积形成层间介质层，并对层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。实现了通过在完成多晶硅层的沉积后使用有机抗反射层代替沉积介质抗反射层，可以完整保留体区的掺杂离子，避免掺杂离子的流失，在不影响反偏耐压的前提下，降低了导通电阻增加的风险，优化器件的低功耗性能。
本申请还提供一种LDMOS器件，采用上述任一项方案的LDMOS器件的制备方法制备得到，图10为本申请实施例提供的一种LDMOS器件的截面结构示意图，如图10所示，该LDMOS器件可以包括：衬底101、阱区102、降低表面电场层103、漂移区104、沟槽105、栅氧化层106、体区107、多晶硅栅108、侧墙109、源区110、漏区111、硅化金属层112、场板结构113、层间介质层114、接触孔115以及金属层116。前述实施例中的LDMOS器件的制备方法所能实现的技术效果，该LDMOS器件也均能实现，此处不再一一详述。
示例的，表1给出了基于现有LDMOS制备工艺以及本发明所制备出来的LDMOS器件的性能差异，从表1可知，采用本申请实施例提供的LDMOS器件的制备方法制备得到的LDMOS器件，在导通电阻以及击穿电压的性能指标上更优于现有LDMOS制备工艺。
表1
还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
Claims (14)
1.LDMOS器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底内形成阱区，并在所述阱区内形成漂移区；
对所述衬底进行光刻与刻蚀以在所述衬底内形成沟槽，并在所述沟槽内填充氧化物；
对所述衬底进行热氧化处理，以在所述衬底的表面形成栅氧化层，并在所述栅氧化层上沉积形成多晶硅层；
在所述多晶硅层上涂覆第一有机抗反射层，并在所述漂移区内形成体区；
在所述漂移区两侧形成多晶硅栅，所述多晶硅栅的栅条的一侧位于所述体区上，所述栅条的另一侧位于所述漂移区上；
在所述多晶硅栅的栅条的侧壁上形成侧墙；
向所述体区以及所述体区的两侧的漂移区进行离子注入，以形成有源区；
在所述多晶硅栅以及有源区的上表面形成硅化金属层，以及在所述栅氧化层上形成场板结构；
在所述衬底上沉积形成层间介质层，并对所述层间介质层以及场板结构进行光刻与刻蚀，以形成接触孔。
2.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述在所述漂移区内形成体区，包括：
在所述第一有机抗反射层上涂覆光阻层，并对所述光阻层进行曝光得到光刻图形；
基于所述光刻图形对所述多晶硅层、第一有机抗反射层以及栅氧化层进行刻蚀，以形成与体区对应的刻蚀图形；
基于所述刻蚀图形在所述漂移区内进行离子注入，以形成体区；
去除所述光阻层以及第一有机抗反射层，并对所述体区进行热退火处理。
3.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述第一有机抗反射层的厚度为。
4.根据权利要求2所述的LDMOS器件的制备方法，其特征在于，所述形成体区的离子注入的能量为，所述形成体区的离子注入的浓度为。
5.根据权利要求2所述的LDMOS器件的制备方法，其特征在于，在基于所述刻蚀图形在所述漂移区内进行离子注入，以形成体区之后，还包括：
在所述体区内进行砷离子注入，所述砷离子注入的能量为，所述砷离子注入的浓度为/>。
6.根据权利要求2所述的LDMOS器件的制备方法，其特征在于，所述热退火处理的温度为，所述热退火处理的持续时间为/>。
7.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述在所述漂移区两侧形成多晶硅栅，包括：
在多晶硅层上涂覆第二有机抗反射层；
对所述第二有机抗反射层以及多晶硅层进行光刻与刻蚀，以在所述漂移区两侧形成多晶硅栅。
8.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述在所述多晶硅栅的栅条的侧壁上形成侧墙，包括：
在所述多晶硅栅所在的多晶硅层上依次沉积形成厚度为的氧化硅层，以及厚度为/>的氮化硅层；
依次对所述氮化硅层以及氧化硅层进行刻蚀，以在所述多晶硅栅的栅条的侧壁形成侧墙。
9.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述在所述衬底内形成阱区，并在所述阱区内形成漂移区，包括：
在所述衬底内进行第一离子注入，所述第一离子注入的能量为大于或等于，所述第一离子注入的浓度为/>；
在所述阱区内进行第二离子注入，以形成降低表面电场层，所述第二离子注入的能量为，所述第二离子注入的浓度为/>；
在所述阱区内进行第三离子注入，以形成漂移区，所述第三离子注入的能量为，所述第三离子注入的浓度为/>。
10.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述栅氧化层的厚度为。
11.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述多晶硅层的厚度为。
12.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述形成有源区的离子注入的浓度为。
13.根据权利要求1所述的LDMOS器件的制备方法，其特征在于，所述接触孔包括源极接触孔、栅极接触孔、漏极接触孔以及场板接触孔。
14.一种LDMOS器件，其特征在于，采用权利要求1-13任一项所述的LDMOS器件的制备方法制备而成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311598575.3A CN117316772A (zh) | 2023-11-28 | 2023-11-28 | Ldmos器件的制备方法以及ldmos器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311598575.3A CN117316772A (zh) | 2023-11-28 | 2023-11-28 | Ldmos器件的制备方法以及ldmos器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117316772A true CN117316772A (zh) | 2023-12-29 |
Family
ID=89286851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311598575.3A Pending CN117316772A (zh) | 2023-11-28 | 2023-11-28 | Ldmos器件的制备方法以及ldmos器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117316772A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522336A (zh) * | 2011-12-16 | 2012-06-27 | 上海华虹Nec电子有限公司 | 射频ldmos多晶硅沟道平坦化的工艺方法 |
| CN104701373A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
| US20190229213A1 (en) * | 2018-01-24 | 2019-07-25 | Db Hitek Co., Ltd. | Semiconductor device and method of manufacturing the same |
| CN112309871A (zh) * | 2020-10-22 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN112825327A (zh) * | 2019-11-21 | 2021-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN116959989A (zh) * | 2022-04-25 | 2023-10-27 | 德克萨斯仪器股份有限公司 | 具有穿过栅极结构的深阱注入的ldmos晶体管 |
-
2023
- 2023-11-28 CN CN202311598575.3A patent/CN117316772A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102522336A (zh) * | 2011-12-16 | 2012-06-27 | 上海华虹Nec电子有限公司 | 射频ldmos多晶硅沟道平坦化的工艺方法 |
| CN104701373A (zh) * | 2013-12-10 | 2015-06-10 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
| US20190229213A1 (en) * | 2018-01-24 | 2019-07-25 | Db Hitek Co., Ltd. | Semiconductor device and method of manufacturing the same |
| CN112825327A (zh) * | 2019-11-21 | 2021-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112309871A (zh) * | 2020-10-22 | 2021-02-02 | 上海华虹宏力半导体制造有限公司 | 半导体器件的形成方法 |
| CN116959989A (zh) * | 2022-04-25 | 2023-10-27 | 德克萨斯仪器股份有限公司 | 具有穿过栅极结构的深阱注入的ldmos晶体管 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9466700B2 (en) | Semiconductor device and method of fabricating same | |
| KR100418435B1 (ko) | 전력 집적회로 소자의 제조 방법 | |
| US7161208B2 (en) | Trench mosfet with field relief feature | |
| US8178409B2 (en) | Semiconductor device with alternately arranged P-type and N-type thin semiconductor layers and method for manufacturing the same | |
| US8969157B2 (en) | Method of manufacturing semiconductor device having field plate electrode | |
| US8216908B2 (en) | Extended drain transistor and method of manufacturing the same | |
| US10164006B1 (en) | LDMOS FinFET structures with trench isolation in the drain extension | |
| CN112825327A (zh) | 半导体结构及其形成方法 | |
| CN113130633B (zh) | 沟槽型场效应晶体管结构及其制备方法 | |
| CN111370306B (zh) | 晶体管的制作方法及全包围栅极器件结构 | |
| US20070259499A1 (en) | Method for manufacturing semiconductor device having recess gate | |
| US10290712B1 (en) | LDMOS finFET structures with shallow trench isolation inside the fin | |
| CN112928019A (zh) | 用于半导体器件的漂移区的制造方法 | |
| CN102956704B (zh) | 准垂直功率mosfet及其形成方法 | |
| CN109119473A (zh) | 一种晶体管及其制作方法 | |
| US20090166673A1 (en) | Lateral Bipolar Transistor With Compensated Well Regions | |
| CN117316772A (zh) | Ldmos器件的制备方法以及ldmos器件 | |
| CN113990917A (zh) | 具有在体衬底中的嵌入的隔离层的晶体管 | |
| KR100906557B1 (ko) | 반도체소자 및 그 제조방법 | |
| US7745274B2 (en) | Gate self aligned low noise JFET | |
| KR101063567B1 (ko) | Ｍｏｓ 디바이스 및 그 제조방법 | |
| KR100289056B1 (ko) | 절연막경사식각을이용한전력소자제조방법 | |
| KR20100074503A (ko) | 트렌치 게이트형 모스트랜지스터의 제조방법 | |
| CN110867380A (zh) | 半导体器件的形成方法 | |
| CN117497488B (zh) | 一种集成jfet的mos器件制备方法及mos器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |