TW452890B - MOS-gated device having a buried gate and process for forming same - Google Patents
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Description
452890 經濟部智慧財產局員工消費合作社印*1衣 A7 B7____ 五、發明說明(1 ) 本發明是有關於半導體裝置,特別是有關一種金屬半導 體閘控裝置及其形成製法。 包含一閘溝結構之金氧半導體電晶體比一平面電晶體提 供了高電流,低電壓切換應用等重大好處。在後者的結構 中’在高電流時會產生壓縮,對於設計操作在此條件下的 電晶體而言,會產生相當程度的限制, 一個汲極金氧半導體裝置的閘溝通常包含一條由源極延 伸到汲極的渠溝’並且有側壁及一底板,皆鄰接著一層熱 成長二氧化矽。此鄰接的渠溝填充有摻雜的多晶矽。此閘 溝結構允許較少的壓縮電流,所以提供了較低的特定通電 電阻値(on-resistance)。此外,此閘溝減少了在金氧半導體 通道中’沿著渠溝的垂直側壁由源極底端經過電晶體的體 極延伸到下面的汲極的胞元間隔。通道密度因而增加,並 減少了通道之通電電阻。關於閘溝汲極金氧半導體的結構 與效能在Bulucea及Rossen所著"高電流ι〇〇(安培範圍)開關 之閘溝式汲極金氧半導體電晶體技術",固態·^子學, 1^1,Vol.34, No.5, pp493- 507中有提及,在此提出來作爲參 考。除用在设極金氧半導體裝置之外,閘溝也有效的使用 在絕緣閘雙極性電晶體(IGBTs) ’金氧半導體控制閘流體 (MCTs),及其他金氧半導體閘控裝置。 圖1以圖示描述了先前技藝閘溝金氧半導體閘控裝置】〇〇 的橫剖面》雖然圖1中顯示只有一個金氧半導體場效電晶 體,但目前通常在工業上所使用的裝置包含了金氧半導體 場效電晶體的陣列,並以不同的網狀或條紋狀的排列方式 4 - 本紙張尺度適用尹國國家標準(CNS)A4規格(210* 297公笼) -r---:---- ^------;--訂---------線· (請先閲請背面之注意事項再填寫本頁) 4528 9 A7 Β7 五、發明說明(2 ) 佈置。 裝置100包含一個捧雜的基底丨〇1(表示爲N+),其上長有 —摻雜磊晶層102。磊晶層1〇2包含汲極區丨〇3,大量接雜 (P+)體極區104’及1>-井105。緊鄰著磊晶層1〇3中體極區的 是大量摻雜的(N+)源極區106,而源極區是由擁有介電質側 壁108及底板1〇9的閘溝107所隔離。閘溝1〇7大致上填滿了 閘極半導體材料丨10 s由於在裝置1〇〇中源極區1〇6及閘極半 導體材料Π0必須是電氣絕緣才能作用,因而被覆蓋上— 層介電質丨11。接觸開口 112使金屬113能與體極區1〇4及源 極區106接觸。 接觸開口] 12形成於絕緣層1丨丨中,此層通常是經由傳統 光罩/蚀刻技術所構成之氧化物沉積層。裝置1 〇〇的大小視 絕緣所需之介電質最小厚度(源極區1〇6與閘溝1〇7間之側面 距離)以及對光罩/蝕刻製程的容許程度而定。絕緣層】u的 厚度是由最小所需電壓隔絕以及使得影響裝置交換速度與 交換損耗之源極到閘極電容値爲最小的需求來決定。交換 損耗直接正比於電容値,而此電容値反比於介電質厚度^ 因此’在先前技藝裝置1〇〇中絕緣層U 1的厚度最小値通常 約爲 0,5-0.8 μηι 。 如同剛才所提到的’絕緣層111的最小厚度限制了裝置 100的最小尺寸。我們希望能減少尺寸並增進半導體元件 的效能。本發明提供了這些優點。 本發明包含一種閘溝式金氧半導體閘控裝置,其中包含 捧4單晶半導體材料的基底,該基底上鋪有一層摻雜上層 _ -5- 本纸張尺度適用中國國家標準(CNS)A4 <靖先閱讀背面之iit事項再填寫本頁> %.1—1111 — Αδτ- I ) ( ----I . 經濟部智慧財產局員工消費合作社印製 規格(210 X 297公釐) 4528 9 Ο 經濟部智慧財產局員工消費合作社印製 Α7 五、發明說明(3 ) ’該上層有一上表面且在該上表面上有複數個具第一極性 的大量摻雜的體極區,在該上層中體極區覆蓋著汲極區, 邊上層之上表面上另含有複數個具第二極性的大量掺雜的 源極區,並由該上表面延伸到該上層内達—選擇的深度, 閘溝將該等源極區之一與第二個源極區分隔開,該閘溝自 上層的上表面延伸到汲極區,該閘溝具有包含—絕緣材料 層的一底板及側壁,該閘溝係以一導電閘極材料填充至一 選擇的高度,大致上是在上層的上表面以下,並在該閘極 材料上覆蓋一層絕緣材料隔離層,該閘溝中的絕緣材料隔 離層有一上表面與該上層的上表面大致上爲共平面,其中 基底包括單晶矽’而上層包括一層磊晶層。 本發明也包含了閘溝式金氧半導體閘控裝置的製程,該 製程包括: ⑷在-半導體基底上形成—摻雜上層,該上層有一上表 面及一位於下方的汲極區; ⑻在忒上層中形成一個具第—極性的井區,該井區覆 蓋在汲極區上: (0在該上層的上表面上形成—閘溝遮罩: (d)形成複數個閘溝,由哕卜 再田μ上層的上表面經過該井區而 延伸到汲極區; ⑷在每個閉溝中形成含有絕緣材料的側壁及底板; ⑺以-導電性間極材料填充每個閉溝到大致上在該上層 的上表面下方之一選擇的高度; (g)將該閘溝遮罩從上層的上表面移開; _______ -6- 本纸張尺度適财酬家標準(CNb)A4規格⑵Q ------------ III]-------- 衣:--,------訂 --------線 _ (請先閲讀背面之注意事項再填寫本頁} 452890 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 Β7 五、發明說明(4 ) (h)在開溝内及該上層的上表面上形成一絕緣材料的隔 離層’ 1¾絕緣層覆蓋著該閘極材料並塡充閘溝; ⑴將該絕緣層從上層的上表面移開,殘留在裡面且實質 上填充孩閘溝的絕緣層具有—上表面,與上層的上表面大 致上共平面; G)在該等體極區形成複數個有第二極性、大量摻雜的源極 區,眾等源極區從上層的上表面延伸到—個選擇的深度; (k) 在菽上層的上表面上形成複數個具有第—極性、大量 捧雜的體極區’該等體極區覆蓋在上層的汲極區上;並且 (l) 在孩上層的上表面上的體極區與源極區形成一金屬接 觸: (m) β基底最好是包含單晶矽,而該上層最好包含一磊 晶層。 概& (,本發明是有關在一包含一層摻雜上層的單晶半 導體基底上形成一閘溝式金氧半導體閘控裝置。此摻雜上 層,在其上表面上包含有複數個具有第一極性並覆蓋著井 區及汲極區的大量摻雜的體極區。此上層在它的上表面上 另包含複數個與體極區之極性相反的第二極性的大量摻雜 的源極區,忒等源極區延伸到上層的—個選擇的深度。 ----- I-------^--------訂---------線· (請先閱讀背面之注意事項再填寫本頁) 閘4攸上層的上表面經由井區延伸到汲極區,並將第一 個源極區與第二個源極區分開。此閘溝有一底板及側壁, 皆包括-絕緣材料層,$溝並含有導電閘極材料填滿到— 個選擇的高度’以及一層絕緣材料的隔離層覆蓋著閘極材 料並填充閘溝。料中絕緣村料覆蓋層的上表面因而實質
528 £ 4 A7 B7 五、發明說明(5 上與上層的上表面共平面。 (請先閱讀背面之注意事項再填寫本頁) 本發明另項優點在於提供-種形成高密度、自動對齊的 問溝式金氧半導體問控裝置的製法。在一基底上形成一層 含有一上表面及一位於下方之汲極區的摻雜上層,並且在 汲極區上的上層中形成一具有第—極性的井區。在上層的 上表面上形成一個閘溝遮罩,且在上層中由上表面經過井 區延伸到汲極區蝕刻了複數個閘溝。 在每個填滿導電閘極材料到一選擇高度的閘溝内,形成 包含絕緣材料的側壁及底板。移開閘溝遮罩,在上層的最 高的表面上及閘溝内形成一層絕緣材料的隔離層,在該閘 溝處此隔離層覆蓋閘極材料且實質上填充該閘溝。將絕緣 層由上層的最高的表面上移除;殘留在閘溝中的絕緣層含 有一個與上層的上表面實質上共平面的上表面。 經濟部智慧財產局員工消費合作社印製 在上層的上表面上形成複數個具有第一極性的大量掺雜 的體極區3在上表面形成一個源極遮罩,並在體極區内形 成延伸至上層内達一選擇的深度的複數個具有一第二極性 的大量接雜的源極區。在移除源極遮罩後,在上潛的上表 面上形成與該體極區與源極區相連的金屬接觸。 本發明將透過實施例加上參考所附圖示來加以説明: 圖1圖示説明先前技藝的閘溝式金氧半導體閘控裝置1〇〇 的剖面圖。 圖2是本發明的閘溝式金氧半導體閘控裝置200的剖面圖 ;圖2A- D説明了裝置200的形成製法。
圖3A及3B圖示説明根據本發明的另一個裝置3〇〇 ;圖3C -8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) ^ b28 9 i 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(6 ) 是裝置300的平面示意圖。 閘溝式金氧半導體閘控裝置’省除了閘極-源極絕緣隔 離所需表面區域’可以使得裝置的大小充分的減小。同時 也可避免在絕緣層中形成接觸開口的遮罩程序;閘溝因此 能自動對齊。 圖2描述一個改良的閘溝式金氧半導體閘控裝置2〇〇 s裝 置200包括一個上面設有一層磊晶摻雜上層2〇2的n+摻雜基 底201。磊晶層202包含汲極區203,大量接雜的p+體極區 204 ’以及P-井區205。磊晶層203中鄰接體極區204的是大 量挣雜的N+源極區206,而兩源極區是由含有絕緣側壁2〇g 與底板209的閘溝2〇7分隔開。在閘溝2〇7内含有一閘極材料 210’填充至某個選擇的南度2Π’以及一層覆蓋絕緣層212 °閘極材丨__1〇的選擇高度211大約與N +源極區206的選擇 深度216^_面,因此使得源極區206與閘極材料210間產生 重疊。緣層212的表面213與磊晶層2〇2的表面214大 致上共平#。不需要作遮罩程序來形成接觸開口就能使沉 積之金屬層21 5接觸到體極區204以及源極區206。 因閘極材料210隱藏於閘溝207内以便容納足夠厚度的絕 緣層212來提供閘極的隔離’形成ν+源極區206的擴散必須 夠深以確保和閘極材料210重疊。雖然在裝置2〇〇中顯示源 極區206爲Ν極性以及體極區204爲Ρ極性,但由圖2中可了 解這些區域的極性是可以互換的。 圖2Α- D圖示説明裝置2〇〇的形成製法。如圖2Α所示,在 一個可以是單晶矽摻雜的半導體體極2〇1上,形成—層包 9- 本紙張文度適用中國國家標準<CNS)A4規格(210 X 297公爱) --------Ϊ J ----农---·---;--訂---------線· (請先閱讀背面之注意事項再填寫本頁) 4 528^ A7 B7 經濟部智慧財產局員工消費合作杜印製 五、發明說明(7 含及極區203的掺雜上層202。上層202可以是磊晶成長矽或 是對較低電壓裝置(ca 12V)而言,基底201的大量摻雜部分 。透過摻雜到上層表面214,在層202中形成P井區205。在 表面214上形成一閘溝遮罩TM圖版以界定出閘溝,而且在 上層202中,對由p井區205延伸到汲極區203的閘溝207予以 蚀刻。在閘溝207中形成最好包含由沉積或長晶所生成之 二氧化矽的閘溝絕緣侧壁208及底板209,然後在閘溝207中 填充一導電性閘極材料210至一選擇的深度211,這材料可 以是,例如,金屬,矽化物,或是摻雜的多晶矽。 參照圖2B ’在移除閘溝遮罩TM後,藉由絕緣隔離層212 的形成冗成閘溝207的塡充,此絕緣層212可以是二氧化石夕 ’覆蓋在閘溝207中的閉極材料210以及表面214上。不需要 從閘溝207中移除絕緣材料212,便可執行一平面電介質的 蝕刻以對表面214重新曝光。閘溝207中絕緣層212的表面 2Π因而與上層2〇2的上表面2丨4大致上共平面。然而,爲了 增加源極接觸與改良裝置通電電阻特性,最好能將表面 213蝕刻至稍稍在表面214下方。 又如圖2B所示,以離子植入在上層2〇2中形成^^源椏區 206並擴散至大約與絕緣材料21〇的選擇高度21丨共平面的選 擇深度216,並因此在閘極材料21 〇與源極區2〇6之間提供重 疊。 參照圖2C,在表面214上形成一個體極遮罩M ,並藉由 對上層202的進一步摻雜形成P+體極區2〇4。在移除體極遮 罩Μ後,接著沉積金屬215以提供與體極區2〇4和源極區2〇6 —-------- ^ --------訂·---------, (請先閱讀背面之注意事項再填寫本頁)
經濟部智慧財產局員工消費合作社印製 5289 0 A7 ___B7 __ 五、發明說明(8 ) 的接觸’如圖2D所示,完成了裝置200的形成。在基底的 另一邊可沉積金屬(未顯示出)以提供和汲極區203的接觸。 雖然在剛剛所描述的製程中,在體極區204形成前先形成 源極區206,但這個次序並不是那麼的重要,而且所敘述 的遮罩程序可因方便起見而有所不同。 本發明裝置中的閘溝207可以是開放式胞元條纹狀拓樸 或是封閉式胞元蜂巢狀拓樸。此外,在封閉式胞元蜂巢狀 祐樸中’閘溝可以是方形,或是更好的六邊形。雖然裝置 200,如圖2所示,是一個功率金氧半導體場效電晶體,本 發明也適用於構成其他金氧半導體閘控裝置如絕緣閘極雙 極性電晶體(IGBT) ’金氧半導體控制閘流體,以及累積式 場效電晶體(ACCUFET)。 圖3Α- C描述本發明的另一實施例。裝置3〇〇包含一摻雜 的Ν+基底301,在其上設有一摻雜上層3〇2。上層3〇2包含汲 極區jOj及Ρ井305。如圖3Α所示,在層302中形成Ρ+體極區 304且此區由一閘溝307分隔開。同樣地,如圖3B所示,以 離子植入形成N+源極區3 06,並擴散到上層3 〇2中之選擇之 水度〇 16,且同樣也由閘溝3〇7分隔開。閘溝3〇7含有絕緣側 壁308以及一底板309,並包含填充至—選擇高度3n的導電 閘極材料310,以及一覆蓋的絕緣層312。閘絕緣層312的表 面313與上層302的表面314大致上共平面^在表面314上沉 積金屬層315以便接觸體極區304和源極區3〇6。 如圖3C所示,裝置300包括複數個交替的p+體極區3〇4與 N+源極區306的陣列317。每個陣列317緊鄰接一閘溝川7, _ -11 - 本紙張(度適用中_家標準(CNS)A4規格⑽·χ 297公1------ — — — — — —--' 1 i I — ^ I I I I I I I ----I----* (請先閱讀背面之注意事項再填寫本頁}
4 528 9 L A7 B7 五、發明說明(9 ) 並與第二個陣列317由閘溝307分隔開。另外,如圖3C所示 ’閘溝307旁邊的陣列317的縱向維度中,源極區306佔較大 部分’體極區304佔較小的部份。 在裝置300的構成中,絕緣層312平面化以重新曝光表面 314後’藉由摻雜’在上層3〇2中形成p+體極區。在表面314 上形成一個橫越閘溝3〇7的非關鍵源極遮罩(未顯示出),並 且由離子植入與擴散形成源極區306。陣列317中體極區304 與源極區306的排列由閘溝307分隔開,如圖3A-C裝置300的 圖示説明’更進—步的顯示出裝置尺寸減小的優點。 一種改良的閘溝式金氧半導體閘控裝置,包含一個上面 設有一推雜上層的單晶半導體基底。此上層之上表面上包 含複數個具有第一極性並覆蓋著汲極區的大量摻雜的體極 區。此上層在它的上表面上另包含複數個與體極區之極性 相反的第二極性的大量摻雜的源極區。閘溝由上層的上表 面延伸到设極區並將兩個源極區分隔開。此閘溝有一底板 及侧壁,皆包含一層絕緣材料,閘溝並含有—塡充至一選 擇向度的導電閘極材料,以及一絕緣材料隔離層,覆蓋閘 極材料並實質上塡滿閘溝。閘溝中絕緣材料覆蓋層的上表 面因而大致上和上層的上表面共平面。一種改良的閘溝式 金氧丰導體閘控裝置的形成製法,提供—種閘溝中填充了 導電閘極材料到一選擇高度的裝置,在閘極上形成—層上 表面與裝置上層的上表面大致上共平面的隔離絕緣層。 -12- 遇用中®國家標準(CNS)A4規格(210 X 297公釐 (請先閱讀背面之注意事項再填寫本頁) •衣·-------訂---------線. 經濟部智慧財產局員工消費合作社印製
Claims (1)
- 452891 A8 68 C8 D8 ______-^ 六、申請專利範圍 ------:---Α— t请先閱讀背面之注意事項存填寫本頁) 1. 一種改良的閘溝式金氧半導體閘控装置,包含一個含 有摻雜的單晶半導體材料的基底,在該基底上設有一 層摻雜的上層,該上層有一上表面且在該上表面上包 含複數個具有第一極性的大量摻雜的體極區,在該上 潛中體極區覆蓋著一汲極區,該上層的上表面上更包 含了複數個具有第二極性的大量摻雜的源極區,益由 該上表面延伸到上層内達一個選擇的深度,一閘溝將 該等源極區與第二個源極區分隔開,該閘溝由上層的 上表面延伸到汲極區,該閘溝具有包含一層絕緣層的 —底板及側壁,該閘溝以一導電閘極村料填充至一選 擇高度’該高度大致上在上層的上表面下方,且填充 一覆蓋該閘極材料上之一層絕緣材料隔離層,在該閘 溝中的絕緣材料覆蓋層有一個上表面與該上層的上表 面大致上共平面,其中基底包含單晶矽,且上層包含 了 一層蟲晶層。 2 ·如申請專利範園第1項之裝置,其中該上層包含一個具 第一極性的井區,該井區位於該體極區與源極區下方 並覆蓋著該ί及極區,其中之一該源極區係介於及緊鄰 著其中之一該源極區與閘溝之間,且最好是其中之一 該源極區係介於及緊鄰於兩個閘溝之間。 3 .如申請專利範圍第1項之裝置,該複數個體極區與該複 數個源極區包含複數個體極區與源極區交錯的陣列, 每個陣列皆緊鄰著一閘溝,且其中之一陣列由該閘溝 ^__ -13~ _ _ — 不紙張尺度適用中國國家標準(CNS > Λ4規格(210X297公釐) 六、申請專利範圍 將其與第二個陣列分隔開,且每一個該體極區與源極 區交錯的陣列在沿著該閘溝具有一縱向維度,該縱向 維度中,源極區佔較大部分而體極區佔較小部份。 4 如申請專利範圍第j項之裝置,其中在閘溝中閘極材料 的選擇咼度與上層中源極區的選擇深度大致上共平面 ,在其中该閘溝中形成側壁,底板,以及隔離層的該 絕緣材料包含二氧化矽。 5 .如申請專利範圍第4項之裝置,其中在該閘溝中之導電 閘極材料是由金屬,矽化物,以及摻雜的多晶矽的群 组中所選出,且該第一極化是p ,第二極化是N,或者 孩第一極化是N ’而第二極化是p。 6 .如申請專利範園第丨項之裝置,包含複數個有開放式胞 元條紋狀拓樸的閘溝,或是複數個具封閉式胞元蜂巢 狀拓樸的問溝,且其中在該封閉式胞元蜂巢狀拓樸中 之胞元是方形或是六邊形。 7. —種改良的閘溝式金氧半導體閘控裝置的形成方法, 該方法包含: 經濟部智达时產局員工消費合作社印製 (a) 在一半導體基底上形成—摻雜上層,該上層有一 上表面及一位於下方的汲極區; (b) 在該上層中形成一個具第—極性的井區,該井區 覆蓋在没極區上; (c) 在該上層的上表面上形成—閘溝遮罩; (d) 形成複數個閘溝,由該上層的上表面經過該井區 _-14-__ 本帙張尺度適用中國國家橾牟ΐ CNS ) A4規格(210X297公釐) ----- 4 528 9 Ο Α8 88 C8 ____D8 申請專利範圍 ~ -— 而延伸到沒極區; (e) 在每個該閘溝中形成含有絕緣材料的側壁及底板; (f) 以一導電性閘極材料填充每個閘溝到大致上在令 上層的上表面方下之一選擇的高度; (g) 將該閘溝遮罩由該上層的上表面移開; (h) 在問溝内及該上層的上表面上形成一絕緣材料的 隔離層’該絕緣層覆蓋著該閘極材料並填充閉溝; (i) 將該絕緣層從上層的上表面移開,殘留在裡面且 實質上填充該閘溝的絕緣層具有一上表面,與上層的 上表面大致上共平面; (j) 在该等體極區形成複數個具第二極性、大量接雜 的源極區,該等源極區從上層的上表面延伸到一選擇 的深度; (k) 在該上層的上表面上形成複數個具有第一極性、 大量摻雜的體極區,該等體極區覆蓋在上層的汲極區 上;並且 (l) 在該上層的上表面上的體極區與源極區形成—金 屬接觸; (m) 該基底最好是包含單晶矽’且該上層最好包含一磊 晶層" 8 .如申請專利範圍第7項之方法,在該上層中包含基底的 大量摻雜部分,其中之一該源極區係介於及緊鄰其中 之一該源極區與一閘溝之間。 ,15- 本A張尺度遠用中国國家標準(CNS ) A4規格(210X297公' ' (請先閱讀背面之注意事項再填寫本頁〕 政* 丨訂 經濟部智慧时4局貝工消費合作社印製 452890 ABCD 六、申請專利範圍 9.如申請專利範圍第8項之方法,其中之一該源極區係介 於及緊鄰於兩問溝之間,而該形成井區之步驟包含摻 雜該上層。 10-如申請專利範圍第9項之方法,該形成大量摻雜的體極 區〈步驟包含進-步摻雜該上層之步驟,且該形成大 量挣雜的源極區之步驟包含遮軍的離子植入與擴散之 步報’其巾料的離子植人與擴散之步驟係達到在該 摻雜層中-選擇之深度,該深度大致上與填滿該間溝 的閘極材料之填充高度共平面。 Π·如申請專利範固第7,之方法,其中形成該源極區與體 極區之步驟包含: 植入坂第二極性的離予到基底的整個上表面,然後在 孩基底的上表面上形成一個體極遮罩,該遮罩包含橫 越該等閘溝的開口: 經濟部智总ρί產局員工消赍合作社印製 摻雜該第一極性的摻雜物到該基底的上表面,然後移 除該體極遮罩;該複數個體極區與該複數個源極區包 含複數個體極區與源極區交錯的陣列,每一陣列皆緊 鄰著一閘溝且其中之一該陣列由閘溝將其與第二個陣 列分隔開。 12. 如申請專利範圍第丨丨項之方法,在每個體極區與源極 區交錯的陣列中’沿著該閘溝有—縱向維度,該縱向 維度中’源極區佔較大部份而體極區佔較小部份= 13. 如申請專利範圍第7項之方法,在該閘溝中之導電閘極 ________ - 16 - 本纸張尺度適用中国國家標準(CNS ) A4規格(2丨0X29*7公釐) 4 528 9 Ο 8 8 8 8 ABCD 申請專利範圍 材料是由金屬,碎化物,以及摻雜的多晶矽的群組中 所選出,在閘溝中閘極材料的選擇高度與上層中源極 區的選擇深度大致上共平面,且該第一極化是ρ,第二 極化是Ν,或者該第一極化是Ν,而第二極化是Ρ。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智总財產局员工消骨合作社印製 -17- 本纸張尺度適$中國國家標準(CNS ) Α4規格(210 X 297公釐)
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US6445037B1 (en) * | 2000-09-28 | 2002-09-03 | General Semiconductor, Inc. | Trench DMOS transistor having lightly doped source structure |
US6916745B2 (en) * | 2003-05-20 | 2005-07-12 | Fairchild Semiconductor Corporation | Structure and method for forming a trench MOSFET having self-aligned features |
JP2002280553A (ja) * | 2001-03-19 | 2002-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
US7009247B2 (en) * | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
US20060038223A1 (en) * | 2001-07-03 | 2006-02-23 | Siliconix Incorporated | Trench MOSFET having drain-drift region comprising stack of implanted regions |
US7291884B2 (en) * | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
US7033876B2 (en) * | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
TW511297B (en) * | 2001-11-21 | 2002-11-21 | Mosel Vitelic Inc | Manufacture method of DMOS transistor |
GB0208833D0 (en) * | 2002-04-18 | 2002-05-29 | Koninkl Philips Electronics Nv | Trench-gate semiconductor devices |
US6861701B2 (en) * | 2003-03-05 | 2005-03-01 | Advanced Analogic Technologies, Inc. | Trench power MOSFET with planarized gate bus |
JP5008246B2 (ja) * | 2003-03-19 | 2012-08-22 | セイコーインスツル株式会社 | 縦形mosトランジスタ |
JP5008247B2 (ja) * | 2003-04-03 | 2012-08-22 | セイコーインスツル株式会社 | 縦形mosトランジスタの製造方法 |
JP4754353B2 (ja) * | 2003-12-22 | 2011-08-24 | パナソニック株式会社 | 縦型トレンチゲート半導体装置およびその製造方法 |
JP4059846B2 (ja) * | 2003-12-26 | 2008-03-12 | Necエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP4829473B2 (ja) * | 2004-01-21 | 2011-12-07 | オンセミコンダクター・トレーディング・リミテッド | 絶縁ゲート型半導体装置およびその製造方法 |
JP4913336B2 (ja) * | 2004-09-28 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US7109552B2 (en) * | 2004-11-01 | 2006-09-19 | Silicon-Based Technology, Corp. | Self-aligned trench DMOS transistor structure and its manufacturing methods |
CN1812127A (zh) | 2004-12-14 | 2006-08-02 | 松下电器产业株式会社 | 纵型栅极半导体装置及其制造方法 |
JP2006202931A (ja) * | 2005-01-20 | 2006-08-03 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7297603B2 (en) * | 2005-03-31 | 2007-11-20 | Semiconductor Components Industries, L.L.C. | Bi-directional transistor and method therefor |
US8338887B2 (en) * | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
CN100392812C (zh) * | 2005-08-15 | 2008-06-04 | 力晶半导体股份有限公司 | 形成埋入式掺杂区的方法 |
US8350318B2 (en) * | 2006-03-06 | 2013-01-08 | Semiconductor Components Industries, Llc | Method of forming an MOS transistor and structure therefor |
US7282406B2 (en) * | 2006-03-06 | 2007-10-16 | Semiconductor Companents Industries, L.L.C. | Method of forming an MOS transistor and structure therefor |
US7537970B2 (en) * | 2006-03-06 | 2009-05-26 | Semiconductor Components Industries, L.L.C. | Bi-directional transistor with by-pass path and method therefor |
JP2008042166A (ja) * | 2006-07-12 | 2008-02-21 | Matsushita Electric Ind Co Ltd | 縦型ゲート半導体装置及びその製造方法 |
US7759731B2 (en) * | 2006-08-28 | 2010-07-20 | Advanced Analogic Technologies, Inc. | Lateral trench MOSFET with direct trench polysilicon contact and method of forming the same |
JP5198752B2 (ja) | 2006-09-28 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5168876B2 (ja) * | 2006-10-17 | 2013-03-27 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP2008108785A (ja) * | 2006-10-23 | 2008-05-08 | Nec Electronics Corp | 半導体装置およびその製造方法 |
JP5198760B2 (ja) | 2006-12-08 | 2013-05-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US9437729B2 (en) * | 2007-01-08 | 2016-09-06 | Vishay-Siliconix | High-density power MOSFET with planarized metalization |
US9947770B2 (en) | 2007-04-03 | 2018-04-17 | Vishay-Siliconix | Self-aligned trench MOSFET and method of manufacture |
US8421148B2 (en) | 2007-09-14 | 2013-04-16 | Cree, Inc. | Grid-UMOSFET with electric field shielding of gate oxide |
JP2009076540A (ja) * | 2007-09-19 | 2009-04-09 | Nec Electronics Corp | 半導体装置 |
JP2009088198A (ja) * | 2007-09-28 | 2009-04-23 | Rohm Co Ltd | 半導体装置 |
US9484451B2 (en) | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
US8084813B2 (en) * | 2007-12-03 | 2011-12-27 | Cree, Inc. | Short gate high power MOSFET and method of manufacture |
US20100013009A1 (en) * | 2007-12-14 | 2010-01-21 | James Pan | Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance |
JP2009170629A (ja) * | 2008-01-16 | 2009-07-30 | Nec Electronics Corp | 半導体装置の製造方法 |
US7781832B2 (en) * | 2008-05-28 | 2010-08-24 | Ptek Technology Co., Ltd. | Trench-type power MOS transistor and integrated circuit utilizing the same |
US8310001B2 (en) * | 2008-07-15 | 2012-11-13 | Maxpower Semiconductor Inc. | MOSFET switch with embedded electrostatic charge |
JP5405089B2 (ja) * | 2008-11-20 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
KR101544509B1 (ko) * | 2009-02-03 | 2015-08-13 | 삼성전자주식회사 | 트랜지스터를 갖는 반도체소자의 제조방법 |
US9443974B2 (en) | 2009-08-27 | 2016-09-13 | Vishay-Siliconix | Super junction trench power MOSFET device fabrication |
US9431530B2 (en) * | 2009-10-20 | 2016-08-30 | Vishay-Siliconix | Super-high density trench MOSFET |
TWI420666B (zh) * | 2009-10-27 | 2013-12-21 | Great Power Semiconductor Corp | 封閉型溝槽式功率金氧半場效電晶體結構及其製作方法 |
JP2011134985A (ja) * | 2009-12-25 | 2011-07-07 | Fuji Electric Co Ltd | トレンチゲート型半導体装置とその製造方法 |
KR101096265B1 (ko) | 2009-12-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 매립 게이트 및 그 형성방법 |
US8159025B2 (en) * | 2010-01-06 | 2012-04-17 | Ptek Technology Co., Ltd. | Gate electrode in a trench for power MOS transistors |
JP2011243948A (ja) * | 2010-04-22 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法 |
WO2011148427A1 (en) | 2010-05-27 | 2011-12-01 | Fuji Electric Co., Ltd. | Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device |
US20120080749A1 (en) * | 2010-09-30 | 2012-04-05 | Purtell Robert J | Umos semiconductor devices formed by low temperature processing |
TWI416665B (zh) * | 2011-02-01 | 2013-11-21 | Inotera Memories Inc | 記憶體裝置之垂直式電晶體及其製造方法 |
JP2012164765A (ja) * | 2011-02-04 | 2012-08-30 | Rohm Co Ltd | 半導体装置 |
JP5661583B2 (ja) * | 2011-09-21 | 2015-01-28 | 株式会社東芝 | 半導体装置の製造方法 |
US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
US8975691B2 (en) * | 2012-08-13 | 2015-03-10 | Great Power Semiconductor Corp. | Trenched power MOSFET with enhanced breakdown voltage and fabrication method thereof |
KR101366982B1 (ko) * | 2012-08-14 | 2014-02-24 | 삼성전기주식회사 | 트렌치 게이트형 전력 반도체 소자 |
US8816445B2 (en) | 2013-01-14 | 2014-08-26 | Ptek Technology Co., Ltd. | Power MOSFET device with a gate conductor surrounding source and drain pillars |
US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
EP3183754A4 (en) | 2014-08-19 | 2018-05-02 | Vishay-Siliconix | Super-junction metal oxide semiconductor field effect transistor |
CN107078161A (zh) | 2014-08-19 | 2017-08-18 | 维西埃-硅化物公司 | 电子电路 |
KR101628105B1 (ko) * | 2014-11-12 | 2016-06-08 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
DE102014117780B4 (de) | 2014-12-03 | 2018-06-21 | Infineon Technologies Ag | Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung |
DE102014119465B3 (de) * | 2014-12-22 | 2016-05-25 | Infineon Technologies Ag | Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas |
US10505028B2 (en) | 2015-09-16 | 2019-12-10 | Fuji Electric Co., Ltd. | Semiconductor device including a shoulder portion and manufacturing method |
JP6844138B2 (ja) * | 2015-09-16 | 2021-03-17 | 富士電機株式会社 | 半導体装置および製造方法 |
US10096681B2 (en) | 2016-05-23 | 2018-10-09 | General Electric Company | Electric field shielding in silicon carbide metal-oxide-semiconductor (MOS) device cells |
JP2018117070A (ja) | 2017-01-19 | 2018-07-26 | エイブリック株式会社 | 半導体装置及びその製造方法 |
JP6834617B2 (ja) * | 2017-03-09 | 2021-02-24 | 株式会社デンソー | 半導体装置 |
JP6830390B2 (ja) * | 2017-03-28 | 2021-02-17 | エイブリック株式会社 | 半導体装置 |
US11227925B2 (en) * | 2017-04-14 | 2022-01-18 | Ptek Technology Co., Ltd. | Semiconductor device and charging system using the same |
DE102018103973B4 (de) | 2018-02-22 | 2020-12-03 | Infineon Technologies Ag | Siliziumcarbid-halbleiterbauelement |
DE102019111308A1 (de) | 2018-05-07 | 2019-11-07 | Infineon Technologies Ag | Siliziumcarbid halbleiterbauelement |
US10636902B2 (en) | 2018-09-13 | 2020-04-28 | Ptek Technology Co., Ltd. | Multiple gated power MOSFET device |
DE102018124740A1 (de) | 2018-10-08 | 2020-04-09 | Infineon Technologies Ag | Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements |
US10985248B2 (en) | 2018-11-16 | 2021-04-20 | Infineon Technologies Ag | SiC power semiconductor device with integrated Schottky junction |
US10903322B2 (en) | 2018-11-16 | 2021-01-26 | Infineon Technologies Ag | SiC power semiconductor device with integrated body diode |
US10586845B1 (en) | 2018-11-16 | 2020-03-10 | Infineon Technologies Ag | SiC trench transistor device and methods of manufacturing thereof |
CN112219282A (zh) * | 2018-12-21 | 2021-01-12 | 富士电机株式会社 | 半导体装置和半导体装置的制造方法 |
CN111883584A (zh) * | 2020-08-06 | 2020-11-03 | 苏州华太电子技术有限公司 | 沟槽栅功率器件及提高沟槽栅器件栅极击穿电压的方法 |
Family Cites Families (54)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS53142189A (en) | 1977-05-17 | 1978-12-11 | Matsushita Electronics Corp | Insulating gate type field effect transistor |
US4364073A (en) | 1980-03-25 | 1982-12-14 | Rca Corporation | Power MOSFET with an anode region |
US4969028A (en) | 1980-12-02 | 1990-11-06 | General Electric Company | Gate enhanced rectifier |
US4696028A (en) * | 1984-03-26 | 1987-09-22 | Dytel Corporation | PBX Intercept and caller interactive attendant bypass system |
JPS62193261A (ja) * | 1986-02-20 | 1987-08-25 | Seiko Epson Corp | 半導体装置の製造方法 |
US5034785A (en) * | 1986-03-24 | 1991-07-23 | Siliconix Incorporated | Planar vertical channel DMOS structure |
US5082795A (en) * | 1986-12-05 | 1992-01-21 | General Electric Company | Method of fabricating a field effect semiconductor device having a self-aligned structure |
JP2941823B2 (ja) | 1988-11-28 | 1999-08-30 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
JP2689606B2 (ja) * | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
JP2988111B2 (ja) * | 1992-03-30 | 1999-12-06 | 株式会社デンソー | 半導体装置の製造方法 |
JPH0582795A (ja) * | 1991-08-22 | 1993-04-02 | Rohm Co Ltd | 半導体記憶装置 |
JPH0582791A (ja) * | 1991-09-24 | 1993-04-02 | Fuji Electric Co Ltd | 電力用mosfetおよびその製造方法 |
JP2837014B2 (ja) * | 1992-02-17 | 1998-12-14 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
JP2713022B2 (ja) * | 1992-04-21 | 1998-02-16 | 船井電機株式会社 | ビデオオンスクリーン画面での動作モード設定方法 |
JP2559654B2 (ja) * | 1992-05-19 | 1996-12-04 | 株式会社日さく | 地下水の流量と特定水質を監視及び除染する装置 |
JP2948985B2 (ja) * | 1992-06-12 | 1999-09-13 | 三菱電機株式会社 | 半導体装置 |
US5323040A (en) * | 1993-09-27 | 1994-06-21 | North Carolina State University At Raleigh | Silicon carbide field effect device |
JP3383377B2 (ja) * | 1993-10-28 | 2003-03-04 | 株式会社東芝 | トレンチ構造の縦型のノーマリーオン型のパワーmosfetおよびその製造方法 |
JP3307785B2 (ja) * | 1994-12-13 | 2002-07-24 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
JP3288218B2 (ja) * | 1995-03-14 | 2002-06-04 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
US5672889A (en) * | 1995-03-15 | 1997-09-30 | General Electric Company | Vertical channel silicon carbide metal-oxide-semiconductor field effect transistor with self-aligned gate for microwave and power applications, and method of making |
JPH08255902A (ja) * | 1995-03-17 | 1996-10-01 | Toshiba Corp | 絶縁ゲート型半導体装置とその製造方法 |
JPH08306914A (ja) * | 1995-04-27 | 1996-11-22 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
US5998837A (en) * | 1995-06-02 | 1999-12-07 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode having adjustable breakdown voltage |
JP2988871B2 (ja) * | 1995-06-02 | 1999-12-13 | シリコニックス・インコーポレイテッド | トレンチゲートパワーmosfet |
JP3384198B2 (ja) * | 1995-07-21 | 2003-03-10 | 三菱電機株式会社 | 絶縁ゲート型半導体装置およびその製造方法 |
US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
JP3168147B2 (ja) * | 1995-09-14 | 2001-05-21 | 株式会社日立製作所 | 半導体装置とそれを用いた3相インバータ |
US5637898A (en) * | 1995-12-22 | 1997-06-10 | North Carolina State University | Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance |
JP3528420B2 (ja) * | 1996-04-26 | 2004-05-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
EP0948818B1 (en) * | 1996-07-19 | 2009-01-07 | SILICONIX Incorporated | High density trench dmos transistor with trench bottom implant |
JP3521648B2 (ja) * | 1996-09-30 | 2004-04-19 | 株式会社デンソー | 半導体装置の製造方法 |
GB9625839D0 (en) * | 1996-12-12 | 1997-01-29 | Westinghouse Brake & Signal | Semiconductor switching devices |
US6090716A (en) * | 1996-12-17 | 2000-07-18 | Siliconix Incorporated | Method of fabricating a field effect transistor |
US5986304A (en) * | 1997-01-13 | 1999-11-16 | Megamos Corporation | Punch-through prevention in trenched DMOS with poly-silicon layer covering trench corners |
DE19709002A1 (de) * | 1997-03-05 | 1998-09-24 | Siemens Ag | Verfahren zur Erzeugung von überbrückten, dotierten Zonen |
US5907169A (en) * | 1997-04-18 | 1999-05-25 | Megamos Corporation | Self-aligned and process-adjusted high density power transistor with gate sidewalls provided with punch through prevention and reduced JFET resistance |
US5877520A (en) * | 1997-08-21 | 1999-03-02 | Texas Instruments Incorporated | Trench lateral overflow drain antiblooming structure for virtual phase charge coupled devices with virtual gate element |
US5977588A (en) * | 1997-10-31 | 1999-11-02 | Stmicroelectronics, Inc. | Radio frequency power MOSFET device having improved performance characteristics |
US6429481B1 (en) * | 1997-11-14 | 2002-08-06 | Fairchild Semiconductor Corporation | Field effect transistor and method of its manufacture |
JPH11354780A (ja) | 1998-06-03 | 1999-12-24 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
US6084264A (en) * | 1998-11-25 | 2000-07-04 | Siliconix Incorporated | Trench MOSFET having improved breakdown and on-resistance characteristics |
EP1023985A1 (de) | 1999-01-27 | 2000-08-02 | Alusuisse Technology & Management AG | Verfahren und Umformstation zur Herstellung kaltverformter Formpackungen |
GB2347014B (en) * | 1999-02-18 | 2003-04-16 | Zetex Plc | Semiconductor device |
US6351009B1 (en) | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
FR2803094B1 (fr) * | 1999-12-22 | 2003-07-25 | St Microelectronics Sa | Fabrication de composants unipolaires |
US6818946B1 (en) * | 2000-08-28 | 2004-11-16 | Semiconductor Components Industries, L.L.C. | Trench MOSFET with increased channel density |
US6710403B2 (en) * | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
KR100400079B1 (ko) * | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
US6940125B2 (en) * | 2002-08-19 | 2005-09-06 | Silicon Storage Technology, Inc. | Vertical NROM and methods for making thereof |
DE10245249B4 (de) * | 2002-09-27 | 2008-05-08 | Infineon Technologies Ag | Verfahren zum Herstellen eines Trenchtransistors |
JP4085781B2 (ja) * | 2002-11-01 | 2008-05-14 | トヨタ自動車株式会社 | 電界効果型半導体装置 |
JP3964819B2 (ja) * | 2003-04-07 | 2007-08-22 | 株式会社東芝 | 絶縁ゲート型半導体装置 |
-
1999
- 1999-03-01 US US09/260,411 patent/US6351009B1/en not_active Expired - Lifetime
-
2000
- 2000-02-03 EP EP10180114A patent/EP2280418A1/en not_active Withdrawn
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