WO2013031868A1 - 化合物半導体装置及びその製造方法 - Google Patents

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sic
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光治 加藤
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有限会社Ｍｔｅｃ
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a compound semiconductor device suitable for high-voltage driving applications, in particular, a semiconductor device using a SiC substrate and a manufacturing method thereof.
  • FIG. 1 shows a known method for forming a single crystal silicon carbide (SiC) substrate.
  • SiC silicon carbide
  • the SiC film 3 is further grown on the SiC film 2 from which the Si substrate 1 has been removed as shown in FIG. 1-b.
  • MOSFET MOS field effect transistor
  • FIG. 1-c A MOS field effect transistor
  • FIG. 2-b There is also a structure in which a MOSFET is formed as shown in FIG. 2-b in a state where the SiC film 3 is formed on the Si substrate 5 as shown in FIG. 2-a.
  • the SiC layer 3 and the Si layer 5, which are both conductive materials, are in contact with each other, there is a problem that the characteristics of SiC that can withstand high voltages are impaired by the Si layer.
  • this structure is not preferable because a leakage current is generated due to crystal defects in the SiC layer 3 generated from the interface with the Si substrate 5.
  • the SiC film 3 can be formed on the silicon oxide film (SiO 2 film) 4, it is considered possible to make use of the characteristics of SiC that can withstand high voltages. It is difficult to grow single crystal SiC on a silicon oxide film.
  • FIG. 3 conceptually shows the state of crystal defects generated in the SiC layer 3.
  • Crystal defects (101, 102) are generated in the vertical direction from the interface between the Si substrate 5 and the SiC layer 3 and rapidly decrease as they move away from the interface with the Si substrate in the SiC layer, but do not become zero.
  • Long crystal defects 102 reach the surface layer of SiC.
  • the density of crystal defects is as large as about 10 20 pieces / cm 2 at the interface and decreases to about 10 10 pieces / cm 2 on the surface of the SiC layer with a film thickness of 30 to 50 ⁇ m.
  • the technology for reducing crystal defects has advanced, and the defect density has been reduced by methods such as intentionally roughening the surface to suppress crystal defects, and it has been reduced to about 10 4 / cm 2 .
  • a SiC layer near the interface with the Si substrate has a layer with a high crystal defect density, and a layer with a low crystal defect density is located away from the interface.
  • the degree of reduction of this defect also depends on the plane orientation of the Si substrate. Compared to the (100) plane orientation and the (111) plane orientation, the (211) plane orientation has a significant defect even at a location several ⁇ m away from the interface. It is also known to decrease. Since no active element is incorporated in the Si substrate, the plane orientation can be freely selected to reduce crystal defects. From the above tendency, an SiC layer having a low crystal defect density can be obtained by removing the portion of the SiC layer close to the interface with the Si substrate and using the remaining SiC layer. The SiC layer having a high crystal defect density can be removed by using a general CMP (chemical mechanical polishing) technique or the like.
  • CMP chemical mechanical polishing
  • an invention in which an FET formed on a SiC single crystal substrate is formed so that an electric field relaxation layer having a high impurity concentration is in contact with the surface of the SiC single crystal substrate (see Patent Document 1). ).
  • the end of the depletion layer extending to the SiC substrate when the FET is off does not reach the vicinity of the interface between the SiC substrate containing many crystal defects and the electric field relaxation layer, thereby suppressing dielectric breakdown. It is supposed to be possible.
  • Non-Patent Document 1 and 2 As a method for manufacturing a SiC substrate, a technique called smart cut (registered trademark) is well known in which hydrogen is ion-implanted into a SiC wafer and a surface layer is peeled to obtain a SiC thin film (for example, Non-Patent Document 1 and 2).
  • a SiC surface peeled in this way is rough
  • a method of manufacturing a substrate having a SiC layer with little surface roughness a first substrate in which a SiC layer is formed on a Si substrate and a Si oxide film are used.
  • a manufacturing method is also disclosed in which a second substrate is bonded so that the SiC layer is sandwiched between the Si substrate and the Si oxide film, and thereafter the Si substrate is removed by etching to expose the SiC layer (patent) Reference 2). Further, a semiconductor structure having a silicon active layer on an insulating layer by forming an insulating layer on at least one surface of two silicon substrates by plasma activation, and thinning one of the two substrates after assembling the two substrates has been disclosed (see Patent Document 3).
  • FIG. 4 shows a detailed structural example of the conventional MOSFET shown in FIG.
  • the structure of the MOSFET is similar to that popular in Si substrates.
  • FIG. 4-a when the MOSFET is on, a current 115 flows from the drain electrode 62 through the N ⁇ layer to the source electrode 61 through the channel below the gate electrode 64.
  • the MOSFET structure shown in FIGS. 4-a and b is called a lateral element because the current flow is in the lateral direction (parallel to the substrate surface).
  • the structure is simple, there is a demerit that the element size becomes large in order to secure the distance between the source and the drain because an N ⁇ layer extending in the lateral direction is necessary. For this reason, vertical elements as shown in FIG.
  • FIG. 18 are often used in power (high voltage / high current drive) elements.
  • the structure of the source portion and the gate portion is almost the same as the structure of the horizontal device (FIG. 4-a), but the drain N ⁇ layer 12 has a minimum area in the horizontal direction and is turned on. In this state, a current 115 flows from the drain electrode 62 in the vertical direction.
  • Figures 4-c and d show the important factors as MOSFETs. When the MOSFET is on, both the channel resistance 81 and the drift resistance (N - resistance) 82 shown in FIG.
  • the channel resistance 81 is a resistance component of a current path generated by electrons induced in the channel portion of the P ⁇ surface through the gate oxide film 63 at the gate electrode 64.
  • the drift resistor 82 is a resistance component of the N ⁇ layer generated in the on-current path.
  • the thickness of the N ⁇ layer and the impurity concentration are important factors.
  • the MOSFET When the MOSFET is off, the source electrode is at the ground potential, and a load voltage of several hundred volts or more is applied to the drain electrode.
  • FIG. 4-b is a diagram for explaining an off state of the FET.
  • a high voltage (reverse bias voltage) is applied between N ⁇ P ⁇ (between the N ⁇ layer 59 and the P well 58).
  • a reverse bias junction surface to which a reverse bias voltage is applied when the MOSFET is off is also referred to as a reverse bias junction surface.
  • the reverse bias voltage generates an electric field (710, 71-74) from the drain part to the source part.
  • the leakage current 83 shown in FIG. 4-d is an important factor.
  • the crystal defect leakage current 112 generated by the crystal defect 106 in the direction perpendicular to the substrate surface has a large value.
  • FIG. Figure show the 5-a, using 10 samples, a measured value obtained by measuring the reverse bias voltage V R applied to the current density J L and PN junction flowing through the PN junction reverse biased, 5 -b is a diagram modeling it. Leakage does not occur until the reverse bias voltage reaches a certain voltage, and when the voltage exceeds a certain voltage, the current along the defect starts to increase.
  • the voltage Va at which the current along the crystal defect begins to flow is called “crystal defect breakdown voltage”.
  • the breakdown voltage Vb of the PN junction is reached, a large current starts to flow due to an electron avalanche.
  • FIG. 19 shows the simulation values of the crystal defect density and the leakage current when the method (A) is applicable and when the method (B) is possible.
  • Y-axis (L / L characteristic value) relative value of the off-leak current i.e. the ratio of the off-leak current and ON current (off-leak current / on-current)
  • the characteristic indicated by the straight line (M) in FIG. 19 is a value calculated based on the actually measured value in FIG. 5-a and the model in FIG. 5-b.
  • the L / L characteristic value is about 10 ⁇ 5 (q1), which is larger than the target value.
  • the characteristic indicated by the straight line (A) is the case where the PN junction surface is provided only in the direction in which the electric field is not applied to the crystal defect, and the L / L characteristic value is ideally below the target value of 10 -6. It is a characteristic.
  • the characteristic indicated by the straight line (B) is a simulation value when the above-described electric field relaxation is realized. In the case of (B), when the crystal defect density is 10 4 pieces / cm 2 (p), the L / L characteristic value becomes the target level q2 of “10 ⁇ 6 or less”. From this simulation result, it is expected that the L / L characteristic value is improved from the q1 level to the q2 level due to the effect of electric field relaxation and reaches the target.
  • the solution based on the above considerations (A) and (B) is effective in the lateral element.
  • the above considerations (A) and (B) are not conceived from the vertical element structure generally used in power elements, and this principle cannot be applied to vertical elements.
  • the leakage current can be reduced by adopting a structure in which the bottom of the MOSFET is insulated and not a PN junction.
  • a SiC film is laminated on a Si substrate as shown in FIG. 2-c via a silicon oxide film, leakage current due to crystal defects can be eliminated.
  • the SiC film is grown on the silicon oxide film, it becomes polycrystalline, and it is difficult to obtain a target single crystal SiC film.
  • the direction of crystal defects only the vertical direction is mentioned in FIG. 3, but it is not always perpendicular to the substrate due to the manufacturing method of the SiC substrate.
  • the direction of the defect is not vertical, but has an angle of 54 degrees with respect to the substrate.
  • the technique based on the consideration (A) has the same effect
  • the electric field relaxation technique based on the consideration (B) has the same effect.
  • Si is exemplified as the base substrate of single crystal SiC
  • a silicon oxide film is exemplified as the insulating film.
  • the treatment is often performed at a high temperature of about 1600 ° C. to 1700 ° C.
  • polycrystalline SiC (poly SiC) or the like can be used as a base substrate, and an aluminum nitride film or the like can be used as an insulating film.
  • the structure for reducing the leakage current based on the considerations (A) and (B) does not depend on the material of the base substrate or the insulating film.
  • MOSFETs and HEMT devices formed on SiC and GaN substrates meet this need. These are devices capable of switching driving a voltage of several hundred volts and operating speeds up to several MHz.
  • the present invention is structurally close to these substrates and discloses the practical use of a simple substrate structure in terms of ease of manufacturing.
  • an SiC substrate will be described as an example, but the same applies to a GaN substrate and other compound semiconductor substrates.
  • the object of the present invention is to form a single crystal SiC film on an insulating isolation substrate to constitute a MOSFET, and to eliminate the crystal defect current along the crystal defects as discussed in FIGS. It is to come out.
  • a single crystal SiC film cannot be formed directly on a silicon oxide film, this simple structure has not been put into practical use.
  • the present invention has been made in view of the above-mentioned present situation, and is a compound semiconductor device having a structure for reducing electric field relaxation and reducing leakage current caused by crystal defects, particularly a compound semiconductor device using a SiC substrate suitable for high voltage driving applications. And a method of manufacturing the same.
  • the present invention provides an element structure in which a single-crystal SiC layer is formed on an insulating film, and a semiconductor element such as a MOSFET is formed on the single-crystal SiC layer, and leakage of the MOSFET or the like due to electric field relaxation by the insulating film.
  • This is a method of reducing the current and a method of forming a single crystal SiC film on the insulating film.
  • the MOSFET formed on the insulating film has a structure in which the PN junction completely reaches the insulating film (for example, silicon oxide film) surface and there is no PN junction surface perpendicular to the crystal defect, and the PN junction surface is the insulating film.
  • the structure is slightly separated from the surface, and is divided into a structure in which an electric field in the direction of crystal defects is applied during the operation of the MOSFET.
  • the former can reduce the leakage current at the time of reverse bias, that is, when the MOSFET is turned off, but the problem remains that the SiC layer becomes thinner and the N - resistance when the MOSFET is turned on becomes larger. Therefore, the former structure can be a structure for a high voltage element having a medium current or less.
  • the element substrate for forming the structure as described above There are three possible forms of the element substrate for forming the structure as described above.
  • the first form is a thin SiC layer in which a SiC layer having a thickness approximately equal to the depth of about 1 ⁇ m of a P-type layer and an N-type layer is formed on an oxide film provided on a base substrate made of Si or the like. This is an element substrate.
  • the SiC film is made as thick as possible within the range in which the electric field relaxation effect can be obtained by the depletion layer between the oxide film and the PN junction surface on the oxide film provided on the base substrate made of Si or the like. This is an element substrate having a thick SiC layer.
  • the thin SiC film element substrate is formed by using Si single crystal as a base substrate, and the SiC film and the silicon oxide film are removed in a part of the element substrate, so that the low voltage driving Si element is used. This is the element substrate provided with the region.
  • the thin SiC layer device substrate was prepared by preparing a SiC seed substrate with few crystal defects, and removing the SiC layer with a thickness of about 1 ⁇ m peeled from the seed substrate by the smart cut technology on the base substrate.
  • a method of transferring the film onto a film to form an element substrate is conceivable.
  • Smart cut technology and bonding technology which have been put into practical use with Si single crystals, are applied to SiC substrates.
  • the thin film that can be peeled off by smart cutting is about 1 ⁇ m. Therefore, a thick SiC layer can be formed by forming a thin SiC layer on the silicon oxide film of the base substrate by smart cut technology and further growing SiC on the SiC surface of the element substrate.
  • an element substrate having a thick SiC layer can be formed by bonding a substrate obtained by growing SiC on a Si substrate to a base substrate, and then removing the Si substrate which is a base material of SiC.
  • the P-type layer and N-type layer formed on the SiC layer need to be treated at a high temperature of about 1600 ° C. in order to activate them. Is hardly diffused, so that the depth is determined by the depth of ion implantation (about 1 ⁇ m).
  • the base substrate is Si
  • the element substrate after SiC transfer is composed of poly-SiC, silicon oxide film, and single-crystal SiC layer, so the upper limit of the processing temperature is determined by the silicon oxide film, and it can be as high as 1600 ° C. Activation processing is possible at temperature.
  • the present invention is as follows. 1. An insulating film formed on the base substrate, a single crystal compound semiconductor layer formed on the insulating film, and a semiconductor element comprising a combination of a P-type region and an N-type region formed in the single crystal compound semiconductor layer; The thickness of the single crystal compound semiconductor layer is 30 ⁇ m or less, and the electric field strength is relaxed between the PN junction surface to which a reverse bias is applied during the operation of the semiconductor element and the insulating film. A featured compound semiconductor device. 2. The semiconductor element is an FET, and the thickness of the single crystal compound semiconductor layer is equal to or less than the closest distance between the gate and the drain. The compound semiconductor device described. 3. At least one of the P-type region and the N-type region reaches the insulating film. Or 2.
  • the single crystal compound semiconductor is made of SiC.
  • the single crystal compound semiconductor is made of SiC
  • the base substrate is made of Si or polycrystalline SiC, and one of silicon oxide, aluminum oxide, and aluminum nitride is used as the insulating film.
  • the base substrate is a Si single crystal substrate, further comprising a silicon region from which the insulating film and the single crystal compound semiconductor layer are removed, and a silicon semiconductor element formed in the silicon region.
  • a method of manufacturing a compound semiconductor device wherein an ion implantation step is performed to implant ions into a surface layer portion of a seed single crystal compound semiconductor substrate formed from a seed crystal of the compound semiconductor, the base substrate, and the seed
  • the single crystal compound semiconductor layer having the predetermined thickness is formed by growing the same single crystal compound semiconductor on the peeled surface layer portion. The manufacturing method of the compound semiconductor device of description. 9. 7.
  • a seed single crystal compound semiconductor substrate is formed by growing the single crystal compound semiconductor layer as a seed single crystal compound semiconductor layer on the second substrate to a thickness exceeding a predetermined thickness on the second substrate.
  • the another substrate is made of Si or sapphire. The manufacturing method of the compound semiconductor device of description.
  • a trench is formed in the SiC layer by a trench etching technique, the SiC is removed, the silicon oxide film is exposed at the bottom of the trench, and the silicon oxide film is filled in the groove, so that the SiC layer is surrounded by the silicon oxide film and A state in which the bottom is enclosed can be created.
  • an element such as a MOSFET there, individual elements are completely separated on one element substrate, and an integrated circuit can be formed by combining a plurality of high voltage elements.
  • Sectional drawing which shows the structure of the element substrate using thin SiC layer based on embodiment of this invention, and MOSFET formed on it, and a preparation method Sectional view showing a structure in which the periphery of the MOSFET element in the previous figure is separated by a trench oxide film and a method for producing the structure Sectional drawing which shows the structure and production method of the element substrate using another thick SiC layer based on another embodiment, and MOSFET formed on it Sectional view showing a structure in which the periphery of the MOSFET element in the previous figure is separated by a trench oxide film and a method for producing the structure Sectional drawing which shows the structure and manufacturing method of the element substrate which removed the SiC layer with many crystal defects, and MOSFET formed on it based on further embodiment Sectional view explaining the structure of a conventional vertical MOSFET A graph for explaining the relationship between the crystal defect density and the index of leakage current reduction in the present invention Experimental value graph showing that leakage current is reduced when reverse bias is applied by the structure of the present invention.
  • the compound semiconductor device includes an insulating film (SiO 2 ) 4 formed on the base substrate 5, and a single crystal compound semiconductor (SiC) formed on the insulating film 4.
  • insulating film SiO 2
  • SiC single crystal compound semiconductor
  • the electric field strength during the reverse bias is relaxed between the PN junction surface (the junction surface between the P well 58 and the N ⁇ layer 59) to which the reverse bias is applied and the insulating film 4.
  • FIG. 6-b shows the electric field simulation in this SOI (SiC on Insulator) structure. From this figure, it can be seen that the electric field below the P well 58 is sandwiched between the P well and the oxide film and relaxed so as to be pushed out from under the P well.
  • the entire SiC layer having a thickness of 10 ⁇ m on the oxide film 4 is composed of the N ⁇ layer 59.
  • the source N + layer 65 and the drain N + layer 66 are formed with a depth of 0.5 ⁇ m, and the P well 58 is formed with a depth of 1 ⁇ m.
  • the PN junction surfaces to which a reverse bias is applied there is a surface facing the oxide film 4, but it is possible to produce a feature that the electric field is relaxed by interference of the electric field with the oxide film surface below the PN junction surface. The electric field strength in this region is weakened, and it becomes difficult to reach the crystal defect breakdown voltage Va. If designed optimally, even if there is a crystal defect (105) perpendicular to the substrate surface, it does not result in a defect current flowing along the crystal defect. Ideally, the crystal defect breakdown voltage Va point shifts to the high voltage side and becomes the same as the PN junction breakdown voltage Vb (arrow (4) shown in FIG. 5-b).
  • FIG. 7 is a diagram illustrating the relationship between the dimensions of each part and the characteristic values for the structure of the MOSFET element shown in FIG.
  • the drift resistance (the resistance against the current flowing from the drain to the source) is the drift length Ld (distance between the end of the drain and the end of the MOS channel) 121, the thickness Tsic122 of the SiC layer, It depends on the impurity concentration of the N ⁇ layer 59.
  • the drift length Ld121 needs to be larger than the lateral depletion layer extension width Lh124 when a high voltage is applied so as to withstand the high voltage applied when the MOSFET is off.
  • the vertical depletion layer expansion width is Lv125 and the P-well depth is Lp126 when a high voltage is applied, the effect of electric field relaxation is great if the SiC layer thickness Tsic is equal to or smaller than Lv + Lp.
  • the depletion layer expansion widths Lh124 and Lv125 are values determined by the impurity concentrations of the P well and the N ⁇ layer, and are obtained from the breakdown voltage required at the junction of the P well 58 and the N ⁇ layer 59.
  • a broken line 127 represents a 500 V equipotential line of an electric field generated from the drain to the source when the MOSFET is off.
  • the thickness Tsic of the SiC layer is equivalent to Lv + Lp. It shows a state where it does not reach below.
  • the potential line 127 reaches under the P well. This difference is the effect of electric field relaxation. That is, the fact that the high potential does not reach below the P well as shown in FIG. 7-a means that the electric field applied to the PN junction on the lower surface of the P well is reduced (relaxed).
  • FIG. 7-b shows a simulation result of the relationship between the relative value (1) of the drift resistance and the relative value (2) of the electric field relaxation value with respect to the thickness Tsic122 of the SiC layer.
  • the drift resistance (1) hardly changes in the range where the thickness Tsic of the SiC layer is larger than Lv + Lp. This is because current flows through the surface layer.
  • the drift resistance (1) increases sharply when the Tsic is 0.5 (Lv + Lp), but only slightly increases. Since the drift resistance is proportional to the distance Ld between the drain 66 and the P well 58, the distance Ld is preferably shorter. Most preferably, the distance Ld is equal to the lateral depletion layer spreading width Lh.
  • the electric field relaxation value (2) shown in FIG. 7-b is small when the thickness Tsic of the SiC layer is larger than Lv + Lp, and the electric field relaxation effect is lost. It can be said that the effect is obtained about 1.5 times less than Lv + Lp.
  • the thickness Tsic of the SiC layer is about 10 ⁇ m for applications requiring a withstand voltage of about 1000 V, and about 15 ⁇ m for applications of about 2000 V. Therefore, in order to obtain the effect of electric field relaxation, the thickness Tsic is preferably about 25 ⁇ m or less. .
  • the electric field relaxation value (2) is large in the region where Tsic is small, and a large electric field relaxation effect can be obtained. For example, compared to the case where Tsic is 1.5 (Lv + Lp), there is an effect that is 1.5 orders of magnitude greater at 0.8 (Lv + Lp), and an effect that is two orders of magnitude greater at 0.5 (Lv + Lp). For reference, in the simulation of the L / L characteristic value in FIG. 19, Tsic is a condition corresponding to 0.8 (Lv + Lp). As described above, the dimensions of the element are determined in consideration of the balance between the electric field relaxation value and the drift resistance in accordance with the required breakdown voltage based on the considerations and simulation results shown in FIG.
  • the thickness of the SiC layer is an important factor.
  • This example is an example of a 3C type substrate, but the 4H type substrate has a little depletion layer expansion, so the optimum value of Tsic is a little thinner.
  • the maximum value of Tsic capable of obtaining effective electric field relaxation is about 30 ⁇ m.
  • the thickness Tsic of the SiC layer is preferably set to a thickness that allows the depletion layer to reach the insulating film SiO 2 , that is, (Lv + Lp) or less.
  • the nearest distance between the source or gate and the drain (the distance between the P well 58 or the gate 64 and the drain 66) Ld is preferably equal to the lateral depletion layer extension width Lh. This is because when Ld is larger than Lh, the drift resistance is increased and the space is wasted without affecting the element function.
  • the vertical and horizontal expansion of the depletion layer varies depending on the crystal structure and the electric field to be formed (see FIG. 6), but roughly, by making the thickness Tsic of the SiC layer equal to or less than the distance Ld + Lp, A structure in which the depletion layer spread Lv reaches the insulating film SiO 2 can be obtained, and the structure has the least waste.
  • the simulation as in this example can be applied to the lateral MOSFET.
  • FIG. 8 shows a structure in which a MOSFET is formed on a thin single crystal SiC layer 37 (33) formed on a Si substrate 5 via a silicon oxide film 4 as an embodiment of the present invention.
  • the P-type region (67) and the N-type region (65) constituting the MOSFET reaches the insulating film 4.
  • the thickness of the SiC film is 1 ⁇ m
  • the depth of the source N + layer 65 and the depth of the P layer 67 serving as the channel portion are 1 ⁇ m.
  • the “thin single crystal SiC layer” means a thin single crystal SiC layer having a thickness comparable to the depth of the PN junction layer.
  • Single crystal SiC layer 37 is preferably constituted by SiC layer 33 with few crystal defects.
  • the thickness of the SiC film 37 is 1 ⁇ m and is made of the N ⁇ layer 59.
  • a source N + layer 65, a drain N + layer 66, a channel part P layer 67, and an element isolation part P + layer 68 are partially formed thereover, all of which have a depth of 1 ⁇ m or more (with the thickness of the SiC film 37). Equivalent). For this reason, even if there is a crystal defect 105 perpendicular to the substrate surface in the PN junction, the defect current 112 flowing along the crystal defect does not occur.
  • the relationship between the direction of the crystal defects and the direction of the PN junction surface is one of the important features of this embodiment. That is, when the PN junction reaches the oxide film, the PN junction surface to which a reverse bias is applied when the MOSFET element is off is not in the direction parallel to the substrate surface.
  • the source N + layer 65, the drain N + layer 66, the channel part P layer 67, and the element isolation part P + layer 68 all reach the silicon oxide film, but not necessarily. Even if not, the depletion layer of the PN junction reaches the silicon oxide film with the reverse bias applied, so that the influence of the crystal defect can be greatly reduced. Further, as shown in FIG. 8-c, the depth of the source N + layer 65 and the drain N + layer 66 is 0.5 ⁇ m, the depth of the channel part P layer 67 and the element isolation part P + layer 68 is 1 ⁇ m, and the SiC layer The thickness of 37 may be about 1 ⁇ m.
  • the defect current 112 does not flow.
  • the depletion layer current 111 is generated at the time of reverse bias when the MOSFET is off and the channel current 110 does not flow, and the structure is less susceptible to crystal defects.
  • FIG. 9 shows an example in which a MOSFET is formed on an SiC layer 37 (33) that is insulated and isolated by a trench structure.
  • the lateral periphery (element isolation portion 68) is insulated and isolated by the trench oxide film 52.
  • the SiC film thickness can be set to 1 ⁇ m, and the source N + diffusion depth and the depth of the P layer serving as the channel portion can be set to about 1 ⁇ m.
  • the thickness of the SiC layer 37 is 1 ⁇ m, and the entire layer is composed of the N ⁇ layer 59.
  • the source N + layer 65, drain N + layer 66, and channel P layer 67 formed there are all 1 ⁇ m deep, and the PN junction surface is not parallel to the substrate surface, but is all vertical. Direction. For this reason, even if the crystal defect 105 perpendicular to the substrate surface exists, the defect current 112 flowing along the crystal defect does not occur. In this structure, we want to minimize the portion other than the MOSFET gate direction. This is realized by the trench portion (52). Compared with the element isolation (P + ) part in FIG. 8, the isolation part can be narrowed by the insulating film 52.
  • FIG. 10 shows a structure in which a thick single crystal SiC layer 38 is formed on a Si substrate 5 via a silicon oxide film 4 and a MOSFET is formed on the SiC layer 38 as another embodiment of the present invention.
  • the thickness of the single crystal SiC layer 38 is larger than the depth of the PN junction layer, and the electric field strength is relaxed between the PN junction surface to which a reverse bias is applied during the operation of the MOSFET and the insulating film 4. Structure.
  • the thickness of the SiC layer 38 is preferably 30 ⁇ m or less.
  • the thickness of the SiC layer is 10 ⁇ m
  • the source N + diffusion depth is 0.5 ⁇ m
  • the depth of the P well serving as the channel portion is 1 ⁇ m.
  • the crystal defect breakdown voltage Va shifts to the high voltage side.
  • Fig. 20 shows the experimental results on the relationship between reverse bias voltage and leakage current.
  • This figure shows measured values corresponding to the model shown in FIG.
  • (1) is an actual measurement value when the thickness of the SiC layer is as thick as 100 ⁇ m and no electric field relaxation occurs.
  • the substrate is a 3C (cubic) SiC substrate.
  • (2) in the figure is an actual measurement value when the thickness of the SiC layer is reduced to 10 ⁇ m and an insulator is provided on the lower surface, and the effect of electric field relaxation is remarkable.
  • (3) in the figure shows the actual measurement value when the thickness of the SiC layer is reduced to 6 ⁇ m, and the effect of electric field relaxation is further remarkable.
  • the leakage current with respect to the applied voltage is reduced by 1 to 2 digits in the case of (2) compared to (1) when the SiC layer is thick, and further reduced in the case of (3).
  • the effect of the electric field relaxation by the structure of the present invention is clear, and the thinner the SiC layer on the insulating film, the larger the electric field relaxation effect. Is also big.
  • thinning the SiC layer on the insulating film has a demerit that increases the resistance (drift resistance) of the N ⁇ layer.
  • the setting is made according to the application in consideration of the effect of reducing the leakage current and the advantages and disadvantages of the drift resistance. Increasing the thickness of the SiC layer on the insulating film in preference to the reduction in drift resistance reduces the electric field relaxation effect.
  • the thickness of the SiC layer on the insulating film is preferably 30 ⁇ m or less, and more preferably 25 ⁇ m or less.
  • the depletion layer spreads not only in the depth direction but also in the lateral direction.
  • the expansion of the lateral depletion layer is also small due to the large band gap, and the lateral element on the SiC substrate is less wasteful due to the expansion of the depletion layer, leading to a reduction in device size.
  • FIG. 11 shows an example in which a MOSFET is formed on a SiC layer that is isolated by a trench structure.
  • the lateral periphery of the SiC layer is insulated and isolated by the trench oxide film 52.
  • the SiC film thickness is 10 ⁇ m
  • the source N + diffusion depth is 0.5 ⁇ m
  • the P diffusion depth for the channel portion is 1 ⁇ m.
  • Figures 6, 10 and 11 show examples of N-channel MOSFETs, but it can be easily understood that P-channel MOSFETs can be formed in the same way. Further, not only the MOSFET but also a PN junction diode, a Schottky barrier diode, or a bipolar element can be formed in the insulated SiC layer of FIG. As a result, an integrated circuit can be formed by a combination of insulated SiC elements.
  • FIG. 21 to 24 show the relationship between various embodiments according to the present invention.
  • FIG. 21 shows the type of element structure.
  • A-1 is a thin SOI structure and A-2 is a thick SOI structure.
  • An example of a trench structure is shown for both A-1 and A-2, but the structure is completely the same except when there is no trench.
  • the detailed structure of the element A-1 is shown in FIGS.
  • the detailed structure of the element A-2 is shown in FIGS.
  • FIG. 22 shows types of element substrates on which the element structure is mounted (details are shown in FIG. 12).
  • B-1 is a thin or thick SOI structure
  • B-2 is a SOI structure in which a trench isolation structure is provided in a thin or thick SOI structure
  • B-3 is a thin SOI and Si mixed structure.
  • FIG. 23 shows the procedure for producing these SOI structure element substrates (details are shown in FIGS. 13 to 17).
  • C-1 is a method for forming a thin SOI by smart cut
  • C-2 is a method for growing a compound semiconductor layer thickly after forming a thin SOI by smart cut
  • C-3 shows a method of growing SiC on Si and using a layer with few surface layer crystal defects.
  • FIG. 24 shows each method for activating the PN impurity implanted in the SiC layer.
  • D-1 is a method of forming a PN layer at the seed crystal stage.
  • the seed crystal substrate can withstand high temperatures and can be activated at about 1600 ° C.
  • D-2 is a method in which activation processing is performed at 1600 ° C., which is close to the melting point of the oxide film, when the base substrate can withstand a high temperature like poly SiC in a state where it is transferred from the seed crystal substrate to the base substrate.
  • D-3 is a method in which after the transfer from the seed crystal to the Si base substrate, the surface is made as high as possible, the element substrate part is cooled below the melting point of Si, and the activation process is performed simply with a temperature gradient. is there.
  • D-4 is a method of performing activation at a relatively low temperature, which is the maximum temperature that can be withstood by the material constituting the material, after transferring from the seed crystal to the base substrate.
  • FIG. 12 shows a specific example of the element substrate and element structure shown in FIG. 12-a1 is a cross-sectional view of an element substrate in which a thin SiC layer 37 is formed on the silicon oxide film 4 on the Si substrate 5.
  • FIG. 12-a2 is a cross-sectional view of an element substrate in which a trench oxide film 52 is formed on the element substrate of FIG. 12-a1.
  • FIG. 12-a3 is a diagram in which a MOSFET is formed on the element substrate of FIG. 12-a2, and the MOSFET element shown in FIG. 9 is formed.
  • 12-b1 is a cross-sectional view of the element substrate in which a thick SiC layer 38 is formed on the silicon oxide film 4 on the Si substrate 5.
  • FIG. 12-b2 is a cross-sectional view of an element substrate in which a trench oxide film 52 is formed on the element substrate of FIG. 12-b1.
  • FIG. 12-b3 is a diagram in which a MOSFET is formed on the element substrate of FIG. 12-b2, and the MOSFET element shown in FIG. 11 is formed.
  • FIG. 12-c1 shows an element substrate in which a thin SiC layer 37 is formed on the silicon oxide film 4 on the Si substrate 5.
  • FIG. A portion of the thin SiC layer 37 and the silicon oxide film 4 is removed to form an Si exposed surface 130 where Si is exposed.
  • the Si exposed surface (silicon region) 130 is a region for forming a low-voltage operating CMOS IC, bipolar IC, or the like (silicon semiconductor element).
  • the Si exposed surface 130 is formed by selectively removing the SiC film and the silicon oxide film using the known photolithography technique, resist mask technique and etching technique based on the element substrate of FIG. 12-a1. Is done.
  • FIG. 12-c2 is an element substrate in which a trench oxide film is partially formed on the element substrate of FIG. 12-c1.
  • FIG. 12-c3 is a diagram in which a MOSFET is formed on the element substrate shown in FIG. 12-c2.
  • a CMOS well P well 131, an N channel source 132 and drain 133, and a P channel source 134 and drain 135 are formed on the exposed Si surface 130 shown in FIG.
  • a gate film 13 and a gate electrode 14 are further formed in the SiC portion, and a SiC MOS transistor is configured together with the source 11 and the drain 12.
  • a SiC MOS transistor is configured together with the source 11 and the drain 12.
  • FIG. 13 shows a method for manufacturing the element substrate shown in FIG. 12-a1.
  • a seed SiC substrate 8 is shown in FIG. 13-a.
  • the “seed SiC substrate” intends a substrate made of a seed single crystal compound semiconductor and is not discussed in the present invention, but is a substrate in which crystal defects of SiC (single crystal compound semiconductor) are reduced as much as possible. There are various techniques for reducing crystal defects, but the present invention does not depend on the technique for reducing crystal defects per se and is configured independently.
  • FIG. 13-b is a cross-sectional view of the base substrate in which the silicon oxide film 4 is formed on the Si substrate 5 (insulating film forming step).
  • FIG. 13-c shows a state in which the N-type layer 15 and the P-type layer 16 are formed on the surface layer of the seed SiC substrate 8.
  • An N-type layer and a P-type layer can be formed by forming a mask using a known technique and selectively implanting ions. In order to activate the ion-implanted ions, an activation process is performed at about 1600 ° C. It is a feature of the present manufacturing method that annealing for activation can be performed at a temperature far exceeding the melting temperature of the Si substrate before bonding to the Si substrate.
  • the melting temperature of the SiC material is 2200 ° C., which is much higher than 1600 ° C., so there is no problem.
  • hydrogen ions are implanted from the surface to a depth of about 1 ⁇ m (ion implantation step). This is a process for separating the surface layer portion of the SiC substrate at the interface of the hydrogen ion implantation layer later, and is a known method for peeling a wafer thin film called smart cut.
  • the layer having a high hydrogen ion concentration is a cleavage plane that separates the SiC thin film (surface layer portion) 37 and the seed SiC substrate, and is represented as a smart cut surface 34 in the figure.
  • FIG. 13-d shows a state where the surface of the thin SiC layer 37 shown in FIG.
  • the SiC substrate is warped due to a difference in internal defect density or the like, a flattening process such as using a flattening stage 20 is necessary. Depending on the size of the warp, it may be insufficient to simply place the SiC substrate on the flattening stage and suction from the suction hole 21. In that case, it is necessary to apply pressure from above in the figure to achieve flattening.
  • the bonded substrate is heat-treated at about 500 ° C. to 1000 ° C., so that the seed SiC substrate is cleaved in the smart cut layer 34 in which the hydrogen ions previously implanted are concentrated.
  • the substrate shown in FIG. 13-e1 can be used as a substrate for a semiconductor element by removing and planarizing a crystal defect layer on the SiC surface layer by a process such as CMP (step of forming a single crystal compound semiconductor layer).
  • Fig. 13-f shows the state where the MOSFET is formed on the substrate (semiconductor element formation step).
  • the MOSFET element is the same as that illustrated in FIG.
  • the seed SiC substrate shown in FIG. 13-e2 can be used again as a seed SiC substrate (FIG. 13-a) after CMP processing. If the thickness is reduced, the thickness of the seed SiC substrate can be increased by epitaxially growing SiC. It is well known that if a SiC layer is grown on a seed crystal substrate having few crystal defects, the grown SiC substrate can have few crystal defects. It is also a feature of this production method that the seed crystal can be reused in this way.
  • SiC has a large Young's modulus, and the entire substrate is warped due to the crystal defect density. As a countermeasure, it is also effective to reduce the warpage by balancing the stress by forming a dummy SiC film 9 on the back surface of the Si substrate 5 as shown by the broken lines in FIGS. 13-e1 and 13-f. is there. A film having a different Young's modulus such as a silicon nitride film is also effective as the dummy film.
  • the Si substrate 5 and the seed SiC substrate 8 are bonded together via the silicon oxide film 4. It is also possible to form an oxide film on the SiC substrate and bond it to the Si substrate. It is also possible to form a silicon oxide film on a SiC substrate, form a silicon oxide film on the Si substrate, and bond the silicon oxide films together.
  • the Si substrate 5 provided with the silicon oxide film is used as the base substrate of the element substrate, but a low-cost poly SiC substrate is also used instead of the Si substrate to improve heat resistance. Is possible.
  • the Si substrate is replaced with a poly SiC substrate.
  • the maximum holding temperature after bonding with the seed SiC substrate and providing the single crystal compound semiconductor film on the base substrate via the oxide film by smart cut is It is not restricted by Si material. Therefore, the formation and activation of the P-type semiconductor layer and the N-type semiconductor layer described in FIG. 13-c can be performed in the state shown in FIG. 13-e1.
  • silicon oxide is used as the insulator, but it is also possible to use a material having a high melting point such as an aluminum oxide film or an aluminum nitride film.
  • a material having a high melting point is particularly effective when a poly SiC substrate is used as the base substrate, and the activation treatment can be performed at a high temperature after bonding.
  • FIG. 14 shows a manufacturing method of a structure in which an element such as a MOSFET is surrounded by an oxide film (the structure shown in FIG. 12-a3).
  • This structure is realized by removing the surrounding SiC forming the element by a trench etching technique to form a groove and filling the groove with a silicon oxide film.
  • the periphery and bottom surface of the element are all surrounded by the silicon oxide film, and a plurality of elements such as MOSFETs can be formed in the SiC layer portion.
  • FIG. 14-a shows a state where the thin SiC layer 37 is formed on the silicon oxide film 4 provided on the Si substrate 5 (structure shown in FIG. 13-e1).
  • FIG. 13-e1 shows a state where the thin SiC layer 37 is formed on the silicon oxide film 4 provided on the Si substrate 5 (structure shown in FIG. 13-e1).
  • FIG. 14B shows a state in which a resist mask 50 for forming a trench is formed in this state.
  • FIG. 14-c shows a state where the trench portion 51 is formed by etching the thin SiC layer 37 into a groove shape by trench etching. In the trench portion, the underlying silicon oxide film 4 is exposed.
  • FIG. 14-d shows a state in which after the resist mask 50 is removed, the trench groove 51 is filled with a silicon oxide film to form a trench oxide film 52, and then the surface is polished and planarized. Yes.
  • Trench formation, silicon oxide film filling, and planarization are known techniques, and are practically used in the Si film on the silicon oxide film provided on the Si substrate.
  • FIG. 14E shows an example in which a MOSFET (structure shown in FIG. 9) is formed on this substrate. In this way, a structure in which individual elements are completely insulated and separated by the oxide film can be obtained. As a result, a plurality of MOS transistors are insulated and separated, and an integrated circuit can be formed in the SiC layer.
  • FIG. 15 shows a method of manufacturing an element substrate in which the thick single crystal SiC layer 38 shown in FIG. 12-b3 is formed on the silicon oxide film.
  • a seed SiC substrate 8 is shown in FIG.
  • FIG. 15B is a cross-sectional view of the base substrate in which the silicon oxide film 4 is formed on the Si substrate 5.
  • FIG. 15-c shows a state in which hydrogen ions are implanted from the surface to a depth of about 1 ⁇ m. This is a process for separating the SiC substrate at the interface of the hydrogen ion implantation layer later, and is a known method of thin film peeling of the wafer called smart cut.
  • FIG. 15-d shows a state where the surface of the thin SiC layer 37 shown in FIG. 15-c and the surface of the silicon oxide film 4 shown in FIG. 15-b are bonded together.
  • the bonded substrate is heat-treated at about 500 to 1000 ° C., so that the seed SiC substrate is cleaved in the smart cut layer 34 in which the previously implanted hydrogen ions are concentrated.
  • -e is separated into a substrate and a seed SiC substrate.
  • the crystal defect layer on the SiC surface layer is removed and planarized by a process such as CMP, and an SiC layer is stacked thereon (single crystal compound semiconductor layer forming step).
  • FIG. 15-f shows a state in which the thick SiC layer 38 is laminated.
  • the SiC layer which was about 1 ⁇ m thick in the stage of FIG.
  • FIG. 15-e is about 10 ⁇ m thick in the state of FIGS. 15-f (37 and 38).
  • the state in which the MOSFET is formed on this element substrate is shown in FIG. 15-h.
  • the MOSFET element is the same as that illustrated in FIG.
  • the thickness of the SiC layer is about 10 ⁇ m, and the depth of the PN junction is about 1 ⁇ m.
  • the gradient temperature activation shown by D-3 in FIG. 24 or the low temperature activation method shown by D-4 can be used.
  • the handling of the seed SiC substrate separated from the state shown in Fig. 15-d is the same as the handling mentioned for the substrate of Fig. 13-e2. After CMP, it can be reused as the seed SiC substrate shown in FIG. 15-a.
  • SiC can be epitaxially grown on the seed SiC substrate to increase the thickness. It is well known that if a SiC layer is grown on a seed crystal substrate having few crystal defects, the grown SiC substrate can have few crystal defects. It is also a feature of this production method that the seed crystal can be reused in this way.
  • SiC has a large Young's modulus, and the entire substrate is warped due to the crystal defect density. As a countermeasure, it is also effective to reduce the warpage by balancing the stress by forming a dummy SiC film 9 on the back surface of the Si substrate 5 as indicated by a broken line in FIG. 15-h. A film having a different Young's modulus such as a silicon nitride film is also effective as the dummy film.
  • the Si substrate 5 and the seed SiC substrate 8 are bonded together via the silicon oxide film 4. It can also be formed on a SiC substrate and bonded to the Si substrate. It is also possible to form a silicon oxide film on a SiC substrate, form a silicon oxide film on the Si substrate, and bond the silicon oxide films together.
  • the Si substrate 5 provided with the silicon oxide film is used as the base substrate of the element substrate.
  • a low-cost poly SiC substrate can be used instead of the Si substrate.
  • the Si substrate is replaced with a poly SiC substrate.
  • the maximum holding temperature after bonding with the seed SiC substrate and providing the single crystal compound semiconductor film on the base substrate via the oxide film by smart cut is It is not restricted by Si material. Therefore, the formation and activation treatment of the P-type semiconductor layer and the N-type semiconductor layer can be performed at a high temperature in the state shown in FIGS. 15-f and g. Further, in the example shown in FIG.
  • a silicon oxide film is used as the insulator, but it is also possible to use a material having a high melting point such as aluminum oxide or aluminum nitride.
  • a material having a high melting point is particularly effective when a poly SiC substrate is used as the base substrate, and the activation treatment can be performed at a high temperature after bonding.
  • FIG. 15 shows a method of laminating a thick SiC layer 38 on a smart-cut thin SiC layer 37, but the thickness is not particularly limited.
  • the limit of the thickness that can be smart cut by implanting hydrogen ions is about several ⁇ m from the limit of acceleration energy. Therefore, it is possible to select whether to select the method of FIG. 13 or the method of FIG. 15 depending on the required SiC thickness.
  • FIG. 16 shows a manufacturing method of a structure in which an element such as a MOSFET is surrounded by an oxide film (the structure shown in FIG. 12-b).
  • This structure is realized by removing the surrounding SiC forming the element by a trench etching technique to form a groove and filling the groove with a silicon oxide film.
  • the periphery and bottom surface of the element are all surrounded by the silicon oxide film, and a plurality of elements such as MOSFETs can be formed in the SiC layer portion.
  • FIG. 16-a shows a state where the thick SiC layer 38 is formed on the silicon oxide film 4 provided on the Si substrate 5 (structure shown in FIG. 15-g).
  • FIG. 15-g shows a state where the thick SiC layer 38 is formed on the silicon oxide film 4 provided on the Si substrate 5 (structure shown in FIG. 15-g).
  • FIG. 16-b shows a state in which a resist mask 50 for creating a trench is formed in this state.
  • FIG. 16-c shows a state in which the trench 51 is formed by etching the thick SiC layer 38 into a groove shape by trench etching. In the trench portion, the underlying silicon oxide film 4 is exposed.
  • FIG. 16-d shows a state in which after the resist mask 50 is removed, the trench 51 is filled with a silicon oxide film to form a trench oxide film 52, and then the surface is polished and planarized. .
  • Trench formation, silicon oxide film filling, and planarization are known techniques, and are practically used in the Si film on the silicon oxide film provided on the Si substrate.
  • FIG. 16E shows an example in which a MOSFET (structure shown in FIG. 11) is formed on this substrate. In this way, a structure in which individual elements are completely insulated and separated by the oxide film can be obtained. Thereby, it is possible to insulate and separate a plurality of MOS transistors and form an integrated circuit in the SiC layer.
  • a method for forming single crystal SiC on a SiC substrate via a silicon oxide film will be described as another example.
  • a method of using a substrate different from the base substrate or a substrate in which a semiconductor layer different from SiC is formed on the other substrate as the second substrate, and forming a seed single crystal SiC layer on the second substrate It is.
  • a Si substrate, a sapphire substrate, or the like can be used as the another substrate.
  • the second substrate is a substrate that is provisionally used to form a target SiC compound semiconductor, and is a substrate that is finally removed (hereinafter, this second substrate is referred to as a “sacrificial substrate”). ).
  • a single crystal SiC layer (seed single crystal SiC layer) 3 is grown to a certain thickness on a sacrificial substrate (second Si substrate) 6 shown in FIG. Then, the surface of the silicon oxide film 4 further formed on the SiC layer 3 is bonded to the surface of the first Si substrate 5 shown in FIG. 17-b. .
  • the Si surface of the first Si substrate 5 and the surface of the silicon oxide film 4 formed on the sacrificial substrate 6 are integrated at the interatomic level.
  • This interface is the Si surface and the silicon oxide film surface, which is the same as the configuration already in practical use for bonding the silicon oxide film surface formed on the Si substrate to the Si surface of another Si substrate, and easily Can be bonded at the interatomic level.
  • the SiC layer 3 is composed of a SiC layer 32 having a relatively large number of crystal defects on the side close to the sacrificial substrate 6, and a SiC layer 33 having a relatively small number of crystal defects on the SiC layer 32.
  • the SiC layer close to the interface with the Si substrate (layer 32 with many crystal defects) is later Although removed, in order to minimize the amount of removal, the thickness of the SiC layer 3 can be made as thin as several tens of ⁇ m to about 100 ⁇ m.
  • FIG. 17D shows a state where the sacrificial substrate 6 and the SiC layer (layer 32 with many crystal defects) in the vicinity of the sacrificial substrate 6 are removed by CMP or the like, and the SiC layer 33 with few crystal defects is left. Removal of a layer having many crystal defects is also preferable in order to increase the crystal defect breakdown voltage.
  • the thickness of the SiC layer 33 with few crystal defects can be preferably about 30 ⁇ m or less.
  • Fig. 17-c shows the pasted state.
  • the substrate warps due to internal stress. Therefore, in bonding, it is necessary to bring the sacrificial substrate 6 on which the single-crystal SiC layer 3 is formed to the flattening stage 20 to obtain flatness.
  • the first Si substrate 5 on which the silicon oxide film is formed is bonded. Bonding can be performed at room temperature.
  • the sacrificial substrate 6 (FIG. 17-a) on which the SiC film 3 is formed is warped by being sucked by a vacuum pump (not shown) through the suction hole 21 provided in the planarization stage 20.
  • the first Si substrate 5 on which the silicon oxide film 4 is formed in this state can be bonded together.
  • the bonding is performed by activating the surfaces at room temperature. This is the same method used for pasting Si wafers that have evolved in recent years. However, since the warpage is affected by the balance between the thickness of the Si substrate 6 and the thickness of the single crystal SiC layer 3, the planarization stage is not necessary when the SiC film is thin and the warpage is small. On the other hand, when the warpage is large, it is also effective to alleviate the warp by previously forming a thin film having a different Young's modulus, such as a dummy SiC film 9 or a silicon nitride film, on the back surface.
  • Young's modulus such as a dummy SiC film 9 or a silicon nitride film
  • the sacrificial substrate (second Si substrate) 6 which is the base material of the single crystal SiC layer 3 is removed by etching.
  • the SiC layer 32 with many crystal defects on the surface side of the single crystal SiC layer 3 is removed by a known method such as CMP, and only the SiC layer 33 with good crystallinity is obtained as shown in FIG. use.
  • the gate film 13, the gate electrode 14, the source 11 and the drain 12 can be formed on the substrate shown in FIG. 17-d by a known method (FIG. 17-f).
  • the silicon oxide film 4 is formed on the surface of the first Si substrate 5 shown in FIG. 17B and the single crystal SiC layer 3 on the sacrificial substrate (second Si substrate) 6 shown in FIG. 17A.
  • the silicon oxide film 4 was bonded to the surface.
  • a silicon oxide film 4 is formed on the first Si substrate 5 and the surface of the silicon oxide film 4 and the surface of the single crystal SiC layer 3 formed on the sacrificial substrate 6 are bonded together. Is possible.
  • a silicon oxide film is formed on the single crystal SiC layer 3 formed on the sacrificial substrate 6, and the surface thereof is bonded to the surface of the silicon oxide film 4 formed on the first Si substrate 5. It is also possible. In this case, both the bonding surfaces are silicon oxide film surfaces.
  • the element substrate shown in FIG. 17-e serves as a substrate serving as a base for forming an insulating isolation structure having a trench structure (FIG. 16).
  • the Si substrate 5 can be polished by CMP or the like so that the thickness of the SiC layer 33 and the thickness of the Si substrate 5 are about 1: 2.5. Specifically, the thickness of the SiC layer 33 with few crystal defects can be 15 ⁇ m, the thickness of the silicon oxide film 4 can be about 2 ⁇ m, and the thickness of the Si substrate 5 can be about 40 ⁇ m. The depth of the impurity is about 1 ⁇ m from the surface.
  • the whole is at a temperature exceeding about 1200 ° C. which is the melting temperature of silicon,
  • the implanted elements cannot be activated.
  • an effective technique is to increase the temperature of only the surface layer of the SiC layer by laser annealing, and forcibly cool the Si part that becomes the base substrate (approximately 0 ° C) while keeping it below the melting point of Si. It is also possible to carry out.
  • the Si substrate 5 provided with the silicon oxide film is used as the base substrate of the element substrate.
  • a low-cost poly SiC substrate can be used instead of the Si substrate.
  • the Si substrate is replaced with a poly SiC substrate.
  • the maximum holding temperature after bonding the seed SiC substrate and providing the single crystal compound semiconductor film on the base substrate via the oxide film is the Si material.
  • the formation and activation treatment of the P-type semiconductor layer and the N-type semiconductor layer can be performed at a high temperature in the state shown in FIG. 17-e. Further, in the example shown in FIG.
  • a silicon oxide film is used as an insulator, but a material having a high melting point such as aluminum oxide or aluminum nitride may be used.
  • the use of a material having a high melting point is particularly effective when a poly SiC substrate is used as the base substrate, and the activation treatment can be performed at a high temperature after bonding.
  • FIGS. 17-d and e have the same structure as FIGS. 15-f and g. Therefore, from the structures of FIGS. 17-d and e, a structure in which the periphery of the element such as a MOSFET as shown in FIG. 16 is surrounded by an oxide film can be created. Details are the same as in FIG.
  • a sapphire substrate can be used in addition to the Si substrate.
  • a compound semiconductor with good crystallinity such as GaN (gallium nitride) or AlGaN (aluminum gallium nitride) is formed on a sapphire substrate, that is, a compound semiconductor with few crystal defects is used as a sacrificial substrate instead of the Si substrate 6 in FIG. It is possible to In this case, for removing the sapphire substrate, it is also possible to use a laser lift-off technique in which a hard sapphire substrate is removed by irradiating a laser beam from the sapphire side.
  • the insulating film is silicon oxide, but it is also effective to use a highly insulating material such as aluminum oxide or aluminum nitride.
  • a highly insulating material such as aluminum oxide or aluminum nitride.
  • the insulator of the trench part it is possible to use not only a silicon oxide film but also other insulators such as an aluminum oxide film and an aluminum nitride film.
  • a substrate in which a single crystal SiC semiconductor with few crystal defects is formed on a sapphire substrate can be used as a seed substrate, and crystallinity such as GaN (gallium nitride) or AlGaN (aluminum gallium nitride) on the sapphire substrate. It is also possible to use a substrate on which a good compound semiconductor layer is formed and a single crystal SiC semiconductor is formed thereon as a seed substrate for smart cut.
  • SiC has been described as a single crystal compound semiconductor, but the same applies when other compound semiconductors such as GaN are used.
  • a material having a lattice constant close to that of a compound semiconductor such as Ge may be used as the base substrate, or an insulating substrate such as a sapphire substrate may be used.
  • a single crystal SiC layer is formed on a Si substrate, a poly SiC substrate, or a sapphire substrate via an oxide film or an aluminum nitride film, and an element is formed on the single crystal SiC layer. According to the present invention in which the structure having no PN junction surface serving as a reverse bias is provided, a great effect that crystal defect leakage hardly occurs can be created.
  • the structure for reducing the electric field of the present invention can achieve a great effect that the crystal defect leakage current can be drastically reduced. Furthermore, the effect of drastically reducing the influence of crystal defects by electric field relaxation is not affected by the direction of crystal defects, and the influence of not only vertical crystal defects but also horizontal crystal defects is also reduced by electric field relaxation effects. Can do. These effects of the present invention greatly contribute to the spread of compound semiconductor elements in the above-mentioned fields. Similar effects can be achieved with other compound semiconductors such as GaN. Further, the method of forming an element isolated by an oxide film isolation structure is epoch-making as a structure of a compound semiconductor such as SiC or GaN, and becomes a base for practical application of an integrated circuit of a compound semiconductor.

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Abstract

　電界緩和を図り結晶欠陥に起因するリーク電流を低減する構造を備える化合物半導体装置、とりわけSiC基板を用いた化合物半導体装置及びその製造方法を提供する。化合物半導体装置は、ベース基板上に形成された絶縁膜と、絶縁膜上に形成された単結晶化合物半導体層と、単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、を備え、単結晶化合物半導体層の厚さは３０μｍ以下であり、半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、絶縁膜との間で電界強度が緩和されることを特徴とする。

Description

化合物半導体装置及びその製造方法
　本発明は、高電圧駆動用途に適した化合物半導体装置、とりわけSiC基板を用いる半導体装置とその製造方法に関する。
　図1に、公知の単結晶炭化珪素（SiC）基板の形成方法を示す。図1-aのように珪素（Si）基板1上にSiC膜2を成長させた後に、図1-bのようにSi基板1を除去したSiC膜2の上にさらにSiC膜3を成長させて必要な厚さを得る方法である。その上に、図1-cに示すようにソース11、ドレイン12、ゲート膜13及びゲート電極14等からなるMOS電界効果トランジスタ（MOSFET）を形成する。しかしながら、このような基板形成方法では、成長速度が遅いSiC薄膜を厚く形成するために長時間を要する。また、SiC膜の成長を高速度にすれば結晶欠陥は増えてしまう傾向がある。
　また、図2-aに示すようなSi基板5上にSiC膜3を形成した状態で、図2-bに示すようにMOSFETを形成する構造もある。しかし、この構造では、ともに導電性材料であるSiC層3とSi層5とが接しているために、高電圧に耐えるというSiCの特徴がSi層により損なわれてしまうという問題がある。また、この構造では、Si基板5との界面から発生するSiC層3の結晶欠陥によりリーク電流が発生して好ましくない。また、図2-c及びdに示すように、シリコン酸化膜（SiO2膜）4の上にSiC膜3が形成できれば、高電圧に耐えるというSiCの特徴を活かすことが可能と考えられるが、シリコン酸化膜の上に単結晶SiCを成長させることは困難である。
　図3に、SiC層3に生じる結晶欠陥の様子を概念的に示す。結晶欠陥（101、102）はSi基板5とSiC層3との界面から垂直方向へ発生して、SiC層内でSi基板との界面から離れるに従い急激に減少するが、ゼロにはならない。長い結晶欠陥102はSiCの表層まで到達する。一つの事例では、結晶欠陥の密度は、界面では1020個／cm2程度と大きく、膜厚30～50μmのSiC層表面では1010個／cm2程度に減少する。近年結晶欠陥の低減技術が進歩し、表面を意図的に荒らして結晶欠陥を抑制するなどの方法により欠陥密度は減少しており、104個／cm2程度までは減少してきている。
　上記の値は一つの例であるが、一般的に、Si基板との界面に近いSiC層には結晶欠陥密度が多い層が存在し、その界面から離れたところでは結晶欠陥密度が少ない層が存在する。この欠陥の減少の度合いはSi基板の面方位によっても異なり、（100）面方位や（111）面方位に対して、（211）面方位では界面から数μm程度離れた部位でも大幅に欠陥が減少するということも知られている。Si基板には能動素子が組み込まれないので、面方位は結晶欠陥を少なくするように自由に選ぶことができる。また、上記傾向から、Si基板との界面に近いSiC層の部分を除去し、残りのSiC層を用いることによって結晶欠陥密度の少ないSiC層を得ることができる。結晶欠陥密度の多いSiC層は、一般的なCMP（chemical mechanical polishing）技術などを用いて除去することができる。
　また、SiC単結晶基板とその上に形成された半導体層との界面には結晶欠陥が比較的多く存在するため、その部分の絶縁破壊電圧が低くなるという問題があった。その対策として、例えば、SiC単結晶基板上に形成されるFETについて、不純物濃度を高くした電界緩和層をSiC単結晶基板表面に接するように形成する発明が開示されている（特許文献１を参照）。この構造によれば、FETがオフの状態においてSiC基板へ延びる空乏層の端が、結晶欠陥を多く含んだSiC基板と電界緩和層との界面近傍にまで達することがなくなり、絶縁破壊を抑制することができるとされている。また、SiC基板の製造方法として、SiCウェハに水素をイオン注入し、表層を剥離させてSiC薄膜を得るスマートカット（登録商標）と呼ばれる手法がよく知られている（例えば、非特許文献１及び２を参照）。しかし、このように剥離されたSiC表面は荒れているため、表面の荒れが少ないSiC層を有する基板の製造方法として、Si基板上にSiC層を形成した第１の基板と、Si酸化膜を有する第２の基板とを、SiC層がSi基板とSi酸化膜に挟まれるように貼り合わせ、然る後にエッチングによりSi基板を除去してSiC層を露出させる製造方法も開示されている（特許文献２を参照）。また、プラズマ活性化により２つのシリコン基板の少なくとも一方の表面に絶縁層を形成し、その２つの基板を組み付けた後に一方を薄層化することによって、絶縁層上にシリコン活性層を備える半導体構造を得る発明が開示されている（特許文献３を参照）。
ＷＯ２００４／１１２１５０号 特開２０００－３０７０８９号 ＵＳ２００９／０１１１２４３号
L.Di Cioccio他,Materials Science Forum Vols.264-268(1998),pp.765-770 B.Aspar他,Journal of ELECTRONIC MATERIALS,Vol.30,No.7,2001,pp.834-840
　図4に、図2-bで示した従来のMOSFETの詳細な構造例を示す。MOSFETの構造としては、Si基板で普及している構造と類似している。図4-aに示すように、MOSFETがオンの時には、電流115がドレイン電極62からN-層を経由し、ゲート電極64下のチャンネルを経てソース電極61へ流れる。図4-a及びbで示したMOSFETの構造は、電流の流れが横（基板面と平行）方向であるので、横型素子と言われる。構造が簡素であるという特徴があるが、横方向に広がるN-層が必要であり、ソースとドレインとの距離を確保するためには素子サイズが大きくなってしまうというデメリットがある。そのため、パワー（高電圧・大電流駆動）素子においては、図18に示すような縦型素子が多く用いられている。縦型素子では、ソース部分及びゲート部分の構造は横型素子の構造（図4-a）とほぼ同様であるが、ドレインのN-層12は、横方向には必要最小限の面積とし、オン状態においてドレイン電極62から縦方向に電流115が流れる。
　図4-c及びdに、MOSFETとしての重要ファクターを示す。MOSFETがオンの時には、図4-cに示すチャンネル抵抗81及びドリフト抵抗（N-抵抗）82共に小さくしたい。チャンネル抵抗81は、ゲート電極64でゲート酸化膜63を介してP-表面のチャンネル部に誘起される電子により生じる、電流経路の抵抗分である。ドリフト抵抗82は、オン電流経路に発生するN-層の抵抗分である。特にパワー素子においてはドリフト抵抗が支配的になるため、N-層の厚さや不純物濃度が重要な要素となる。オンの時のドリフト抵抗を小さくするためにはSiC層の厚さができるだけ厚い方が良い。結晶欠陥は大きな影響を及ぼさない。MOSFETがオフの時には、ソース電極が接地電位となり、ドレイン電極に数百V以上の負荷電圧が加わる。図4-bは、FETのオフ状態を説明する図である。図示する構造において、ゲート電圧が接地電位でMOSFETがオフの時には、N-P-間（N-層59とPウェル58との間）に高電圧（逆バイアス電圧）が加わる。以下、このMOSFETがオフの時に逆バイアス電圧が加わるPN接合面を被逆バイアス接合面ともいう。逆バイアス電圧により、ドレイン部からソース部に向かう電界（710、71-74）が生じる。MOSFETがオフの時には、図4-dに示すリーク電流83が重要なファクターである。特にSiC基板を用いる素子では、基板面と垂直方向の結晶欠陥106により生じる結晶欠陥リーク電流112が大きな値となる。
　図5により、MOSFETがオフの時の逆バイアス電圧とリーク電流の例を説明する。図5-aに示すのは、10個のサンプルを用いて、逆バイアスがかかるPN接合に流れる電流密度JLとPN接合に加わる逆バイアス電圧VRとを計測した実測値であり、図5-bは、それをモデル化した図である。逆バイアス電圧がある電圧に達するまではリークは発生せず、ある電圧を越えると欠陥に沿った電流が増加し始める。この結晶欠陥に沿った電流が流れ始める電圧Vaを「結晶欠陥降伏電圧」と呼ぶ。そして、PN接合の降伏電圧Vbに到達すると、電子雪崩の為に大電流が流れ始める。このように、PN接合に印加される逆バイアス電圧が結晶欠陥降伏電圧Vaを越えるとリーク電流が流れ始め、逆バイアス電圧がPN接合降伏電圧Vbに至らない範囲であっても、より大きなリーク電流が発生している。MOSFETとしてはPN接合の降伏電圧Vbまでリーク電流がゼロであることが望ましいが、SiC基板特有の大量の縦型（基板と垂直方向）の結晶欠陥のために、又は結晶欠陥の縦方向ベクトル成分のために、基板と平行方向のPN接合面において、結晶欠陥降伏電圧Va以上の印加電圧によりリーク電流が発生し始めるのが現実である。
　図5に示したデータとモデルから考察できることは、（A）結晶欠陥に電界がかからない方向（すなわち結晶欠陥の方向）だけにPN接合面があれば欠陥によるリーク電流は無視し得るということ、（B）結晶欠陥の方向と垂直方向にあるPN接合に電圧が印加され、結晶欠陥に沿って電界が発生しても、それが何らかの手段で緩和されれば結晶欠陥によるリーク電流は激減する可能性があるということ、である。図19に、上記（A）の手法の適用が可能となった場合、及び上記（B）の手法が可能となった場合について、結晶欠陥密度とリーク電流のシミュレーション値を示す。図19において、Y軸（L/L特性値）はオフリーク電流の相対値、すなわちオフリーク電流とオン電流の比（オフリーク電流／オン電流）であり、実用上の目標値として、10-6以下が指標となる。図19において直線（M）で示す特性は、図5-aの実測値及び図5-bのモデルに基づいて算出された値である。結晶欠陥密度が104個／cm2（p）のとき、L/L特性値は10-5程度（q1）であり、目標値と比べて大きい値である。また、図19において、直線（A）で示す特性は、結晶欠陥に電界がかからない方向だけにＰＮ接合面を設けた場合であり、L/L特性値が目標値10-6を大きく下回る理想的な特性である。また、直線（B）で示す特性は、上記の電界緩和が実現された場合のシミュレーション値である。（B）の場合、結晶欠陥密度が104個／cm2（p）のとき、L/L特性値は、目標である「10-6以下」のレベルq2となる。このシミュレーション結果から、電界緩和の効果によりL/L特性値はq1レベルからq2レベルに改善され、目標を達することが期待される。但し、上記考察（A）及び（B）に基づく解決手段は、横型素子において有効なものである。パワー素子で一般的に用いられている縦型素子構造から上記考察（A）及び（B）が着想されることはなく、縦型素子にこの原理は適用できないものである。
　前記考察（A）に基づくと、MOSFETの底辺部がPN接合ではなく絶縁分離されている構造とすることによって、リーク電流の低減が可能であることを着想し得る。例えば、図2-cに示したようなSi基板上にシリコン酸化膜を介してSiC膜を積層した構造とすれば、結晶欠陥によるリーク電流を無くすことができる。しかしながら、シリコン酸化膜の上にSiC膜を成長させても多結晶となってしまい、目標とする単結晶SiC膜を得ることは困難である。
　また、前記考察（B）に基づくと、結晶欠陥があっても、PN接合面に印加される電界を緩和する手段を適用することができれば、リーク低減が可能であるといえる。
　図5-aに示した実測値に基づく同図bのモデル化、図5-cに示したシミュレーション、上記考察（A）及び（B）は、図4-aのような横型MOSFETには適用することができる。しかし、高電圧、大電流駆動用途を目指すパワー系半導体素子においては、横型MOSFETの構造ではなく、図18に示した縦型MOSFETの構造を目指すのが一般的である。結晶欠陥が本質的に多いというSiC基板の特性に対応するには、独自の上記考察（A）及び（B）に基づき、その解決手段を横型素子に適用することによりリーク電流を減らすのが最も好ましい。結晶欠陥が多いためにリーク電流が減らないというSiC基板の実用化には、極めて有力な解決策となる。
　また、パワー半導体においては、化合物半導体による高電圧駆動のパワー素子と、Si半導体による低電圧駆動の半導体素子の混載のニーズが高まってきている。現状においてはこの様な素子は存在しない。
　また、結晶欠陥の方向については、図3においては垂直方向だけに言及したが、SiCの基板の製造手法により必ずしも基板に垂直であるとは限らない。例えば、Si基板に気相成長させて作成する3C型基板では欠陥の向きは垂直ではなく、基板に対して54度の角度を有している。そのような場合にも、前記考察（A）に基づく手法は同様に効果を奏し、前記考察（B）に基づく電界緩和の手法も同様の作用効果がある。
　また、以上の説明においては、単結晶SiCのベース基板としてSiを例示し、絶縁膜としてシリコン酸化膜を例示しているが、SiC素子のP型層及びN型層の活性化のためには１６００℃～１７００℃程度の高温で処理されることが多い。このような高温度での処理に耐える材料として、ベース基板として多結晶SiC（ポリSiC）等、絶縁膜として窒化アルミ膜等を用いることができる。前記考察（A）及び（B）に基づいてリーク電流低減を図る構造は、べース基板や絶縁膜の材料には依存しない。
　高電圧駆動素子の用途が拡大するにつれて、それらの素子のコストダウン、より性能の高い素子の実用化が重要な課題となってきている。SiC基板やGaN基板上に形成されるMOSFETやHEMT素子はこのニーズに合ったものである。これらは数百ボルトの電圧がスイッチング駆動でき、動作速度も数MHzまで可能な素子である。本発明は、構造的にはこれらの基板に限りなく近く、作りやすさの面で簡素な基板構造の実用化を開示するものである。以下ではSiC基板を例として説明するが、GaN基板、その他の化合物半導体基板においても同様である。
　前記考察のように、Si基板上にシリコン酸化膜を介して単結晶SiCを形成する構造が可能になれば、SiC特有の縦方向の結晶欠陥のリークを回避できる。また、結晶欠陥を横切るPN接合面の電界の緩和ができれば、リーク電流の大幅な低減になる。本発明の課題は、絶縁分離基板の上に単結晶SiC膜を形成してMOSFETを構成すれば、図4、5及び図19で考察したような結晶欠陥に沿った結晶欠陥電流を無くす可能性がでてくることにある。しかしながら、シリコン酸化膜の上に単結晶SiC膜を直接的に形成することはできないため、この簡素な構造の実用化はされていない。
　また、SiC基板におけるP型層及びN型層の不純物の活性化のためには、一般には1600～1700℃の高温度での処理を要する。このため、ベース基板としてSi等を用いる場合には、表層のSiC部では高温度となり且つSi部では1200℃以下となるように温度を傾斜させる、傾斜温度熱処理の開発が必要である。または、Siに代わるベース基板、シリコン酸化膜に代わる絶縁膜等の採用が必要となる。
　本発明は、上記現状に鑑みてなされたもので、電界緩和を図り結晶欠陥に起因するリーク電流を低減する構造を備える化合物半導体装置、とりわけ高電圧駆動用途に適するSiC基板を用いた化合物半導体装置、及びその製造方法を提供することを目的とする。
　本発明は、前記考察に基づいて、絶縁膜上に単結晶SiC層を形成し、その単結晶SiC層にMOSFET等の半導体素子を形成する素子構造と、絶縁膜による電界緩和によってMOSFET等のリーク電流を低減する構造と、絶縁膜上に単結晶SiC膜を形成する手法である。
　絶縁膜上に形成するMOSFETについては、PN接合が絶縁膜（例えば、シリコン酸化膜）面に完全に達しており、結晶欠陥と垂直なPN接合面が無いという構造と、PN接合面が絶縁膜面から少しは離れており、MOSFETの動作時において結晶欠陥の方向の電界が印加されるという構造と、に分けられる。前者では、逆バイアス時すなわちMOSFETのオフ時のリーク電流を低減することができるが、一方でSiC層が薄くなり、MOSFETのオン時のN-抵抗が大きくなってしまうという課題を残す。従って、前者の構造は中電流以下の高耐圧素子向けの構造となり得る。後者では、MOSFETのPN接合面の下方のSiC層が少ない場合には、PN接合とシリコン酸化膜でピンチオフされて空乏層で満たされるため、電界緩和効果が大きい。SiC層の厚さを増加させてN-抵抗を小さくしていき、一方で電界緩和の効果がどのように減少するのか、そのバランスを選択する必要がある。後者の構造においても、このようなPN接合部の電界緩和により、結晶欠陥によるリーク電流を大いに減少させることができる。
　上記のような構造を形成するための素子基板としては、３つの形態が考えられる。第１の形態は、Siなどからなるベース基板上に設けた酸化膜の上に、P型層及びN型層の深さ1μm程度と同程度の厚さのSiC層を形成する、薄いSiC層の素子基板である。第２の形態は、Siなどからなるベース基板上に設けた酸化膜の上に、酸化膜とPN接合面との間の空乏層により電界緩和効果を得ることができる範囲内でできるだけ厚くSiC膜を形成する、厚いSiC層の素子基板である。第３の形態は、ベース基板としてSi単結晶を用いて前記薄いSiC膜の素子基板を構成すると共に、その一部の領域でSiC膜及びシリコン酸化膜を除去し、低電圧駆動のSi素子用の領域を設けた素子基板である。
　高電圧駆動の横型素子では、その耐圧を保持するためにPN間に一定の距離が必要になる。このPN接合の距離は、機能素子部においては必要であるが、単に寄生で発生する部位においてはデッドスペースとして無駄となる。この部分をトレンチ酸化膜により分離した絶縁分離構造とすることにより、デッドスペースを少なくし、面積当たりのオン抵抗を低減することができる。
　前記薄いSiC層の素子基板の作成方法としては、結晶欠陥の少ないSiCの種基板を作成し、この種基板からスマートカット技術により剥がした厚さ約1μmのSiC層を、ベース基板上のシリコン酸化膜の上に転写して素子基板とする方法が考えられる。Si単結晶等で実用化が始まっているスマートカット技術と貼り合わせ技術を、SiC基板に適用するものである。スマートカットで剥がせる厚さは約1μｍ程度の薄い膜である。従って、厚いSiC層の形成には、スマートカット技術により薄いSiC層をベース基板のシリコン酸化膜上に形成し、その素子基板のSiC面に更にSiCを成長させる方法が考えられる。また、Si基板にSiCを成長させた基板をベース基板に貼り合わせ、その後にSiCの母材となったSi基板を除去することにより、厚いSiC層の素子基板を形成することができる。
　また、SiC基板にPN接合を形成するにあたっては、SiC層に形成するP型層及びN型層は、その活性化のために1600℃程度の高温度処理が必要であること、熱拡散では不純物は殆ど拡散しないため、その深さはイオン注入の深さ（1μｍ程度である。）で決まる、という制約がある。ベース基板がSiの場合には、高温度での活性化のために、Si基板へのSiC層の転写前に、SiC層のP型層及びN型層の活性化を行っておく必要がある。ベース基板がポリSiCであれば、SiC転写後の素子基板はポリSiC、シリコン酸化膜及び単結晶SiC層から構成されるので、処理温度の上限はシリコン酸化膜で決まり、1600℃近くまでの高温度において活性化処理が可能となる。
　本発明は、以下の通りである。
　１．ベース基板上に形成された絶縁膜と、前記絶縁膜上に形成された単結晶化合物半導体層と、前記単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、を備え、前記単結晶化合物半導体層の厚さは３０μｍ以下であり、前記半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、前記絶縁膜との間で電界強度が緩和されることを特徴とする化合物半導体装置。
　２．前記半導体素子はＦＥＴであり、前記単結晶化合物半導体層の厚さは、ゲートとドレインとの間の最も近い距離と同一以下である前記１．記載の化合物半導体装置。
　３．前記Ｐ型領域及び前記Ｎ型領域の少なくとも一方が前記絶縁膜に達している前記１．又は２．記載の化合物半導体装置。
　４．前記単結晶化合物半導体はＳｉＣからなる前記１．乃至３．のいずれかに記載の化合物半導体装置。
　５．前記単結晶化合物半導体はＳｉＣからなり、前記ベース基板はＳｉ又は多結晶ＳｉＣからなり、前記絶縁膜としてシリコン酸化物、酸化アルミニウム及び窒化アルミニウムのうちの１つを用いる前記１．乃至３．のいずれかに記載の化合物半導体装置。
　６．前記ベース基板はＳｉ単結晶基板であり、前記絶縁膜及び前記単結晶化合物半導体層を除去したシリコン領域と、前記シリコン領域に形成されたシリコン半導体素子と、を更に備える前記１．乃至５．のいずれかに記載の化合物半導体装置。
　７．前記１．乃至６．のいずれかに記載の化合物半導体装置の製造方法であって、化合物半導体の種結晶から形成された種単結晶化合物半導体基板の表層部にイオン注入を行うイオン注入工程と、前記ベース基板及び前記種単結晶化合物半導体基板の少なくとも一方の表面に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、前記種単結晶化合物半導体基板の前記表層部を剥離させる切断工程と、前記切断工程により剥離された前記表層部を所定の厚さの単結晶化合物半導体層に形成する単結晶化合物半導体層形成工程と、前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、を備え、前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
　８．前記単結晶化合物半導体層形成工程は、剥離された前記表層部上に同じ単結晶化合物半導体を成長させることにより、前記所定の厚さの前記単結晶化合物半導体層を形成する前記７．記載の化合物半導体装置の製造方法。
　９．請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、前記ベース基板とは別の基板、又は該別の基板上に前記化合物半導体層とは別の半導体層を形成した基板を第２基板とし、該第２基板上に種単結晶化合物半導体層として前記単結晶化合物半導体層を所定の厚さを超える厚さに成長させて種単結晶化合物半導体基板を形成する種単結晶化合物半導体基板形成工程と、前記ベース基板の表面、及び前記第２基板上の前記種単結晶化合物半導体層の表面、の少なくとも一方に絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、前記接合工程によって貼り合わされた前記種単結晶化合物半導体基板側から前記第２基板と該第２基板近傍の前記種単結晶化合物半導体層とを除去し、前記絶縁膜上の前記単結晶化合物半導体層の厚さが所定の厚さとなるように形成する単結晶化合物半導体層形成工程と、前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、を備え、前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
　１０．前記別の基板は、Ｓｉ又はサファイアからなる前記９．記載の化合物半導体装置の製造方法。
　高電圧駆動に適したSiC基板の実用化の期待は大きかったが、これまで縦方向の結晶欠陥が多くてその影響を排除することができず、ひたすら結晶欠陥の低減に注力されてきた。その結果、実用化には不十分ではあるものの、結晶欠陥はある程度は減ってきた。一方で、作成工程が複雑になり、コストアップを招いている。本発明による横型素子と、ベース基板に絶縁膜を介してSiC層を形成し、酸化膜分離によりSiC面積の有効利用を図った高電圧駆動素子基板と素子構造は、製造方法も簡素であり、コスト面でも画期的な手法である。また、SiC層にトレンチエッチング技術により溝を作り、SiCを除去して溝の底にシリコン酸化膜を露出させ、その溝にシリコン酸化膜を充填することにより、SiC層がシリコン酸化膜で周囲及び底面を囲われた状態を作ることができる。そこにMOSFETなどの素子を形成することにより、１つの素子基板上で個々の素子が完全分離され、複数の高電圧素子を組み合わせて集積回路を形成することができる。
　本発明について、本発明による典型的な実施形態の例を挙げ、言及された複数の図面を参照しつつ以下の詳細な記述にて説明する。同様の参照符号は図面のいくつかの図を通して同様の部品又は構成を示す。
公知のSiC基板の構造を示す断面図 Si基板上のSiC膜の構成の断面図 Si基板上のSiC膜に発生する結晶欠陥の概念図 Si基板上のSiC膜に形成したMOSFETの構造の断面図と、結晶欠陥及びリーク電流の概念図 逆バイアス印加時のリーク電流の実際とそのモデル図 本発明の実施形態に係る構造において、シリコン酸化膜上の厚いSiC層に形成されたPN接合周辺に生じる電界と、その強度分布を説明する図 絶縁膜上のSiC層に形成されたMOSFETの構造図と、その構造による電界緩和を説明するグラフ 本発明の実施形態に係る、薄いSiC層を用いた構造の断面図 前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造の断面図 本発明の別の実施形態に係る、厚いSiC層を用いた構造の断面図 前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造の断面図 本発明の種々の実施形態に係る基板構造を示す断面図 本発明の実施形態に係る、薄いSiC層を用いた素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図 前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造及びその作成方法を示す断面図 別の実施形態に係る、厚いSiC層を用いた素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図 前図のMOSFET素子の周囲がトレンチ酸化膜により分離される構造及びその作成方法を示す断面図 更に別の実施形態に係る、結晶欠陥の多いSiC層を除去した素子基板とその上に形成されるMOSFETの構造及び作成方法を示す断面図 従来の縦型MOSFETの構造を説明する断面図 結晶欠陥密度と本発明におけるリーク電流低減の指標との関係を説明するグラフ 本発明の構造により、逆バイアス印加時にリーク電流が低減されることを示す実験値のグラフ 本発明によるSOI構造の各種実施形態（SiC層の厚さと電界緩和の態様）を示す図 本発明によるSOI構造の各種実施形態（素子基板の構造）を示す図 本発明によるSOI構造の各種実施形態（素子基板の作成方法）を示す図 本発明によるSOI構造の各種実施形態（不純物の活性化方法）を示す図
　本発明の実施形態に係る化合物半導体装置は、図6に示すように、ベース基板5上に形成された絶縁膜（SiO2）4と、絶縁膜4上に形成された単結晶化合物半導体（SiC）層38と、単結晶化合物半導体層38に形成されたP型領域及びN型領域（58、59、65、66）の組合せからなる半導体素子と、を備えている。その半導体素子の動作時において、逆バイアスが加わるPN接合面（Pウェル58とN-層59との接合面）と、絶縁膜4との間で、逆バイアス時の電界強度が緩和される。
　図6を参照して、上記実施形態における電界緩和の状態を説明する。Pウエル58へはドレインからの電界が、いろいろなルート（710、71-74等）で印加されるが、Pウエル58の下面と酸化膜4との間の電界74は緩和される。本SOI（SiC on Insulator）構造における電界のミュレーションを図6-bに示す。この図から、Pウエル58下方の電界はPウエルと酸化膜で挟まれて、Pウエル下から押出されるように緩和されることが分かる。酸化膜4上の厚さ10μmのSiC全層がN-層59からなっている。そこに、ソースN+層65及びドレインN+層66が0．5μm、Pウエル58が1μmの深さで形成されている。逆バイアスが加わるPN接合面のうち酸化膜4と対向する面は存在するが、その下の酸化膜面と電界が干渉して電界が緩和されるという特徴を生み出すことができる。この領域の電界強度が弱まり、結晶欠陥降伏電圧Vaには至りにくくなる。最適に設計すれば、基板面に垂直な結晶欠陥（105）が存在しても、結晶欠陥に沿って流れる欠陥電流にはらない。理想的には、結晶欠陥降伏電圧Va点が高電圧側へシフトして、PN接合降伏電圧Vbと同じになること（図5-bに示す矢印（4））である。
　図7を参照して、SiC層の下地を絶縁膜にすることによる電界緩和の手法について詳しく説明する。図7は、図6に示したMOSFET素子の構造について、各部寸法と特性値との関係を例示する図である。MOSFETがオンの時のドリフト抵抗（ドレインからソースへ流れる電流に対する抵抗分）は、ドリフト長Ld（ドレインの端とMOSチャンネルの端との間の距離）121と、SiC層の厚さTsic122と、N-層59の不純物濃度とにより決まる。一方、MOSFETがオフの時にかかる高電圧に耐えられるように、ドリフト長Ld121は、高電圧印加時における横方向の空乏層拡がり幅Lh124よりは大きくする必要がある。また、高電圧印加時における縦方向の空乏層拡がり幅をLv125、Pウエルの深さをLp126とすると、SiC層の厚さTsicがLv＋Lpと同等かそれより小さければ、電界緩和の効果が大きい。また、空乏層拡がり幅Lh124及びLv125は、Pウエル及びN-層の不純物濃度で決まる値であり、Pウエル58とN-層59の接合で必要な耐圧から求められる。図7-aにおいて、破線127は、MOSFETがオフの時にドレインからソースに向けて生じる電界の500Vの等電位線を表している。本例では、ソース61とPウエル58を接地電位として、ドレイン部66に1000Vの電圧を印加した場合に、SiC層の厚さTsicがLv＋Lpと同等であるため、500Vの電位線127がPウエルの下方には到達しない様子を示している。図示はしていないが、SiC層の厚さTsicがLv＋Lpより十分に大きい時には、電位線127がPウエルの下に到達する。この違いが電界緩和の効果である。すなわち、図7-aのように高電位がPウエルの下方に到達しないということは、Pウエル下面のPN接合に加わる電界が低下する（緩和される）ことを意味している。
　図7-bに、SiC層の厚さTsic122に対する、ドリフト抵抗の相対値(1)及び電界緩和値の相対値(2)の関係のシミュレーション結果を示す。ドリフト抵抗(1)は、SiC層の厚さTsicがLv+Lpより大きい範囲ではほとんど変わらない。電流が表層を流れているためである。Tsicが0.5(Lv+Lp)までは微増にとどまり、それ以上薄くなるとドリフト抵抗(1)が急増する。尚、ドリフト抵抗はドレイン66とPウエル58との間の距離Lｄに比例するので、距離Lｄは短い方が好ましい。距離Ldは、横方向空乏層拡がり幅Lhと同等であることが最も好ましい。それより小さいと耐圧を低下させてしまい、それより大きいとドリフト抵抗が大きくなり素子サイズも大きくなってしまう。
　図7-bに示す電界緩和値（2）は、SiC層の厚さTsicがLv＋Lpより大きい範囲では小さくなり、電界緩和の効果がなくなる。その効果が得られるのは、Lv+Lpの1.5倍程度以下といえる。SiC層の厚さTsicは、1000V程度の耐圧が必要な用途では約10μｍであり、2000V程度の用途では約15μｍであるので、電界緩和の効果を得るためには25μｍ程度以下とするのが好ましい。また、電界緩和値（2）はTsicが小さい領域では大きく、大きな電界緩和効果を得ることができる。例えば、Tsicが1.5(Lv+Lp)である場合に比べて、0.8(Lv+Lp)では1.5桁大きい効果があり、0.5(Lv+Lp)では2桁大きい効果がある。参考までに、図19のL/L特性値のシミュレーションでは、Tsicが0.8(Lv+Lp)に相当する条件としている。以上のようにして、図7による考察とシミュレーション結果に基づき、必要な耐圧に応じて電界緩和値とドリフト抵抗のバランスを考慮して、素子の寸法を決定していくことになる。効果的な電界緩和を得るには、SiC層の厚さが重要な要素となる。本例は3C型基板の例であるが、4H型の基板では空乏層の拡がりが少ないため、Tsicの最適値はもう少し薄くなる。また、他のSiC基板では空乏層の拡がりが大きいため、効果的な電界緩和を得ることができるTsicの最大値は30μｍ程度となると考えられる。
　更に、最適設計のためにはSiC層の厚さTsicは、空乏層の拡がりが絶縁膜SiO2に到達するような厚さ以下、即ち(Lv+Lp)以下とすることが好ましい。前記のとおり、ソース又はゲートとドレインとの間の最も近い距離（Pウエル58又はゲート64とドレイン66との間の距離）Ldは、横方向空乏層拡がり幅Lhと同等であることが好ましい。これはLdがLhより大きいことはドリフト抵抗が大きくなること、及び素子機能には影響のない無駄なスペースとなることによる。すなわち、空乏層の縦方向と横方向の拡がりは結晶構造や形成される電界（図6参照）によって異なるが、大まかには、SiC層の厚さTsicを距離Ld＋Lpと同一以下とすることによって、空乏層の拡がりLvが絶縁膜SiO2に到達する構造とすることができ、無駄の一番少ない構造となる。
　なお、本例のようなシミュレーションは、横型MOSFETについて適用することができる。
　図8に、本発明の一実施例として、Si基板5の上にシリコン酸化膜4を介して形成された薄い単結晶SiC層37（33）にMOSFETを形成した構造を示す。本実施例は、MOSFETを構成するP型領域（67）及びN型領域（65）の少なくとも一方が、絶縁膜4に達している構造である。本例では、SiC膜厚は1μmであり、ソースN＋層65の深さ及びチャンネル部となるP層67の深さは1μmである。このような構造によれば、縦方向の結晶欠陥105が存在しても結晶欠陥がPN接合を横切らないため、リーク電流を生じさせないようにすることができる。前記「薄い単結晶SiC層」とは、PN接合層の深さと同程度の厚さである薄い単結晶SiC層という意味である。単結晶SiC層37は、結晶欠陥の少ないSiC層33によって構成されることが好ましい。
　例えば、図8-bにおいて、SiC膜37の厚さは1μmであり、N-層59からなっている。そこに、部分的にソースN+層65、ドレインN+層66、チャンネル部P層67、及び素子分離部P+層68が形成され、それらは全て深さ1μm以上（SiC膜37の厚さと同等）となっている。このため、PN接合部に基板面に垂直な結晶欠陥105が存在しても、結晶欠陥に沿って流れる欠陥電流112は生じない。この結晶欠陥の方向とPN接合面の方向との関係が、本実施例の重要な特徴の一つである。すなわち、PN接合が酸化膜まで到達することにより、MOSFET素子がオフのときに逆バイアスがかかるPN接合面が基板面と平行方向には無い構造としている。
　図8においては、ソースN+層65、ドレインN+層66、チャンネル部P層67、及び素子分離部P+層68が全てシリコン酸化膜に到達している構造であるが、必ずしも到達していなくても、逆バイアスが加わった状態でPN接合の空乏層がシリコン酸化膜に到達することにより、同様に結晶欠陥の影響を大幅に低減することができる。また、図8-cに示すように、ソースN+層65及びドレインN+層66の深さを0.5μm、チャンネル部P層67及び素子分離部P+層68の深さを1μm、SiC層37の厚さを1μm程度としてもよい。そのように深い方のPN接合がシリコン酸化膜に到達している構造とした場合にも、結晶欠陥に沿った電流があっても、深い方の半導体層とシリコン酸化膜で囲まれているため、欠陥電流112は流れないこととなる。その結果、MOSFETがオフでチャンネル電流110が流れていない逆バイアス時においては空乏層電流111だけが生じ、結晶欠陥に影響を受けにくい構造となる。
　図9に、トレンチ構造により絶縁分離されたSiC層37（33）上にMOSFETを形成した例を示す。図8に示した構造における横方向の周囲（素子分離部68の部分）が、トレンチ酸化膜52により絶縁分離されている構造である。本例で、SiC膜厚は1μm、ソースN+拡散深さ及びチャンネル部となるP層の深さは1μm程度、とすることができる。
　例えば、図9-bにおいて、SiC層37の厚さは1μmであり、全層がN-層59からなっている。そこに形成されているソースN+層65、ドレインN+層66、及びチャンネル部P層67の深さは全て1μmとなっており、PN接合面は基板面に平行面には無く、全て垂直な方向である。このため、基板面に垂直な結晶欠陥105が存在しても、結晶欠陥に沿って流れる欠陥電流112は生じない。この構造において、MOSFETのゲート方向以外の部分はできるだけ少なくしたい。それを実現するのがトレンチ部(52)である。図8における素子分離(P+)部と比べて、絶縁膜52により分離部分を狭くすることができる。
　図8及び9においてはNチャンネルMOSFETの例を示したが、PチャンネルMOSFETも同様な考え方で形成できることは容易に理解できる。また、図9に示した絶縁分離されたSiC層には、MOSFETのみならず、ＰＮ接合ダイオード、ショットキーバリアダイオードやバイポーラ素子を形成することも可能である。これらにより、絶縁分離されたSiC素子の組み合わせによる集積回路を形成することができる。
　図10に、本発明の別の実施例として、Si基板5上にシリコン酸化膜4を介して厚い単結晶SiC層38を形成し、そのSiC層38にMOSFETを形成した構造を示す。本実施例は、単結晶SiC層38の厚さがPN接合層の深さよりも大きく、MOSFETの動作時において逆バイアスが加わるPN接合面と、絶縁膜4との間で電界強度が緩和される構造である。前記シミュレーション（図7参照）によれば、SiC層38の厚さは30μｍ以下とすることが好ましい。本例では、SiC層の厚さは10μmであり、ソースN＋拡散深さは0．5μm、チャンネル部となるPウエルの深さは1μmである。このような構造において、MOSFETのオフ時にドレインに負荷電圧が印加される時、すなわちPN接合に逆バイアスがかかる時には、Pウエル58の下のN-層において、PN逆バイアスによる空乏層と、酸化膜との間の電界による空乏層と、の相乗効果により、結果として電界の緩和が発生する。そのため、縦方向の結晶欠陥105が存在しても結晶欠陥に印加される電圧が緩和されて、図5で示した結晶欠陥降伏電圧Va点には到達しにくい。これによって、高い負荷電圧になるまでリーク電流が生じないようにすることができる。すなわち、結晶欠陥降伏電圧Vaが高電圧側へシフトする。
　逆バイアス電圧とリーク電流の関係についての実験結果を、図20に示す。本図は、図5-bに示したモデルに対応する実測値である。図20において、（1）はSiC層の厚さが100μｍと厚く、電界緩和が生じていない場合の実測値である。基板は3C（立方晶）SiC基板を用いている。同図中（2）は、SiC層の厚さを10μｍまで薄くし、その下面に絶縁物を設けた場合の実測値であり、電界緩和の効果が顕著である。また、同図中（3）は、SiC層の厚さを6μｍまで薄くした場合の実測値を示しており、電界緩和の効果が更に顕著である。印加電圧に対するリーク電流は、SiC層の厚い場合（1）に比べて、（2）の場合には１～２桁減少しており、（3）の場合には更に大きく減少している。
　図7-bのシミュレーション及び図20の実験結果から、本発明の構造による電界緩和の効果は明確であり、しかも絶縁膜上のSiC層が薄いほど電界緩和効果が大きいためにリーク電流の低減効果も大きい。一方、既に言及したように、絶縁膜上のSiC層を薄くすることはN-層の抵抗（ドリフト抵抗）を大きくしてしまうデメリットがある。実用上は、リーク電流の低減効果とドリフト抵抗との得失を考慮して、用途に応じた設定をすることになる。ドリフト抵抗の低減を優先して絶縁膜上のSiC層を厚くすることは、電界緩和効果を減少させることになる。定性的には、SiC層の厚さがPN接合の空乏層の拡がり深さを大幅に超える場合には、電界緩和効果が消滅する。SiCはそのバンドギャップが大きいため、空乏層の拡がり深さは、1000Vが印加された場合でも10μｍ程度、2000V印加でも15μｍ程度と小さい。この空乏層の拡がり深さを大きく超えた厚さのSiC層を有する構造では、電界緩和効果は無いといえる。シミュレーションによれば、空乏層の拡がり限界を10μｍ越えるようなSiC層の厚さでは、電界緩和の効果が減少する。よって、絶縁膜上のSiC層の厚さは30μｍ以下が好ましく、25μｍ以下がより好ましい。
　尚、空乏層の広がりは深さ方向だけではなく、横方向についても同様である。SiCでは横方向の空乏層の拡がりもバンドギャップの大きさゆえに小さく、SiC基板上の横型素子は、空乏層拡がりによる無駄が少なく、素子サイズの抑制にもつながる。
　図11に、トレンチ構造により絶縁分離されたSiC層上にMOSFETを形成した例を示す。図10に示した構造と比べて、SiC層の横方向の周囲がトレンチ酸化膜52により絶縁分離されている構造である。本例では、SiC膜厚は10μmであり、ソースN+拡散深さは0.5μm、チャンネル部となるP拡散の深さは1μmである。このような構造によれば、各素子の分離部がトレンチ酸化膜となるため、素子の集積度を上げることができる。結晶欠陥が存在しても、PN接合部の下の電界緩和により結晶欠陥の影響を少なくすることができるのは、図6-a及び図10に示した構造と同様である。
　図6、10及び11においてはNチャンネルMOSFETの例を示したが、PチャンネルMOSFETも同様な考え方で形成できることは容易に理解できる。また、図11の絶縁分離されたSiC層には、MOSFETのみならずＰＮ接合ダイオード、ショットキーバリアダイオードやバイポーラ素子を形成することも可能である。これらにより、絶縁分離されたSiC素子の組み合わせによる集積回路を形成することができる。
　図21乃至24に、本発明に係る各種実施形態の関係を示す。図21においては、素子構造の種類を示す。縦方向に多い結晶欠陥の影響を回避するための本SOI構造として、A-1は薄いSOI構造であり、A-2は厚いSOI構造である。A-1、A-2ともにトレンチ構造の例を示しているが、トレンチが無い場合もそれ以外は全く同様な構造である。A-1の素子の詳細構造は、図8及び9で示したものである。A-2の素子の詳細構造は、図6、10及び11で示したものである。
　図22は、上記素子構造を搭載する素子基板の種類を示す（図12に詳細を示す）。B-1が薄い又は厚いSOI構造、B-2が薄い又は厚いSOI構造においてトレンチ分離構造を設けたSOI構造、B-3が薄いSOIとSiの混載構造である。
　図23は、これらのSOI構造の素子基板の作成手順を示している（図13から図17に詳細を示す）。C-1はスマートカットによる薄いSOIの形成方法、C-2はスマートカットにより薄いSOIを形成した後に化合物半導体層を厚く成長させる手法を示す。C-3は、Siの上にSiCを成長させて、その表層結晶欠陥の少ない層を用いる手法を示している。
　図24は、SiC層に注入したPN不純物を活性化させる各手法を示している。D-1は、種結晶の段階でPN層を形成する手法である。SiCの場合には種結晶基板が高温度に耐えられるので1600℃程度で活性化することができる。D-2は、種結晶基板からベース基板へ転写した状態で、ベース基板がポリSiCのように高温度に耐えられる場合には、酸化膜の融点に近い1600℃で活性化処理する手法である。D-3は、種結晶からSiのベース基板へ転写した後に、表面はできるだけ高温度にして素子基板部はSiの融点以下に冷やし、温度傾斜を持たせて簡易に活性化処理を行う手法である。D-4は、種結晶からベース基板へ転写した後に、これを構成する材料の耐えられる温度の最高値である、比較的低温度で活性化を行う手法である。
　図12に、図22で示した素子基板及び素子構造の具体例を示す。図12-a1は、Si基板5上のシリコン酸化膜4の上に薄いSiC層37を形成した素子基板の断面図である。図12-a2は、図12-a1の素子基板にトレンチ酸化膜52を形成した素子基板の断面図である。図12-a3は、図12-a2の素子基板にMOSFETを形成した図であり、図9に示したMOSFET素子が形成されている。図12-b1は、Si基板5上のシリコン酸化膜4の上に厚いSiC層38を形成した素子基板の断面図である。図12-b2は、図12-b1の素子基板にトレンチ酸化膜52を形成した素子基板の断面図である。図12-b3は、図12-b2の素子基板にMOSFETを形成した図であり、図11に示したMOSFET素子が形成されている。図12-c1は、Si基板5上のシリコン酸化膜4の上に薄いSiC層37を形成した素子基板を示している。薄いSiC層37及びシリコン酸化膜4の一部を除去してSiを露出させたSi露出面130が形成されている。Si露出面（シリコン領域）130は、低電圧動作のCMOS ICやバイポーラIC等（シリコン半導体素子）を形成する領域である。このSi露出面130は、図12-a1の素子基板を基に、公知のフォトリソグラフィー技術、レジストマスク技術及びエッチング技術を用いて、選択的にSiC膜及びシリコン酸化膜をエッチング除去することによって形成される。図12-c2は、図12-c1の素子基板に、部分的にトレンチ酸化膜を形成した素子基板である。図12-c3は、図12-c2で示した素子基板にMOSFETを形成した図である。図12-c2に示されたSi露出面130に、公知の手法により、CMOS ICのPウエル131、Nチャンネルのソース132とドレイン133、Pチャンネルのソース134とドレイン135が形成されている。その状態で、更にSiC部のゲート膜13、ゲート電極14を形成して、ソース11及びドレイン12とともにSiCのMOSトランジスタが構成されている。このように、一つの素子基板上において、Si部に低電圧の回路を形成し、SiC層に高電圧の回路を形成する画期的な構成が可能となる。
　図13に、図12-a1で示した素子基板の製造方法を示す。図13-aに示すのは、種SiC基板8である。「種SiC基板」とは種単結晶化合物半導体からなる基板を意図しており、本発明では議論しないが、SiC（単結晶化合物半導体）の結晶欠陥をできるだけ少なくした基板である。結晶欠陥を少なくする技術にはいろいろあるが、本発明はその結晶欠陥自体を少なくする技術には依存せず、独立して構成される。
　図13-bは、Si基板5にシリコン酸化膜4を形成（絶縁膜形成工程）したベース基板の断面図である。図13-cは、種SiC基板8の表層にN型層15及びP型層16を形成した状態を示す。公知技術を用いてマスクを形成して選択的にイオン注入することにより、N型層及びP型層を形成することができる。イオン注入したイオンを活性化するためには、約1600℃において活性化処理を行う。Si基板と貼りあわせる前に、Si基板の溶融温度を遥かに超える温度で活性化のためのアニールすることができるのが、本製造方法の特徴である。SiC材料の溶融温度は、1600℃よりもはるかに高い2200℃であるので、問題はない。活性化した後、表面から水素イオンを約1μmの深さにイオン注入する（イオン注入工程）。これは、後にこの水素イオンの注入層の界面でSiC基板の表層部を分離するための工程であり、公知のスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がSiCの薄い膜（表層部）37と種SiC基板とを分離する劈開面となり、図においてスマートカット面34と表す。図13-dは、図13-cに示された薄いSiC層37の表面と、図13-bに示されたシリコン酸化膜4の表面と、を貼りあわせた（接合工程）状態を示している。SiC基板が内部の欠陥密度の差などにより反っている場合には、平坦化ステージ20を使用するなどの平坦化処理が必要である。反りの大きさによっては、平坦化ステージにSiC基板を置いて吸引孔21から吸引するだけでは力不足の場合もある。その場合は、図における上方から加圧して平坦化を図ることも必要である。貼りあわせの後に、貼りあわせた基板を約500℃～1000℃で熱処理を行うことにより、先に注入した水素イオンが集中している層であるスマートカット層34において種SiC基板が劈開し、図13-e1と図13-e2に示す基板に分離される（切断工程）。図13-e1に示す基板は、CMP等の処理によって、SiC表層の結晶欠陥層の除去、平坦化を行い（単結晶化合物半導体層形成工程）、半導体素子の基板とすることができる。その基板にMOSFETを形成（半導体素子形成工程）した状態を、図13-fに示す。MOSFET素子は、図8に例示したものと同様である。
　図13-e2に示す種SiC基板は、CMP処理後に、再び種SiC基板（図13-a）として利用することができる。また、薄くなれば、種SiC基板にSiCをエピタキシャル成長させて厚さを増やすことができる。結晶欠陥の少ない種結晶基板の上にSiC層を成長させれば、成長したSiC基板は結晶欠陥が少なくできることは周知である。このように種結晶を再利用することができるのが本製造方法の特徴でもある。
　SiCのヤング率が大きく、結晶欠陥密度により基板全体に反りが発生する。その対策として、図13-e1及び図13-fに破線で示すように、Si基板5の裏面にダミーSiC膜9を形成することにより、応力のバランスをとって反りを軽減することも有効である。ダミー膜として、シリコン窒化膜のようにヤング率の異なる膜も有効である。
　図13に示した接合工程の例では、Si基板5上にシリコン酸化膜4を形成した後に、シリコン酸化膜4を介してSi基板5と種SiC基板8とを貼り合わせたが、その他、シリコン酸化膜をSiC基板に形成して、Si基板と貼り合わせることも可能である。また、シリコン酸化膜をSiC基板に形成し、Si基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
　また、図13に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、耐熱性向上のためにSi基板の代わりに低コストなポリSiC基板も使用可能である。図13についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、スマートカットにより単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、図13-cで述べたP型半導体層及びN型半導体層の形成と活性化処理は、図13-e1に示した状態で行うことも可能となる。
　更に、図13に示した例では、絶縁物としてシリコン酸化物を用いたが、酸化アルミニウム膜、窒化アルミニウム膜等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
　図14に、MOSFET等の素子の周囲を酸化膜で囲う構造（図12-a3に示した構造）の製造方法を示す。この構造は、素子を形成する周囲のSiCをトレンチエッチング技術で除去して溝を形成し、その溝の部分にシリコン酸化膜を充填することにより実現される。これによって、素子の周囲及び底面が全てシリコン酸化膜で囲われることとなり、SiC層部に複数個のMOSFET等の素子を形成することができる。図14-aは、Si基板5に設けられたシリコン酸化膜4の上に、薄いSiC層37が形成された状態（図13-e1に示した構造）を示している。図14-bは、この状態にトレンチを作成するためのレジストマスク50を形成した状態を示す。図14-cは、トレンチエッチングで薄いSiC層37を溝状にエッチングして、トレンチ部51を形成した状態を表す。トレンチ部では下地のシリコン酸化膜4が露出している。図14-dは、レジストマスク50を剥離した後、トレンチ溝51にシリコン酸化膜を充填してトレンチ酸化膜52を形成し、その後、表面を研磨して平坦化処理を行った状態を示している。トレンチ形成、シリコン酸化膜充填及び平坦化処理は公知の技術であり、Si基板上に設けられたシリコン酸化膜上のSi膜では、実用化されている手法である。これにより、各素子を形成するSiC層がシリコン酸化膜で周囲及び底面を囲われ、絶縁分離された状態となる。図14-eは、この基板上にMOSFET（図9に示した構造）を形成した例である。このようにして個々の素子が酸化膜で完全に絶縁分離された構造とすることができる。これにより、複数個のMOSトランジスタが絶縁分離された状態となり、SiC層に集積回路を形成することが可能である。
　図15に、図12-b3で示した厚い単結晶SiC層38をシリコン酸化膜上に形成する素子基板の製造方法を示す。図15-aに示すのは、種SiC基板8である。図15-bは、Si基板5にシリコン酸化膜4を形成したベース基板の断面図である。図15-cは、表面から水素イオンを約1μmの深さにイオン注入した状態を示している。これは、後にこの水素イオンの注入層の界面でSiC基板を分離するための工程であり、公知のスマートカットと呼ばれているウエーハの薄膜剥離の手法である。この水素イオンが高濃度の層がSiCの薄い膜37と種SiC基板とを分離する劈開面となり、図においてスマートカット面34と表す。図15-dは、図15-cに示された薄いSiC層37の表面と、図15-bに示されたシリコン酸化膜4の表面と、を貼りあわせた状態を示している。SiC基板が内部の欠陥密度の差などにより反っている場合には、平坦化ステージ20を使用するなどの平坦化処理が必要である。反りの大きさによっては、平坦化ステージにSiC基板を置いて吸引孔21から吸引するだけでは力不足の場合もある。その場合は、図における上方から加圧して平坦化を図ることも必要である。貼りあわせの後に、貼りあわせた基板を約500～1000℃で熱処理を行うことにより、先に注入した水素イオンが集中している層であるスマートカット層34において種SiC基板が劈開し、図15-eに示す基板と種SiC基板とに分離される。図15-eに示す基板は、CMPなどの処理によって、SiC表層の結晶欠陥層の除去、平坦化を行い、その上にSiC層を積層する（単結晶化合物半導体層形成工程）。図15-fは、厚いSiC層38を積層した状態を示す。図15-eの段階では約1μmの厚さであったSiC層が、図15-fの状態（37及び38）では約10μmと厚くなっている。この素子基板にMOSFETを形成した状態を、図15-hに示す。MOSFET素子は、図10に例示したものと同様である。SiC層の厚さが約10μmで、PN接合部の深さが約1μmである。P型層及びN型層の活性化には、図24のD-3に示した傾斜温活性化、或いはD-4に示した低温度活性化による手法を用いることができる。
　図15-dに示す状態から分離した種SiC基板の扱いは、図13-e2の基板について言及した扱いと同様である。CMPの後、図15-aに示した種SiC基板として再利用することができる。また、薄くなった場合には、種SiC基板にSiCをエピタキシャル成長させて、厚さを増すことができる。結晶欠陥の少ない種結晶基板の上にSiC層を成長させれば、成長したSiC基板は結晶欠陥が少なくできることは周知である。このように種結晶を再利用することができるのが本製造方法の特徴でもある。
　SiCのヤング率が大きく、結晶欠陥密度により基板全体に反りが発生する。その対策として図15-hに破線で示すように、Si基板5の裏面にダミーSiC膜9を形成することにより、応力のバランスをとって反りを軽減することも有効である。ダミー膜として、シリコン窒化膜のようにヤング率の異なる膜も有効である。
　図15に示した例では、Si基板5上にシリコン酸化膜4を形成した後に、シリコン酸化膜4を介してSi基板5と種SiC基板8とを貼り合わせたが、その他、シリコン酸化膜をSiC基板に形成して、Si基板と貼り合わせることも可能である。また、シリコン酸化膜をSiC基板に形成し、Si基板にもシリコン酸化膜を形成して、そのシリコン酸化膜同士を貼り合わせることも可能である。
　また、図15に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、Si基板の代わりに低コストなポリSiC基板も使用可能である。図15についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、スマートカットにより単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、P型半導体層及びN型半導体層の形成と活性化処理は、図15-f及びgに示した状態で高温度にて行うことも可能となる。
　更に、図15に示した例では、絶縁物としてシリコン酸化膜を用いたが、酸化アルミニウム、窒化アルミニウム等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
　図15では、スマートカットした薄いSiC層37に厚いSiC層38を積層する手法を示したが、その厚みは特に限定されない。一方で、図13に示したように水素イオンを注入してスマートカットできる厚さの限界は、加速エネルギーの限界から数μm程度である。従って、必要なSiCの厚さにより、図13の手法を選ぶのか、図15の手法を選ぶのかを選択することができる。
　図16に、MOSFET等の素子の周囲を酸化膜で囲う構造（図12-bに示した構造）の製造方法を示す。この構造は、素子を形成する周囲のSiCをトレンチエッチング技術で除去して溝を形成し、その溝の部分にシリコン酸化膜を充填することにより実現される。これによって、素子の周囲及び底面が全てシリコン酸化膜で囲われることとなり、SiC層部に複数個のMOSFET等の素子を形成することができる。図16-aは、Si基板5に設けられたシリコン酸化膜4の上に、厚いSiC層38が形成された状態（図15-gに示した構造）を示している。図16-bは、この状態にトレンチを作成するためのレジストマスク50を形成した状態を示す。図16-cは、トレンチエッチングで厚いSiC層38を溝状にエッチングして、トレンチ51を形成した状態を表す。トレンチ部では下地のシリコン酸化膜4が露出している。図16-dは、レジストマスク50を剥離した後、トレンチ51にシリコン酸化膜を充填してトレンチ酸化膜52を形成し、その後、表面を研磨して平坦化処理を行った状態を示している。トレンチ形成、シリコン酸化膜充填及び平坦化処理は公知の技術であり、Si基板上に設けられたシリコン酸化膜上のSi膜では、実用化されている手法である。これにより、各素子を形成するSiC層部がシリコン酸化膜で周囲及び底面を囲われ、絶縁分離された状態となる。図16-eは、この基板上にMOSFET（図11に示した構造）を形成した例である。このようにして個々の素子が酸化膜で完全に絶縁分離された構造とすることができる。これにより、複数個のMOSトランジスタを絶縁分離し、SiC層に集積回路を形成することが可能である。
　図17を参照して、SiC基板上にシリコン酸化膜を介して単結晶SiCを形成する方法を、別の実施例として説明する。前記ベース基板とは別の基板、又はその別の基板上にSiCとは別の半導体層を形成した基板を第２基板として使用し、その第２基板上に種単結晶SiC層を形成する手法である。上記別の基板として、Si基板、サファイア基板等を用いることができる。第２基板は、目的とするSiC化合物半導体を形成するために暫定的に用いる基板であり、最終的には除去される基板である（以下では、この第２基板を「犠牲基板」と呼ぶ。）。第1ステップとして、図17-aに示す犠牲基板（第２のSi基板）6上に単結晶SiC層（種単結晶SiC層）3を一定の厚さに成長させて種単結晶SiC基板を形成し（種単結晶化合物半導体基板形成工程）、そのSiC層3の上に更に形成されたシリコン酸化膜4の表面と、図17-bに示す第１のSi基板5の表面とを貼り合わせる。この貼り合わせにより、第１のSi基板5のSi表面と、犠牲基板6に形成されたシリコン酸化膜4の表面と、が原子間レベルで一体化される。この界面はSi面とシリコン酸化膜面であり、Si基板に形成されたシリコン酸化膜面と別のSi基板のSi面との貼り合わせに既に実用化されている構成と同じであり、容易に原子間レベルで貼り合わせることができる。なお、SiC層3は、犠牲基板6に近い側の相対的に結晶欠陥の多いSiC層32と、SiC層32の上の相対的に結晶欠陥の少ないSiC層33とからなっている。
　図17-aに示した構造において、犠牲基板（第２のSi基板）6上に形成されたSiC層3のうち、Si基板との界面に近いSiC層（結晶欠陥の多い層32）は後に除去されるが、その除去量を最小に抑えるために、SiC層3の厚さを数10μｍから100μｍ程度と薄く形成しておくことができる。図17-dは、CMP等により犠牲基板6と犠牲基板6近傍のSiC層（結晶欠陥の多い層32）とが除去され、結晶欠陥の少ないSiC層33が残された状態を表している。結晶欠陥の多い層の除去は、結晶欠陥降伏電圧を上げるためにも好ましい。結晶欠陥の少ないSiC層33の厚さは、好ましくは30μｍ程度以下とすることができる。
　図17-cは、前記貼り合わせた状態を表している。犠牲基板（第２のSi基板）6上に単結晶SiC層3を形成すると内部応力により基板の反りが発生する。このため、貼り合わせにあたっては、単結晶SiC層3を形成した犠牲基板6を平坦化ステージ20に吸着させて、平坦度を出す必要がある。この平坦化した状態で、シリコン酸化膜を形成した第１のSi基板5を貼り合わせる。貼り合わせは室温で行うことができる。図17-cにおいて、平坦化ステージ20に設けられた吸着穴21を介して図示しない真空ポンプなどで吸着することにより、SiC膜3が形成された犠牲基板6（図17-a）の反りを平坦化し、その状態でシリコン酸化膜4が形成されている第１のSi基板5を貼り合わせることができる。
　前記貼り合わせは、室温において表面を活性化処理することにより行われる。近年、進化してきたSiウエーハの貼り合わせに用いられる手法と同様である。但し、反りは、Si基板6の厚さと単結晶SiC層3の厚さのバランスに影響されるため、SiC膜が薄く反りが少ない場合には平坦化ステージは必要でない。また、逆に反りが大きい場合には、前もって裏面にダミーSiC膜9やシリコン窒化膜のようにヤング率の異なる薄膜を形成しておくことにより、反りを緩和することも有効である。
　その後、単結晶SiC層3の母材である犠牲基板（第２のSi基板）6をエッチング除去する。これにより、目的とする第１のSi基板5上にシリコン酸化膜4を介して単結晶SiC層3が存在するという構造が実現される。この状態から、単結晶SiC層3の表面側の結晶欠陥の多いSiC層32をCMP等の公知の手法により除去して、図17-dに示すように、結晶性の良いSiC層33だけを使用する。
　なお、この状態では、単結晶SiC層3のヤング率が大きいために、SiC層3の厚さによっては基板全体に反りが発生する。その対策として、図17-dの破線のように、第１のSi基板5の裏面にダミーSiC膜9を形成することにより応力のバランスをとることも有効である。単結晶SiC層33が薄く、反りが少ない場合には、ダミー膜は不要である。
　図17-dに示した基板の上に、ゲート膜13、ゲート電極14、ソース11及びドレイン12を公知の手法で形成することができる（図17-f）。
　本例では、図17-bに示した第１のSi基板5の表面と、図17-aに示した犠牲基板（第２のSi基板）6上の単結晶SiC層3の上に形成されたシリコン酸化膜4の表面と、を活性化処理した後に貼り合わせた。この他、第１のSi基板5上にシリコン酸化膜4を形成し、そのシリコン酸化膜4の表面と、犠牲基板6上に形成された単結晶SiC層3の表面と、を貼りあわせることも可能である。また、犠牲基板6上に形成された単結晶SiC層3の上にシリコン酸化膜を形成し、その表面と、第１のSi基板5上に形成したシリコン酸化膜4の表面と、を貼りあわせることも可能である。この場合は、貼りあわせ面が共にシリコン酸化膜面となる。また、図17-eに示した素子基板は、トレンチ構造の絶縁分離構造（図16）を形成するためのベースとなる基板となる。
　図17-eに示した素子基板は、例えば、SiC層33の厚さとSi基板5の厚さが1:2.5程度となるように、CMPなどによりSi基板5を研磨することができる。具体的には、結晶欠陥の少ないSiC層33の厚さ15μｍ、シリコン酸化膜4の厚さ2μｍ、Si基板5の厚さ40μｍ程度とすることができる。また、不純物の深さは表面から約1μｍである。
　図17に示したような基板においては、形成されたSiC層3（33）にP層及びN層の不純物をイオン注入した後、全体をシリコンの溶融温度である約1200℃を越える温度で、注入された元素の活性化を行うことはできない。その場合に有効な手法として、レーザアニールによりSiC層の表層部だけの温度を高め、ベース基板となるSi部は強制的に液冷却（0℃程度）してSiの融点以下に保ちながら、活性化を行うことも可能である。
　また、図17に示した例においては、シリコン酸化膜を設けたSi基板5を素子基板のベース基板として用いたが、Si基板の代わりに低コストなポリSiC基板も使用可能である。図17についての説明中で、Si基板をポリSiC基板と置き代える他は同様である。酸化膜を設けたポリSiCをベース基板として用いる場合には、種SiC基板と貼り合わせ、単結晶化合物半導体膜をベース基板上に酸化膜を介して設けた後の最高保持温度は、Si材料で制約されることはない。このため、P型半導体層及びN型半導体層の形成と活性化処理は、図17-eに示した状態で高温度にて行うことも可能となる。
　更に、図17に示した例では、絶縁物としてシリコン酸化膜を用いたが、酸化アルミニウム、窒化アルミニウム等の融点の高い材料を使用することも可能である。高融点の材料の使用は、ベース基板としてポリSiC基板を用いる場合には特に有効であり、貼り合わせの後に高温度で活性化処理を行うことができる。
　また、これらの例以外にも、種々の界面に対する貼り合わせ技術を適用して、Si基板上のシリコン酸化膜の上に単結晶SiC層を形成することが可能である。
　図17-d及びeの構造は、図15-f及びgと同様の構造となる。従って、図17-d及びeの構造から、図16に示したようなMOSFET等の素子の周囲を酸化膜で囲う構造を作成することができる。詳細は図16と同様である。
　図17で用いた別の基板としては、Si基板以外にサファイア基板も利用可能である。また、サファイア基板の上にGaN（窒化ガリウム）やAlGaN（窒化アルミニウムガリウム）などの結晶性の良い、すなわち結晶欠陥の少ない化合物半導体を形成し、それを犠牲基板として図17のSi基板6の代わりにすることが可能である。この場合、サファイア基板の除去にはレーザ光線をサファイア側から照射して固いサファイア基板を除去するレーザリフトオフの手法を用いることも可能である。
　以上に挙げた例では、絶縁膜としてはシリコン酸化物としたが、酸化アルミニウム、窒化アルミニウム等、絶縁性の高い材料を用いることも有効である。トレンチ部の絶縁物としても、シリコン酸化膜のみならず酸化アルミニウム膜、窒化アルミニウム膜等、その他の絶縁物を使用することが可能である。
　また、以上に挙げた例では、SiC化合物半導体の種基板としてはSiC単層のものをスマートカット用の種基板として用いる事例を説明したが、単層である必要はない。サファイア基板の上に結晶欠陥の少ない単結晶SiC半導体を形成した基板を種基板とすることも可能であり、また、サファイア基板上にGaN（窒化ガリウム）やAlGaN（窒化アルミニウムガリウム）などの結晶性の良い化合物半導体層を形成し、その上に単結晶SiC半導体を形成した基板をスマートカット用の種基板とすることも可能である。
　また、以上に挙げた例では、単結晶化合物半導体としてSiCを説明したが、GaNなど他の化合物半導体を用いても同様である。また、ベース基板としては、SiやSiCの他に、Geなど格子定数が化合物半導体に近い材料を使用してもよいし、サファイア基板のような絶縁基板を使用してよい。
　尚、本発明は以上で詳述した実施形態に限定されず、本発明の請求項に示した範囲で様々な変形または変更が可能である。
　SiC基板やGaN基板などを用いた高電圧駆動素子は、車においてはハイブリッド車や電気自動車の普及に伴って、ますます重要度が増してくる。また、家庭においてはスマートグリッド化の普及に伴って、家電製品の電動化やエネルギー管理のために高電圧素子の役割が重要になってくる。Si基板、ポリSiC基板、又はサファイア基板の上に、酸化膜又は窒化アルミ膜を介して単結晶SiC層を形成し、その単結晶SiC層に素子を形成し、それらの素子が平面方向には逆バイアスとなるPN接合面を有しない構造とする本発明によって、結晶欠陥リークが生じにくいという大きな効果を創出することができる。また、本発明の電界緩和を図る構造によって、結晶欠陥リーク電流を激減できるという大きな効果を奏することができる。更に、電界緩和により結晶欠陥の影響を激減させる効果は、結晶欠陥の向きには影響されず、垂直方向の結晶欠陥のみならず水平方向の結晶欠陥の影響も、同様に電界緩和効果により減らすことができる。これら本発明の効果は、上記分野における化合物半導体素子の普及に大きく貢献する。GaN等、他の化合物半導体についても同様の効果を発揮することが可能である。また、酸化膜分離構造により絶縁分離された素子を形成する手法は、SiCやGaNなどの化合物半導体の構造としては画期的であり、化合物半導体の集積回路の実用化のベースとなる。
　1； Si基板、2；SiC層、3；SiC層、4；シリコン酸化膜、5；Si基板、6；犠牲基板（第２のSi基板）、8；種結晶、9；ダミーSi膜、10；第２のSiC基板、11；MOSFETのソース部、12；MOSFETのドレイン部、13；MOSFETのゲート絶縁膜、14；MOSFETのゲート電極、15；N+層、16；P+層、20；平坦化ステージ、21；平坦化ステージの吸気孔、32；結晶欠陥の多いSiC層、33；結晶欠陥の少ないSiC層、34；スマートカット面、37；薄いSiC層、38；厚いSiC層、40；シリコン酸化膜、41；シリコン酸化膜、45；酸化膜、50；レジストマスク、51；トレンチ部、52；トレンチ酸化膜、58；Pウエル、59；N-層、60；Nウエル、61；MOSFETのソース電極、62；MOSFETのドレイン電極、63；MOSFETのゲート膜、64；MOSFETのゲート電極、65；ソースN型層、66；ドレインN型層、67；チャンネルP型層、68；素子分離部、71、73、74、710；電界、81；チャンネル抵抗、82；ドリフト（N-）抵抗、83；リーク電流、101；短い結晶欠陥、102；長い結晶欠陥、104、106；結晶欠陥、105；PN接合面の結晶欠陥、110；チャンネル電流、111；空乏層リーク電流、112；結晶欠陥電流、115；オン時の電流方向、121；ドリフト長、122；SiC層の厚さ、124；横方向の空乏層拡がり（幅）、125；縦方向の空乏層拡がり（幅）、126；Pウェルの深さ、130；Si露出面、131；Pウエル、132；Nチャンネルのソース、133；Nチャンネルのドレイン、134；Pチャンネルのソース、135；Pチャンネルのドレイン、136；Si　MOSFETのゲート部。

Claims (10)

  1. 　ベース基板上に形成された絶縁膜と、
    　前記絶縁膜上に形成された単結晶化合物半導体層と、
    　前記単結晶化合物半導体層に形成されたＰ型領域及びＮ型領域の組合せからなる半導体素子と、
    　を備え、
    　前記単結晶化合物半導体層の厚さは３０μｍ以下であり、
    　前記半導体素子の動作時において逆バイアスが加わるＰＮ接合面と、前記絶縁膜との間で電界強度が緩和されることを特徴とする化合物半導体装置。
  2. 　前記半導体素子はＦＥＴであり、前記単結晶化合物半導体層の厚さは、ゲートとドレインとの間の最も近い距離と同一以下である請求項１記載の化合物半導体装置。
  3. 　前記Ｐ型領域及び前記Ｎ型領域の少なくとも一方が前記絶縁膜に達している請求項１又は２記載の化合物半導体装置。
  4. 　前記単結晶化合物半導体はＳｉＣからなる請求項１乃至３のいずれかに記載の化合物半導体装置。
  5. 　前記単結晶化合物半導体はＳｉＣからなり、前記ベース基板はＳｉ又は多結晶ＳｉＣからなり、前記絶縁膜としてシリコン酸化物、酸化アルミニウム及び窒化アルミニウムのうちの１つを用いる請求項１乃至３のいずれかに記載の化合物半導体装置。
  6. 　前記ベース基板はＳｉ単結晶基板であり、
    　前記絶縁膜及び前記単結晶化合物半導体層を除去したシリコン領域と、
    　前記シリコン領域に形成されたシリコン半導体素子と、
    　を更に備える請求項１乃至５のいずれかに記載の化合物半導体装置。
  7. 　請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、
    　化合物半導体の種結晶から形成された種単結晶化合物半導体基板の表層部にイオン注入を行うイオン注入工程と、
    　前記ベース基板及び前記種単結晶化合物半導体基板の少なくとも一方の表面に絶縁膜を形成する絶縁膜形成工程と、
    　前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、
    　前記種単結晶化合物半導体基板の前記表層部を剥離させる切断工程と、
    　前記切断工程により剥離された前記表層部を所定の厚さの単結晶化合物半導体層に形成する単結晶化合物半導体層形成工程と、
    　前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、
    　を備え、
    　前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
  8. 　前記単結晶化合物半導体層形成工程は、剥離された前記表層部上に同じ単結晶化合物半導体を成長させることにより、前記所定の厚さの前記単結晶化合物半導体層を形成する請求項７記載の化合物半導体装置の製造方法。
  9. 　請求項１乃至６のいずれかに記載の化合物半導体装置の製造方法であって、
    　前記ベース基板とは別の基板、又は該別の基板上に前記化合物半導体とは別の半導体層を形成した基板を第２基板とし、該第２基板上に種単結晶化合物半導体層として前記単結晶化合物半導体層を所定の厚さを超える厚さに成長させて種単結晶化合物半導体基板を形成する種単結晶化合物半導体基板形成工程と、
    　前記ベース基板の表面、及び前記第２基板上の前記種単結晶化合物半導体層の表面、の少なくとも一方に絶縁膜を形成する絶縁膜形成工程と、
    　前記絶縁膜形成工程により形成された絶縁膜を介して前記ベース基板と前記種単結晶化合物半導体基板とを貼り合わせる接合工程と、
    　前記接合工程によって貼り合わされた前記種単結晶化合物半導体基板側から前記第２基板と該第２基板近傍の前記種単結晶化合物半導体層とを除去し、前記絶縁膜上の前記単結晶化合物半導体層の厚さが所定の厚さとなるように形成する単結晶化合物半導体層形成工程と、
    　前記単結晶化合物半導体層に半導体素子を構成するＰ型領域及びＮ型領域を形成する半導体素子形成工程と、
    　を備え、
    　前記単結晶化合物半導体層の前記所定の厚さは、３０μｍ以下であることを特徴とする化合物半導体装置の製造方法。
  10. 　前記別の基板は、Ｓｉ又はサファイアからなる請求項９記載の化合物半導体装置の製造方法。
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