CN102479703A - 异质结双极晶体管制造方法和包括异质结双极晶体管的集成电路 - Google Patents
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Abstract
公开了一种制造异质结双极晶体管(100)的方法，所述异质结双极晶体管包括衬底(10)，所述衬底的上部区域包括以浅沟槽绝缘区(30)为边界的双极晶体管有源区(20)，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度，所述方法包括：在与有源区相邻的衬底中形成沟槽(44)，沟槽延伸通过浅沟槽绝缘区；用杂质(48，82)至少部分地填充沟槽；以及通过扩展杂质延伸到衬底中深度超过浅沟槽绝缘区的深度，来在衬底中形成集电极沉降。还公开了一种包括通过这种方法制造的异质结双极晶体管的IC。
Description
技术领域
本发明涉及异质结双极晶体管的制造方法，所述异质结双极晶体管包括衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度。
本发明还涉及包括异质结双极晶体管的集成电路，所述异质结双极晶体管包括衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度。
背景技术
射频(RF)和模拟混合信号(AMS)电路是IC工业中的主要增长部门和信息社会的关键组成部分。硅双极技术已经作为RF/AMS设计技术的主导性选择很长一段时间，因为其易于与CMOS工艺步骤相结合。混合双极/CMOS(BiCMOS)工艺技术的几种变体是已知的。例如，申请人提供了基于SiGe:C的BiCMOS技术，其中已经实现了对于微波和毫米波应用的高性能BiCMOS中较长历史的突破。
称为QubiC工艺的那些工艺的最先进技术是基于0.25μm CMOS的技术，其结果是在数字CMOS性能、模拟RF双极性能和成本之间的良好折衷。
然而可以期待的是更先进的CMOS节点需要在诸如TV前端应用之类的应用领域中可用。因为当前生产中大多数先进的CMOS节点对于例如部件生产和RF/AMS单机产品来说过于昂贵，这至少从成本方面来说不是不足道的。因此，需要基于先进CMOS节点的低复杂度异质结双极晶体管(HBT)。
为了在CMOS工艺中生产这种HBT，相对于标准CMOS而言的附加工艺选项是必要的，因为高RF性能要求比在典型基线CMOS工艺中可实现的性能更多的性能。此外，对于基线工艺的低复杂度或低成本的附加项可以允许双极电路的IP再利用。
已知可以利用有限个数的附加工艺步骤在四分之一微米基线CMOS工艺中集成高性能双极晶体管(fT/fMAX＝130/130GHz)。例如可在US7,074,685中找到这种集成的示例。
基线CMOS工艺中HBT的性能限制因素在于HBT器件的集电极触点(插塞)和埋入或注入的有源集电极区之间的连接的本征电阻。为此，实现集电极沉降(collector sinker)以提供从有源集电极区到集电极触点的优选的低欧姆电学路径。然而，现有技术的集电极沉降实施方式遭受到两个主要问题。
首先，集电极触点电阻可能太高，这造成较低的DC/RF性能。对于50GHz范围中的性能，集电极电阻是重要，但不是限制性的。然而，当针对较高的fT优化基极和集电极性状时，集电极电阻变得愈发关键。因此，在最小化工艺复杂度的同时相对于减小集电极阻抗的权衡变得更加重要并且具有挑战性。作为示例，图1示范了峰值-fT相对于总集电极电阻的1D TCAD仿真。针对表示了注入的集电极的掺杂性状来执行所述1D仿真，其中所述注入的集电极包含选择性注入的集电极(SIC)，用于局部地增加集电极掺杂并且获得较高的RF性能。
除了由注入或埋入的集电极区确定的集电极(横向)薄层电阻(sheetresistance)之外，注入或埋入的集电极朝着表面处的触点的连接(即沉降)在器件的总集电极电阻方面起着重要的作用。沉降电阻可能是对于RF性能的瓶颈，并且因此应该尽可能低。例如在低复杂度HBT技术中，集电极电阻对于器件朝着高性能方面的优化是直接重要的，如Knoll等人在Electron Devices Meeting，IEDM 2002，783-786页的“A flexible low-costhigh-performance Si:Ge:C BiCMOS process with a one-mask HBT module”和Electron Devices Meeting，IEDM 2006，1-4页的“A low-cost，high-performance，high voltage complementary BiCMOS process”中所报道的。
传统上来说，选择沉降注入条件，以使针对给定有源区的电阻最小化。作为示例，在图2中示出了LC-HBT 100的示意性截面图，其包括衬底10，所述衬底10包括其中形成集电极的有源区20、基极区40、发射极区48和通过浅沟槽绝缘(STI)30与有源区20分离开的集电极沉降82。作为非限制性示例，所述HBT 100具有带有集电极连接80的两个集电极沉降82。也示出了发射极触点60和基极触点70。将包括沉降插塞82和另一掺杂区24的集电极触点的电阻示意性地表示为串联电阻链110。
对于传统方法，需要专用的沉降注入82来实现其余工艺步骤的热预算的优化使用，并且专用的沉降注入82允许在集电极区和触点80之间的适宜向外扩散和良好连接。
在图3中给出了与标准CMOS注入相比的几种专用沉降注入的说明。应该清楚的是，总集电极电阻将依赖于沉降注入条件而变化。典型地，标准CMOS注入(即Nwell和Nplus)导致沉降电阻在100-300Ω.μm之间(沿器件的长度方向测量)，而专用沉降注入依赖于集电极的本质(即埋入或注入的)而产生30-200Ω.μm之间的电阻。另外，集电极电阻通过集电极-基极电容对于反馈回路的贡献是对于高端BCMOS工艺中的高频噪声优化的一个重要因素。
尽管由于优化沉降注入条件减小了沉降电阻并且提高了RF性能，标准方法的一个缺点是需要额外的沉降掩模，这增加了制造工艺的成本和复杂度。
其次，集电极沉降可能会对器件击穿特性具有负面影响。在图4中示出了集电极沉降掺杂剂或杂质水平对于器件击穿的影响。开路-基极击穿电压BVCEO强烈地依赖于器件的沉降82和有源区20之间的距离。通过使得所述距离更小(即减小如图4所示的W)，沉降的扩散导致更高的有效集电极掺杂并且降低了BVCEO。
根据这些结果清楚的是，如前所述，较高的集电极沉降掺杂减小了集电极电阻，从而改善RF性能并且减小噪声，然而由于沉降扩散，这具有的不利之处在于较高的有源区掺杂。这种扩散可以通过较宽的浅沟槽绝缘30来补偿，所述较宽的浅沟槽绝缘将沉降放置为更加远离有源区，但是这导致(总)集电极电阻的增加、更大的器件面积以及更高的集电极-衬底电容。因此，对于低电阻性路径和高RF性能的较高沉降掺杂水平不能总是与“高”击穿电压和最小器件面积相兼容。
发明内容
本发明试图提供一种制造HBT的方法，其中可以在不减小HBT的开路-基极击穿电压(open-base breakdown voltage)的情况下和/或在不增加制造工艺复杂度的情况下，减小集电极电阻。
本发明还试图提供一种具有减小的集电极电阻和改善的开路-基极击穿电压的HBT。
根据本发明的第一方面，提出了一种制造异质结双极晶体管的方法，所述异质结双极晶体管包括：衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度，所述方法包括：在与所述有源区相邻的衬底中形成沟槽，所述沟槽延伸通过所述浅沟槽绝缘区；用杂质至少部分地填充所述沟槽；以及通过扩展所述杂质使其延伸到衬底中的深度超过浅沟槽绝缘区的深度，来在衬底中形成集电极连接。
本发明基于如下观察：不是通过在用于注入集电极沉降插塞的浅沟槽绝缘区(STI)中提供有源区，而是可以通过刻蚀沟槽穿过SIT、并且在沟槽底部提供用于集电极连接的杂质，来实现具有改进的集电极和击穿特性的异质结双极晶体管，其具有以下优势：可以更好的控制杂质水平，同时减小有源区(即晶体管区)和集电极连接区之间的STI部分的尺寸，从而减小集电极电阻，而不会不利地影响HBT的开路-基极击穿电压。
在实施例中，所述方法还包括：在衬底上提供包括栅极氧化层、多晶硅层和氮化物保护层的叠层(stack)；在叠层中形成另外的沟槽来暴露出所述有源区；在所得到的结构上生长外延层；形成所述沟槽；在所述沟槽和所述另外的沟槽中生长间隔体(spacer)；以及在所述间隔体之间沉积掺杂多晶硅材料。在该实施例中，使用沉降掩模来形成所述沟槽，而不是将杂质注入到STI之间的有源沉降区中。这具有以下优点：可以在不增加制造工艺复杂度的情况下形成更有效的(即更低电阻的)集电极触点；实际上，因为不再要求有源沉降区中分离的杂质注入步骤，因此减小了制造工艺的复杂度。代替地，可以通过将沟槽中沉积的掺杂多晶硅材料中的杂质向外扩散到衬底中，来扩展所述集电极连接杂质。
本发明的方法可以通过以下步骤而进行：在沉积掺杂多晶硅材料之后提供图案化掩模来覆盖所述叠层，所述图案化掩模限定了双极晶体管的栅极区；去除叠层的暴露区域以限定所述栅极区；以及去除所述图案化掩模以完成所述HBT。具体地在多晶硅层的去除期间，通过在去除所述叠层的暴露区域以限定所述栅极区时留下所述沟槽不被覆盖，也部分地去除了沟槽中的多晶硅，从而进一步减小了集电极触点的电阻。然而替代地，图案化掩模进一步覆盖沟槽也是可行的。
在另一个实施例中，在生长外延层之前同时形成所述沟槽和所述另外的沟槽，并且其中所述沟槽具有这样的宽度，所述宽度使得至少所述沟槽的底部被所述间隔体完全填充，所述方法还包括：从所述沟槽中去除掺杂多晶硅材料；从所述沟槽和所述另外的沟槽中去除间隔体；从所述沟槽的底部选择性地去除外延材料；以及随后注入所述杂质。这具有以下优点：不要求附加的掩模来形成所述沟槽，因为可以将用于打开有源区的基极窗口掩模重新设计为包括打开沟槽、停止到STI，随后可以将使用相同基极窗口掩模的氧化物刻蚀步骤用于选择性地去除STI，从而完成了沟槽的形成。可以重新设计已经可用的Nplus掩模，使得可以将N+杂质注入到沟槽中，使得可以在不需要附加掩模的情况下形成集电极连接。
为此，所述方法还可以包括：在所述间隔体去除之前去除氮化物层；以及在从沟槽底部选择性去除外延材料之前利用掩模部分保护所述另外的沟槽，所述选择性去除步骤还包括从没有被所述掩模部分覆盖的区域中去除多晶硅层和栅极氧化层以限定所述HBT的栅极结构。
在本发明的另一实施例中，所述方法还包括附加步骤：在衬底上提供包括栅极氧化层、多晶硅层和氮化物保护层的叠层；在所述叠层中形成另外的沟槽来暴露出有源区；在所得到的结构上生长外延层；在所述外延层上在所述另外的沟槽中形成间隔体；用掺杂多晶硅层材料填充所述另外的沟槽的其余部分；去除氮化物层；在所得到的结构的区域上形成图案化掩模，使得图案化掩模覆盖所述栅极区；去除所述叠层的多晶硅层和栅极氧化层的暴露部分；去除所述图案化掩模；在衬底上形成与所得到结构相邻的间隔体；以及用另外的掩模覆盖所述衬底，而暴露出沟槽的区域，在形成所述沟槽的步骤之前执行所述附加步骤。尽管该实施例没有减少在现有技术中使用的工艺步骤和掩模个数，然而其确实带来了具有更好的电阻和击穿特性的集电极连接。
根据本发明的另一个方面，提出了一种异质结双极晶体管，包括：衬底，所述衬底的上部区域包括以浅沟槽绝缘区为边界的双极晶体管有源区，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度；与所述有源区相邻的沟槽，所述沟槽延伸通过所述浅沟槽绝缘区；在所述沟槽下面的杂质向外扩散区；以及在所述有源区上的基极窗口区，所述基极窗口区包括基极区和通过所述基极区与所述集电极区分离的发射极区；所述基极区具有通过相应的间隔体与相邻触点电绝缘的垂直部分。
由于在不会显著劣化开路-基极击穿电压的情况下减小了集电极连接电阻，这种HBT特别适用于高频应用。
根据本发明的从属权利要求和以下详细描述，另外的实施例和优点将变得清楚明白。
附图说明
参考附图更加详细地并且作为非限制性示例描述本发明的实施例，其中：
图1示出了HBT的峰值-fT相对于总集电极电阻的1D TCAS仿真的结果；
图2示意性地示出了现有技术HBT；
图3示意性地示出了HBT的集电极沉降插塞的多个掺杂性状；
图4示意性地示出了HBT的有源区宽度变化对击穿电压的影响；
图5a-p示意性地示出了根据本发明实施例的制造HBT的方法的步骤；
图6示意性地示出了利用对于图5a-p示意性所示方法的变体获得的HBT；
图7a-j示意性地示出了根据本发明另一个实施例的制造HBT的方法的步骤；以及
图8a-i示意性地示出了根据本发明再一个实施例的制造HBT的方法的步骤。
具体实施方式
应该理解的是附图只是示意性的，并且没有按比例绘制。还应该理解的是贯穿附图，相同的参考数字用于表示相同或类似的部分。
图5示出了本发明方法的第一实施例。在步骤(a)，提供衬底10，其中形成有源区20，即晶体管区。衬底10可以是任意合适的衬底，例如硅衬底、SiGe衬底等等。有源区20典型地包括集电极区(未示出)，所述集电极区可以按照任意合适的方式形成，例如通过在衬底10中形成外延层或者通过注入。通过有源窗口22提供对于有源区的访问，所述有源窗口以浅沟槽绝缘(STI)30为边界。在衬底10中形成STI 30是众所周知的，并且为了简洁起见不再进一步解释。应该注意的是：与例如图2所示的HBT 100相反，STI图案不提供用于集电极沉降接触插塞的另一有源区。
在步骤(b)，生长栅极氧化物32，接着沉积栅极多晶硅34和氮化物保护层36。再次，这些层的形成是众所周知的，并且可以按照任意合适的方式实现。通过基极窗口刻蚀将在步骤(b)中形成的叠层在步骤(c)中开口以形成基极窗口，暴露出有源区20。在实施例中，使用栅极氧化层32作为刻蚀停止层来执行基极窗口刻蚀，随后是去除通过基极窗口刻蚀形成的沟槽38中的栅极氧化物，从而在有源窗口22上形成基极窗口。
在步骤(d)，在所得到的结构上外延生长基极层40。所述基极层40可以包括多个子层。在优选实施例中，所述基极层40包括SiGe:C外延叠层，例如所述外延叠层具有本质上已知的以下优点：防止硼杂质从基极层材料向外扩散。
步骤(a)-(d)是传统的HBT制造步骤。现在根据本发明实施例，在形成基极层40之后，用抗蚀剂42保护有源窗口22，其中抗蚀剂42是经过图案化的，使得暴露出基极层40的与有源窗口22相邻的区域，如沟槽44所示。接下来，将沉降掩模(在传统方法中，该沉降掩模用于如图2所示在STI区域30之间的另外有源区中注入杂质)用于从沟槽44内部开始刻蚀掉基极层40，随后是氮化物层36、栅极多晶硅层34、栅极氧化物层32和STI氧化物30的刻蚀，以暴露出沟槽44底部处的衬底10，如步骤(f)、(g)和(h)所示。
随后如步骤(i)所示去除抗蚀剂42，其后按照已知方式在沟槽38和44中形成绝缘间隔体46。例如，所述绝缘间隔体可以是氧化物间隔体。应该注意的是，因为现在要在通过STI 30的沟槽中形成集电极沉降，而不是通过在STI 30的上平面(即表面)处向衬底10的暴露部分进行注入来形成集电极沉降，所以沉降沟槽44也包括侧壁间隔体46。
在形成侧壁间隔体46之后，如步骤(k)所示，在发射极沟槽38和沉降沟槽44中分别形成掺杂多晶硅48。用于扩展掺杂多晶硅48的后续热预算(thermal budget)将引起沉降沟槽44内部的多晶硅48中的杂质向外扩散到衬底10中，从而形成延伸超过STI区域30的深度(高度)的杂质区48’。应该注意的是可以在任意合适的时间施加这种热预算，即不必在沉积多晶硅48之后立即施加这种预算或者退火步骤。显然，当将杂质区48’的位置与图2的注入82位置相比较时，杂质从沟槽44底部向外扩散到衬底10中，这减小了集电极连接杂质和集电极之间的距离，从而减小了集电极连接的电阻。多晶硅48典型地具有范围在1-3e20cm-3的均匀掺杂水平。这产生了在200Ω.μm以下的集电极连接电阻。基于CMOS 140nm技术中未硅化(unsilicided)的N+多晶硅的薄层电阻(对于0.18μm厚的多晶硅为100Ω/sq)，预期可以对于集电极连接实现最小电阻20Ω.μm。
在沉积多晶硅48之后，对由步骤(k)所得到的结构平面化，优选地通过从所得到的结构表面去除外延基极层40的化学机械抛光(CMP)、接着是氮化物刻蚀以去除氮化物层36。在步骤(1)中示出了所得到的结构。
所述方法前进到步骤(m)，其中形成多晶硅栅极掩模50，在该实施例中所述多晶硅栅极掩模保护在沟槽38中形成的基极-发射极叠层和在沟槽44中形成的集电极沉降插塞。替代地，所述多晶硅栅极掩模50可以留下在沟槽44中形成的集电极连接不被覆盖，这将参考图6更加详细地讨论。
在形成多晶硅栅极掩模50之后，如步骤(n)所示去除栅极多晶硅层34和栅极氧化层32的暴露部分。这可以使用任意合适的刻蚀配方来实现。在基极窗口图案化之后，剥离抗蚀剂50，并且如步骤(o)所示，在所得到的结构的暴露侧壁上形成标准CMOS间隔体52。再次，CMOS侧壁间隔体52的形成是众所周知的，并且为了简洁起见不再进一步详细地进行解释。
现在可以通过在暴露的多晶硅上形成硅化物触点区54，随后在集电极连接上按照任意合适的方式形成发射极触点60、基极触点70和集电极触点80，来完成HBT。在步骤(p)示出了所得到的HBT。
替代地，如图5的步骤(m)中的描述所述，多晶硅栅极掩模50可以留下在沟槽44中形成的集电极连接不被覆盖。因此在栅极多晶硅层34的图案化期间，也去除了集电极沉降沟槽44中的一些暴露的多晶硅48，从而减小了集电极沉降沟槽44中多晶硅48的厚度，并且因此减小了集电极触点的总电阻。图6中示出了所得到的HBT，为此清楚的看出可以将集电极多晶硅连接的电阻减小到20Ω.μm以下。
在图5和图6的实施例中，可以将现有技术中使用的用于在衬底10的另外有源区中来完成HBT集电极连接的集电极沉降，重新用于沟槽44的(部分)形成。然而，更改工艺流程也是可行的，使得可以省略集电极沉降掩模。在图7中示出了这种更改工艺流程的示例。图7所示的方法实施例接在图5所示的步骤(a)和(b)之后。为了简明起见，将不再示出这些步骤。在沉积栅极氧化物32、栅极多晶硅34和氮化物保护层36之后，如图7的步骤(a)所示，与集电极沉降沟槽44同时地刻蚀基极窗口38。因此在图7的实施例中，更改所述基极窗口掩模以允许同时形成基极窗口38和集电极沉降沟槽44。这可以通过使用栅极氧化物层32作为刻蚀停止层的第一刻蚀步骤以及随后去除栅极氧化物层32来实现。
通过使用选择性氧化物刻蚀配方(其本身是已知的，并且为了简明起见不再详细解释)，可以在去除栅极氧化物层32的同时去除沟槽44下面的STI区30，从而如步骤(b)所示，暴露出沟槽44下面的衬底10。与图5的实施例类似，所述方法现在可以继续到通过外延生长基极层40和侧壁间隔体46，从而得到如步骤(c)所示的结构。应该注意的是基极层40和侧壁间隔体46也形成在沟槽44中。选择沟槽44的尺寸，使得如步骤(c)所示，侧壁间隔体56基本上填充了沟槽44，并且至少完全覆盖了沟槽44底部处的衬底10。
接下来，如步骤(d)所示，沉淀多晶硅发射极材料48，所述发射极材料不但填充基极窗口38，而且填充沟槽44的其余部分。接下来执行平面化步骤(优选地，停止于氮化物层36上的CMP步骤)和后续的多晶硅刻蚀，来从沟槽44中去除多晶硅部分48，从而产生了如步骤(e)所示的结构。应该注意的是，从沟槽44去除多晶硅部分48的多晶硅刻蚀引起基极窗口中发射极多晶硅厚度的减小。如果这不是希望的，可以在多晶硅刻蚀期间用抗蚀剂保护基极窗口38。
所述方法继而进行氮化物刻蚀来去除氮化物层36，以及进行选择性侧壁间隔体刻蚀来从沟槽44中去除侧壁间隔体46。间隔体刻蚀的结果是也从基极窗口38中去除了侧壁间隔体46，如步骤(f)所示。随后在将要形成的HBT的多晶硅栅极区上形成多晶硅栅极掩模50，接着去除栅极多晶硅层34的暴露部分，这附带地也从沟槽44底部去除了外延基极层40，从而暴露集电极沉降沟槽44底部处的衬底10，随后去除栅极氧化层32。例如，这可以通过各向异性刻蚀来实现，尽管对于本领域普通技术人员而言其他替代方式也是显然的。
随后如步骤(h)所示剥离抗蚀剂50，并且随后在所得到的结构上形成注入掩模51，使得至少暴露出沟槽44，随后如步骤(i)所示将杂质82注入到沟槽44中。在优选实施例中，注入掩模51是在形成IC的MOS晶体管中使用的Nplus掩模，杂质82是N+杂质。因为沟槽44中的基极层侧壁典型地已经包括p型杂质，例如硼，所以通过杂质82“盖写”或者“过掺杂(over-dope)”p型杂质。
可以通过形成硅化物区54以及发射极触点60、基极触点70和集电极触点80来完成HBT，如步骤(j)所示。应该注意的是在该实施例中，在沟槽44的底部形成集电极触点，即必须达到等于STI 30深度的水平。通常，集电极触点80的过刻蚀(overetch)足够大，以达到300-400nm的深度，其典型地等于STI 30的深度。
借助于图8示出了本发明方法的另一实施例。图8所示方法实施例的头几个步骤与图5的步骤(a)-(d)相同，因此为了简明起见在图8中不再示出。在基极层40(优选地是如前所述的SiGe:C层)的外延生长之后，所述方法继续到如图(a)所示在基极窗口38中形成侧壁间隔体46，并且如步骤(b)所示在基极窗口中沉积发射极多晶硅48。如步骤(c)所示，执行平面化步骤(优选地执行停止于氮化物层36的CMP步骤)，随后施加氮化物刻蚀以去除氮化物层36，从而产生了如步骤(d)所示的结构。接下来，施加多晶硅掩模50，随后是对暴露的栅极多晶硅层34和暴露的栅极氧化物32的选择性去除，如步骤(e)所示。此时，方法可以继续到如步骤(f)所示的CMOS侧壁间隔体52的生长。应该注意的是迄今为止，如图8所示的本发明方法的实施例简单地遵循形成HBT的传统工艺流程。然而，在形成CMOS侧壁间隔体52之后，集电极沉降掩模用于新的目的，即形成与有源区20(即晶体管区)相邻、并且通过一部分STI 30与有源区20相分离的集电极沉降沟槽44，在本发明HBT的在前实施例中也是这样。为此，如步骤(f)所示将抗蚀剂42施加到所得到的结构，而留下其中要形成集电极沉降沟槽44的那部分STI 30区域被暴露，随后施加氧化物刻蚀以从沟槽的底部去除STI 30，从且如步骤(g)所示暴露出衬底10。
随后利用仍然存在的图案化的抗蚀剂42，在沟槽44的底部注入杂质82，随后将杂质82扩展。应该注意的是图7和图8中杂质82都扩展到衬底10中超过了STI 30的深度。在优选实施例中，如前所述，使用Nplus掩模注入杂质82，在这种情况下杂质82是N+杂质。在步骤(h)中示出了所得到的结构。随后剥离抗蚀剂42，并且通过形成硅化物区54以及发射极触点60、基极触点70和集电极触点80来完成HBT，如步骤(i)所示的。
因为通过图7和图8所示方法实施例形成的HBT依赖于注入到衬底10中的杂质而不要求沟槽44中的导电材料，集电极连接电阻可忽略，甚至不存在，由此获得了特别低电阻的集电极连接，并且代替地，该集电极连接由沟槽44底部处硅化物到集电极的连接的质量来支配。
应该理解的是尽管本发明可应用于制造纯粹基于双极晶体管的IC，本发明在制造其中包含基于CMOS晶体管和HBT的混合物的IC的基于CMOS的制造工艺中找到特别有利的应用。在这种混合IC中，所述MOS晶体管例如可以用于数字信号处理，其中HBT用于高频信号处理，例如模拟信号处理。
应该注意的是上述实施例说明而不是限制本发明，并且本领域普通技术人员在不脱离所附权利要求范围的情况下能够设计许多替代实施例。在权利要求中，放置在圆括号中的任何附图标记不应该解释为限制权利要求。词语“包括”不排除除了权利要求中所列举的元素或步骤之外的其他元素或步骤的存在。元素前的词语“一”不排除存在多个这种元素。本发明可以通过包括几个明确元件的硬件来实现。在枚举了几种装置的设备权利要求中，可以通过一个相同硬件项来实现这些装置中的几个。事实仅在于在相互不同的从属权利要求中使用特定措施并不表示不能有利地使用这些措施的组合。
Claims (15)
1.一种制造异质结双极晶体管(100)的方法，所述异质结双极晶体管包括衬底(10)，所述衬底的上部区域包括以浅沟槽绝缘区(30)为边界的双极晶体管有源区(20)，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度，所述方法包括：
在与所述有源区相邻的衬底中形成沟槽(44)，所述沟槽延伸通过所述浅沟槽绝缘区；
用杂质(48，82)至少部分地填充所述沟槽；以及
通过扩展所述杂质使其延伸到衬底中的深度超过浅沟槽绝缘区的深度，来在衬底中形成集电极连接。
2.根据权利要求1所述的方法，还包括：
在衬底(10)上提供包括栅极氧化层(32)、多晶硅层(34)和氮化物保护层(36)在内的叠层；
在叠层中形成另外的沟槽(38)来暴露出所述有源区(20)；
在所得到的结构上生长外延层(40)；
形成所述沟槽(44)；
在所述沟槽和所述另外的沟槽中生长间隔体(46)；以及
在所述间隔体之间沉积掺杂多晶硅材料(48)。
3.根据权利要求2所述的方法，其中所述外延层(40)是Si:Ge:C层。
4.根据权利要求2或3所述的方法，其中扩展所述杂质的步骤(48’)包括将掺杂多晶硅材料向外扩散至衬底中。
5.根据权利要求2-4中任一项所述的方法，在沉积掺杂多晶硅材料(48)之后还包括：
提供图案化掩模(50)来覆盖所述叠层，所述图案化掩模限定了双极晶体管(100)的栅极区；
去除叠层的暴露区域以限定所述栅极区；以及
去除所述图案化掩模。
6.根据权利要求5所述的方法，其中所述图案化掩模(50)还覆盖所述沟槽(44)。
7.根据权利要求2或3所述的方法，其中在生长外延层(40)之前同时形成所述沟槽(44)和所述另外的沟槽(38)，并且其中所述沟槽(44)具有的宽度使得至少所述沟槽的底部被所述间隔体(46)完全填充，所述方法还包括：
从所述沟槽中去除掺杂多晶硅材料(48)；
从所述沟槽和所述另外的沟槽(38)中去除间隔体；
从所述沟槽的底部选择性地去除外延材料；以及
随后注入所述杂质(82)。
8.根据权利要求7所述的方法，还包括：
在所述间隔体(46)去除之前去除氮化物层(36)；以及
在从沟槽(44)的底部选择性地去除外延材料(40)之前利用掩模部分(50)保护所述另外的沟槽(38)，该选择性去除步骤还包括从没有被所述掩模部分覆盖的区域中去除多晶硅层(34)和栅极氧化层(32)。
9.根据权利要求7或8所述的方法，还包括：在杂质注入之后在所得到的结构上形成间隔体(52)。
10.根据权利要求1所述的方法，还包括附加步骤：
在衬底(10)上提供包括栅极氧化层(32)、多晶硅层(34)和氮化物保护层(36)在内的叠层；
在所述叠层中形成另外的沟槽(38)来暴露出有源区(20)；
在所得到的结构上生长外延层(40)；
在所述外延层上在所述另外的沟槽中形成间隔体(46)；
用掺杂多晶硅层材料(48)填充所述另外的沟槽的其余部分；
去除氮化物层(36)；
在所得到的结构的区域上形成图案化掩模(42)，使得通过图案化掩模覆盖栅极区；
去除所述叠层的多晶硅层(34)和栅极氧化层(32)的暴露部分；
去除所述图案化掩模(42)；
在衬底上所得到的结构的侧壁上形成间隔体(52)；以及
用另外的掩模(51)覆盖所述衬底，而使所述沟槽(44)的区域暴露，所述附加步骤是在形成所述沟槽的步骤之前执行的。
11.一种异质结双极晶体管(100)，包括：
衬底(10)，所述衬底的上部区域包括以浅沟槽绝缘区(30)为边界的双极晶体管有源区(20)，所述有源区包括埋入的集电极区，该集电极区的深度延伸到超过浅沟槽绝缘区的深度；
与所述有源区相邻的沟槽(44)，所述沟槽延伸通过所述浅沟槽绝缘区；
在所述沟槽下面的杂质向外扩散区(48’，82)；以及
在所述有源区上的基极窗口区，所述基极窗口区包括基极区(40)和通过所述基极区与所述集电极区分离的发射极区(48)，所述基极区具有通过相应的间隔体(46)与发射极区电绝缘的垂直部分。
12.根据权利要求11所述的异质结双极晶体管(100)，其中所述沟槽(44)包括侧壁间隔体(46)、以及在所述侧壁间隔体之间包括所述杂质的多晶硅材料(48)。
13.根据权利要求11所述的异质结双极晶体管(100)，其中所述沟槽(44)以所述杂质(82)为衬里。
14.根据权利要求13所述的异质结双极晶体管(100)，还包括所述衬里上的侧壁间隔体(46)。
15.根据权利要求13或14所述的异质结双极晶体管(100)，还包括安装在所述沟槽(44)底部上的集电极触点(80)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |