JPH1154756A - 絶縁体上の半導体のキャリア移動度を強化する構造 - Google Patents
絶縁体上の半導体のキャリア移動度を強化する構造Info
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- JPH1154756A JPH1154756A JP9204056A JP20405697A JPH1154756A JP H1154756 A JPH1154756 A JP H1154756A JP 9204056 A JP9204056 A JP 9204056A JP 20405697 A JP20405697 A JP 20405697A JP H1154756 A JPH1154756 A JP H1154756A
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Abstract
(57)【要約】
【課題】 本発明は、絶縁基板を含む半導体層のキャリ
アの正孔と電子の移動度を高める構造を有する半導体構
造を提供する。 【解決手段】 半導体層は絶縁層の上に位置し、半導体
層の第１領域は第２領域をほぼ取り囲む。第１領域は、
合金化、酸化、沈殿、粒子サイズの形成または変更及び
反応で構成されるグループから選択されたプロセスによ
り形成される。これにより合金、酸化物、沈殿物、また
は化合物が、単独で、または半導体層の物質と組み合わ
せられて形成される。第１領域は物質の初期容積より大
きく、これにより第２領域は圧縮応力を受け、結果的に
価電子帯の縮退がとれ、正孔等のキャリアのバンド・エ
ッジ質量が減少し、正孔と電子の両方の輸送が改良され
る。本発明は、この構造により、キャリア移動度が低い
ｎチャネル及びｐチャネルのトランジスタと、キャリア
移動度が低いｐチャネル・トランジスタを持つＣＭＯＳ
ロジックの問題を克服する。
アの正孔と電子の移動度を高める構造を有する半導体構
造を提供する。 【解決手段】 半導体層は絶縁層の上に位置し、半導体
層の第１領域は第２領域をほぼ取り囲む。第１領域は、
合金化、酸化、沈殿、粒子サイズの形成または変更及び
反応で構成されるグループから選択されたプロセスによ
り形成される。これにより合金、酸化物、沈殿物、また
は化合物が、単独で、または半導体層の物質と組み合わ
せられて形成される。第１領域は物質の初期容積より大
きく、これにより第２領域は圧縮応力を受け、結果的に
価電子帯の縮退がとれ、正孔等のキャリアのバンド・エ
ッジ質量が減少し、正孔と電子の両方の輸送が改良され
る。本発明は、この構造により、キャリア移動度が低い
ｎチャネル及びｐチャネルのトランジスタと、キャリア
移動度が低いｐチャネル・トランジスタを持つＣＭＯＳ
ロジックの問題を克服する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（silicon-
on-insulator）上のｐチャネルとｎチャネルの電界効果
トランジスタに関し、特にシリコン平面で圧縮応力を受
け、重い正孔帯の有効バンド・エッジ質量が減少し、伝
導帯の有効質量も減少するＳＯＩ上のシリコン・アイラ
ンドに関する。
on-insulator）上のｐチャネルとｎチャネルの電界効果
トランジスタに関し、特にシリコン平面で圧縮応力を受
け、重い正孔帯の有効バンド・エッジ質量が減少し、伝
導帯の有効質量も減少するＳＯＩ上のシリコン・アイラ
ンドに関する。
【０００２】
【従来の技術】シリコン膜の応力は、電界効果トランジ
スタ（ＦＥＴ）の性質を改良するため利用できる。例え
ば、相補形金属酸化物半導体（ＣＭＯＳ）ロジック、メ
モリ、及びアナログ回路に用いられるｐチャネルＦＥＴ
の正孔移動度は、シリコン等の半導体が層の平面で２軸
応力を受ける場合には改良することができる。ｐ−ＦＥ
Ｔの性能が低い原因はキャリア速度が低いことにあり、
これはまた正孔の有効質量が大きいこと、及び弱い電界
での正孔の散乱性による。これにより移動度は低くな
り、またそのため速度が電界と関連付けられる。これは
キャリア輸送の通常の尺度である。正孔の速度つまり正
孔移動度を改良することは、優れたｐチャネルＦＥＴ、
ＣＭＯＳ回路及びメモリにつながる。また充分に高い応
力を受けるとき、百分率の相対的変化は小さいものの、
電子速度の増加によりｎチャネル素子の改良も考えられ
る。
スタ（ＦＥＴ）の性質を改良するため利用できる。例え
ば、相補形金属酸化物半導体（ＣＭＯＳ）ロジック、メ
モリ、及びアナログ回路に用いられるｐチャネルＦＥＴ
の正孔移動度は、シリコン等の半導体が層の平面で２軸
応力を受ける場合には改良することができる。ｐ−ＦＥ
Ｔの性能が低い原因はキャリア速度が低いことにあり、
これはまた正孔の有効質量が大きいこと、及び弱い電界
での正孔の散乱性による。これにより移動度は低くな
り、またそのため速度が電界と関連付けられる。これは
キャリア輸送の通常の尺度である。正孔の速度つまり正
孔移動度を改良することは、優れたｐチャネルＦＥＴ、
ＣＭＯＳ回路及びメモリにつながる。また充分に高い応
力を受けるとき、百分率の相対的変化は小さいものの、
電子速度の増加によりｎチャネル素子の改良も考えられ
る。
【０００３】W．Heywangによる１９７１年２月２３日付
け米国特許番号第３５６６２１５号では、半導体本体に
機械的張力をかけることによって電界効果トランジスタ
のキャリア移動度が改良されている。シリコン層の被着
時にシリコンとは異なる物質の基板の温度が上げられ、
冷却の後、シリコン層に対する基板の熱収縮の差異によ
りシリコン層が張力を受ける。
け米国特許番号第３５６６２１５号では、半導体本体に
機械的張力をかけることによって電界効果トランジスタ
のキャリア移動度が改良されている。シリコン層の被着
時にシリコンとは異なる物質の基板の温度が上げられ、
冷却の後、シリコン層に対する基板の熱収縮の差異によ
りシリコン層が張力を受ける。
【０００４】B．A．Ekらによる１９９５年１０月２４日
付け米国特許番号第５４６１２４３号では、最初にＳＯ
Ｉ基板上にシリコン層があり、ＳｉＧｅ層がその上で形
成され、層の厚みにより緩和される。ＳｉＧｅ層の上に
はシリコン層が形成される。シリコン層は格子間隔の不
整合により引張力を受ける。
付け米国特許番号第５４６１２４３号では、最初にＳＯ
Ｉ基板上にシリコン層があり、ＳｉＧｅ層がその上で形
成され、層の厚みにより緩和される。ＳｉＧｅ層の上に
はシリコン層が形成される。シリコン層は格子間隔の不
整合により引張力を受ける。
【０００５】
【発明が解決しようとする課題】本発明は、絶縁基板を
含む半導体層のキャリアの正孔と電子の移動度を高め
る、半導体装置及び方法を提供する。
含む半導体層のキャリアの正孔と電子の移動度を高め
る、半導体装置及び方法を提供する。
【０００６】
【課題を解決するための手段】半導体層は絶縁層の上に
位置し、半導体層の第１領域は第２領域をほぼ取り囲
む。第１領域は、合金化、酸化、沈殿、粒子サイズの形
成または変更及び反応で構成されるグループから選択さ
れたプロセスにより形成される。これにより合金、酸化
物、沈殿物、または化合物が、単独で、または半導体層
の物質と組み合わせられて形成される。第１領域は物質
の初期容積より大きく、これにより第２領域は圧縮応力
を受け、結果的に価電子帯の縮退がとれ、正孔等のキャ
リアのバンド・エッジ質量が減少し、正孔と電子の両方
の輸送が改良される（後者は応力が充分に大きいと
き）。
位置し、半導体層の第１領域は第２領域をほぼ取り囲
む。第１領域は、合金化、酸化、沈殿、粒子サイズの形
成または変更及び反応で構成されるグループから選択さ
れたプロセスにより形成される。これにより合金、酸化
物、沈殿物、または化合物が、単独で、または半導体層
の物質と組み合わせられて形成される。第１領域は物質
の初期容積より大きく、これにより第２領域は圧縮応力
を受け、結果的に価電子帯の縮退がとれ、正孔等のキャ
リアのバンド・エッジ質量が減少し、正孔と電子の両方
の輸送が改良される（後者は応力が充分に大きいと
き）。
【０００７】本発明は更に、チャネル領域を囲む半導体
層の周囲の酸化により、２軸圧縮応力の下、半導体層の
チャネル領域によりキャリア移動度を改良したｐチャネ
ルとｎチャネルの電界効果トランジスタを提供する。こ
れにより応力は平面内キャリア、正孔及び（百分率変化
は小さくなるが、大きい応力下の）電子の質量を下げる
ために充分になる。
層の周囲の酸化により、２軸圧縮応力の下、半導体層の
チャネル領域によりキャリア移動度を改良したｐチャネ
ルとｎチャネルの電界効果トランジスタを提供する。こ
れにより応力は平面内キャリア、正孔及び（百分率変化
は小さくなるが、大きい応力下の）電子の質量を下げる
ために充分になる。
【０００８】本発明は更に相補形金属酸化物半導体ロジ
ックを提供する。ロジックの第１領域は、第２領域を囲
む層の部分の酸化により２軸圧縮応力を受ける。第１領
域内にｐチャネル電界効果トランジスタが形成される。
半導体層は更に同様な設計のｎチャネル電界効果トラン
ジスタを含む。ｐチャネルとｎチャネルの電界効果トラ
ンジスタが導体により相互接続され、相補形金属酸化物
半導体ロジックが形成される。
ックを提供する。ロジックの第１領域は、第２領域を囲
む層の部分の酸化により２軸圧縮応力を受ける。第１領
域内にｐチャネル電界効果トランジスタが形成される。
半導体層は更に同様な設計のｎチャネル電界効果トラン
ジスタを含む。ｐチャネルとｎチャネルの電界効果トラ
ンジスタが導体により相互接続され、相補形金属酸化物
半導体ロジックが形成される。
【０００９】
【発明の実施の形態】図１は、層の平面に２軸圧縮応
力、無応力及び２軸引張応力を受けた直接バンドギャッ
プ半導体層の図を示す。図１で縦軸はエネルギーを、横
軸は応力を表す。曲線１２は、圧縮応力下の半導体層の
伝導帯エッジを示す。曲線１３、１４は、圧縮応力下の
対応する層の価電子帯エッジを示す。曲線１３、１４
は、エネルギーの低い曲線１４とは分離している。曲線
１５は、無応力下の半導体層の伝導帯エッジを示す。曲
線１６、１７は、無応力下の対応する層の価電子帯エッ
ジを示す。曲線２０は、引張応力下の半導体層の伝導帯
エッジを示す。曲線２１、２２は、引張応力下の対応す
る層の価電子帯エッジを示す。点２３での曲線２１の最
大値は点２４での曲線２２の最大値よりエネルギーが低
い。曲線１３、１４及び曲線２１、２２からわかるよう
に、層の価電子帯エッジはそれぞれ圧縮応力、引張応力
の下で分離している。基準線２６は、圧縮応力層からゼ
ロ応力層に、また引張応力層に向かうときエネルギーが
低くなる伝導帯エッジを示す。基準線２７は、圧縮応力
層からゼロ応力層へ、また引張応力層へ向かうとき、エ
ネルギーが大きくなる価電子帯エッジを示す。
力、無応力及び２軸引張応力を受けた直接バンドギャッ
プ半導体層の図を示す。図１で縦軸はエネルギーを、横
軸は応力を表す。曲線１２は、圧縮応力下の半導体層の
伝導帯エッジを示す。曲線１３、１４は、圧縮応力下の
対応する層の価電子帯エッジを示す。曲線１３、１４
は、エネルギーの低い曲線１４とは分離している。曲線
１５は、無応力下の半導体層の伝導帯エッジを示す。曲
線１６、１７は、無応力下の対応する層の価電子帯エッ
ジを示す。曲線２０は、引張応力下の半導体層の伝導帯
エッジを示す。曲線２１、２２は、引張応力下の対応す
る層の価電子帯エッジを示す。点２３での曲線２１の最
大値は点２４での曲線２２の最大値よりエネルギーが低
い。曲線１３、１４及び曲線２１、２２からわかるよう
に、層の価電子帯エッジはそれぞれ圧縮応力、引張応力
の下で分離している。基準線２６は、圧縮応力層からゼ
ロ応力層に、また引張応力層に向かうときエネルギーが
低くなる伝導帯エッジを示す。基準線２７は、圧縮応力
層からゼロ応力層へ、また引張応力層へ向かうとき、エ
ネルギーが大きくなる価電子帯エッジを示す。
【００１０】図２は、（１００）面での２軸ひずみ下の
シリコン等の半導体層の間接バンドギャップを示す図で
ある。図２で縦軸はエネルギーを、横軸は応力を表す。
曲線２９は、圧縮応力下の半導体層の伝導帯エッジを示
す。曲線３０、３１は、圧縮応力下の対応する層の価電
子帯エッジを示す。曲線３０、３１は、曲線３０下で曲
線３１から分離している。曲線３３は、ゼロ応力の半導
体層の伝導帯エッジを示す。曲線３４、３５は、ゼロ応
力下の対応する層の価電子帯エッジを示す。曲線３７
は、引張応力下の半導体層の伝導帯エッジを示す。曲線
３８、３９は、引張応力下の対応する層の価電子帯エッ
ジを示す。基準線４１は、圧縮応力（点４４）下で、ゼ
ロ応力（点４２）よりもエネルギーが低い伝導帯エッジ
を示す。基準線４３は、引張応力（点４５）下、ゼロ応
力（点４２）よりエネルギーが低い伝導帯エッジを示
す。図１の基準線２６は、圧縮応力からゼロ応力へと低
い方へ向かっているが、逆に基準線４１は圧縮応力から
ゼロ応力へと高い方へ向かっていることに注意された
い。従って図２で、曲線４１の点４４は、曲線４３の点
４２、点４５より低い。基準線４７は、圧縮応力層から
ゼロ応力層、引張応力層へ向かうときエネルギーが高く
なる価電子帯エッジを示す。
シリコン等の半導体層の間接バンドギャップを示す図で
ある。図２で縦軸はエネルギーを、横軸は応力を表す。
曲線２９は、圧縮応力下の半導体層の伝導帯エッジを示
す。曲線３０、３１は、圧縮応力下の対応する層の価電
子帯エッジを示す。曲線３０、３１は、曲線３０下で曲
線３１から分離している。曲線３３は、ゼロ応力の半導
体層の伝導帯エッジを示す。曲線３４、３５は、ゼロ応
力下の対応する層の価電子帯エッジを示す。曲線３７
は、引張応力下の半導体層の伝導帯エッジを示す。曲線
３８、３９は、引張応力下の対応する層の価電子帯エッ
ジを示す。基準線４１は、圧縮応力（点４４）下で、ゼ
ロ応力（点４２）よりもエネルギーが低い伝導帯エッジ
を示す。基準線４３は、引張応力（点４５）下、ゼロ応
力（点４２）よりエネルギーが低い伝導帯エッジを示
す。図１の基準線２６は、圧縮応力からゼロ応力へと低
い方へ向かっているが、逆に基準線４１は圧縮応力から
ゼロ応力へと高い方へ向かっていることに注意された
い。従って図２で、曲線４１の点４４は、曲線４３の点
４２、点４５より低い。基準線４７は、圧縮応力層から
ゼロ応力層、引張応力層へ向かうときエネルギーが高く
なる価電子帯エッジを示す。
【００１１】図３を参照する。曲線５１乃至６８が示し
てある。図３の縦軸はエネルギー（ｅＶ）を、横軸はｋ
ベクトル（２π／ａ）を表す。曲線５１乃至５３は、ｋ
ベクトルに対して描かれたＥＰで、互いに分離した３つ
の価電子帯を示す。ＥＰは実験的（非局所的）擬ポテン
シャルの略である。ｋｐ（ｋドットｐと発音）は、価電
子帯の近似解であり、ｋは電子または正孔の準運動量、
ｐは運動量演算子である。
てある。図３の縦軸はエネルギー（ｅＶ）を、横軸はｋ
ベクトル（２π／ａ）を表す。曲線５１乃至５３は、ｋ
ベクトルに対して描かれたＥＰで、互いに分離した３つ
の価電子帯を示す。ＥＰは実験的（非局所的）擬ポテン
シャルの略である。ｋｐ（ｋドットｐと発音）は、価電
子帯の近似解であり、ｋは電子または正孔の準運動量、
ｐは運動量演算子である。
【００１２】曲線５４乃至５６はｋベクトルに対して描
かれたｋｐで、互いに分離した価電子帯を示す。曲線５
１乃至５６はシリコン層の平面の格子パラメータａを
１．０３４Åに等しくし、ｃ／ａ０を０．９７５に等し
くして引張ひずみについて計算された。ｃは＜００１＞
方向、つまり上面に垂直な方向の格子パラメータであ
る。基準線７０より左の曲線５１乃至５６は＜１１０＞
方向、基準線７０より右の曲線５１乃至５６は＜１００
＞方向である。
かれたｋｐで、互いに分離した価電子帯を示す。曲線５
１乃至５６はシリコン層の平面の格子パラメータａを
１．０３４Åに等しくし、ｃ／ａ０を０．９７５に等し
くして引張ひずみについて計算された。ｃは＜００１＞
方向、つまり上面に垂直な方向の格子パラメータであ
る。基準線７０より左の曲線５１乃至５６は＜１１０＞
方向、基準線７０より右の曲線５１乃至５６は＜１００
＞方向である。
【００１３】曲線５７乃至５９はＥＰを、曲線６０乃至
６２は、ｋベクトルに対して描かれたｋｐで３つの価電
子帯を示す。価電子帯のうち２つは、曲線５７、５８、
６０及び６１に示すように重なり、キャリアの散乱が増
加する結果になっている。シリコン層はひずみを受けな
かった。基準線７１より左の曲線５７乃至６２は＜１１
０＞方向、基準線７１より右の曲線５７乃至６２は＜１
００＞方向である。
６２は、ｋベクトルに対して描かれたｋｐで３つの価電
子帯を示す。価電子帯のうち２つは、曲線５７、５８、
６０及び６１に示すように重なり、キャリアの散乱が増
加する結果になっている。シリコン層はひずみを受けな
かった。基準線７１より左の曲線５７乃至６２は＜１１
０＞方向、基準線７１より右の曲線５７乃至６２は＜１
００＞方向である。
【００１４】曲線６３乃至６５はＥＰを、曲線６６乃至
６８はｋベクトルに対して描かれたｋｐで、圧縮ひずみ
下のシリコン層の３つの価電子帯を示す。シリコン層
は、単位胞の１に等しいｃ／ａ０、及び１．０２５に等
しいａ／ａ０から０．９７０に圧縮される。基準線７２
より左の曲線６３乃至６８は＜１１０＞方向、基準線７
２より右の曲線６３乃至６８は＜１００＞方向である。
曲線６３乃至６８は、３つの価電子帯が分離しているこ
とを示す。
６８はｋベクトルに対して描かれたｋｐで、圧縮ひずみ
下のシリコン層の３つの価電子帯を示す。シリコン層
は、単位胞の１に等しいｃ／ａ０、及び１．０２５に等
しいａ／ａ０から０．９７０に圧縮される。基準線７２
より左の曲線６３乃至６８は＜１１０＞方向、基準線７
２より右の曲線６３乃至６８は＜１００＞方向である。
曲線６３乃至６８は、３つの価電子帯が分離しているこ
とを示す。
【００１５】図４は、曲線８１乃至９８と基準線１００
乃至１０２を示す。図４で縦軸はエネルギー（ｅＶ）
を、横軸はｋベクトル（２π／ａ）を表す。図４の引張
ひずみ下のシリコン層について計算された曲線８１乃至
８６は、図３の曲線５１乃至５６に対応するがｋベクト
ルの方向が異なる。基準線１００より左の曲線８１乃至
８６はシリコン層の＜１１１＞方向、基準線１００より
右の曲線８１乃至８６は＜００１＞方向である。無ひず
み下のシリコン層について計算された曲線８７乃至９２
は、図３の曲線５７乃至６２に対応するがｋベクトルの
方向が異なる。基準線１０１より左の曲線８７乃至９２
はシリコン層の＜１１１＞方向、基準線１０１より右の
曲線８７乃至９２は＜００１＞方向である。
乃至１０２を示す。図４で縦軸はエネルギー（ｅＶ）
を、横軸はｋベクトル（２π／ａ）を表す。図４の引張
ひずみ下のシリコン層について計算された曲線８１乃至
８６は、図３の曲線５１乃至５６に対応するがｋベクト
ルの方向が異なる。基準線１００より左の曲線８１乃至
８６はシリコン層の＜１１１＞方向、基準線１００より
右の曲線８１乃至８６は＜００１＞方向である。無ひず
み下のシリコン層について計算された曲線８７乃至９２
は、図３の曲線５７乃至６２に対応するがｋベクトルの
方向が異なる。基準線１０１より左の曲線８７乃至９２
はシリコン層の＜１１１＞方向、基準線１０１より右の
曲線８７乃至９２は＜００１＞方向である。
【００１６】圧縮ひずみ下のシリコン層について計算さ
れた曲線９３乃至９８は、図３の曲線６３乃至６８に相
当するがｋベクトルについては方向が異なる。基準線１
０２より左の曲線９３乃至９８はシリコン層の＜１１１
＞方向、基準線１０２より右の曲線９３乃至９８は＜０
０１＞方向である。
れた曲線９３乃至９８は、図３の曲線６３乃至６８に相
当するがｋベクトルについては方向が異なる。基準線１
０２より左の曲線９３乃至９８はシリコン層の＜１１１
＞方向、基準線１０２より右の曲線９３乃至９８は＜０
０１＞方向である。
【００１７】図３及び図４でシリコン層は、平面方向が
＜１１０＞、＜１００＞になるように配向している。図
３及び図４は、前記の向きのシリコン層については、２
軸圧縮応力または引張応力を与えられることで価電子帯
の分割が生じる。価電子帯が互いに分離すると、キャリ
アの散乱が減少するためキャリア移動度が増加する。
＜１１０＞、＜１００＞になるように配向している。図
３及び図４は、前記の向きのシリコン層については、２
軸圧縮応力または引張応力を与えられることで価電子帯
の分割が生じる。価電子帯が互いに分離すると、キャリ
アの散乱が減少するためキャリア移動度が増加する。
【００１８】図５は、シリコン（００１）の３００Ｋで
の計算された正孔移動度とひずみの図である。図５で縦
軸は正孔移動度を、横軸はひずみｃ／ａ０を表す。曲線
１０５は、層に対して平行な＜１００＞方向でのシリコ
ン層の正孔移動度（"平面内"）を、曲線１０６は層に対
して垂直な＜００１＞方向での正孔移動度を示す（"平
面外"）。図５でｃ／ａ０が１．００に等しいとき、シ
リコン層にひずみはない。図５で、音響量子変形ポテン
シャル（acoustic phonon deformation potential）Δ
ａｃは６．１ｅＶに等しく、光学量子変形ポテンシャル
（optical phonon deformation potential）（ＤＫ）ｏ
ｐは７．９８×１０１０ｅＶ／ｃｍに等しい。シリコン
層にわずかな引張ひずみをかけると、平面内移動度が大
きく増加する。例えばｃ／ａ０で０．９９に等しく（点
１０３）、平行移動度は約５×１０２から約３×１０３
ｃｍ２／Ｖｓに増加する。シリコン層にわずかな圧縮ひ
ずみをかけると、平面内移動度が増加する。例えば横軸
の１．０１（点１０４）で、平面内移動度は５×１０２
から約１．３×１０３ｃｍ２／Ｖｓに増加する。図５及
び図６で、格子空間ｃはシリコン層に対して垂直な方向
であり、格子空間ａ０はシリコン層に対して平行な方向
である。
の計算された正孔移動度とひずみの図である。図５で縦
軸は正孔移動度を、横軸はひずみｃ／ａ０を表す。曲線
１０５は、層に対して平行な＜１００＞方向でのシリコ
ン層の正孔移動度（"平面内"）を、曲線１０６は層に対
して垂直な＜００１＞方向での正孔移動度を示す（"平
面外"）。図５でｃ／ａ０が１．００に等しいとき、シ
リコン層にひずみはない。図５で、音響量子変形ポテン
シャル（acoustic phonon deformation potential）Δ
ａｃは６．１ｅＶに等しく、光学量子変形ポテンシャル
（optical phonon deformation potential）（ＤＫ）ｏ
ｐは７．９８×１０１０ｅＶ／ｃｍに等しい。シリコン
層にわずかな引張ひずみをかけると、平面内移動度が大
きく増加する。例えばｃ／ａ０で０．９９に等しく（点
１０３）、平行移動度は約５×１０２から約３×１０３
ｃｍ２／Ｖｓに増加する。シリコン層にわずかな圧縮ひ
ずみをかけると、平面内移動度が増加する。例えば横軸
の１．０１（点１０４）で、平面内移動度は５×１０２
から約１．３×１０３ｃｍ２／Ｖｓに増加する。図５及
び図６で、格子空間ｃはシリコン層に対して垂直な方向
であり、格子空間ａ０はシリコン層に対して平行な方向
である。
【００１９】図６は、シリコンの３００Ｋでの計算され
た電子移動度とひずみの図である。図６で縦軸は電子移
動度を、横軸はひずみｃ／ａ０を表す。曲線１０８はシ
リコン層の、層に平行な方向での電子移動度を、曲線１
０９は層に垂直なシリコン層の電子移動度を示す。図６
でｃ／ａ０が１．００に等しいとき、シリコン層にひず
みはない。図６で膨張変形ポテンシャルＸｉｄは＋１．
１ｅＶに等しく、１軸変形ポテンシャルＸｉｕは１０．
５ｅＶに等しい。曲線１０８に示すように、わずかな引
張ひずみをシリコン層にかけると（横軸で０．９９
等）、電子移動度が約１．５×１０３から約２．２５×
１０３に増加する。わずかな圧縮ひずみをシリコン層に
かけると（横軸で１．０１等）、約１．５×１０３から
約１．３×１０３と緩やかに減少するが、横軸で１．０
２５等、わずかに大きいひずみをかけると、約１．５×
１０３から約１．７×１０３ｃｍ２／Ｖｓに増加する。
曲線１０９に示すように、わずかな引張応力によりシリ
コン層に垂直な電子移動度が減少し、わずかな圧縮ひず
みでは、シリコン層に垂直な電子移動度が増加する。従
って、上面に平行な移動度の場合、ｃ／ａ０で１％の変
化等のわずかなひずみにより、２軸圧縮ひずみ、２軸引
張ひずみのいずれも正孔移動度と電子移動度の両方が増
加する。図７を参照する。ＳＯＩ基板１１１が示してあ
る。シリコン等のキャリア層１１２の上面（二酸化シリ
コン等）上に絶縁層１１３が形成される。絶縁層１１３
は、酸化ステップの後の酸素のイオン注入によっても形
成される。このようなプロセスで採用できるのは、例え
ばＳＩＭＯＸ（Separation by Implantation of Oxyge
n：酸素注入による分離）である。単結晶シリコン等の
半導体層１１４は、ＳＩＭＯＸプロセスまたは、R．H．
Dennardらによる１９９５年１０月３１日付け米国特許
番号第５４６２８８３号に述べられている接合とエッチ
・バックのプロセスにより形成されるかまたは残され
る。層１１４は２５０Å乃至５０００Åの厚み、通常は
２０００Å以下である。
た電子移動度とひずみの図である。図６で縦軸は電子移
動度を、横軸はひずみｃ／ａ０を表す。曲線１０８はシ
リコン層の、層に平行な方向での電子移動度を、曲線１
０９は層に垂直なシリコン層の電子移動度を示す。図６
でｃ／ａ０が１．００に等しいとき、シリコン層にひず
みはない。図６で膨張変形ポテンシャルＸｉｄは＋１．
１ｅＶに等しく、１軸変形ポテンシャルＸｉｕは１０．
５ｅＶに等しい。曲線１０８に示すように、わずかな引
張ひずみをシリコン層にかけると（横軸で０．９９
等）、電子移動度が約１．５×１０３から約２．２５×
１０３に増加する。わずかな圧縮ひずみをシリコン層に
かけると（横軸で１．０１等）、約１．５×１０３から
約１．３×１０３と緩やかに減少するが、横軸で１．０
２５等、わずかに大きいひずみをかけると、約１．５×
１０３から約１．７×１０３ｃｍ２／Ｖｓに増加する。
曲線１０９に示すように、わずかな引張応力によりシリ
コン層に垂直な電子移動度が減少し、わずかな圧縮ひず
みでは、シリコン層に垂直な電子移動度が増加する。従
って、上面に平行な移動度の場合、ｃ／ａ０で１％の変
化等のわずかなひずみにより、２軸圧縮ひずみ、２軸引
張ひずみのいずれも正孔移動度と電子移動度の両方が増
加する。図７を参照する。ＳＯＩ基板１１１が示してあ
る。シリコン等のキャリア層１１２の上面（二酸化シリ
コン等）上に絶縁層１１３が形成される。絶縁層１１３
は、酸化ステップの後の酸素のイオン注入によっても形
成される。このようなプロセスで採用できるのは、例え
ばＳＩＭＯＸ（Separation by Implantation of Oxyge
n：酸素注入による分離）である。単結晶シリコン等の
半導体層１１４は、ＳＩＭＯＸプロセスまたは、R．H．
Dennardらによる１９９５年１０月３１日付け米国特許
番号第５４６２８８３号に述べられている接合とエッチ
・バックのプロセスにより形成されるかまたは残され
る。層１１４は２５０Å乃至５０００Åの厚み、通常は
２０００Å以下である。
【００２０】図８を参照する。マスク１１６が示してあ
るが、これはシリコンの酸化物や窒化物を含む誘電物質
等である。マスク１１６は保護領域を囲む層１１４の酸
化中に、マスク１１６のすぐ下の半導体層１１４を保護
する役目がある。マスク１１６は、最初に層１１４上に
被着され、後でパターンが形成される層等である。上に
マスク１１６を持つ半導体層１１４は酸化される。酸化
は従来の熱乾燥または湿式酸化手段等による。後者の場
合、マスク１１６はシリコンの酸化物や窒化物を含有し
うる。酸化はまた、ＳＩＭＯＸプロセスによりＳＯＩウ
エハを得る場合と同様に、高ドーズに酸素を注入するこ
とによっても行える。酸素を注入する場合、マスク１１
６に用いられる物質は、実際にはフォトレジストを含む
広範囲の物質群が考えられる。
るが、これはシリコンの酸化物や窒化物を含む誘電物質
等である。マスク１１６は保護領域を囲む層１１４の酸
化中に、マスク１１６のすぐ下の半導体層１１４を保護
する役目がある。マスク１１６は、最初に層１１４上に
被着され、後でパターンが形成される層等である。上に
マスク１１６を持つ半導体層１１４は酸化される。酸化
は従来の熱乾燥または湿式酸化手段等による。後者の場
合、マスク１１６はシリコンの酸化物や窒化物を含有し
うる。酸化はまた、ＳＩＭＯＸプロセスによりＳＯＩウ
エハを得る場合と同様に、高ドーズに酸素を注入するこ
とによっても行える。酸素を注入する場合、マスク１１
６に用いられる物質は、実際にはフォトレジストを含む
広範囲の物質群が考えられる。
【００２１】マスク１１６で保護される周囲領域の酸化
により、図９に示すように、マスク１１６下のシリコン
を囲む二酸化シリコンが膨張する。保護されていない層
１１４は完全に酸化されて酸化物層１１８が形成され、
層１１４からシリコン領域１１９が残る。マスク１１６
はシリコン領域１１９上に残る。二酸化シリコンの容積
の膨張は、２のファクタよりわずかに大きく、シリコン
の分子量は１２．０５６ｃｍ３を占める。この膨張によ
り、間のシリコン領域１１９に圧縮応力が生じる。ｐチ
ャネル電界効果トランジスタ１２２等の素子は、シリコ
ン領域１１９上に、図１０に示すように、マスク１１６
の剥離に続いて前に部分的に、または後に完全に作成す
ることができる。圧縮応力によりシリコン領域１１９で
正孔移動度が改良される。応力は領域１１９の４つの側
面全てで生じ、よって２軸であり、領域１１９の応力は
領域１１９の平面を横切る２つの方向または、その上面
に平行に生じる。応力は領域１１９の平面内で２つの直
交方向にも考えられる。
により、図９に示すように、マスク１１６下のシリコン
を囲む二酸化シリコンが膨張する。保護されていない層
１１４は完全に酸化されて酸化物層１１８が形成され、
層１１４からシリコン領域１１９が残る。マスク１１６
はシリコン領域１１９上に残る。二酸化シリコンの容積
の膨張は、２のファクタよりわずかに大きく、シリコン
の分子量は１２．０５６ｃｍ３を占める。この膨張によ
り、間のシリコン領域１１９に圧縮応力が生じる。ｐチ
ャネル電界効果トランジスタ１２２等の素子は、シリコ
ン領域１１９上に、図１０に示すように、マスク１１６
の剥離に続いて前に部分的に、または後に完全に作成す
ることができる。圧縮応力によりシリコン領域１１９で
正孔移動度が改良される。応力は領域１１９の４つの側
面全てで生じ、よって２軸であり、領域１１９の応力は
領域１１９の平面を横切る２つの方向または、その上面
に平行に生じる。応力は領域１１９の平面内で２つの直
交方向にも考えられる。
【００２２】シリコン領域１１９の応力の量は、そのア
スペクト比（長さ：幅）、面積、２次的には容積、及び
酸化されている周囲のシリコンの量の関数である。従っ
て、そのシリコン領域のアスペクト比が３：１であるよ
うなトランジスタ形状では、シリコン領域のアスペクト
比が１：１であるようなＦＥＴとは応力が異なる。後者
は、周囲の酸化領域が対称である場合は均一な２軸応力
を持つ。いずれにしろ応力は、シリコン領域と二酸化シ
リコン領域を制御することにより制御することができ
る。通常、ｃ／ａ０の変化が２％未満となる小さい応力
が望ましく、シリコンの領域１１９を囲むかなり小さい
領域を酸化することによって得られる。領域１１９を囲
む小領域の酸化により、分離酸化物の領域は浅いトレン
チ分離部を持つｐチャネル素子のそれと同様になる。従
って、浅いトレンチ分離部に比べて集積密度が犠牲にな
ることはない。更に重要なことは応力を設計し、非対称
にできることである。
スペクト比（長さ：幅）、面積、２次的には容積、及び
酸化されている周囲のシリコンの量の関数である。従っ
て、そのシリコン領域のアスペクト比が３：１であるよ
うなトランジスタ形状では、シリコン領域のアスペクト
比が１：１であるようなＦＥＴとは応力が異なる。後者
は、周囲の酸化領域が対称である場合は均一な２軸応力
を持つ。いずれにしろ応力は、シリコン領域と二酸化シ
リコン領域を制御することにより制御することができ
る。通常、ｃ／ａ０の変化が２％未満となる小さい応力
が望ましく、シリコンの領域１１９を囲むかなり小さい
領域を酸化することによって得られる。領域１１９を囲
む小領域の酸化により、分離酸化物の領域は浅いトレン
チ分離部を持つｐチャネル素子のそれと同様になる。従
って、浅いトレンチ分離部に比べて集積密度が犠牲にな
ることはない。更に重要なことは応力を設計し、非対称
にできることである。
【００２３】図１０を参照する。ｐチャネル電界効果ト
ランジスタ１２２がシリコン領域１１９に形成される。
ソース１２３とドレイン１２４はシリコン領域１１９の
上面に形成される。ゲート酸化物１２６はシリコン領域
１１９上に形成される。ゲート電極１２８はゲート酸化
物１２６から形成され、アルミニウムやポリシリコン等
である。ゲート電極１２８はリード１２９に接続でき
る。ソース１２３はリード１３１に、ドレイン１２４は
リード１３３に接続できる。ｎチャネル電界効果トラン
ジスタもトランジスタ１２２と同様に図示できる。ｎ
型、ｐ型いずれのトランジスタも、周知のＣＭＯＳロジ
ックを形成するために用いられる。
ランジスタ１２２がシリコン領域１１９に形成される。
ソース１２３とドレイン１２４はシリコン領域１１９の
上面に形成される。ゲート酸化物１２６はシリコン領域
１１９上に形成される。ゲート電極１２８はゲート酸化
物１２６から形成され、アルミニウムやポリシリコン等
である。ゲート電極１２８はリード１２９に接続でき
る。ソース１２３はリード１３１に、ドレイン１２４は
リード１３３に接続できる。ｎチャネル電界効果トラン
ジスタもトランジスタ１２２と同様に図示できる。ｎ
型、ｐ型いずれのトランジスタも、周知のＣＭＯＳロジ
ックを形成するために用いられる。
【００２４】図１１は、詳細は図１２に示しているが、
側壁と下部を覆うトレンチ１４２の内側に二酸化シリコ
ン等の誘電層を持つトレンチ１４２に囲まれた半導体ア
イランド１４１を持つ構造１４０の平面図である。図１
２は、図１１の１２−１２に沿った断面図である。図１
１で、半導体アイランド１４１のアスペクト比（長さ：
幅）は１に等しく、長さは幅に等しい。
側壁と下部を覆うトレンチ１４２の内側に二酸化シリコ
ン等の誘電層を持つトレンチ１４２に囲まれた半導体ア
イランド１４１を持つ構造１４０の平面図である。図１
２は、図１１の１２−１２に沿った断面図である。図１
１で、半導体アイランド１４１のアスペクト比（長さ：
幅）は１に等しく、長さは幅に等しい。
【００２５】図１２に示すように、シリコン、シリコン
・ゲルマニウム合金、炭化シリコン、ガリウムひ素、ひ
化ガリウム・インジウム、ひ化ガリウム・アルミニウ
ム、リン化インジウム等の基板１４６は上面１４７を持
つ。二酸化シリコン等の誘電層１４９は上面１４７上に
形成される。半導体層１５０は層１４９上に形成され
る。層１４９は、基板１４６と同じかまたは異なる物質
の単結晶半導体等であり、厚みは約２０００Åである。
トレンチ１４２は、層１５０、層１４９及び基板１４６
の中に形成できる。
・ゲルマニウム合金、炭化シリコン、ガリウムひ素、ひ
化ガリウム・インジウム、ひ化ガリウム・アルミニウ
ム、リン化インジウム等の基板１４６は上面１４７を持
つ。二酸化シリコン等の誘電層１４９は上面１４７上に
形成される。半導体層１５０は層１４９上に形成され
る。層１４９は、基板１４６と同じかまたは異なる物質
の単結晶半導体等であり、厚みは約２０００Åである。
トレンチ１４２は、層１５０、層１４９及び基板１４６
の中に形成できる。
【００２６】トレンチ１４２はアモルファス・シリコン
で埋めることができる。アモルファス・シリコンは後に
６００℃乃至７５０℃の範囲の熱処理によりポリシリコ
ン１５３に変換可能である。多結晶シリコンは膨張し
て、半導体アイランド１４１に圧縮応力を、よって圧縮
ひずみをかける。また別にポリシリコン１５３を酸化し
て二酸化シリコンを形成すると、二酸化シリコンは膨張
して半導体アイランド１４１に圧縮力をかける。半導体
アイランド１４１の周囲に連続したトレンチを形成する
代わりに、複数の離隔した領域をトレンチの経路に沿っ
て形成することもできる。または複数の短いトレンチを
半導体アイランド１４１の周囲に形成して、半導体アイ
ランド１４１に２軸圧縮応力をかけることもできる。
で埋めることができる。アモルファス・シリコンは後に
６００℃乃至７５０℃の範囲の熱処理によりポリシリコ
ン１５３に変換可能である。多結晶シリコンは膨張し
て、半導体アイランド１４１に圧縮応力を、よって圧縮
ひずみをかける。また別にポリシリコン１５３を酸化し
て二酸化シリコンを形成すると、二酸化シリコンは膨張
して半導体アイランド１４１に圧縮力をかける。半導体
アイランド１４１の周囲に連続したトレンチを形成する
代わりに、複数の離隔した領域をトレンチの経路に沿っ
て形成することもできる。または複数の短いトレンチを
半導体アイランド１４１の周囲に形成して、半導体アイ
ランド１４１に２軸圧縮応力をかけることもできる。
【００２７】図１３は、基板１４６に適した物質等の半
導体物質から形成された量子線１５７を持つ量子線素子
１５６の平面図である。酸化物領域１５８は半導体層に
形成される。図１３で、図１１及び図１２の装置に対応
する機能については同様の参照符号を用いている。電極
１６１、１６２は、量子線１５７の対応する端部とオー
ミック・コンタクトを作ることができる。電極１６３
は、量子線１５７の中間と電気的に接触可能か、または
量子線１５７と電極１６２を絶縁する誘電領域１６４上
にゲート電極を提供することができる。
導体物質から形成された量子線１５７を持つ量子線素子
１５６の平面図である。酸化物領域１５８は半導体層に
形成される。図１３で、図１１及び図１２の装置に対応
する機能については同様の参照符号を用いている。電極
１６１、１６２は、量子線１５７の対応する端部とオー
ミック・コンタクトを作ることができる。電極１６３
は、量子線１５７の中間と電気的に接触可能か、または
量子線１５７と電極１６２を絶縁する誘電領域１６４上
にゲート電極を提供することができる。
【００２８】量子線１５７は、アスペクト比の大きい細
線により形成できる。例えば０．２μｍ厚のシリコン上
の０．４５μｍ線では、線を囲むよう酸化を制御した後
に５００Å以下の浅い線が得られる。これらの量子線は
次に作り込まれるか、またはプログラムされる応力に応
じて、所望の特性をもつように設計できる。
線により形成できる。例えば０．２μｍ厚のシリコン上
の０．４５μｍ線では、線を囲むよう酸化を制御した後
に５００Å以下の浅い線が得られる。これらの量子線は
次に作り込まれるか、またはプログラムされる応力に応
じて、所望の特性をもつように設計できる。
【００２９】図１４には量子ボックス１７０が示してあ
る。図１４で、図１１及び図１２の装置に対応する機能
については同様の参照符号を用いている。半導体アイラ
ンド１４１は、半導体層１５０の酸化を周囲で制御する
ことによって形成でき、アスペクト比１：１の構造つま
り半導体アイランド１４１が得られる。周囲酸化物領域
１７６が半導体アイランド１４１を囲む。
る。図１４で、図１１及び図１２の装置に対応する機能
については同様の参照符号を用いている。半導体アイラ
ンド１４１は、半導体層１５０の酸化を周囲で制御する
ことによって形成でき、アスペクト比１：１の構造つま
り半導体アイランド１４１が得られる。周囲酸化物領域
１７６が半導体アイランド１４１を囲む。
【００３０】シリコン領域１１９とシリコン層１１４
は、基板１４６に適しているとされるもの等、他の半導
体化合物に置き換えられることがわかる。
は、基板１４６に適しているとされるもの等、他の半導
体化合物に置き換えられることがわかる。
【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３２】（１）半導体層のキャリア移動度を高める
装置であって、絶縁基板と、前記絶縁層上に位置する半
導体層と、を含み、前記半導体層の第１領域は事実上、
第２領域を囲み、前記第１領域は、合金化、酸化、沈殿
及び反応で構成されるグループから選択され、前記半導
体層の物質との合金、酸化物、沈殿物、または化合物が
形成されるプロセスにより形成され、前記第１領域の容
積は、前記物質の初期容積より大きく、よって前記第２
領域は圧縮応力を受け、価電子帯の縮退がとれ、キャリ
アのバンド・エッジ質量が減少する、半導体装置。 （２）前記第２領域はｐチャネル電界効果トランジスタ
を含む、前記（１）記載の半導体装置。 （３）前記第２領域はｎチャネル電界効果トランジスタ
を含む、前記（１）記載の半導体装置。 （４）複数の第１及び第２の領域を含み、該複数の第２
領域の少なくとも１つにｎチャネル電界効果トランジス
タが形成される、前記（２）記載の半導体装置。 （５）前記ｐチャネルとｎチャネルのトランジスタの少
なくとも１つに相互接続配線を含み、ＣＭＯＳロジック
が形成される、前記（４）記載の半導体装置。 （６）絶縁層と、前記絶縁層上の厚み、長さ及び幅を有
し、該幅は５００Å未満である半導体物質のワイヤー
と、前記ワイヤーの幅を圧縮し、よってバンド分離によ
り前記ワイヤーのキャリア移動度が高められる物質の周
囲領域と、を含む、量子ワイヤー。 （７）絶縁層と、前記絶縁層上の厚み、長さ及び幅を有
し、該幅は５００Å未満である半導体物質のアイランド
と、前記アイランドの長さと幅を圧縮し、よってキャリ
アのバンド分離により前記アイランドのキャリア移動度
が高められる物質の周囲領域と、を含む、量子ボック
ス。 （８）キャリアのバンド分離が進んだ半導体アイランド
を形成する方法であって、絶縁層を選択するステップ
と、前記絶縁層上に半導体アイランドを形成するステッ
プと、前記半導体アイランドを囲むトレンチを形成し、
前記トレンチをアモルファス物質で埋めるステップと、
前記アモルファス物質を結晶物質に変換し、よって前記
アモルファス物質が結晶物質へ膨張することにより前記
半導体アイランドが２軸圧縮応力を受けるステップと、
を含む、方法。 （９）前記多結晶物質を酸化するステップを含む、前記
（３）記載の方法。
装置であって、絶縁基板と、前記絶縁層上に位置する半
導体層と、を含み、前記半導体層の第１領域は事実上、
第２領域を囲み、前記第１領域は、合金化、酸化、沈殿
及び反応で構成されるグループから選択され、前記半導
体層の物質との合金、酸化物、沈殿物、または化合物が
形成されるプロセスにより形成され、前記第１領域の容
積は、前記物質の初期容積より大きく、よって前記第２
領域は圧縮応力を受け、価電子帯の縮退がとれ、キャリ
アのバンド・エッジ質量が減少する、半導体装置。 （２）前記第２領域はｐチャネル電界効果トランジスタ
を含む、前記（１）記載の半導体装置。 （３）前記第２領域はｎチャネル電界効果トランジスタ
を含む、前記（１）記載の半導体装置。 （４）複数の第１及び第２の領域を含み、該複数の第２
領域の少なくとも１つにｎチャネル電界効果トランジス
タが形成される、前記（２）記載の半導体装置。 （５）前記ｐチャネルとｎチャネルのトランジスタの少
なくとも１つに相互接続配線を含み、ＣＭＯＳロジック
が形成される、前記（４）記載の半導体装置。 （６）絶縁層と、前記絶縁層上の厚み、長さ及び幅を有
し、該幅は５００Å未満である半導体物質のワイヤー
と、前記ワイヤーの幅を圧縮し、よってバンド分離によ
り前記ワイヤーのキャリア移動度が高められる物質の周
囲領域と、を含む、量子ワイヤー。 （７）絶縁層と、前記絶縁層上の厚み、長さ及び幅を有
し、該幅は５００Å未満である半導体物質のアイランド
と、前記アイランドの長さと幅を圧縮し、よってキャリ
アのバンド分離により前記アイランドのキャリア移動度
が高められる物質の周囲領域と、を含む、量子ボック
ス。 （８）キャリアのバンド分離が進んだ半導体アイランド
を形成する方法であって、絶縁層を選択するステップ
と、前記絶縁層上に半導体アイランドを形成するステッ
プと、前記半導体アイランドを囲むトレンチを形成し、
前記トレンチをアモルファス物質で埋めるステップと、
前記アモルファス物質を結晶物質に変換し、よって前記
アモルファス物質が結晶物質へ膨張することにより前記
半導体アイランドが２軸圧縮応力を受けるステップと、
を含む、方法。 （９）前記多結晶物質を酸化するステップを含む、前記
（３）記載の方法。
【図１】２軸圧縮応力、無応力、及び引張応力を受ける
直接バンド・ギャップ半導体の図である。
直接バンド・ギャップ半導体の図である。
【図２】（１００）平面で２軸圧縮応力（ひずみ）、無
応力、及び引張応力を受けるシリコン等の間接バンド・
ギャップ半導体の図である。
応力、及び引張応力を受けるシリコン等の間接バンド・
ギャップ半導体の図である。
【図３】引張ひずみ、無ひずみ、及び圧縮ひずみを受け
る上面に平行な＜１１０＞、＜１００＞方向でシリコン
の価電子帯についての計算を示す図である。
る上面に平行な＜１１０＞、＜１００＞方向でシリコン
の価電子帯についての計算を示す図である。
【図４】引張ひずみ、無ひずみ、及び圧縮ひずみを受け
る上面に平行な＜１１１＞、＜００１＞方向でシリコン
の価電子帯についての計算を示す図である。
る上面に平行な＜１１１＞、＜００１＞方向でシリコン
の価電子帯についての計算を示す図である。
【図５】ひずみを受けるシリコンの正孔移動度について
の計算を示す図である。
の計算を示す図である。
【図６】ひずみを受けるシリコンの電子移動度について
の計算を示す図である。
の計算を示す図である。
【図７】図６に示した本発明の実施例を形成するため段
階的作製ステージのオプションを示す図である。
階的作製ステージのオプションを示す図である。
【図８】図６に示した本発明の実施例を形成するため段
階的作製ステージのオプションを示す図である。
階的作製ステージのオプションを示す図である。
【図９】図６に示した本発明の実施例を形成するため段
階的作製ステージのオプションを示す図である。
階的作製ステージのオプションを示す図である。
【図１０】本発明の１実施例を示す図である。
【図１１】本発明の第２実施例の平面図である。
【図１２】図１１の１２−１２に沿った断面図である。
【図１３】本発明の第３実施例の平面図である。
【図１４】本発明の第４実施例の平面図である。
１２、１３、１４、１５、１６、１７、２０、２１、２
２、２９、３０、３１、３３、３４、３５、３７、３
８、３９、５１、５２、５３、５４、５５、５６、５
７、５８、５９、６０、６１、６２、６３、６４、６
５、６６、６７、６８、８１、８２、８３、８４、８
５、８６、８６、８８、８９、９０、９１、９２、９
３、９４、９５、９６、９７、９８、１０５、１０８、
１０９ 曲線 ２３、２４、４２、４４、４５、１０３、１０４ 点 ２６、２７、４１、４３、７０、７１、１００、１０
１、１０２ 基準線 １１１ ＳＯＩ基板 １１２ キャリア層 １１３ 絶縁層 １１４、１５０ 半導体層 １１６ マスク １１８ 酸化物層 １１９ シリコン領域 １２２ ｐチャネル電界効果レジスタ １２３ ソース １２４ ドレイン １２６ ゲート酸化物 １２８ ゲート電極 １２９、１３１、１３３ リード １４０ 構造 １４１ 半導体アイランド １４２ トレンチ １４６ 基板 １４７ 上面 １４９ 誘電層 １５３ ポリシリコン １５６ 量子線素子 １５７ 量子線 １５８ 酸化物領域 １６１、１６２、１６３ 電極 １６４ 誘電領域 １７０ 量子ボックス １７６ 周囲酸化物領域
２、２９、３０、３１、３３、３４、３５、３７、３
８、３９、５１、５２、５３、５４、５５、５６、５
７、５８、５９、６０、６１、６２、６３、６４、６
５、６６、６７、６８、８１、８２、８３、８４、８
５、８６、８６、８８、８９、９０、９１、９２、９
３、９４、９５、９６、９７、９８、１０５、１０８、
１０９ 曲線 ２３、２４、４２、４４、４５、１０３、１０４ 点 ２６、２７、４１、４３、７０、７１、１００、１０
１、１０２ 基準線 １１１ ＳＯＩ基板 １１２ キャリア層 １１３ 絶縁層 １１４、１５０ 半導体層 １１６ マスク １１８ 酸化物層 １１９ シリコン領域 １２２ ｐチャネル電界効果レジスタ １２３ ソース １２４ ドレイン １２６ ゲート酸化物 １２８ ゲート電極 １２９、１３１、１３３ リード １４０ 構造 １４１ 半導体アイランド １４２ トレンチ １４６ 基板 １４７ 上面 １４９ 誘電層 １５３ ポリシリコン １５６ 量子線素子 １５７ 量子線 １５８ 酸化物領域 １６１、１６２、１６３ 電極 １６４ 誘電領域 １７０ 量子ボックス １７６ 周囲酸化物領域
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｚ (72)発明者 マッシーモ・ヴィンセンゾ・フィスケッテ ィ アメリカ合衆国ニューヨーク州パットナ ム・バレー、ステファン・スミス・ドライ ブ 24 (72)発明者 パトリシア・メイ・ムーニー アメリカ合衆国ニューヨーク州マウント・ キスコ、スタンウッド・ロード 18 (72)発明者 サンディップ・ティワリ アメリカ合衆国ニューヨーク州オシニン グ、ピネスブリッジ・ロード 791
Claims (9)
- 【請求項１】半導体層のキャリア移動度を高める装置で
あって、 絶縁基板と、 前記絶縁層上に位置する半導体層と、を含み、 前記半導体層の第１領域は事実上、第２領域を囲み、前
記第１領域は、合金化、酸化、沈殿及び反応で構成され
るグループから選択され、前記半導体層の物質との合
金、酸化物、沈殿物、または化合物が形成されるプロセ
スにより形成され、前記第１領域の容積は、前記物質の
初期容積より大きく、よって前記第２領域は圧縮応力を
受け、価電子帯の縮退がとれ、キャリアのバンド・エッ
ジ質量が減少する、 半導体装置。 - 【請求項２】前記第２領域はｐチャネル電界効果トラン
ジスタを含む、請求項１記載の半導体装置。 - 【請求項３】前記第２領域はｎチャネル電界効果トラン
ジスタを含む、請求項１記載の半導体装置。 - 【請求項４】複数の第１及び第２の領域を含み、該複数
の第２領域の少なくとも１つにｎチャネル電界効果トラ
ンジスタが形成される、請求項２記載の半導体装置。 - 【請求項５】前記ｐチャネルとｎチャネルのトランジス
タの少なくとも１つに相互接続配線を含み、ＣＭＯＳロ
ジックが形成される、請求項４記載の半導体装置。 - 【請求項６】絶縁層と、 前記絶縁層上の厚み、長さ及び幅を有し、該幅は５００
Å未満である半導体物質のワイヤーと、 前記ワイヤーの幅を圧縮し、よってバンド分離により前
記ワイヤーのキャリア移動度が高められる物質の周囲領
域と、 を含む、量子ワイヤー。 - 【請求項７】絶縁層と、 前記絶縁層上の厚み、長さ及び幅を有し、該幅は５００
Å未満である半導体物質のアイランドと、 前記アイランドの長さと幅を圧縮し、よってキャリアの
バンド分離により前記アイランドのキャリア移動度が高
められる物質の周囲領域と、 を含む、量子ボックス。 - 【請求項８】キャリアのバンド分離が進んだ半導体アイ
ランドを形成する方法であって、 絶縁層を選択するステップと、 前記絶縁層上に半導体アイランドを形成するステップ
と、 前記半導体アイランドを囲むトレンチを形成し、前記ト
レンチをアモルファス物質で埋めるステップと、 前記アモルファス物質を結晶物質に変換し、よって前記
アモルファス物質が結晶物質へ膨張することにより前記
半導体アイランドが２軸圧縮応力を受けるステップと、 を含む、方法。 - 【請求項９】前記多結晶物質を酸化するステップを含
む、請求項３記載の方法。
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|---|---|---|---|
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| JP2005005321A (ja) * | 2003-06-09 | 2005-01-06 | Canon Inc | 半導体基体、半導体装置及びこれらの製造方法 |
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| JP2007527113A (ja) * | 2004-01-07 | 2007-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 二軸圧縮歪みの状態の＜１１０＞Ｓｉ中の電子および正孔移動度の増加（シリコン含有半導体材料および形成方法） |
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| CN106784007A (zh) * | 2016-12-30 | 2017-05-31 | 苏州通富超威半导体有限公司 | 一种载流子增强型mos结构 |
-
1997
- 1997-07-30 JP JP20405697A patent/JP3676910B2/ja not_active Expired - Fee Related
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| US7482671B2 (en) | 2001-12-10 | 2009-01-27 | Nec Corporation | MOS semiconductor device isolated by a device isolation film |
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| CN106784007B (zh) * | 2016-12-30 | 2023-10-13 | 苏州通富超威半导体有限公司 | 一种载流子增强型mos结构 |
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