TWI332246B - Semiconductor device and fabrication method thereof - Google Patents

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TWI332246B
TWI332246B TW096100330A TW96100330A TWI332246B TW I332246 B TWI332246 B TW I332246B TW 096100330 A TW096100330 A TW 096100330A TW 96100330 A TW96100330 A TW 96100330A TW I332246 B TWI332246 B TW I332246B
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Description

1332246 九、發明說明： 【發明所屬之技術領域】 本發明得、關於-種半導體裝置及該半導體裝置之製造方 法，尤其係關於具有淺溝槽隔離層（STI，ShaU〇w Treneh Isolation)之半導體裝置及其製造方法。 【先前技術】
近年來之半導體裝置中微細化進展，LSI(Large “A mtegration’大型積體電路）之集成度隨著所謂定標規則而 提高。因此，隨著元件尺寸之微細化，也實現了將元件之 間隔離的元件隔離區域之微細化。 作為元件隔離之方法，先前以來，主要使用 LOCOS(L〇cal Oxidation 〇f Silicon，矽局部氧化）法。 LOCOS法係利用氮化矽膜之難以氧化之性質而僅於元件隔 離區域’形成熱氧化膜（場效氧化膜）者。 然而，該LOCOS法中，稱為烏嘴之現象成為問題。所謂 鳥嘴係場效氧化膜亦於應成為元件區域之部分擴展之現 象。若產生鳥嘴，則實際之元件區域之尺寸變得小於設計 尺寸。為了抑制鳥嘴而使場效氧化量變小雖然有效果，但 若使場效氧化量變小，則元件隔離能力將降低。因此，在 疋件之微細化進展的目前，使抑制烏嘴與維持元件隔離能 力兩者同時實現則較為困難，且正接近LOCOS法之極限。 因此’作為代表LOCOS法者，趨於應用可抑制烏嘴之稱 為ST!(淺溝槽隔離：Shallow Trench Isolation)法的元件隔 離方法。S ΤΙ法基本而言係以下方法：於半導體基板面藉 117666.doc 1332246 由蝕刻而形成溝槽（溝），於該溝 内屯成絕緣層即隔離 膜，進而使該隔離膜平坦化，藉此進行元件隔離。根據該 方法，藉由使垂直於基板面之方向的溝槽之大小(溝槽之 深幻變大可得到較高的元件隔離能力，ϋ且隔離膜難以 向和向擴展。因此，可劁造择妨古 _ 臬以使較间的兀件隔離能力與微細 化兩者同時實現之半導體裝4。亦即’藉由進行STI法之 元件隔離，可製造集成度比先前高之半導體裝置。
於sTI法中’較多使用氧化矽膜作為埋入溝槽内之隔離 膜。並且，為了使該氧化碎膜緻密化，而將氧化㈣埋人 溝槽内之後’對氧化矽膜進行熱處理。然而，氧化矽膜與 半導體基板由於材質不同，所以藉由該熱處理，而使半導 體基板之通道區域受到壓縮荷重。繼而，於該通道區域内 產生壓縮應力。因該壓縮應力，通道區域之Si晶格會產生 變形’故而電子之遷移率降低。藉此，產生 MOSFET(Metal Oxide Semiconductor Field Effect Transislor，金屬氧化半導體場效電晶體）之汲極電流降低 之問題。進而，伴隨元件之微細化，元件形成區域變小 後’壓縮應力之影響進一步變大。 作為解決該壓縮應力之影響之問題的一個方法，日本公 開公報即日本專利特開2004-207564號公報（2004年7月22曰 公開：對應US公報US 2004/0126990 A1)中，如圖5所示， 揭示有藉由設置於溝槽内之氮化矽膜之拉伸應力而抵消氧 化矽膜之壓縮應力》 此處’使用圊5(a)〜圖5(h)，就先前之半導體裝置及其製 117666.doc 1332246 造方法加以說明。圖5(a)〜圖5(h)係表示該半導體裝置之製 造耘序之剖面圖。又，圖5(h)亦係先前之半導體裝置之剖 面圖。
首先’如圖5⑷所示’㈣基板⑴之表面上堆積氧化石夕 膜ui，之後堆積氮化矽膜112。進而，於氮化矽膜ιΐ2之 上塗敷光阻膜（未圖示），並使其曝光顯影，藉此形成元件 隔離光阻圖案113。A件隔離光阻圖案113形成於元件形成 區域(活化區域)上，且其開口部劃分元件隔離區域。 其次，如圖5(b)所示，將光阻圖案113作為光罩，依次 蝕刻氮化石夕膜112、氧化衫膜lu、以及半導體基板ιι〇, 藉此形成元件隔離溝槽126。 其後，去除元件隔離用光阻圖案113。其次，如圖5(c)所 不，使露出於溝槽表自的石夕基板n〇表面熱氧化而形成氧 化石夕膜114。進而，以覆蓋氧化矽膜114 · 111、及氮化矽 膜U2之表面的方式，形成氮化矽膜115。 其次，如圖5(d)所示，以完全填充溝槽126之方式，形 成氧化矽膜11 6。 其次，如圖5(e)所示，進行化學性機械研磨但不使氮化 夕膜115露出’並使氧化碎膜116之表面凹凸減少後，藉由 姓刻而回姓氧化石夕膜1 i 6。 其次，如圖5(f)所示，藉由磷酸（H3P〇4)煮沸而去除表面 已露出之氮化石夕膜115。 其次，如圖5(g)所示’將藉由化學氣相沈積（CVD ;
Chemical Vapor Dep〇slti〇n)法而形成之石夕氧化膜i 17，全 117666.doc 1332246 面堆積於半導體基板HO之形成有各種膜之側，藉此填 溝槽126。並且，藉由化學性機械研磨而進行平9坦化: 刻，藉此使元件形成區域之氮化矽膜112表面露出。—蝕
其次，如圖抑)所示’於藉由碟酸(H3P〇4)煮滞而 化矽膜112之後，藉由氟酸進行氧化矽膜iu之去除。並 且，藉由進行井注入，而形成井區域η8· 119。進而，形 成閘極氧化膜120、閘極電極121，其後藉由進行源沒及^ 極注入而形成源汲區域及汲極區域122 » 上述先前之技術中，藉由氮化矽膜115之拉伸應力，而 使施加至元件形成區域之通道形成㈣中之麼縮荷重降 低。因此，與溝槽126鄰接2M〇SFET之中，確實於^型通 道M〇SFET中’較未設置氮化石夕115之情形，電子之遷移 率上升。 …、'而，P型通道MOSFET中，相反因降低壓縮荷重，則 會產生較未設置氮化矽115之情形電洞之遷移率降低，且 汲極電流降低之問題。m〇sfet之汲極電流之降低與 MOSFET之響應速度之降低有關。 【發明内容】 本發明之目的在於提供一種半導體裝置及其製造方法， "亥半導體裝置及其製造方法，係於藉由STI法而使元件之 間隔为離開的半導體裝置中，可個別地控制各MOSFET之 汲極電流之易流通性。 為達成上述目的，本發明之半導體裝置包含：半導體基 板’溝槽’其形成於該半導體基板上；至少二個 117666.doc 1332246 MOSFET ’其係挾著溝槽而設置於該半導體基板上；第一 絕緣層’其配置於上述溝槽内，俾使該等MOSFET之間絕 緣；以及第二絕緣層，其至少配置於第一絕緣層與 MOSFET之間，且具有與上述第一絕緣層所具有之本質應 力（intrinsic stress)為反向之本質應力，且上述第二絕緣層 在配置於其中一 MOSFET與第一絕緣層之間的區域，及配 置於另一 MOSFET與第一絕緣層之間的區域中，上述本質 應力之大小係不同。 根據上述構成，藉由第二絕緣層之本質應力，由於因第 一絕緣層之本質應力而施加至各MOSFET之荷重得到緩 和，由該結果’於各MOSFET内所產生之應力得到緩和。 又，施加至各MOSFET之荷重’係與第一絕緣層之本質 應力及第二絕緣層之本質應力的和相關。藉由上述構成， 第二絕緣層在配置於其中一 MOSFET與第一絕緣層之間的 區域’及配置於另一 MOSFET與第一絕緣層之間的區域 中，上述本質應力之大小係不同。因此，根據上述構成， 可對其中一 MOSFET施加與另一 MOSFET不同之荷重。 即，可控制於各MOSFET所產生之應力，故，可調整每個 MOSFET之汲極電流。因此，可控制各MOSFET之響應速 度。 又，本發明之半導體裝置亦可為以下構成，即，該半導 體裝置班含：半導體基板；溝槽，其形成於該半導體基板 上；至少二個MOSFET，該等MOSFET係挾著溝槽而設置 於該半導體基板上；第一絕緣層，其配置於上述溝槽内， 117666.doc •10- 1332246 俾使該等MOSFET之間絕緣；以及第二絕緣層，其至少配 置於第一絕緣層與MOSFET之間，且具有與上述第一絕緣 層所具有之本質應力為反向之本質應力’且上述第二絕緣 層在配置於其中一 MOSFET與第一絕緣層之間的區域，及 配置於相對於溝槽而設置於與上述其中一 MOSFET為相反 側之MOSFET與第一絕緣層之間的區域中，上述本質應力 之大小係不同。 根據上述構成，在配置於挾著溝槽而加以設置之 MOSFET其中一者與第一絕緣層之間的區域，及配置於 MOSFET之另一者與第一絕緣層之間的區域中，上述本質 應力之大小係不同。因此，根據上述構成，可對挾著溝槽 而設置之二個MOSFET施加分別不同之荷重。即’可控制 該等挾著溝槽而設置之各MOSFET中所產生之應力。亦 即，可調整每個MOSFET之沒極電流。因此，可控制 MOSFET之響應速度。 又，本發明之半導體裝置亦可為以下構成，即，該半導 體裝置包含：半導體基板；溝槽，其形成於該半導體基板 上；炙少二個MOSFET，該等MOSFET係挾著溝槽而設置 於該半導體基板上；第一絕緣層，其配置於上述溝槽内， 俾使该等MOSFET之間絕緣；以及第二絕緣層，其至少配 置於第一絕緣層與M0SFET之間，且具有與上述第一絕緣 層所具·有之本質應力為反向之本質應力，且MOSFET係P 型通道MOSFET及N型通道MOSFET二者，且上述第二絕緣 層在酕置於N型通道MOSFET與第一絕緣層之間的區域， 117666.doc 1332246 及配置於P型通道MOSFET與第一絕緣層之間的區域中， 上述本質應力之大小係不同》 根據上述構成，在配置於N型通道MOSFET與第一絕緣 層之間的區域，及配置於P型通道MOSFET與第一絕緣層 之間的區域中’上述本質應力之大小係不同。因此，根據 上述構成，可對N型通道MOSFET與P型通道MOSFET，施 加分別不同之荷重。即，可產生適合於前述各型之各個 MOSFET的應力。由該結果’可調整每個MOSFET之汲極 電流。因此’可控制各型之MOSFET之響應速度。 本發明之半導體裝置之製造方法，係製造下述半導體裝 置之方法’即，該半導體裝置於半導體基板上包含：溝 槽’以及挾著該溝槽而設置之至少二個MOSFET，且上述 半導體裝置之製造方法包含：第一絕緣層形成程序，其於 溝槽内形成具有某一方向之本質應力之第一絕緣層；以及 第二絕緣層形成程序，其於第一絕緣層與溝槽内壁之間， 形成具有與上述某一方向為反向之本質應力的第二絕緣 層，且上述第二絕緣層形成程序包含：絕緣層配置步驟， 係於溝槽内配置絕緣層；以及應力改變步驟，係對該絕緣 層之一部分實施使其本質應力之大小改變的化學反應處 理。 根據上述構成，藉由應力改變步驟，可於第二絕緣層 内’形成具有某-本質應力之區域，纟具有與該本質應力 為不同大小之本質應力的區域。 進而，根據上述構成，其並非個別地形成本質應力不同 117666.doc 12 1332246 之絕緣層’而係藉由對第 卢押V ^ ^ ^ 分貫施化學反應 處理’以於連，.，之絕緣層内形成本質應 此，可簡化程序，並提高生產性。 π域 本發明之其他目#、特徵、 9杳工六八„ 4 J错由以下所示之 s己載而充为理解。x，本發明之優點係 式之下述說明而加以知曉。 -“，、添附圖 【實施方式】 先以:半：:ί示實施形態一面加以具體說明本發明。首 先，就+導體裝置之實施形態加以說明，其欠 法之實施形態加以說明。 就製&方 <ι>半導體裝置 〇-〗）半導體裝置1 本實施形態之半導體裝f可且 兮丰道… 體裝置了具備.+導體基板；形成於 忒+導體基板上之溝槽；挟著溝 荐僧而6又置於該半導體基板 門％/㈣⑽仏第—絕緣層’其以使該刪阳之 西0己置Ϊ之方式而配置於上述溝槽内；以及第二絕緣層，其 -置於至少第一絕緣層與河〇灯]£ 一 H^'间且具有與上述第 「邑緣層所具有之本質應力反向之本質應力，且上述第二 、..邑緣層在配置於某-M〇SFET與卜絕緣層之間的區域、 及配置於其他M0SFET與第一絕緣層之間的區域，上述本 質應力之大小不同。亦即，除此以 ^ ., r I、·Ό構、構成各部件 料、以及製造方法等，並非特別限定者。 圖1係表示本發明之實施形態之半 構成的剖面圖。 s之主要。Ρ分 117666.doc •13· 1332246 如圖1所示’本實施形態之半導體裝置1，作為上述本發 明之半導體裝置之一例，構成為於半導體基板10上至少具 備.溝槽26 ;以及挾著溝槽26而設置之]VIOSFET30 · 40。 半導體裝置1進而具備第一絕緣層16，其配置於上述溝槽 26内’且使上述MOSFET30與MOSFET40之間絕緣。又， 半導體裝置1具備第二絕緣層15。第二絕緣層丨5形成於溝 槽之内壁與第一絕緣層16之間，尤其形成於溝槽26之與 MOSFET3 0 · 40鄰接之側面。 又，本實施形態中’溝槽26内，於較第一及第二絕緣膜 更接近溝槽26之開口部側，形成有氧化矽膜17。再者，符 號1 7並非限定於氧化石夕膜者’可適用各種絕緣體。 再者，相對於半導體基板10，將設置有MOSFET之側稱 為上側或表面，且將其相反側稱為下側或背面。 再者’本實施形態中’半導體基板10係以基板者。其 中’作為半導體基板，並非限定於此’可使用GaAs基板等 可用作半導體基板之各種基板。 作為半導體裝置1之MOSFET，可適當使用先前公知之 MOSFET。又，該等MOSFET可為P型、N型之任一者。 作為如此之MOSFET之例，MOSFET30具備：將雜質捧 雜至半導體基板10中而成之井區域34，形成於井區域34上 側之源沒區域3 2及波極區域3 3 ’由源j：及區域3 2與沒極區域 33所挾持之通道區域35，以及介隔閘極絕緣膜2〇而設置於 通道區域35上之閘極電極31。MOSFET40亦以同樣方式具 備：井區域44、源汲區域42、汲極區域43、通道區域45' 117666.doc 1332246 以及閘極電極41。如上所述，MOSFET30及MOSFET40， 可一者為P型而另一者為N型，亦可均為P型，或均為n型 MOPSFET。 藉由施加荷重至MOSFET30 · 4〇，而該等MOSFET内之 通道區域35 · 45中產生應力。該應力左右該等MOSFET之 汲極電流之流動性。使用飽和汲極電流作為該汲極電流之 流動性之指標。尤其，相對於MOSFET，半導體基板之平 φ 面方向之應力，對汲極電流之流動性影響較大。又，其 中’通道長度方向之應力會產生尤其大之影響。 溝槽26之深度、寬度、及長度均並無特別限定，可與第 ， —絕緣層16 一倂使MOSFET30 · 40之間絕緣，起到半導體 . 裝置之作用。 第—絕緣層16只要可使MOSFET30 · 40之間絕緣，則其 材料等並非特別限定者。本實施形態中，第一絕緣層〗6連 續形成於溝槽26内。 瞻第二絕緣層15配置於第一絕緣層16與溝槽26之内壁之 間，且只要係具有與第一絕緣層16所具有之本質應力:向 ^本質應力者，則材料、形狀等並非特別限定者。所謂 =-絕緣層具有肖第一絕緣層所具有之本質應力反向之 t質應力」具體而言’係指當第一絕緣層16具有壓縮應力 則第二絕緣層15具有拉伸應力，當第一絕緣層“且有 拉伸應力時，則第二絕緣層15具有壓縮應力。再者，於本 :施形態中’所謂本質應力使用與「膜應力」定義相同 Η 7666.doc 15 1332246 如上所述之第二絕緣層控制MOSFET内所產生之應力， 藉此有時稱為「應力控制膜」。 藉此，第二絕緣層15所具有之本質應力，可減輕因第一 絕緣層16之本質應力而產生於MOSFET30 · 40中之應力。 因此’可降低第一絕緣層16之本質應力對MOSFET30 · 40 之汲極電流之流動性帶來的影響。 尤其好的是，第二絕緣層15具有第一絕緣層16所具有之 本質應力中相對於半導體基板10之平面方向之力為反向的 本質應力。又，較好的是，第二絕緣層丨5具有第一絕緣層 16所具有之本質應力中相對kM〇SFET3〇 · 4〇之通道長度 方向之力為反向的本質應力。藉此，進一步提高以下效 果·第二絕緣層1 5之降低第一絕緣層丨6之本質應力對 MOSFET3〇 · 40之汲極電流之流動性帶來的影響。 又’第二絕緣層15在配置於某一 MOSFET與第一絕緣層 16之間的區域15a、及配置於其他MOSFET與第一絕緣層之 間的區域1 5b中，上述本質應力（與第一絕緣層丨6之本質應 力反向之本質應力）之大小不同。 作為如此之第一絕緣層丨5之一例，本實施形態中，區域 15a配置於第一絕緣層16與河〇817£73〇之間，並且區域i5b 配置於第一絕緣層16與1^〇§卩£丁40之間。 根據上述構成，可使第一絕緣層16及第二絕緣層15&之 本質應力的和之大小、與第—絕緣層16及第二絕緣層l5b 之本質應力的和之大小不同。因此，可使對於m〇SFET3〇 之荷重之大小、與施加至MOSFET40之力的大小不同。 117666.doc 1332246 即，半導體裝置1可個別地控制施加至MOSFET30與 MOSFET40中之荷重之大小。 尤其，該構成適於MOSFET30 · 40之一者為N通道型、 另一者為P通道型之情形。 以下’使 MOSFET30 為 P型通道 MOSFET，MOSFET40 為 N型通道MOSFET ’就本實施形態之半導體裝置1加以更具 體地說明。
如圖1所示，第二絕緣層15連續形成於溝槽26之内壁之 側面及底面。並且’第二絕緣層1 5具備挾著通過溝槽26之 底面的邊界線而形成之2個區域15a及15b。即，於溝槽26 之内壁中與MOSFET鄰接之2個側面之中，一侧形成有區 域15a ’並且另一側形成有區域151)。其結果為，以區域 15a與MOSFET30鄰接、區域15b與MOSFET40鄰接之方式 而配置。 此處，第一絕緣層1 6具有壓縮應力，第二絕緣層丨5具有
拉伸應力。並且，第二絕緣層15之區域l5a具有小於區域 15b之拉伸應力。 再者，本發明並非限定於此，亦可為第一絕緣層16具有 拉伸應力，第二絕緣層15具有壓縮應力者。此時，第二絕 緣層15之區域i5a具有大於區域15b之壓縮應力。 施加至M〇SFET30之荷重，依賴於第—絕緣層16及第二 絕料之區域15a之本f應力之和。又，施加至麵F圓 之:重，依賴於第-絕緣層16及第二絕緣層之區域⑸之 之矛因此，根據上述構成，對P型MOSFET30 Ϊ 17666.doc 1332246 施加大於N型MOSFET40之壓縮荷重。藉此，p型 MOSFET30中可確保汲極電流之易流通性，並且n型 MOSFET40中’藉由使壓縮荷重更小，可使汲極電流易於 流通。如上所述’不會使MOSFET30 · 40之汲極電流之易 流通性降低，可使MOSFET30 · 40之間絕緣。 尤其好的是’為了使汲極電流易於流通，對p型通道 MOSFET施加壓縮荷重’對n型通道MOSFET施加拉伸荷 重。因此’較好的是，區域15a之拉伸應力之絕對值，小 於第一絕緣層1 6之壓縮應力之絕對值。又，較好的是，區 域15b之拉伸應力之絕對值，大於第一絕緣層16之壓縮應 力之絕對值。 又，當第一絕緣層1 6具有拉伸應力，第二絕緣層具有壓 縮應力之情形時，較好的是，區域15a之壓縮應力之絕對 值’大於第一絕緣層1 6之拉伸應力之絕對值。又，較好的 是，區域15b之拉伸應力之絕對值，小於第一絕緣層“之 壓縮應力之絕對值。 於半導體裝置1中，作為具有壓縮應力之絕緣層，可列 舉包含藉由加熱處理而緻密化之氧化矽之氧化矽層、或由 該氧切而形成之氧切層。又，作為具有拉伸應力之絕 緣層’可列舉包含氮切之氮化賴、或由該氮切而形 成之氮化矽膜。尤其，作為具有拉伸應力之第二絕緣層 ^ ’氣切膜較好。此係、因A，氮切臈藉由化學反應而 容易使其本質應力改變。又’氮化矽於通常之半導體製程 中普遍使用，故而獲取及處理容易。 、 H7666.doc 1332246 又’較好的是’第二絕緣層15中，關於與第一絕緣層μ 之本質應力反向之本質應力，各區域15a· l5b中的該本質 應力之大小之差，處於5〇〇 Pa〜3 Gpa之範圍内。此係因 為，若本質應力之大小之差為5〇〇 Pa以上，則可對各 MOSFET施加適當的應力，3必以上則難以對膜施加應 力又，特性之變動亦幾乎消失，故而藉由本質應力之大 小之差而取得之效果變小。
又’於氮化石夕（SiN)膜中，以Si-H、n-H基之形式包含 氫。該氫之含量對本質應力帶來影響。較好的是，當第二 絕緣層15為氮化矽膜時，區域15a· 15b之間的氫含量之差 處於5%〜25%之範圍内。此係因為，藉由氫含量之差為5% 以上，而上述本質應力之大小之差為3 GPa以下。又，此 係因為，藉由氫含量之差為25%以下，而上述本質應力之 大小之差為500 Pa以上。再者，所謂「氫含量」，係指表 示相對於包含氫之氮化矽膜整體之原子數的氮化矽膜中之
氫原子數之比例的百分率{(氮化矽膜中之氫之原子數/氮 化矽膜整體之原子數）><1〇〇丨。 再者’所謂「氫含量之差為5%〜25%」，係指當區域i5a 之氫含量為x°/〇、區域l5b之氫含量為y%時，（x_y^ 5〜25。 如上所述’圖1中，半導體裝置1具備：M〇SFET4〇 ;以 及相對於溝槽26而設置於與通道MOSFET40為相反側之通 道MOSFET30 ’且於第一絕緣層1 6與MOSFET30 · 40之 間，分別配置有第二絕緣層之區域15a · 15b。藉此， MOSFET3 0 · 40中所分別施加之荷重之大小不同。 117666.doc •19· 1332246 本實施形態中，僅圖示2個MOSFET而進行說明，者铁 本發明並非限定於此，具備3個以上之MOSFET之半導體 裝置亦同樣屬於本發明。 即使係如此具備3個以上之MOSFET之半導體裝置， MOSFET之汲極電流之易流通性、與第一絕緣層之本質應 力及第二絕緣層15之本質應力的關係，亦如上所述。即， 即使半導體裝置之形態自圖丨變更，該關係亦與圖1之形態 相同可適用。即’較好的是，例如為了使汲極電流更易於 流通，而對P型通道河〇81^丁，施加大於n型通道^!〇31^丁 之壓縮荷重’即’使P型通道m〇SF]Et之通道區域内產生 更大的壓縮應力，而設定第一絕緣層16之本質應力及第二 絕緣層1 5之各區域之本質應力。 再者’當第二絕緣層15包含本質應力之大小不同之3個 以上的區域時，上述本質應力之差及氫含量之差的數值範 圍，適用於以下範圍。亦即，較好的是，本質應力最大的 區域與最小的區域，本質應力之大小之差處於5〇〇 Pa〜3 GPa之範圍内。又，較好的是，氫含量之最大的區域與最 小的區域’氫含量之差處於5%〜25%之範圍内。 即’較好的是’第二絕緣層中’本質應力不同之區域之 間的本質應力之最大差處於500 Pa〜3 GPa之範圍内。又， 較好的是’第二絕緣層之上述區域之間的氫含量之最大差 處於5 %〜2 5 %之範圍内。 再者，圖1中，區域15a . 15b配置於溝槽26之側面及底 面之兩者，但本發明並非限定於此。例如，亦可為區域 117666.doc •20· 1332246 15a · 15b配置於溝槽26之側面，而不配置於底面之構成。 但是，藉由區域15a· 15b配置於溝槽26之側面及底面之 兩者，可更高精度地控制施加至各MOSFET之荷重。此係 因為，若為本質應力相等之第二絕緣層彼此，則形成於溝 槽内壁之側面及底面較僅形成於溝槽内壁之側面或底面， 可更降低自第一絕緣層對MOSFET施加之荷重。 本實施形態之半導體裝置，具備以上所述之構成，故而 本實施形態之半導體裝置所具備之N型通道MOSFET及P型 通道MOSFET ’可最大發揮各自之性能。並且，n型通道 MOSFET及P型通道MOSFET之兩者可表示較大的響應速 度’可實現高速且高性能的半導體元件。 圖1中，僅對半導體裝置中之2個MOSFET進行了說明， 當然本發明並非限定於此《其次，根據圖6〜9就具備3個以 上之MOSFET之情形時的半導體裝置之構造加以說明。圖 6係自形成有MOSFET之側（頂面）觀察本實施形態之半導體 裝置的平面圖。又，圖7係圖6所示之半導體裝置之A_ A，剖 面圖，圖8係B-B，剖面圖，圖9係C_C·剖面圖。 再者，圖6〜圖9所示之半導體裝置2〇1之基本的構成，與 圖1所示之半導體裝置相同。然而’圖6〜圖9中，為方便說 明’亦有圖！中所說明之部件之中、省略而未圖示者。 又’於圖6〜圖9中’有時關於具有與圖艸所說明之部件相 同之功能的部件’附加相同符號，並省略說明。 如圖6〜圖9所示，本實施形態之半導體裝置20!具備：複 數個p型通道MOSFET30a〜30c、以及n型通道 ]17666.doc 21 1332246 MOSFET40a〜40c。&M0SFET矩陣狀排列於χ· y方向。並 且’各MOSFET之間藉由溝槽26與形成於溝槽26内部之第 一絕緣層16而保持絕緣狀態。 各MOSFET具備與圖1相同之構成。亦即，p型通道 MOSFET30a〜30c，設置於N井區域，且具備源汲區域 32a〜32c、閘極電極3ia〜3ic、以及汲極區域33a〜33c。 又，N型通道MOSFET40a〜4〇c，設置於P井區域，且具備
源及區域42a〜42c、閘極電極4ia〜4ic、以及汲極區域 43a〜43c 〇 第一絕緣層15之2個區域15&及151)具備與圖1相同之構 成。又，具體而言，如圖6〜8所示，區域15a設置於溝槽26
之内壁中與N井接觸之區域，區域15b設置於溝槽％之内壁 中與P井接觸之區域。再者，本實施形態中，使第一絕緣 層16具有壓縮應力，第二絕緣層15具有拉伸應力，使區域 15a具有小於區域15b之拉伸應力。再者，於圖6中為方便 說明，僅圖示設置有半導體裝置2〇1之閘極電極側（上側）之 末端。半導體裝置201中，各M〇SFET3〇 · 4〇於各半導體 基板之面方向’構成為由第二絕緣層15而包圍。 半導體裝置201 ’如此，於通道長度方向（χ方向）及垂直 於通道長度方向的方向（y方向），與1^型馗〇8叩丁鄰接之第 二絕緣層15(區域15b)，具有與鄰接於？型1^〇!51^丁之第二 絕緣層15(區域15a)不同的本質應力（圖6〜9)。根據如此之 構成，如使用圖1所說明般，對p型M〇SFET3〇a〜3〇c施加 大於N型MOSFET40a〜40c之壓縮荷重。因此，不會使各 117666.doc MOSFET中之汲極電流之易流通性降低，可使MOSFET之 間絕緣。 尤其，於平行於通道長度方向且通過MOSFET之剖面 中，半導體裝置201在與N型MOSFET鄰接之第二絕緣層 15(區域15b)、及與P型MOSFET鄰接之第二絕緣層15(區域 1 5 a)，本質應力不同。如此，於通道長度方向第二絕緣層 之本質應力不同，在控制MOSFET之汲極電流之易流通性 方面非常好。 再者，於半導體裝置201中，與P型通道MOSFET30a鄰 接之區域15a，亦可具有與鄰接於P型通道MOSFET30b. 30c之區域15a不同的本質應力。即，包圍各MOSFET之第 二絕緣層，即使係包圍P型MOSFET之第二絕緣層彼此， 亦可具有不同本質應力。關於N型MOSFET當然亦可相 同。即，即使係相同型之MOSFET，亦可為施加不同荷重 之構成。藉由如此施加不同荷重，即使係相同型之 MOSFET，亦可得到具有不同特性之MOSFET。 <2>製造方法 本實施形態之製造方法，係以下半導體裝置之製造方 法，該半導體裝置於半導體基板上具備：溝槽；以及挾著 該溝槽而設置之至少2個MOSFET，且該半導體裝置之製 造方法包含第一絕緣層形成程序及第二絕緣層形成程序。 除此以外之程序、材料、及所使用之機器等諸多條件並未 限定，於半導體裝置之製造方法中可適當利用先前眾所周 知之技術。以下，就各程序加以更詳細說明。 117666.doc -23- (A)第一絕緣層形成程序 絕緣層的財。㈣，作為形0 ’並非特職定者，可利用先前眾 本程序係於形成於半 方向之本質應力之第一 —絕緣層之具體的方法 所周知之技術。 二為上述第一絕緣層，如上述 <】>欄中所述，只要可使 挟著溝槽而形成之M〇s 限定。 [之㈣緣，料㈣並未特別 (B)第二絕緣層形成程序 本程序包含以下步驟··於溝槽内配詈昭络a 冉h門配置絕緣層之絕緣層配 置乂驟，以及對該絕緣層之一部公眚 ‘ ^ °丨刀貫施使其本質應力之大 ’、改後;之化學反應處理的應力改變步驟。 (B-l)絕緣層配置步驟 絕緣層配置步驟，只要係於溝槽内配置絕緣層之步驟即 可’其他構成並未特別限定。於本步驟中所謂「絕緣 層」，只要藉由之後的應力改變步驟中之化學反應處理而 改變其本質應力者即可。作為料層，尤其好的是氮化 石夕。理由係因為，如上述 <〗>攔中所述，氮化石夕之本質應 力藉由化學反應處理而容易改變。 (B-2)應力改變步驟 應力改變步驟，只要係對上述（B _〗）糊中所述之絕緣層 之一部分，實施使其本質應力之大小改變之化學反應處理 的步驟即可，其他構成並未特別限定。已實施如此之化學 反應處理之區域，具有與鳥理前不同之本質應力。因此， 117666.doc •24- 丄幻2246 可對該區域所鄰接之M0SFEt施加與原來之絕緣層不同之 荷重。 作為化學反應處理，光照射、電子線照射、暴露於反應 性氣體中、及/或氧化較好。 又，可於貫施化學反應處理之前於絕緣層上藉由光阻形 成圖案，將該光阻圖案作為光罩而進行化學反應處理。藉 此，可於期望之區域實施化學反應處理。 作為光照射，可列舉照射藉由切斷照射有光之區域内之 化學鍵結而使該區域中之絕緣層之組成改變的波長之光。 如此藉由使組成改變’可使該區域内中之絕緣層之組成改 變，其結果為，可使該區域之本質應力改變。作為如此之 光’可列舉紫外線（UV，ultravi〇iet Rays)。 藉由UV而使絕緣層之本質應力改變之例，於日經微型 兀件（N!kkei Micro devices)2〇〇5年 5 月號p57(發行國：日 本）中有刊登。圖4係表示該例之圖表，且係表示氮化㈣ 之本質應力值與UV照射處理時間之關係的圖表。縱轴表 示氮化㈣之本質應力值〔應力值（Gpa)〕，橫軸表示對 該氮化石夕膜之UV照射時間〔處理時間（時間）〕。該氮化石夕 膜係藉由 PECvD(Plasma Enhanced ㈣ ，電㈣助化學氣相沈積）而成長之膜。可知藉 由UV照射，氮化矽膜中 τ 3里（/。）改變，並且氮化 之本質應力St變。又，倬p描4 ττλ7λ 札匕7膜 伴隨增加UV照射時間，而氫含 降低，本質應力增加。 又，作為光照射另外可列舉 曰甶…射田射而貫施雷射退 117666.doc •25· 1332246
已進行雷射退火處理之區域成為與經加執之情形 況’區域内之化學鍵結被切斷。如此，可使該區 邑’彖層之、.且成改變，其結果為’可使該區域之本 复此時作為雷射可適當利用高能量雷射。所 雷射，具體而言係指如準分子雷射般之雷射。 子線亦與紫外線相同，可將經照射之區域之化學 。又，當為電子線之情形時，無須光罩，使電子 標區域，而容易直接描晝圖案。如此無須光罩而 反應處理，自肖m衫之㈣考慮更好。 由使構成絕緣層之物暂条^ — 曰心物質氧化，亦可使絕緣層之本 變。作為氧化之方法，舉暴露於氧電聚中之 暴露於氧電漿中之區域所包含之物質被氧化故 之組成產生變化。其結果為，該區域之本質應力
火處理。 相同之狀 域内中之 質應力改 謂高能量 又，電 鍵結切斷 線掃描目 進行化學 又，藉 質應力改 情形。因 而該區域 出現變化 又’藉由暴露於反應性氣體中，亦可使絕緣層之本質應 力改變。藉由暴露於反應性氣體中，彳引起構成絕緣層: 物質與反應性氣體之化學反應。其結果為，暴露於反應性 氣體中之區域之組成改變’藉此，該區域之本質應力改 變。作為反應性氣體，可使用薄膜生成技術中先前=知之 濺射技術所使用之反應性氣體等。具體而言，作為反應性 氣體’可使用鹵素氣體、CF4 ' CC14，或〇2等。 又，化學反應處理亦可為使絕緣層甲之氫含量改變之處 理。作為如此之化學反應處理，可列舉將絕緣層中氫以外 的原子與氫原子（H)之鍵切斷之處理。 117666.doc • 26 - 1332246 尤其好的是，當第二絕緣層係氮化矽膜之情形時化學 反應處理係將Si-H鍵及/或N_H鍵切斷之處理。 當第二絕緣層係氮化矽膜之情形時，且為含有1χΐ〇22 cm 3之構成Ν-Η鍵之氫之氮化矽膜之情形時，使氫濃度減 夕3xl〇 cm ，藉此膜應力自-450 Mpa向-200 MPa改變 U5〇 MPa(相當於原來之膜應力之55%)。因此，藉由使構
成N-H鍵之氫之濃度減少約5χ1〇2。_3,可形成應力改變 10%之氮化矽膜即第二絕緣層。 再者’進行第-絕緣層形成程序及第二料層形成程序 之順序並未限定q ’絕緣層g&置步驟及應力改變步驟之 順序亦並未限定。但是，較好的{，應力改變步驟於絕緣 層配置步驟之後進行。，較好的{，受a上述化學反應 處理之絕緣層，係藉由上述絕緣層配置步驟而配置於溝槽 内之後的絕緣層。 9
又，較好的是，依序進行第二絕緣層形成程序及第一絕 緣層形成程序。關於該方法參照圖2⑷〜圖2⑴敍述於後。 又’較好的是，依序進行I緣層置步驟、第—絕緣層形 成程序、及應力改變步驟。關於該方法參照圖3⑷〜圖3(i) 敍述於後。 以下，參照圖2(a)〜圖2(i)及3⑷〜圖3⑴，就本發明之製 造方法加以更具體說明。再者’圖2⑷〜圖2⑴及3⑷〜圖 3⑴所示之實施形態’僅在依序進行第：絕緣層形成程序 及第一絕緣層形成程序，或依序進行絕緣層配置步驟、第 一絕緣層形成程序、及應力改變步驟方面不同，關於其他 117666.doc -27- 構成則大致相同β [製造方法-1] 示本發明之製造方法之一實施形態 中 圖2(a)〜圖2(i)係表 之各程序的剖面圖。 f ’如圖2(a)所示’於包含矽之半導體基板10之表面 ^ ’精由絲化而形成厚度為2〜2G nm之氧切㈣。其 於氧化石夕膜U上藉由LPCVD(Low Pressure Chemical P Deposltlon，低壓化學氣相沈積）法而堆積厚度為 山之氮化碎膜12 ° t化"^膜例如使用SiH2Cl2盘 腿3作為源I氣體，且以溫度75代進行㈣。進而，μ 化夕膜12之上，錄光阻膜，並使其曝光顯影，藉此形成 元件隔離用光阻圖案13。元件隔離用光阻圖案13,於元件 形成區域（活性區域）上形成光阻，且開口部劃分元件隔離 區域。開口部之寬度為5〇〜5〇〇〇 nm。 之蝕刻，可使用 CF4、CHF3、Αι·、.,β 人名 π 1 3 λγ…之犯合氣體作為蝕刻 氣體。半導體基板10之蝕刻例如可使用Ch、A之混合氣 體作為蝕刻氣體。蝕刻後，將元件隔離用光阻圖案】3 = 其次，如圖2(b)所示，將 刻氮化矽膜12、氧化矽膜j j 元件隔離用之溝槽26。再者 之蝕刻深度為100〜500 nm。 光阻圖案13作為光罩，依次蝕 、及半導體基板1〇,藉此形成 ，較好的是，對半導體基板1〇 又，氮化矽膜12及氧化矽膜n 其次，如圖2(c)所示，使露出於溝槽％表面之半導體基 板1〇表面熱氧化，形成氧化矽膜】4。氧化矽膜14之厚$二 -2S- M7666.doc 1332246 好的是…藉由該熱氧化’露出於溝槽内之石夕表面 全部藉由氧化矽膜14而覆蓋。 進而，以覆蓋氧化石夕膜14、氮化石夕膜12之表面之方式， 而形成第二絕緣層即絕緣層丨5p(絕緣層配置步驟）。此= 絕緣層15P係氮化石夕膜。該氮切膜可藉由：用二:法 堆積H00㈣之厚度而獲得，例如可使用仙心與叫作
為源没氣H ’並以溫度75(Γ⑽行錢。該條件下，絕緣 層15ρ所具有之本質應力為例如5〇〇 Mpa以下之較弱的拉伸 應力《再者’為方便說明’以下有時將氧化石夕膜Μ" — 倂稱為氧化矽膜11。 #其次，如圖2(d)所示，塗敷光阻膜，並使其曝光顯影， 藉此形成包圍Ν型通道MOSFET之元件形成部之化學反應 處理用之光阻㈣^光阻圖案23之端部形成於元件隔離 區域上。並且，光阻圖案23之一端形成於溝槽26之内部， 車父好的是形成於底面。
並且將光阻圖案2 3作為光罩，對光阻開口部之絕緣層 15Ρ貫施化學反應處理（圖中箭頭所示）（應力改變步驟）。當 作為化學反應處理例如進行υν照射之情形時，受到化學 反應處理之區域15b，因化學反應而使拉伸應力變大。藉 由光阻圓案23之光阻而被遮蔽故未受到化學反應處理之區 域為區域15a。如此，在區域15a與區域I5b，所具有之本 質應力之大小變得不同。其後，去除化學反應處理用光阻 圖案23。以下，將經過應力改變步驟之絕緣層i 5p稱為第 —絕緣層1 5。 117666.doc •29· 1332246 其次，如圖2(e)所示，於半導體基板1〇之形成有各種膜 之側，形成第一絕緣層16(第一絕緣層形成程序）。第—絕 緣層16於本實施形態中係氧化矽膜，且藉由hdP-Cvd (Hlgh Density Plasma Chemical Vap〇r Dep〇siu〇n，高密度 ·. 電漿化學氣相沈積法），以填充溝槽之方式，例如形成為 • 厚度300〜700 nm即可。HDP-CVD成膜例如使用SiH4、 〇2、h2氣體而進行。 Φ 其次，如圖2(f)所示’以第二絕緣層1 5不露出之方式， 藉由化學性機械研磨而使第一絕緣層丨6之表面凹凸減少。 其後，藉由蝕刻而回蝕第一絕緣層16。化學性機械研磨例 • 如可使用以氧化矽或氧化鈽作為研磨粒之研磨劑而進行。 . 钮刻例如利用氟酸而去除溝槽26之上部之第一絕緣層16。 其次，如圖2(g)所示，藉由磷酸（HjO4)煮沸而去除表面 露出之第二絕緣層15。此時，因為氮化矽膜12用作後程序 中之溝槽埋入之化學性機械研磨之擋止層，故而調整蝕刻 i 量以不將之去除。溝槽26内有氧化矽膜即第一絕緣層16作 為光罩，故第二絕緣層15殘留於溝槽26之側面及底面。 其次，如圖2(h)所示，於半導體基板1〇之形成有各種膜 之側整個面堆積CVD氧化膜。如此，以填充溝槽之方式， 形成例如厚度為300〜700 nm之氧化矽膜丨7。並且，藉由化 學性機械研磨之平坦化蝕刻，而去除元件形成區域之氧化 石夕膜17，使氮化矽膜12之表面露出。 其次，如圖2(i)所示，於藉由磷酸（HjO4)煮沸而去除氮 化矽臈12之後，藉由氟酸而去除氧化矽臈 117666.doc •30· 1332246 去除多餘的氧化石夕膜之後，例如進行9 5 〇 、3 0分鐘之 退火，而使氧化石夕膜即第一絕緣層1 6及氧化石夕膜丨7緻密 化° 進而’進行Ν型MOSFET區域井注入、i^M〇SFET區域 . 井注入’分別形成井區域44 · 34。並且，形成閘極氧化膜 • 20、閘極電極31 · 41。其後，藉由進行源汲及汲極注入， 而形成源汲區域32 . 42及汲極區域33· 43。如此，製造P φ 型通道M0SFET即MOSFET30、及N型通道MOSFET即 MOSFET40由第一絕緣層26而絕緣之半導體裝置丄。 經退火之第一絕緣層16產生壓縮應力，對元件即 MOSFET30 · 40施加壓縮荷重。藉由上述製造方法而形成 . 之第二絕緣層之區域15b，藉由化學反應處理而產生強拉 伸應力。因此，可大幅降低第一絕緣層16之壓縮應力。因 此’於與區域15b鄰接之MOSFET40中，可減小藉由壓縮 荷重而產生之N型通道MOSFET之移動度遷移率之降低。 # 另一方面，因區域1 5 a未受到化學反應處理，故而保持 較弱的拉伸應力。因此，區域15a並不如區域1讣般降低第 一絕緣層16對MOSFET30施加之壓縮荷重。因此，不影響 ’ 藉由壓縮應力而產生之P型通道MOSFET之遷移率之上 - 升。 [製造方法-2] 以下，使用圖3(a)〜圖3(i)，就本發明之製造方法之其他 實施形態加以說明。圖3(a)〜圖3(i)係表示本發明之製造方 法之其他實施形態中之各程序的剖面圖。 117666.doc 31 1332246 首先’進行圖3(a)〜圖3(c)之程序。關於該等程序與上 述[製造方法]]攔中參照圖2⑷〜圖2⑷所說明相同，故而 省略》 其-人，如圖3(d)所示，進行與圖2(e)相同之程序，於半 導體基板1G之形成有各種膜之側整個面，形成第—絕緣層 16(第一絕緣層形成程序）。
其次，如圖3(e)所示，進行與圖2(f)相同之程序，回蝕 第一絕緣層16。 其次’如圖3(f)所*，進行與圖2(g)相同之程序，去除 表面露出之第二絕緣層！ 5。 其次，士口圖3(g)所示，進行與圖2(h)相同之程序，形成 氧化矽膜17,並且去除元件形成區域之氧化矽膜I?，使氮 化矽膜12之表面露出。 其次’如圖3⑻所示，進行與圖2(d)相同之程序，形成
包圍N型通道MOSFET之元件形成部之光阻圖案^。元件 隔離用之光阻圖案23之端’形成於元件隔離區域上。並 且’光阻圖案23之-端形成於氧切膜17上。即，自溝槽 26之底面觀察，光阻圖案23之一端，形成於與半導體基板 10之厚度垂直之方向。 並一且，將光阻圖案23作為光罩，對光阻開口部之絕緣層 15ρ貫施化學反應處理（圖中箭頭所示）（應力改變步驟）。藉 此，形成藉由光阻圓案23之光阻而被㉟蔽、且未受到化學曰 反應處理之區域15a，及抵接光阻開口部、且受到化學反 應處理之區域15b。此處’化學反應處理，與上述[製：方 II7666.doc *32- 1332246 法-1 ]攔相同，係使區域15 b之拉伸應力增大者。此時，繼 化學反應處理之後，可進行N型MOSFET區域井注入及卩型 MOSFET區域井注入。 其次，如圖3(i)所示，進行與圖2(i)相同之程序，進行氮 化矽膜12及氧化矽膜n之去除。並且，去除多餘的氧化矽 膜之後，如上所述使氧化矽膜即第一絕緣層16及氧化矽膜 1 7緻密化。 其後，經過如上述之程序，形成p型通道m〇sfet即 MOSFET30、及N型通道MOSFET即MOSFET40，製造半導 體裝置1。 本貫施例中，於淺溝槽隔離層形成後，亦即圖3(d)之第 一絕緣層形成程序後，進行應力改變步驟（圖3(h))。藉 此，可同時進行應力改變步驟與井注入，故而可削減曝光 程序及縮短TAT(Turn Around Time，準備時間）。 當個別地進行應力改變步驟與井注入之情形時，每次都 須要用以將光阻圖案化之曝光程序，本實施例中使用相同 光阻圖案連續進行應力改變步驟與井注入，故而可削減i 次曝光程序。 如上所述，本發明之半導體裝置具備：半導體基板；形 成於該半導體基板上之溝槽；挾著溝槽而設置於該半導體 基板上之至少2個M0SFET ;第一絕緣層，其以使該 MOSFET之間絕緣之方式而配置於上述溝槽内；以及第二 絕緣層，其配置於至少第一絕緣層與M〇SFET之間，且具 有與上述第一絕緣層所具有之本質應力為反向之本質應 117666.doc -33 - 1332246 力，且上述第二絕緣層在配置於某一 MOSFET與第一絕緣 層之間的區域、及配置於其他MOSFET與第一絕緣層之間 的區域，上述本質應力之大小不同。 根據上述構成，藉由第二絕緣層之本質應力，而由於第 一絕緣層之本質應力施加至各MOSFET之荷重得到緩和， 其結果為，各MOSFET内所產生之應力得到緩和。 又，施加至各MOSFET之荷重，依賴於第一絕緣層之本 質應力及第二絕緣層之本質應力之和。根據上述構成，第 二絕緣層在配置於某一 MOSFET與第一絕緣層之間的區 域、及配置於其他MOSFET與第一絕緣層之間的區域，上 述本質應力之大小不同。因此，根據上述構成，可對某一 MOSFET，施加與其他MOSFET不同之荷重。即，可控制 每個]VIOSFET所產生之應力，因此，可調整每個MOSFET 之汲極電流。因此，可控制各MOSFET之響應速度。 又，本發明之半導體裝置亦可為以下構成，即，具備： 半導體基板；形成於該半導體基板上之溝槽；挾著溝槽而 設置於該半導體基板上之至少2個MOSFET ;第一絕緣 層，其以使該MOSFET之間絕緣之方式而配置於上述溝槽 内；以及第二絕緣層，其配置於至少第一絕緣層與 MOSFET之間，且具有與上述第一絕緣層所具有之本質應 力為反向之本質應力，且上述第二絕緣層在配置於某一 MOSFET與第一絕緣層之間的區域、及配置於相對於溝槽 而設置於與上述某一 MOSFET為相反側之MOSFET與第一 絕緣層之間的區域中，上述本質應力之大小不同。 117666.doc •34 · 根據上述構成，在配置於挾著溝槽而設置之mosfet之 一者與第一絕緣層之間的區域、及配置於M0SFET之另一 者與第一絕緣層之間的區域中，上述本質應力之大小不 同。因此，根據上述構成，可對挾著溝槽而設置之2個 MOSFET施加分別不同之荷重。即，可控制該等挾著溝槽 而設置之各MOSFET中所產生之應力。亦即，可調整每個 MOSFET之汲極電流。因此，可控制MOSFET之響應速 度。 又，本發明之半導體裝置亦可為以下構成’即’具備： 半導體基板；形成於該半導體基板上之溝槽；挾著溝槽而 設置於該半導體基板上之至少2個MOSFET ;第一絕緣 層，其以使該MOSFET之間絕緣之方式而配置於上述溝槽 内；以及第二絕緣層，其配置於至少第一絕緣層與 MOSFET之間，且具有與上述第一絕緣層所具有之本質應 力為反向之本質應力，MOSFET係P型通型 通道MOSFET，且，上述第二絕緣層在配置於N型通道 MOSFET與第一絕緣層之間的區域、及配置於P型通道 MOSFET與第一絕緣層之間的區域中，上述本質應力之大 小不同。 根據上述構成，在配置於Ν型通道MOSFET與第一絕緣 層之間的區域、及配置於P型通道MOSFET與第一絕緣層 之間的區域中，上述本質應力之大小不同。因此’根據上 述構成，可對N型通道MOSFET與P塑通道1^03叩7 ’施加 分別不同之荷重。即，可產生適於該等各型之每個 I17666.doc -35- 1332246 M〇SFET之應力。其結果為’可調整每個MOSFET之沒極 電流。因此’可控制各型之MOSFET之響應速度。 又，較好的是，於本發明之半導體裝置中，上述第二絕 緣層包含氮化矽。 .· 氮化矽可藉由化學反應處理而使其本質應力容易改變。 . 因此，根據上述構成，容易使第二絕緣層之每個區域本質 ’應力不同。 • 又，較好的是，於本發明之半導體裝置中，第二絕緣層 之上述區域之間的本質應力之最大差處於5〇〇 pa〜3 Gpa2 範圍内。 根據上述構成，可對各M〇SFE1^fe加適當的荷重，故而 較好。 又’較好的是’於本發明之半導體裝置中，第二絕緣層 之上述區域之間的氫含量之最大差處於5%〜25%之範圍 内。 ® 根據上述構成’本質應力之差容易處於5〇〇 pa〜3 GPa2 範圍内，故而較好。 又，較好的是，於本發明之半導體裝置中，第二絕緣層 配置於第一絕緣層與溝槽内壁之側面之間，及第一絕緣層 與溝槽内壁之底面之間。 根據上述構成，與僅於溝槽内壁之側面或僅於底面形成 有第二絕緣層時相比較，可更有效地降低藉由第—絕緣層 之本質應力而施加至M〇SFET之荷重。即，若為本質應力 相等之第二絕緣層，則形成於溝槽内壁之側面及底面，較 117666.doc -36- 僅形成於溝槽内壁之側面或底面者，可使藉由第一絕緣層 之本質應力而施加至MOSFET之荷重更小。 更具體而言，本發明之半導體裝置可構成為以下，第一 絕緣層所具有之本質應力為壓縮應力，第二絕緣層所具有 之本質應力為拉伸應力，且上述第二絕緣層之中，配置於 第一絕緣層與Ρ型通道MOSFET側之間的區域之拉伸應 力，小於配置於第一絕緣層與Ν型通道MOSFET側之間的 區域之拉伸應力。 根據上述構成，藉由第一絕緣層之壓縮應力而施加至Ρ 型通道MOSFET之壓縮荷重，並未如施加至Ν型通道 MOSFET之壓縮荷重般降低。因此，可同時防止N型通道 MOSFET中之汲極電流之降低、及P型通道MOSFET中之汲 極電流之降低。 換言之，根據上述構成，施加至ρ型通道MOSFET之壓 縮荷重，大於施加至N型通道MOSFET之壓縮荷重。因 此，可同時實現P型通道MOSFET中之電洞之良好的遷移 率、及N型通道MOSFET中之電子之良好的遷移率。 又，本發明之半導體裝置可構成為以下，第一絕緣層所 具有之本質應力為拉伸應力，第二絕緣層所具有之本質應 力為壓縮應力，且上述第二絕緣層之中’配置於第一絕緣 層與P型通道MOSFET之間的區域之壓縮應力，大於配置 於N型通道MOSFET之間的區域之壓縮應力。 根據上述構成，藉由第一絕緣層之拉伸應力而施加至N 型通道MOSFET之拉伸荷重，並未如施加至P型通道 117666.doc •37- MOSFET之拉伸荷重般降低。因此，可同時防止N型通道 MOSFET中之汲極電流之降低、及p型通道MOSFET中之汲 極電流之降低° 換言之，根據上述構成’施加至N型通道MOSFET之拉 伸荷重，大於施加至P型通道M0SFET之拉伸荷重。因 此，可同時實現P型通道MOSFET中之電洞之良好的遷移 率、及N型通道MOSFET中之電子之良好的邊移率。
進一步具體而言，本發明之半導體裝置亦可構成為以 下，於半導體基板上至少具備：溝槽；N型通道 MOSFET;以及P型通道MOSFET，其相對於溝槽而6又置於 與上述N型通道MOSFET為相反側’並且本發明之半導體 裝置具備：第一絕緣層，其配置於上述溝槽内’且使上述 N型通道MOSFET與P梨通道M0SFET之間絕緣，並且具有 壓縮應力；以及第二絕緣層，其配置於至少第一絕緣層與 N型通道MOSFET之間、及第一絕緣層與P型通道M〇SFET
拉伸應力° 又，本發明之半導雜裝置亦可構成為以下，於半導體基
，且使上述N型通道MOSFET與P型通 板上至少具備：溝槽 MOSFET，其相對於穿 為相反側’並且本發1 其配置於上述溝槽内 -38- 117666.doc 1332246 道MOSFET之間絕緣，並且具有拉伸應力；以及第二絕緣 層’其配置於至少上述絕緣層與N型通道M〇SFET之間、 及上述絕緣層與P型通道MOSFET之間，且具有壓縮應 力，且上述第二絕緣層之中，配置於第一絕緣層與p型通 • 道m〇sfet之間的區域之壓縮應力，大於配置於第一絕緣 . 層與N型通道MOSFET之間的區域之壓縮應力。 本發明之半導體裝置之製造方法，係製造以下半導體裝 φ 置之方法，該半導體裝置於半導體基板上具備：溝槽；以 及挾著該溝槽而設置之至少2個MOSFET，且該半導體裝 置之製造方法包含：第一絕緣層形成程序，其於溝槽内形 - 成具有某一方向之本質應力之第一絕緣層；以及第二絕緣 層形成程序，其於第一絕緣層與溝槽内壁之間，形成具有 與上述某一方向為反向之本質應力之第二絕緣層，且上述 第一絕緣層形成程序包含：絕緣層配置步驟，其於溝槽内 配置絕緣層；以及應力改變步驟，其對該絕緣層之一部分 • 實施使其本質應力之大小改變的化學反應處理。 根據上述構成，藉由應力改變步驟，可於第二絕緣層 内，形成具有某一本質應力之區域、及具有與該本質應力 ’ 為不同大小之本質應力之區域。 ' 進而’根據上述構成，並非個別地形成本質應力不同之 ，’色緣層而藉由對第二絕緣層之一部分實施化學反應處 理，可於連續之絕緣層内形成本質應力不同之區域。因 此，可簡化程序，並提高生產性。 又’本發明之製造方法可構成為以下，進行光照射、電 117666.doc •39· 1332246 子線照射、暴命从=t丨p 恭路於反應性氣體中 應處理。 根據上述構成’藉由光照射、電子線 性裔體φ、斗、& 恭路於反應 之巴域中^氧化，可使絕緣膜之組成改變。組成已改變 之區域及，力改變，故而可形成具有某-本質應力 與該本質應力為不同大小之本質應力之區 — ，亦可將該等方法組合而進行化學反應處理。
又，本發明之製造方法可構成為以下，化學反應處理係 將絕緣層中所包含之原子與氫之化學鍵結切斷之處理。 根據上述構成’藉由將絕緣層中所包含之原子與氫之化 子鍵。刀冑彳使絕緣膜之組成改變。組成已改變之區域 中，本質應力改變’故而可形成具有某一本質應力之區 域、及具有與該本質應力為不同大小之本質應力之區域。
及/或氣化作為化學反 又本發明之製造方法可構成為以下，應力改變步驟， 藉由將形成於絕緣層上之光阻圖案作為光罩而對該絕緣 層之一部分實施化學反應處理。 根據上述構成，易於將進行應力改變步驟之化學反應處 理之區域調整為期望之形狀及大小。 又’本發明之製造方法亦可構成為以下依序進行上述 第二絕緣層形成程序及第一絕緣層形成程序。 又，本發明之製造方法可構成為以下，依序進行絕緣層 配置步驟、第一絕緣層形成程序、及應力改變步驟。 又，本發明之製造方法亦可構成為以下，依序進行第二 絕緣層配置步驟、第—絕緣層形成程序、及應力改變步 117666.doc 1332246 驟，並且上述化學反應處理 又，本笋明之，… 射及/或電子線照射。 Μ月之製造方法可構成為以下 包含氮切，上述化學反應處理係 "第—絕緣層 或Ν-Η鍵切斷之處理。 氛化％中之Si-H鍵及/ 本發明並非限定於上述各實 所亍之笳HI β τ 形心者，於申請專利範圍 = 各種變更，關於適當組合不同實施形 悲中所分別揭示之技術性方 本發明之技術性範圍。形態’亦包含於 圖 【圖式簡單說明】 圖1係表示本發明之半導體裝置之—實 施形態之剖面 圖2(a)〜圖2(i)係表示本發明之掣g太土七 々知θI故方法之一實施形態中 之各程序的剖面圖。 圖3(a)〜圖3⑴係表示本發明之製造方法之其他實施形態 中之各程序的剖面圖。 圖係表示氮化石夕膜之本質應力值與照射處理時間之 關係的圖表。 圖5 (a)〜圖5(h)係表示先前之半導體裝置之製造程序的剖 面圖。 圖6係自形成有MOSFET之側（頂面）觀察本發明之實施形 態之半導體裝置的平面圖。 圖7係圖6所示之半導體裝置之A-A，剖面圖。 圖8係圖6所示之半導體裝置之BB，剖面圖。 圖9係圖6所示之半導體裝置之cc，剖面圖。 117666.doc -41 - 1332246
【主要元件符號說明】 1 半導體裝置 10 半導體基板 15 第二絕緣層 16 第一絕緣層 17 氧化矽膜 20 閘極絕緣膜 26 溝槽 30 MOSFET 31 閘極電極 32 源汲區域 33 汲極區域 34 井區域 35 通道區域 40 MOSFET 41 閘極電極 42 源汲區域 43 汲極區域 44 井區域 45 通道區域 201 半導體裝置 117666.doc -42 -

Claims (1)

1332246 第096100330號專利申請案 ί〇 0 ‘中文申請專利範圍替換本(99年6月） * 十·、申請專利範圍： ^ 1. 一種半導體裝置，其包< 半導體基板； 溝槽，其形成於該半導體基板上； 至少二個MOSFET，其挾著溝槽而設置於該半導體基 板上； ' 第一絕緣層，其配置於上述溝槽内，俾使該等 MOSFET之間絕緣；以及 φ 第二絕緣層，其至少配置於第一絕緣層與MOSFET之 間，且具有與上述第一絕緣層所具有之本質應力 (intrinsic stress)反向之本質應力；且 上述第二絕緣層在配置於其中一 MOSFET與第一絕緣 ' 層之間的區域，及配置於另一 MOSFET與第一絕緣層之 間的區域中，上述本質應力之大小係不同； 其中上述第二絕緣層包含氮化矽； 其中第二絕緣層之上述區域間的氫含量之最大差，係 _ 5%〜25°/。之範圍内。 2. 一種半導體裝置，其包含： 半導體基板； 溝槽，其形成於該半導體基板上； 至少二個MOSFET，該等MOSFET係挾著溝槽而設置 於該半導體基板上； 第一絕緣層，其配置於上述溝槽内，俾使該等 MOSFET之間絕緣；以及 117666-990628.doc 1332246 第二絕緣層，其至少配置於第一絕緣層與MOSFET’之 間，且具有與上述第一絕緣層所具有之本質應力反向之 本質應力；且 上述第二絕緣層在配置於其中一 MOSFET與第一絕緣 層之間的區域，及配置於相對於溝槽而設置於與上述其 中一 MOSFET為相反側之MOSFET與第一絕緣層之間的 區域中，上述本質應力之大小係不同； 其中上述第二絕緣層包含氮化矽； 其中第二絕緣層之上述區域間的氫含量之最大差，係 5%~25%之範圍内。 3. 一種半導體裝置，其包含： 半導體基板； 溝槽，其形成於該半導體基板上； 至少2個MOSFET，該等MOSFET係挾著溝槽而設置於 該半導體基板上； 第一絕緣層，其配置於上述溝槽内，俾使該等 MOSFET之間絕緣；以及 第二絕緣層，其至少配置於第一絕緣層與MOSFET之 間，且具有與上述第一絕緣層所具有之本質應力反向之 本質應力；且 MOSFET包含P型通道MOSFET及N^!通道MOSFET二 者，且上述第二絕緣層在配置於N型通道MOSFET與第 一絕緣層之間的區域，及配置於P型通道MOSFET與第一 絕緣層之間的區域中，上述本質應力之大小係不同； 117666-990628.doc 其中上述第二絕緣層包含氮化矽； 其中第二絕緣層之上述區域間的氫含量之最大差，係 5%〜25°/〇之範圍内。 4.如„月求項eg中之任一項之半導體裝置，其中第二絕緣 層之上述區域間的本質應力之最大差’係5〇〇 pa〜3 Gpa 之範圍内。 5·如請求項丨至3中之任一項之半導體裝置，其中第二絕緣 層係配置於第一絕緣層與溝槽内壁之側面之間，及第一 絕緣層與溝槽内壁之底面之間。 6. 如請求項3之半導體裝置，其中第一絕緣層所具有之本 質應力係壓縮應力，第二絕緣層所具有之本質應力係拉 伸應力，且 上述第二絕緣層之中，配置於第一絕緣層與p型通道 MOSFET側之間的區域之拉伸應力，係小於配置於第一 絕緣層與N型通道MOSFET側之間的區域之拉伸應力。 7. —種半導體裝置，其包含： 半導體基板； 溝槽，其形成於該半導體基板上； 至少2個MOSFET，該等MOSFET係挾著溝槽而設置於 該半導體基板上； 第一絕緣層，其配置於上述溝槽内，俾使該等 MOSFET之間絕緣；以及 第一絕緣層，其至少配置於第一絕緣層與M〇SFET之 間，且具有與上述第一絕緣層所具有之本質應力反向之 n7666-990628.doc 1332246 本質應力；且 ‘ MOSFET包含P型通道MOSFET及N型通道MOSFET二 者，且上述第二絕緣層在配置於N型通道MOSFET與第 一絕緣層之間的區域，及配置於P型通道MOSFET與第一 絕緣層之間的區域中，上述本質應力之大小係不同； 其中第一絕緣層所具有之本質應力係拉伸應力，第二 絕緣層所具有之本質應力係壓縮應力；且 上述第二絕緣層之中，配置於第一絕緣層與P型通道 MOSFET之間的區域之壓縮應力，係大於配置於與N型 通道MOSFET之間的區域之壓縮應力。 8. —種半導體裝置，其於半導體基板上至少包含： 溝槽； N型通道MOSFET;以及 P型通道MOSFET，其係相對於溝槽而設置在與上述N 型通道MOSFET相反之側上，並且 上述半導體裝置包含有： 第一絕緣層，其配置於上述溝槽内，且使上述N型通 道MOSFET與P型通道MOSFET之間絕緣，並且具有拉伸 應力；以及 第二絕緣層，其至少配置於上述絕緣層與N型通道 MOSFET之間，及上述絕緣層與上述P型通道MOSFET之 間，且具有壓縮應力，並且 上述第二絕緣層之中，配置於第一絕緣層與上述P型 通道MOSFET側之間的區域之壓縮應力，係大於配置於 117666-990628.doc 第一絕緣層與上述N梨通道MOSFET之間的區域之壓縮 應力。 9. 一種半導體裝置之製造方法，該半導體裝置於半導體基 板上包含溝槽，以及挾著該溝槽而設置之至少二個 MOSFET，且上述半導體裝置之製造方法包含： 第一絕緣層形成程序，其於溝槽内形成具有某一方向 之本質應力之第一絕緣層；以及第二絕緣層形成程序， 其於第一絕緣層與溝槽内壁之間，形成具有與上述某一 方向為反向之本質應力的第二絕緣層；且 上述第二絕緣層形成程序包含：絕緣層配置步驟，其 係於溝槽内配置絕緣層；以及應力改變步驟，其係對該 絕緣層之一部分實施使其本質應力之大小改變的化學反 應處理； 其中其係以絕緣層配置步驟、第一絕緣層形成程序、 及應力改變步驟之順序實施。 10.如請求項9之半導體裝置之製造方法，其中上述化學反 應處理係、光照射、電子線照射、暴露於反應性氣體中、 及/或氧化。
之化學鍵結切斷之處理。
罩’而對該絕緣層之一 贫於絕緣層上之光阻圖案作為遮 部分實施化學反應處理。 117666-990628.doc 13.1332246 如請求項9之半導體裝置之製造方法，/、系以上述第\ 絕緣層形成程序及第一絕緣層形成程序之順序實施。 14. 如請求項9之半導體裝置之製造方法，其中上迷第二絕 緣層包含氮化矽，且 上述化學反應處理係將氮化矽中 ^甲之Si-H鍵結及/或N-H 鍵結切斷的處理。 117666-990628.doc
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