TW201513353A - 具有應變矽之積體電路及製造該電路之方法 - Google Patents

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Abstract

本發明提供具有應變矽的積體電路以及製造此種積體電路的方法。一種積體電路，包括具有表面層、中間層和基底層的堆疊，其中該表面層覆蓋在該中間層上，以及該中間層覆蓋在該基底層上。該表面層和該基底層包括應變矽，其中矽原子被拉伸超出正常結晶矽原子間距離，該中間層包括結晶矽鍺。

Description

具有應變矽之積體電路及製造該電路之方法
該技術領域大致涉及積體電路及其製造積體電路的方法，更具體地說，涉及一種具有覆蓋結晶矽鍺層的應變結晶矽基板的積體電路和製造這種積體電路的方法。
在半導體業界，不斷地朝著製造更小更複雜的具有更高性能的微電子元件的方向發展。大多數現今的積體電路(IC)是通過使用多個互連的場效應電晶體(FET)實現的，也稱為金屬氧化物半導體場效應電晶體(MOSFET或MOS電晶體)。MOSFET通常是在結晶矽晶圓上製造，並且電子在源極和汲極之間閘電極下的通道中移動通過結晶矽。
電子更容易移動通過應變結晶矽，所以應變矽上之MOSFET的性能往往高於鬆弛矽上之MOSFET。這個更高的性能明顯地表現在更快的開關速度和較低的能源消耗上，尤其是N通道場效應電晶體。
然而，除非某些力或結構維持矽結晶晶格 上的應變，否則矽晶體自然形成一個鬆弛的狀態，應變矽也將恢復到鬆弛的矽。這樣來生產應變矽是很昂貴的，所以很多積體電路不使用應變矽。
因此，本發明的目的是為積體電路提供一種可用於MOSFET和其他電子元件的應變結晶矽材料。此外，本發明的另一目的是提供用於製造這種積體電路的方法。此外，其它期望的特徵和本實施例的特徵通過下面實施方式和所附申請專利範圍，再配合附圖和本發明背景將顯而易見。
本發明提供一種用於積體電路的設備。該積體電路包括堆疊，其具有表面層、中間層和基底層，其中該表面層覆蓋在該中間層上，以及該中間層覆蓋在該基底層上。該表面層和該基底層包括應變矽，其中矽原子被拉伸超出正常結晶矽原子間距離。該中間層包括結晶矽鍺。
本發明提供一種在不同的實施例中用於積體電路的設備。該積體電路包括結晶矽處理層和覆蓋在該處理層上的支撐電介質。該積體電路復包括覆蓋在該支撐電介質上的堆疊，其中該堆疊包括表面層、中間層和基底層。該表面層和該基底層包括單晶矽，以及該中間層包括矽鍺。該表面層覆蓋在該中間層上，該中間層覆蓋在該基底層上，以及該基底層覆蓋在該支撐電介質上。
本發明提供一種生產積體電路的方法。該方法包括在絕緣體上覆矽基板中蝕刻溝槽，並且在該溝槽 中形成淺溝槽隔離電介質。產生堆疊，該堆疊側面相鄰於淺溝槽隔離電介質，堆疊底部覆蓋在掩埋電介質上。該堆疊包括覆蓋在中間層上的表面層，其中中間層覆蓋在基底層上。該表面層和該基底層包括結晶矽，以及該中間層包括矽鍺。形成橋狀物，其覆蓋在該堆疊上和在該淺溝槽隔離電介質之一部分上，且藉由從相鄰的堆疊側面移除該淺溝槽隔離電介質和從堆疊底部下方移除掩埋電介質而使堆疊懸掛在橋狀物上。然後，該堆疊藉由在堆疊底部下方和相鄰的堆疊側面間沉積支撐電介質而獲得支撐。
10‧‧‧絕緣體上覆矽基板
12‧‧‧裝置層
14‧‧‧掩埋電介質
16‧‧‧處理層
20‧‧‧襯墊氧化矽層
22‧‧‧氮化矽層
24‧‧‧STI光阻層
26‧‧‧溝槽
28‧‧‧淺溝槽隔離電介質
30‧‧‧耐蝕刻摻雜劑
32‧‧‧島狀物
40‧‧‧基底層
42‧‧‧中間層
44‧‧‧表面層
46‧‧‧堆疊
48‧‧‧堆疊側面
50‧‧‧堆疊底部
52‧‧‧基底層厚度
54‧‧‧中間層厚度
56‧‧‧表面層厚度
58‧‧‧橋接層
60‧‧‧橋狀物
62‧‧‧橋接光阻劑
64‧‧‧懸浮光阻劑
66‧‧‧槽
68‧‧‧支撐電介質
69‧‧‧間隙
70‧‧‧電晶體
72‧‧‧積體電路
74‧‧‧閘極
76‧‧‧閘極絕緣體
78‧‧‧源極
80‧‧‧汲極
82‧‧‧通道
以下將配合隨附圖式描述本發明之實施例，其中相同的元件符號代表相似的元件，以及其中：第1至5圖示出，在橫截面視圖中，根據示例性實施例的一部分積體電路和其製造方法；第6圖示出，在一個剖面透視圖中，處於中間製造點的積體電路的示例性實施例的一部分；第7至9圖示出，在剖視圖中，按照示例性實施例之一部分積體電路和其製造方法的延續；第10圖示出，在透視圖中，在另一個中間製造點的積體電路的示例性實施例；第11至12圖示出，在橫截面圖中，根據示例性實施例之一部分該積體電路和其製造方法的進一步延續；第13圖示出，在一個透視圖中，處於另一 個製造中間點的該積體電路的示例性實施例的一部分；第14至16圖示出，在橫截面圖中，按照示例性實施例之一部分積體電路和其製造方法的進一步延續。
下面的實施方式在本質上僅僅是示例性的，並非旨在限制各個實施例或應用和使用其中理論。此外，無意受到任何在前面的背景或下面的實施方式中呈現的理論的束縛。
根據本文所考慮的各種實施例中，絕緣體上覆矽(SOI)基板係用來製作金屬氧化物半導體場效應電晶體(MOSFET)和其它電子元件的應變矽表面。SOI基板包括覆蓋掩埋電介質的單晶矽裝置層，該掩埋電解質覆蓋在處理層上。淺溝槽隔離(STI)電介質的四邊形圖案是穿過裝置層形成，使得矽“島”是在一個四邊形的STI電介質內形成。STI電介質穿過掩埋電介質延伸至處理層。大多數矽島被蝕刻掉，留下覆蓋掩埋氧化物之矽的薄基底層。然後，結晶矽鍺之較厚的中間層係磊晶生長覆蓋該基底層。中間層由於鍺原子比矽原子大而受到應變，所以自然矽鍺晶體結構被壓縮到與基底層的自然矽晶體結構相匹配。鬆弛的結晶矽的相對較薄的表面層是磊晶生長覆蓋在中間層上。這會產生單晶堆疊，其具有鬆弛的矽基底層、應變的矽鍺中間層和鬆弛的矽表面層。橋狀物(bridge)係形成為覆蓋堆疊的一部分，而且該橋狀物在堆疊之相對面上的STI電介質上方延伸。然後，STI電介質和掩埋電 介質從堆疊側面和堆疊的底部移除，使得堆疊被懸置而自由地懸掛在橋狀物上。當堆疊從相鄰的STI電介質和掩埋電介質的束縛被懸置而釋放時，相對厚的矽鍺中間層會鬆弛，使得上面鬆弛表面層和基底層裡的矽應變。然後，懸置堆疊周圍的間隙係用支撐電介質填充，而結晶矽的應變表面層可用於MOSFET的製造。
第1圖示出了絕緣體上覆矽(SOI)基板10，它包括覆蓋在掩埋電介質14上的裝置層12，依序，該掩埋電解質14覆蓋在處理層16和裝置層12上。裝置層12通常用於積體電路的製造。如本文所用，術語“覆蓋在…上”和“在…上方”的意思是“在...上”(使得該裝置層12實際接觸該掩埋電介質14)，或“在…之上”(使得另一材料層可以位於裝置層12和掩埋電介質14之間)。裝置層12是一種可被輕度摻雜而無明顯改變矽結晶結構的單晶矽材料。裝置層12中的矽處於鬆弛狀態，所以矽原子是在一個正常的結晶矽原子間的距離。正常的結晶矽原子間距離是矽原子在純矽晶體的原子間距離。在某些實施例中，掩埋電介質14為氧化矽，但其它電介質也可以使用。處理層16也是鬆弛的單晶矽，在不同的實施例中可能會或可能不會被輕濃度摻雜。SOI基板10是市售的，例如來自Ultrasil公司或半導體晶圓公司者。
第2-4圖示出在SOI基板10上沉積的淺溝槽隔離電介質的示例性實施例。襯墊氧化矽層20係形成在裝置層12的暴露面上。襯墊氧化矽層20是藉由將裝置層 12的暴露面放置在高溫的氧化環境中而形成，其中襯墊氧化矽層20從裝置層12的暴露面上生長。氧化環境包含氧、水蒸汽和氧氣以及各種氮氧化合物。鹽酸可以低濃度地被包括在氧化環境中。從約700℃至約1300℃之高溫是有效的。氮化矽層22係沉積覆蓋在襯墊氧化矽層20上，其中氮化矽層22作為蝕刻遮罩。氮化矽層22是由氨和二氯矽烷在低壓化學氣相沉積爐中的反應而沉積。STI光阻層24係沉積覆蓋在氮化矽層22上，並被圖案化成期望的溝槽之形狀。STI光阻層24(和下面描述的其它光阻層)係藉由旋塗而沉積，藉由暴露於光或其它電磁輻射而圖案化，然後用有機溶劑移除期望的位置。
溝槽26被非等向性蝕刻穿過氮化矽層22、襯墊氧化矽層20、裝置層12和掩埋電介質14，如第3圖所示。溝槽26利用反應性離子蝕刻(RIE)進行蝕刻，其可以是在多個步驟中使用各種氣體，例如約在20℃至約60℃下的四氟化碳、隨後二氧化硫、隨後四氟化碳、其次是氯/三氟化氮/氫溴化物/三氟甲烷。溝槽26穿過掩埋電介質14延伸到處理層16上，並在一個示例性實施例中，溝槽26是比較寬的，例如約0.5微米至約3微米。溝槽26形成一個圖案，諸如四邊形圖案，所以溝槽26隔離部分裝置層12。在溝槽26被蝕刻之後，STI光阻24被移除，例如用含氧電漿。
現在參考第4圖，並繼續參考第3圖。淺溝槽隔離電介質28(STI電介質)係沉積在溝槽26裡和覆 蓋在氮化矽層22上。STI電介質28係摻雜有耐蝕刻摻雜劑30，同時它被沉積在溝槽中。在一個實施例中，STI電介質28是氧化矽，並且該耐蝕刻摻雜劑30是碳或氟，但也可以使用其它電介質和其它耐蝕刻摻雜劑30。STI電介質28和耐蝕刻摻雜劑30係藉由低壓化學汽相沉積(LPCVD)而被沉積。各種沉積氣體可被用於沉積氧化矽，包括矽烷和氧氣、二氯矽烷和一氧化二氮、或原矽酸四乙酯。在一個示例性實施例中，碳是耐蝕刻摻雜劑30，甲烷和乙炔被添加到該沉積氣體作為耐蝕刻摻雜劑30的碳源。如下面更詳細描述的，在STI電介質28和掩埋電介質14二者都包括氧化矽的實施例中，耐蝕刻摻雜劑30會因為氧化矽選擇性濕式蝕刻劑(如氫氟酸)而減小STI電介質28的蝕刻速率。任何STI電介質28的覆蓋層、氮化矽層22、以及覆蓋在該裝置層12上的襯墊氧化矽層20被移除，例如通過化學機械平坦化。
現在參見第5和6圖所示，裝置層12中大部分的矽被移除，以形成由單晶矽構成的相對薄的基底層40。在這方面，裝置層12藉由STI電介質28被分割成複數個島狀物32。STI電介質28上形成圖案，例如四邊形圖案，以便從裝置層12產生單晶矽的島狀物32。在一些實施例中，基底層40具有約5到10奈米的基底層厚度52，但也可能為其它厚度。在一個示例性實施例中，帶有氯或溴化氫和氧的混合物之電漿蝕刻被用來從裝置層12移除矽。如果需要的話，光阻層(未圖示)可以被沉積並圖案 化，以保護選定的區域或島狀物32不被蝕刻。第6圖提供了一個示例性實施例的透視圖，其中島狀物32由STI電介質28分離，並且裝置層12已經被向下蝕刻到薄的基底層40。在替代實施例(未圖示)中，某些島狀物32未被蝕刻到薄的基底層40，使得裝置層12的矽與STI電介質28的頂部大約齊平。任何未蝕刻的島狀物32被用作一個鬆弛的矽基板，使得選定的區域或SOI基板10的島狀物32被鬆弛，同時預定的蝕刻島狀物32受到應變，如下所述。
現在參考第7圖，在一個實施例中，中間層42被沉積覆蓋在基底層40上，然後表面層44被沉積覆蓋在中間層42上。基底層40、中間層42和表面層44形成堆疊46，堆疊46具有堆疊側面48和一個堆疊底部50。堆疊側面48相鄰於STI電介質28，且堆疊底部50與掩埋電介質14相鄰，並覆蓋在掩埋電介質14上。因此，堆疊46藉由STI電介質28和掩埋電介質14被限制和保持在適當位置。中間層42是從在基底層40中的單晶矽磊晶生長的單晶矽鍺。在示例性實施例中，矽與鍺的比率在整個中間層42中是大致恒定的，所以在中間層42不具有帶刻度的鍺濃度。表面層44是從中間層42的單晶矽鍺磊晶生長的單晶矽。磊晶生長產生的材料是延伸並添加到現有的結晶結構中的材料，因此在基底層40的矽的結晶結構在中間層42裡被延伸，然後穿過中間層42的結晶結構而進一步在表面層44中延伸。在一個實施例中，中間層42藉由分子束磊晶生長而生長，其中基底層40暴露於原子鍺和矽的 光束。表面層44在加熱的中間層42上方藉由通過矽源(如矽烷或四氯化矽)而生長。如果需要的話，可以添加離子摻雜雜質。
矽中有正常原子間距離，其正常晶格間距大約為5.4埃。鍺可以任何濃度被自由地代替到晶體結構中，但鍺原子要大於矽原子。因此，在矽與鍺混合之晶體中的正常原子間距離大於純矽晶體中的正常原子間距離。當矽鍺晶體生長在純矽晶體上時，因為純矽晶體中的原子間距離被併入矽鍺晶體中，所以矽鍺之晶體結構會受到應變。較大的鍺原子會在晶體中產生較大的自然原子間距離，但矽基底層40之晶體結構會防止在其較大的自然原子間距離形成矽鍺晶體。因此，矽鍺晶體在平行生長方向上扭曲，這是壓縮應變。
基底層40的結晶矽是鬆弛的，這表示矽原子處於矽的正常結晶原子間距離。在中間層42中的應變結晶矽鍺符合在基底層40中的正常結晶矽原子間的距離。應變的量是藉由改變在中間層42中之鍺的濃度而進行調整。在一個示例性實施例中，中間層42是10原子百分比的鍺，但其它的濃度和相應的應變水準也是可能的。在一些實施例中，基底層40和表面層44的鍺小於中間層42中的鍺，基底層40和表面層44包括小於1原子百分比的鍺。在一個替代實施例中，基底層40和表面層44包括小於0.1原子百分比的鍺。
表面層44的矽是鬆弛的，因為它是生長在 中間層42的應變矽鍺上。中間層42中的矽鍺晶體結構符合矽基底層40的原子間距，所以從基底層40到矽表面層44的結晶原子間間距是由中間層42來完成。因此，基底層40和表面層44二者都鬆弛，中間層42是應變的。堆疊46藉由STI電介質28和掩埋電介質14被限制和保持在適當位置，所以晶體結構不能移動或改變。因此，中間層42被保持在應變結晶結構中。
基底層40具有基底層厚度52，中間層42具有中間層厚度54，表面層44具有表面層厚度56。中間層厚度54比基底層厚度52或表面層厚度56大，並且在一些實施例中，中間層厚度54比基底層厚度52和表面層厚度56的總和還大。在一些實施例中，中間層厚度54大約是表面層厚度56的3倍，而在其它實施例中，中間層厚度54約為表面層厚度56的3倍至約10倍。中間層厚度54也是基底層厚度52的約3倍至約10倍。在一個示例性實施例中，基底層的厚度(由雙箭頭52所示)是從約5奈米(nm)至約10nm，中間層的厚度(由雙箭頭54所示)是約30nm或更小，並且表面層的厚度(由雙箭頭56所示)是約10nm。比大約30奈米還厚之具有大約10原子百分比的鍺的矽鍺層可能開始鬆弛，因此中間層厚度54和鍺的原子百分會經過調整，以保持在中間層42中的應變。較大的中間層厚度54會造成在中間層42中的原子比在基底層40和表面層44中還要多，而應變原子會施加壓力來改變至鬆弛狀態。在中間層42中要比結合的基底層40和表面層44 以更大數目的原子施加更大的壓力來鬆弛晶體結構，但其晶體結構由於被相鄰的STI電介質28和掩埋電介質14限制而不能改變。
橋接層58被沉積覆蓋在堆疊46的表面層44和STI電介質28的表面上，，如第8圖中所示。在示例性實施例中，橋接層58是氮化矽，並利用化學氣相沉積法沉積。橋接層58形成到堆疊46的表面層44上、以及到STI電介質28的表面上的鍵結(bond)。現在參照第9圖，並繼續參考第8圖，一橋狀物60從橋接層58形成，在一些實施例中，形成複數個橋狀物60覆蓋在堆疊46上。橋狀物60是藉由從橋狀物60位置以外的所有區域去除橋接層58而形成。橋接光阻劑(bridge photoresist)62被沉積在橋接層58上方，然後被圖案化和去除，只留下覆蓋將形成橋狀物60之處的橋接光阻劑62。然後藉由電漿蝕刻去除橋接層58的暴露部分(不是橋狀物60的一部分)。剩餘的橋狀物60覆蓋在堆疊46上並且在相鄰的STI電介質28的一部分上方延伸，如第10圖所示。在一些實施例中(未圖示)，橋狀物60在複數個堆疊46以及被定位在堆疊46之間的STI電介質28上方延伸。然後，去除剩餘的橋接光阻劑62。
現在參考第11圖，懸浮光阻劑(suspension photoresist)64被沉積覆蓋在堆疊46、橋狀物60和STI電介質28上。該懸浮光阻劑64被圖案化和顯影，從而暴露出相鄰於堆疊46的STI電介質28，而槽66被蝕刻到STI 電介質28中包圍堆疊46。槽66穿過懸浮光阻劑64和STI電介質28而延伸到處理層16，所以掩埋電介質14的一部分從槽66的底部附近露出。槽66用反應性離子蝕刻進行非等向性蝕刻，這可以多個步驟進行，使用各種氣體，例如在約20℃下的四氟化碳，隨後用氯。槽66形成後，將懸浮光阻劑64除去，如在第12和13圖所示。槽66不延伸經過橋狀物60，所以STI電介質28在橋狀物60正下方位置的部分不會被蝕刻，並維持在適當位置以幫助支撐橋狀物60。在蝕刻槽66時，STI電介質28中相鄰橋狀物60的一小部分被也留在適當位置以容許一些偏差(misalignment)。在一些實施例中，當蝕刻槽66時，大約5nm的STI電介質28被留在橋狀物60的每一側上以容許偏差，但也可能是其他距離。
現在參考第14圖，堆疊46係藉由從基底層40下方除去掩埋電介質14而懸掛在橋狀物60上。選擇性濕式化學蝕刻是用於去除掩埋電介質14，諸如氫氟酸溶液，故掩埋電介質14被蝕刻的速率要比堆疊46的部件快得多。濕式化學蝕刻將槽延伸到堆疊底部50的下方。STI電介質28含有耐蝕刻摻雜劑30，其減慢了STI電介質28受到濕式化學蝕刻的蝕刻速率。因此，濕式化學蝕刻去除掩埋電介質14，而大部分的STI電介質28保持在原位。如前面提到的，相對厚的STI電介質28之形成容許某些蝕刻，因為STI電介質28中的耐蝕刻摻雜劑30減慢蝕刻速率，但不完全停止STI電介質28的蝕刻速率。濕式化學蝕 刻的持續時間被設定成從基底層40的下方移除掩埋電介質14，並將一部分STI電介質28留在原地。在一些實施例中，濕式化學蝕刻的持續時間足以除去在橋狀物60下方以及相鄰於堆疊46的STI電介質28，但在其它實施例中，某些STI電介質仍保持相鄰於在橋狀物60下方的堆疊46。
當堆疊46懸掛時，中間層42鬆弛，基底層40和表面層44變成受到應變。在基底層40和表面層44中的應變是拉伸應變，使矽原子朝向堆疊側面48延伸。相鄰於堆疊46的STI電介質28和掩埋電介質14已經阻止堆疊46的結晶結構有任何的改變或移位，因為沒有空間來移動。如前所述，中間層厚度54比基底層厚度52和表面層厚度56大，因此，中間層42具有更多的原子力促使原子成為正常結晶原子間距離。當懸掛時，來自中間層42之較大的原子力促使堆疊46的結晶結構進行調整，因為堆疊46不再受到STI電介質28和掩埋電介質14限制。基底層40、中間層42和表面層44都包括相同的單晶結構，因為中間層42和表面層44都(直接地或間接地)從基底層40磊晶生長。中間層42、基底層40以及表面層44之間在晶體應變的變化發生在一些STI電介質28保持相鄰於橋狀物60下的堆疊46的實施例中，因為相鄰於堆疊46的少量剩餘STI電介質28無法提供足夠的支撐，以保持中間層42的應變結晶結構。中間層42晶體結構的鬆弛可以是迅速或漸進的。
懸掛堆疊46具有有限的結構穩定性，所以 支撐電介質68在中間層42鬆弛後被沉積在槽66中，如第15圖所示。在示例性實施例中，支撐電介質68是用能夠填充狹小縫隙和狹窄空間的可流動性氧化物沉積的氧化矽。可以用在這裡的一個可流動性氧化物的例子包括FOX®，其可從Dow Corning處獲得。支撐電介質68被定位在堆疊側面48和STI電介質28之間，並且也在堆疊底部50和處理層16之間。在填充槽66後，可流動的氧化物被蒸汽退火以緻密化(densification)。槽68具有高的縱橫比(aspect ratio)，所以在支撐電介質68中可能有一個或多個間隙69。然而，即使存在有間隙69，支撐電介質68會提供足夠的結構穩定性給堆疊46用於進一步的處理和使用。間隙69(如果有的話)不會干擾堆疊46的操作或使用。
現在參考第16圖。在一個示例性實施例中，電晶體70被製造在表面層44上，並且併入到積體電路72中。電晶體70包含覆蓋在閘極絕緣體76上的閘極74，和覆蓋在表面層44上的閘極絕緣體76。源極78和汲極80係形成在閘極74的相對側上。表面層44的矽受到應變，從而增加在閘極絕緣體76下方的通道82裡的電子遷移率。在一些實施例中，電晶體70是N型電晶體70，但在其它實施例中，該電晶體70也可以是P型電晶體。之後，積體電路72的製造可在執行用以完成裝置的製造的其他處理步驟中繼續，如本技術領域中眾所周知者。本文所揭示的主題並不非意圖排除任何後續用以形成並測試積體電 路72的處理步驟，，如本技術領域中眾所周知者。此外，就上述的任何製程步驟而言，可在層沉積之後採用一個或多個熱處理和/或退火步驟，如本技術領域中眾所周知者。
儘管在前面的實施方式中已經提出至少一個示例性實施例，但應理解的是存在廣大的變化體。還應當理解的是，示例性實施例或典型實施例僅僅是示例，並且不旨在以任何方式限制範圍、適用性或應用程式的配置。相反，前面的實施方式和方便藍圖將提供本領域技術人員用於實現一個或多個實施例，可以理解，在一個示例性實施例中，提到的元件的功能和設置的任何改變均不脫離本發明範圍，即所附的申請專利範圍書。
14‧‧‧掩埋電介質
16‧‧‧處理層
28‧‧‧淺溝槽隔離電介質
30‧‧‧耐蝕刻摻雜劑
40‧‧‧基底層
42‧‧‧中間層
44‧‧‧表面層
46‧‧‧堆疊
48‧‧‧堆疊側面
50‧‧‧堆疊底部
52‧‧‧基底層厚度
54‧‧‧中間層厚度
56‧‧‧表面層厚度

Claims (20)

  1. 一種積體電路，包括：堆疊，其包括表面層、中間層和基底層，其中，該表面層包括受到應變的結晶矽，使得矽原子被拉伸超出正常結晶矽原子間距離，該中間層包括結晶矽鍺，而該基底層包括受到應變的結晶矽，使得該矽原子被拉伸超出該正常結晶矽原子間距離，其中，該表面層覆蓋在該中間層上，而該中間層覆蓋在該基底層上。
  2. 如申請專利範圍第1項所述之積體電路，其中，該堆疊復包括複數個堆疊側面和一堆疊底部，該積體電路復包括：支撐電介質，其相鄰於該等堆疊側面和該堆疊底部。
  3. 如申請專利範圍第2項所述之積體電路，復包括淺溝槽隔離電介質，其中，該支撐電介質係定位於該淺溝槽隔離電介質與該等堆疊側面之間。
  4. 如申請專利範圍第3項所述之積體電路，其中，該淺溝槽隔離電介質包括氧化矽。
  5. 如申請專利範圍第3項所述之積體電路，其中，該淺溝槽隔離電介質包括耐蝕刻摻雜劑。
  6. 如申請專利範圍第5項所述之積體電路，其中，該耐蝕刻摻雜劑包括碳。
  7. 如申請專利範圍第2項所述之積體電路，其中，該支 撐電介質包括氧化矽。
  8. 如申請專利範圍第2項所述之積體電路，復包括處理層，其中，該支撐電介質係定位於該處理層和該堆疊底部之間。
  9. 如申請專利範圍第1項所述之積體電路，其中，該中間層具有中間層厚度，該表面層具有表面層厚度，而該中間層厚度約為該表面層厚度的3倍。
  10. 如申請專利範圍第1項所述之積體電路，其中，該中間層中鍺與矽之比大致固定。
  11. 如申請專利範圍第1項所述之積體電路，復包括覆蓋在該表面層上的電晶體閘極。
  12. 一種積體電路，包括：處理層，其包含結晶矽；支撐電介質，其覆蓋在該處理層上；以及堆疊，其覆蓋在該支撐電介質上，該堆疊包括表面層、中間層和基底層，其中，該表面層包含結晶矽，該中間層包含結晶矽鍺，該基底層包含結晶矽，並且其中，該表面層覆蓋在該中間層上，該中間層覆蓋在該基底層上，而該基底層覆蓋在該支撐電介質上。
  13. 如申請專利範圍第12項所述之積體電路，復包括覆蓋在該表面層上的電晶體閘極。
  14. 如申請專利範圍第12項所述之積體電路，其中，該中間層具有中間層厚度，該表面層具有表面層厚度，而該中間層厚度約為該表面層厚度的3倍。
  15. 如申請專利範圍第12項所述之積體電路，其中，該表面層的矽原子被拉伸超出正常結晶矽原子間距離。
  16. 如申請專利範圍第12項所述之積體電路，其中，該堆疊包括堆疊側面，並且其中，該支撐電介質相鄰於該堆疊側面。
  17. 如申請專利範圍第16項所述之積體電路，復包括淺溝槽隔離電介質，其中，該支撐電介質係位於該堆疊側面和該淺溝槽隔離電介質之間。
  18. 如申請專利範圍第17項所述之積體電路，其中，該淺溝槽隔離電介質包括耐蝕刻摻雜劑。
  19. 如申請專利範圍第18項所述之積體電路，其中，該耐蝕刻摻雜劑包括碳。
  20. 一種生產積體電路的方法，包括：在絕緣體上覆矽基板中蝕刻溝槽，其中，該絕緣體上覆矽基板包含掩埋電介質；在該溝槽中形成淺溝槽隔離電介質；產生堆疊，其包含覆蓋在基底層上的中間層和覆蓋在該中間層上的表面層，其中，該表面層包含結晶矽，該中間層包含結晶矽鍺，該基底層包含結晶矽，其中，該堆疊包括堆疊側面和堆疊底部，以及其中，該堆疊側面相鄰於該淺溝槽隔離電介質，而該堆疊底部覆蓋在該掩埋電介質上；形成覆蓋在該堆疊上和在該淺溝槽隔離電介質之一部分上的橋狀物； 藉由從相鄰的該堆疊側面移除該淺溝槽隔離電介質以及從該堆疊底部下方移除該掩埋電介質而使該堆疊懸掛在該橋狀物上；以及藉由在該堆疊底部下方以及相鄰於該堆疊側面沉積支撐電介質而支撐該堆疊。
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