KR20060132042A - 반도체 장치 및 그 제조 방법, 반도체 기판 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조 방법, 반도체 기판 및 그 제조방법 Download PDF

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Abstract

변형이 유발된 Si막을 구비한 반도체 기판 및 그 제조 방법, 그 반도체 기판을 사용한 반도체 장치 및 그 제조 방법을 개시한다. 반도체 기판은 단결정 실리콘 기판과, 그 위에 실리콘 산화막, 및 기판면과 평행한 방향으로 인장 변형이 유발된 변형 Si막이 적층된 구성을 갖는다. 반도체 기판의 제조 방법은 실리콘 산화막 위의 Si막 위에 SiGe막을 에피택셜 성장시키고, 이어서, SiGe막 표면에 레이저 조사 등에 의해 단시간의 가열을 행한다. 이것에 의해, SiGe막의 격자 완화에 따라 Si막에 인장 변형이 유발된다. 이어서 SiGe막을 제거한다. 이 반도체 기판을 사용한 고속 동작의 n형 MOS 트랜지스터 및 p형 MOS 트랜지스터에 대해서도 개시한다.
단결정 실리콘 기판, 실리콘 산화막, 인장 변형, 에피택셜 성장

Description

반도체 장치 및 그 제조 방법, 반도체 기판 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME, SEMICONDUCTOR SUBSTRATE AND METHOD FOR PRODUCING THE SAME}
본 발명은 변형이 유발된 반도체층을 구비한 반도체 기판 및 그 제조 방법, 그 반도체 기판을 사용한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 최소 가공 치수의 미세화에 따라, 고속 동작, 저(低)소비전력화, 고(高)집적화 등의 고성능화가 도모되어 왔다. 최근, 한층 더 고속 동작을 위해 SiGe을 사용하여 Si막과 SiGe막의 헤테로(hetero) 구조나, SiGe막 자체의 특성을 이용하여 트랜지스터 채널부의 캐리어 이동도를 향상시키는 검토가 추진되고 있다.
n형 MOS(Metal Oxide Semiconductor, n-MOS) 트랜지스터에서는, SiGe막과 그 위에 (001)면 방향으로 에피택셜 성장(epitaxial growth)시킨 Si막을 갖는 헤테로 구조를 형성하고, SiGe막이 Si막보다도 격자상수가 큰 것을 이용하여 SiGe막으로부터 Si막에 인장 응력을 인가하여 Si막에 인장 변형(tensile strain)을 유발시키는 것이 제안되어 있다. 이러한 인장 변형이 유발된 Si막은 변형 방향의 전자 이동도가 향상되고, 채널로서 사용함으로써 n-MOS 트랜지스터의 고성능화를 도모할 수 있 는 것이 알려져 있다.
또한, p형 MOS(p-MOS) 트랜지스터에서는, 20∼30%의 Ge 농도를 갖는 SiGe 기판이나, Si 기판 표면의 일부에 SiGe으로 이루어지는 소스 및 드레인 영역을 형성하고, 그 양 영역으로부터 Si막의 채널에 압축 변형을 인가하는 것이 제안되어 있다. 이러한 구조에 의해, Si막의 홀(hall) 이동도가 향상되어 p-MOS를 고성능화할 수 있음이 알려져 있다.
또한, 트랜지스터의 고성능화를 위해, 트랜지스터의 기생 용량이나 단채널 효과를 억제하기 위한 박막의 Si막을 구비한 SOI(Silicon On Insulator) 기술과 상기 변형 기술을 융합시킨 기판, 소위 변형 Si On Insulator 기판(변형 SOI 기판)이 제안되어 있다.
박막 Si막에 변형을 유발시킨 SOI 기판을 형성하는 수법으로서는, Si 기판 위에 SiGe막을 성장시키고, SIM0X(Separation by Implanted 0xygen) 프로세스를 이용하여, 산소 이온 주입 및 고온 열처리에 의해, Si 기판과 SiGe막의 계면(界面)에 매립 산화막을 형성한다. 이어서, SiGe막 위에 Si막을 형성하고, Si막에 인장 변형을 유발시키는 수법을 들 수 있다(비특허문헌 1 및 2 참조).
또한, 다른 수법으로서는, Si 기판 위에 에피택셜 성장에 의해 두꺼운 SiGe막을 성장시키고, 열처리에 의해 SiGe막의 변형을 완화시켜 그 위에 Si막을 형성하여, SiGe막에 의해 Si막에 인장 변형을 유발시켜 변형 Si막을 형성한다. 이어서, 변형 Si막 하측의 SiGe막의 소정 깊이에 수소 이온을 주입한다. 이어서, 별도로 준비한, 열산화막이 표면에 형성된 Si 기판(Si 기판/열산화막)을 변형 Si막을 형성 한 기판에 접합시키고, 수소 이온이 주입된 영역으로부터 벽개(劈開)에 의해 SiGe막/변형 Si막을 박리하여 SiGe막을 제거하여 변형 Si막을 노출시키며, Si 기판/열산화막/변형 Si막의 변형 SOI 기판을 형성하는 수법을 들 수 있다(비특허문헌 3 및 4 참조).
비특허문헌 1: S. Fukatsu et al., Appl.Phy.Lett.72, pp.3485(1998)
비특허문헌 2: T. Tezuka et al., Jpn.J.Appl.Phy.40, PP.2866(2001)
비특허문헌 3: K. Rim et al., IEEE IEDM Tech Dig., pp.49(2003)
비특허문헌 4: C. Maleville et al., Ultra-Thin SOI and Strained Silicon-on-Insulator, Fabrication, Metrology, and Defects(SEMI Standard Technical Education Program, SEMICON West 2003, San Francisco, July 15, 2003, USA)
그러나, 비특허문헌 3 및 4의 수법에서는, SiGe막의 표면은 변형 Si막을 원활하게 결정 성장시키기 위해 평활화할 필요가 있다. 또한, SiGe막의 벽개면에는 요철(凹凸)이 형성되어 있기 때문에, CMP(화학적 기계 연마)법에 의한 평탄화가 필요하게 되고, 그 하측에 형성되어 있는 변형 Si막의 두께는 최대 20㎚ 정도이다. 20㎚ 정도의 변형 Si막 표면의 평탄화와 막 두께의 균일화를 양립시키는 것은 CMP법에서는 매우 곤란하며, 제조 수율이 매우 낮다는 문제가 있다. 또한, 그 결과로서 변형 SOI 기판의 제조 비용이 매우 높다는 문제가 있다.
그래서, 본 발명은 상기 과제를 해결한 신규이며 유용한 반도체 기판 및 그 제조 방법, 반도체 장치 및 그 제조 방법을 제공하는 것을 개괄 과제로 한다.
본 발명의 보다 구체적인 목적은, 고품질의 변형 Si막을 갖는 반도체 기판, 및 그 반도체 기판을 간편하게 제조하는 반도체 기판의 제조 방법을 제공하는 것이다.
또한, 본 발명의 보다 구체적인 다른 목적은, 고속 동작이 가능한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 제 1 반도체층과, 상기 제 1 반도체층에 형성된 소스 및 드레인 영역과, 상기 제 1 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 게이트 적층체를 구비하는 반도체 장치의 제조 방법으로서, 제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층을 가열하는 공정과, 상기 제 2 반도체층을 제거하는 공정을 구비하며, 상기 제 2 반도체층은 면내(面內) 방향의 격자상수가 상기 제 1 반도체층과 상이하고, 상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 변형을 유발시키는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 제 1 반도체층 위에 변형을 유발시키는 제 2 반도체층을 형성한다. 이어서, 제 2 반도체층의 표면에 에너지선을 조사하여 가열함으로써, 제 2 반도체층에 발생한 변형을 완화시킨다. 이 때, 제 2 반도체층과 제 1 반도체층의 면내 방향의 격자상수가 상이하기 때문에, 제 2 반도체층으로부터 제 1 반도체층에 응력이 인가되어 제 1 반도체층에 변형이 유발된다. 그 결과, 변형이 유발된 제 1 반도체층의 전자 이동도 또는 정공(正孔) 이동도를 향상시킬 수 있다. 또한, 제 1 반도체층에 변형이 유발된 후에 제 2 반도체층을 제거하기 때문에, 제 2 반도체층을 구성하는 원소의 원자가 제 1 반도체층에 확산되어 잔류되는 것을 방지할 수 있다. 그 결과, 변형이 유발된 고품질의 제 1 반도체층을 갖는 반도체 장치를 실현할 수 있다.
본 발명의 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 형성된 제 1 반도체층과, 상기 제 1 반도체층의 제 1 영역에 형성된 n형 MOS 트랜지스터와, 상기 제 1 반도체층의 제 2 영역 위에 형성된 제 2 반도체층과, 상기 제 2 반도체층에 형성된 p형 MOS 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서, 제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과, 상기 제 1 영역의 제 2 반도체층을 가열하는 공정과, 상기 제 1 영역의 제 2 반도체층을 제거하는 공정을 구비하며, 상기 제 2 반도체층은 면내 방향의 격자상수가 제 1 반도체층보다도 크고, 상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 인장 변형을 유발시키는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, 제 1 반도체층 위에 면내 방향의 격자상수가 제 1 반도체층보다도 큰 제 2 반도체층을 형성하고, 그 제 2 반도체층의 제 1 영역에 에너지선을 조사함으로써, 제 2 반도체층으로부터 인장 응력이 제 1 반도체층에 인가되어 인장 변형이 유발된다. 그 결과, 제 1 반도체층의 제 1 영역을 채널층으로 하는 n형 MOS 트랜지스터의 동작 속도를 향상시킬 수 있다. 또한, 제 1 반도체층의 제 2 영역 위에 형성된 제 2 반도체층은 제 1 반도체층 위에 에피택셜 성장했을 때에 압축 변형이 유발된다. 그 결과, 제 2 반도체층의 제 2 영역을 채널층으로 하는 p형 MOS 트랜지스터의 동작 속도를 향상시킬 수 있다.
에너지선의 조사 시간은 1㎱ 이상 1O㎳ 이하의 범위로 설정할 수도 있고, 에너지선의 조사는 레이저광을 펄스 형상으로 조사할 수도 있다. 단시간의 가열에 의해, 제 2 반도체층을 구성하는 원자가 제 1 반도체층에 확산되는 것을 억제하거나 방지할 수 있다.
또한, 에너지선은 자외선, 가시광, 및 적외선으로 이루어지는 그룹에서 선택된다. 또한, 에너지선은 자외선의 레이저광일 수도 있다. 자외선의 레이저광은 제 2 반도체층의 최표면(最表面)에만 침입하고, 그 에너지가 최표면에서 열로 변환되어 깊이 방향으로 전도(傳導)됨으로써, 제 2 반도체층의 과도한 가열을 회피한다. 그 결과, 제 2 반도체층을 구성하는 원자가 제 1 반도체층에 확산되는 것을 억제하거나 방지할 수 있다.
상기 제 2 반도체층은 복수의 층을 갖는 적층체로 이루어지며, 상기 적층체는 제 1 반도체층에 접하는 층이 제 1 반도체층의 면내 방향의 격자상수와 차이가 큰 격자상수를 갖고, 상기 적층체의 적층 방향으로 상기 차이가 점차 작은 층으로 형성될 수도 있다. 적층체의 제 1 반도체층에 접하는 층이 제 1 반도체층의 면내 방향의 격자상수와 차이가 큰 격자상수를 가짐으로써, 한층 더 큰 응력을 제 1 반도체층에 인가할 수 있다. 이것과 함께, 적층체의 적층 방향으로 격자상수의 차이가 점차 작은 층을 적층함으로써, 두께를 확보하는 동시에 적층체 중의 결함 발생을 억제한다. 그 결과, 결정성이 양호한 두꺼운 적층체를 형성함으로써, 적층체의 제 1 반도체층에 접하는 층을 지지하여 제 1 반도체층에 응력을 인가할 수 있다.
본 발명의 또 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 Si막과, 상기 Si막 위에 형성된 Ge막과, 상기 Ge막에 형성된 소스 및 드레인 영역과, 상기 Ge막 위에 게이트 절연막 및 게이트 전극으로 이루어지는 게이트 적층체를 구비하는 반도체 장치의 제조 방법으로서, Si막 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층에 에너지선을 조사하여 상기 Si막에 변형을 유발시키는 공정과, 상기 제 2 반도체층을 제거하는 공정과, 상기 변형이 유발된 Si막 위에 에피택셜 성장에 의해 Ge막을 형성하는 공정을 구비하고, 상기 제 2 반도체층은 면내 방향의 격자상수가 Si막보다도 큰 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 의하면, Si막에는 인장 변형이 유발되어 있기 때문에, Ge막의 격자상수에 근접하고, 결정성이 양호한 Ge막을 형성할 수 있다. Ge은 Si보다도 전자 이동도 및 정공 이동도가 크기 때문에, Ge막을 채널층으로 함으로써, 고속 동작이 가능한 트랜지스터를 형성할 수 있다.
본 발명의 또 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 형성되고, 기판면과 평행한 방향으로 인장 변형을 갖는 제 1 영역과, 제 2 영역을 갖는 제 1 반도체층과, 상기 제 1 영역에 형성된 소스 및 드레인 영역과, 상기 제 1 영역의 제 1 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 n형 MOS 트랜지스터와, 상기 제 2 영역의 제 1 반도체층 위에 형성되고, 기판면과 평행한 방향으로 압축 변형을 갖는 제 2 반도체층과, 상기 제 2 반도체층에 형성된 소스 및 드레인 영역과, 상기 제 2 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 p형 MOS 트랜지스터를 구비하며, 상기 제 2 반도체층은 면내 방향의 격자상수가 제 1 반도체층보다도 큰 것을 특징으로 하는 반도체 장치가 제공된다.
본 발명에 의하면, 인장 변형이 유발되어 전자 이동도가 높은 제 1 반도체층에 n형 MOS 트랜지스터의 채널이 형성되어 있고, 압축 변형이 유발된 정공 이동도가 높은 제 2 반도체층에 p형 MOS 트랜지스터의 채널이 형성되어 있기 때문에, n형 MOS 트랜지스터 및 p형 MOS 트랜지스터의 고속 동작이 가능한 반도체 장치를 실현할 수 있다.
본 발명의 또 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 기판면과 평행한 방향으로 인장 변형이 유발된 Si막을 구비하는 반도체 기판으로서, 상기 Si막 중의 2차 이온 질량 분석법에 의한 Ge 함유량은, 그 깊이 방향의 이동 평균 최대값이 3×1018원자/㎝-3 이하인 것을 특징으로 하는 반도체 기판이 제공된다.
본 발명에 의하면, Ge 함유량의 깊이 방향 이동 평균 최대값이 3×1018원자/㎝-3 이하로 억제됨으로써, 인장 변형이 유발된 Si막을 채널로서 사용한 경우에, 전자 이동도가 향상되는 동시에, 계면 준위(準位)의 증가가 억제되어 캐리어 이동도의 저하를 방지할 수 있다. 또한, Si막이 산화 분위기에 노출된 경우에 Ge 원자가 산화되고 기화(氣化)되어 변형 Si막의 결정성이 열화(劣化)되지만, 그러한 열화를 억제할 수 있어 고품질의 인장 변형이 유발된 Si막을 제공할 수 있다. 또한, Ge 함유량의 깊이 방향 이동 평균의 계산 방법에 대해서는 후술한다.
본 발명의 또 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 기판면과 평행한 방향으로 인장 변형이 유발된 Si막을 구비하는 반도체 기판으로서, 상기 Si막 중의 2차 이온 질량 분석법에 의한 Ge 함유량이 2×1O18원자/㎝-3 이하로 되는 Si막 표면으로부터의 깊이는 3㎚ 이하인 것을 특징으로 하는 반도체 기판이 제공된다.
본 발명에 의하면, 인장 변형이 유발된 Si막 표면의 매우 얕은 영역에만 Ge 원자가 함유되어 있기 때문에, 반도체 장치의 고속 동작을 도모하기 위해 반도체 장치의 수직 방향 치수를 축소하는 수법을 적용할 경우에, 종래의 변형 Si을 갖는 SOI 기판보다도 Ge 원자가 주는 상술한 계면 준위의 형성 억제 및 결정성 열화 등의 악영향 정도를 저감할 수 있다.
본 발명의 또 다른 관점에 의하면, 기판과, 상기 기판 위에 형성된 절연막과, 상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 제 1 반도체층을 구비하는 반도체 기판의 제조 방법으로서, 제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과, 상기 제 2 반도체층을 가열하는 공정과, 상기 제 2 반도체층을 제거하는 공정을 구비하며, 상기 제 2 반도체층은 면내 방향의 격자상수가 상기 반도체층과 상이하고, 상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 변형을 유발시키는 것을 특징으로 하는 반도체 기판의 제조 방법이 제공된다.
본 발명에 의하면, 제 1 반도체층 위에 변형을 유발시키는 제 2 반도체층을 형성하고, 제 2 반도체층에 에너지선을 조사하여 가열함으로써 제 1 반도체층에 변형을 유발시켜 전자 이동도 또는 정공 이동도를 향상시킬 수 있다. 또한, 제 2 반도체층을 제거하기 때문에, 제 2 반도체층을 구성하는 원소의 원자가 제 1 반도체층에 확산되어 잔류되는 것을 방지할 수 있다. 그 결과, 변형이 유발된 고품질의 제 1 반도체층을 갖는 반도체 기판을 실현할 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체 기판의 단면도.
도 2는 제 1 실시형태에 따른 반도체 기판의 제 1 제조 공정을 나타낸 도면.
도 3은 제 1 실시형태에 따른 반도체 기판의 제 2 제조 공정을 나타낸 도면.
도 4는 제 1 실시형태에 따른 반도체 기판의 제 3 제조 공정을 나타낸 도면.
도 5는 제 1 실시형태에 따른 반도체 기판의 제 4 제조 공정을 나타낸 도면.
도 6은 제 1 실시형태에 따른 반도체 기판의 제 5 제조 공정을 나타낸 도면.
도 7은 변형 Si막의 라만 시프트(Raman shift)와 조사 에너지량의 관계를 나타낸 도면.
도 8은 레이저 조사의 조사 에너지량과 SiGe막의 두께의 관계를 나타낸 도면.
도 9는 레이저 조사 후의 실리콘 산화막/Si막/SiGe막의 적층체의 깊이 프로파일을 나타낸 도면.
도 10은 제 1 실시형태의 실시예 1에 따른 반도체 기판의 변형 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면.
도 11은 비교예 1에 따른 반도체 기판의 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면.
도 12는 비교예 2에 따른 반도체 기판의 변형 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면.
도 13은 본 발명의 제 2 실시형태에 따른 반도체 기판의 단면도.
도 14는 제 2 실시형태에 따른 반도체 기판의 제조 공정의 제 1 일부를 나타낸 도면.
도 15는 제 2 실시형태에 따른 반도체 기판의 제조 공정의 제 2 일부를 나타낸 도면.
도 16은 도 14의 공정의 반도체 기판의 평면도.
도 17은 본 발명의 제 3 실시형태에 따른 반도체 기판의 제 1 제조 공정을 나타낸 도면.
도 18은 제 3 실시형태에 따른 반도체 기판의 제 2 제조 공정을 나타낸 도면.
도 19는 본 발명의 제 4 실시형태에 따른 반도체 기판의 단면도.
도 20은 본 발명의 제 5 실시형태에 따른 반도체 기판의 단면도.
도 21은 제 5 실시형태에 따른 반도체 기판의 제 1 제조 공정을 나타낸 도면.
도 22는 제 5 실시형태에 따른 반도체 기판의 제 2 제조 공정을 나타낸 도면.
도 23은 제 5 실시형태에 따른 반도체 기판의 제 3 제조 공정을 나타낸 도면.
도 24는 본 발명의 제 6 실시형태에 따른 반도체 장치의 단면도.
도 25는 제 6 실시형태에 따른 반도체 장치의 제 1 제조 공정을 나타낸 도면.
도 26은 제 6 실시형태에 따른 반도체 장치의 제 2 제조 공정을 나타낸 도면.
도 27은 제 6 실시형태에 따른 반도체 장치의 제 3 제조 공정을 나타낸 도면.
이하, 도면에 의거하여 본 발명의 실시형태를 설명한다.
(제 1 실시형태)
본 발명의 제 1 실시형태는 인장 변형이 결정 격자에 유발된 변형 Si막을 구비한 반도체 기판 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 제 1 실시형태에 따른 반도체 기판의 단면도이다. 도 1을 참조하면, 반도체 기판(10)은 단결정 실리콘 기판(11)과, 그 위에 실리콘 산화막 (12), 및 단결정 실리콘 기판(11)의 기판면과 평행한 방향(이하, 「면내 방향」이라고 함)으로 인장 변형이 유발된 변형 Si막(13b)이 적층된 구성을 갖는다. 변형 Si막(13b)은 다이아몬드 결정 구조를 갖고, 그 표면이 (001)면이며, 막 두께 방향이 [001] 방향이다. 변형 Si막(13b)은 인장 변형이 면내 방향으로, 압축 변형이 두께 방향으로 유발되어 있다. 변형 Si막(13b)은 면내 방향으로 인장 변형이 유발되어 있기 때문에, 면내 방향의 전자 이동도가 향상된다. 따라서, 이 반도체 기판을 사용하여 변형 Si막(13b)의 면내 방향으로 채널을 갖는 n형 MOS 트랜지스터를 형성함으로써 동작 속도를 향상시키는 것이 가능해진다. 또한, 실시예 1에서 구체적으로 후술하지만, 변형 Si막(13b)은 그 막 중에 함유되는 Ge 함유량이 종래의 SOI 기판의 인장 변형이 유발된 변형 Si막 중의 Ge 함유량에 비하여 매우 적다. 변형 Si막(13b)의 Ge 함유량은, 변형 Si막(13b)의 깊이 방향(막 두께 방향)에 대해서, 2차 이온 질량 분석법(Secondary Ion Mass Spectrometry, SIMS)에 의한 측정에서는, 깊이 방향의 Ge 함유량의 이동 평균 최대값이 3×1018원자/㎝-3 이하로 억제되는 것이 바람직하다. 이것은 종래의 접합법에 의해 형성된 변형 Si막의 Ge 함유량의 이동 평균 최대값보다도 작다. 변형 Si막(13b) 중의 Ge 함유량을 저감함으로써, 변형 Si막(13b)을 채널로서 사용한 경우에 계면 준위의 증가가 억제되어 캐리어 이동도의 저하를 방지할 수 있다. 또한, 깊이 방향의 Ge 함유량의 이동 평균 최대값이 3×1018원자/㎝-3을 초과하면, 변형 Si막(13b)은, 산화 분위기에 노출된 경우, Ge 원자가 산화되고 기화되어, 변형 Si막(13b)의 결정성이 열화되기 쉬워진다. 변형 Si막(13b)의 결정성이 열화되면 전자 이동도가 저하된다. 또한, 변형 Si막(13b) 중의 Ge 함유량은, 계면 준위의 형성 억제와 결정성 열화의 회피 면에서 적을수록 바람직하다. 또한, SIMS의 검출 한계 면에서, Ge 함유량은 2∼4×1017원자/㎝-3 이상으로 된다. 여기서, 이동 평균에 대해서는 후술한다.
또한, 변형 Si막(13b)에는 후술하는 제조 방법에 의해 극표층(極表層)에만 Ge 원자가 침입한다. 보다 구체적으로는, 나중에 도 10에서 나타낸 바와 같이 SIMS의 측정에 의하면, Ge 원자는 변형 Si막(13b) 표면으로부터 3㎚ 이하의 깊이의 범위에만 침입하고 있다. Ge 원자의 침입 깊이는, Ge 함유량이 2×1018원자/㎝-3 이하로 되는 변형 Si막(13b) 표면으로부터의 깊이로 한다. 실시예 1에서 설명하는 바와 같이, 변형 Si막(13b)의 Ge 원자의 침입 깊이는 종래의 변형 Si을 갖는 SOI 기판보다도 매우 작다. 이것에 의해, 변형 Si막(13b)에 함유되는 Ge 원자량의 전체적인 양이 억제되고, 상술한 계면 준위의 형성 억제 및 결정성 열화의 회피를 도모할 수 있다.
또한, 반도체 장치의 고속 동작을 도모하기 위해 반도체 장치의 수직 방향 치수를 축소하는 수법을 적용하는 경우도, 변형 Si막(13b)의 표면에 가까운 영역에만 채널이나 얕은 접합 영역이 형성된다. 이러한 경우에 반도체 기판(10)은 변형 Si막(13b) 표면의 매우 얕은 영역에만 Ge 원자가 함유되어 있기 때문에, 종래의 변형 Si을 갖는 SOI 기판보다도 Ge 원자가 주는 상술한 계면 준위의 형성 억제 및 결정성 열화 등의 악영향 정도를 저감할 수 있다. 또한, 이온 주입에 의한 불순물 이온의 확산도 억제되기 때문에, 불순물 이온의 프로파일 제어가 용이해진다.
도 2 내지 도 6은 제 1 실시형태에 따른 반도체 기판의 제조 공정을 나타낸 도면이다.
우선, 도 2의 공정에서는, (OO1)면을 갖는 단결정 실리콘 기판(11) 표면의 자연산화막(도시 생략)을 불산에 의해 제거한 후, 분자 에피택시법이나, CVD(화학 기상 성장)법, 예를 들어 초고진공 CVD법, 수소 환원법, 열분해법, MOCVD(유기 금속 CVD)법 등을 이용하여 에피택셜 성장에 의해 Si막(13a)(예를 들어 두께 100㎚)을 형성한다. Si막(13a)은 (00l)면을 갖는 단결정막으로 된다.
또한, 도 2의 공정에서는 단결정 실리콘 기판(11)을 60O℃ 정도로 가열하면서 산소 이온을 주입하고, 다시 1300℃의 고온 어닐링 처리에 의해, 단결정 실리콘 기판(11)과 Si막(13a) 사이에 실리콘 산화막(12)(매립 산화막)을 형성하며, 표면에 두께 20㎚ 정도의 Si막(13a)을 남겨 SOI 기판(15)을 형성한다. Si막(13a)의 두께는 반도체 기판에 형성되는 반도체 장치의 종류에 따라 선택된다.
또한, SOI 기판(15)은, 상술한 SIMOX법 이외에, 접합법이나 그 이외의 공지의 방법을 이용할 수도 있다. 또한, 단결정 실리콘 기판에 한정되지 않아, 사파이어(Al2O3) 기판, 실리콘·카바이드(SiC) 기판 등을 사용할 수도 있다.
이어서, 도 3의 공정에서는 Si막(13a) 표면에 분자 에피택시법이나 CVD법(예를 들어 초고진공 CVD법, 수소 환원법, 열분해법, MOCVD법 등)을 이용하여 두께 40㎚의 SiGe막(14a)을 에피택셜 성장에 의해 형성한다. SiGe막(14a)은 (001)면이 기 판면과 평행으로 되도록 성장하여 Si막(13a)과 헤테로 구조를 형성한다. SiGe막(14a)은 Si막(13a)과의 계면이 Si막(13a)과 대략 코히어런트(coherent)이며(Si막(13a)과 대략 동일한 격자상수를 가짐), 상방(上方)으로 감에 따라 SiGe막(14a)의 원래의 격자상수로 변화된다. 따라서, SiGe막(14a)에는 압축 변형이 생기고(변형 SiGe막), 특히 Si막과의 계면의 압축 변형이 커진다.
SiGe막(14a)은, 구체적으로는 예를 들어 초고진공 CVD법에 의해, 압력 10-4㎩, Si의 소스 가스로서 Si2H6(유량 2sccm), Ge의 소스 가스로서 GeH4(유량 4sccm)를 사용하고, 기판 온도를 550℃로 설정하여 3분간 성막한다.
SiGe막(14a)은 두께가 5㎚∼60㎚의 범위로 설정되고, 10㎚∼40㎚인 것이 바람직하다. SiGe막(14a)은 이러한 두께에서는 막 중에 결함이 생기는 경우가 있지만, 최종적으로 제거되기 때문에 변형 SOI 기판의 품질에 영향을 주지는 않는다. SiGe막(14a)의 조성(組成)은, Ge 농도를 x원자%로 나타내면, Ge 농도 x가 10원자%∼40원자%의 범위로 설정되는 것이 바람직하다. Ge 농도 x가 10원자%보다 낮으면 Si막(13a)에 인장 응력이 충분히 인가되지 않고, 40원자%보다 높으면 Si막(13a)과의 계면에서 전위가 생기기 쉬워져, Si막(13a)에 유발되는 인장 변형이 불균일해진다. 또한, SiGe막(14a)은, 결정성이 양호한 SiGe막(14a)을 형성하기 쉬운 점에서, Ge 농도 x가 15원자%∼30원자%의 범위로 설정되는 것이 바람직하다. 이하, SiGe막의 조성을, Ge 농도를 x원자%로 하여 Si100 - XGeX로 나타낸다.
또한, SiGe막(14a)과 Si막(13a)의 두께 비는 적절히 선택되지만, SiGe막 (14a)으로부터의 인장 응력이 Si막(13a)에 충분히 인가되는 점에서, SiGe막(14a)/Si막(13a)=0.2∼30의 범위로 설정하는 것이 바람직하다.
또한, SiGe막(14a)을 형성할 때의 기판 온도는 450℃∼750℃의 범위로 설정하는 것이 바람직하다. 기판 온도가 450℃보다도 낮으면, SiGe막(14a)의 조성에 따라서는 Si과 Ge의 조성비가 변화되어 Si막(13a)과의 계면에서 전위가 생기기 쉬워진다. 그렇게 하면 다음 공정에서의 Si막(13a)에 유발되는 인장 변형량이 저하된다. 750℃보다도 높으면, 이미 불순물이 주입되어 있을 경우는, 불순물의 확산이 생겨 불순물 프로파일의 붕괴가 생긴다. 또한, SiGe막(14a)을 형성하기 전에 Si막(13a) 표면의 산화막을 불산에 의해 제거할 수도 있다.
이어서, 도 4의 공정에서는, 에너지선 예를 들어 XeCl 엑시머 레이저(파장 308㎚, 조사 에너지 280mJ/㎠)를 사용하여 SiGe막(14a) 표면에 레이저광을 조사한다. 이 레이저광 조사에 의해, SiGe막(14a)의 압축 변형이 완화됨으로써, Si막(13a)에 인장 응력이 인가된다. Si막(13a)은 그 하지(下地)의 실리콘 산화막(12)과 약하게 결합되어 있기 때문에, 레이저광 조사에 의한 열이 전도되어 가열되고, 또한 Si막(13a)으로부터 인장 응력이 인가되기 때문에 결합이 절단된다. 그 결과, Si막(13a)에 인장 변형이 Si막(13a)의 두께 방향 전체에 걸쳐 유발된다. 이렇게 하여, 도 5에 나타낸 바와 같이, 격자 완화된 SiGe막(14b)과 인장 변형이 유발된 변형 Si막(13b)이 형성된다.
레이저광 조사에 사용하는 레이저 광원은 특별히 한정되지 않아, CO2나, CO, He-Ne, 아르곤 이온, 엑시머 등의 가스 레이저, Nd:YAG나 루비 등의 고체 레이저를 들 수 있고, 펄스 레이저 발진(發振) 또는 연속 레이저 발진 중 어느 하나의 레이저 광원을 사용할 수 있다. 레이저광은 갈바노 스캐너나 폴리곤 미러 등을 사용하여 소정의 조사 위치만을 조사할 수도 있고, 기판 전체에 한 번에 조사할 수도 있다. 연속 레이저 발진의 레이저 광원을 사용할 경우는 조사 위치, 조사 시간 및 조사 에너지량을 제어하기 위해, 갈바노 스캐너나 폴리곤 미러 등을 사용하여 스캔할 수도 있다.
조사 시간은 10㎳ 이하로 설정되는 것이 바람직하다. 조사 시간은 실리콘 산화막 전체가 가열되는 것을 회피하는 점에서 짧을수록 바람직하지만, 1㎱ 이상인 것이 바람직하고, 실용 면에서 10㎱ 이상인 것이 더 바람직하다.
레이저광의 파장은 높은 조사 에너지 밀도 면에서 가시광(파장 400㎚∼760㎚)보다도 짧은 것이 더 바람직하고, SiGe막(14a)의 최표면에서 광으로부터 열로 변환되기 쉬워지는 점에서 150㎚∼400㎚의 범위로 설정되는 것이 더 바람직하다. 이러한 단파장의 광은 SiGe막(14a) 중의 도달 깊이가 얕아지고, Ge 원자의 Si막(13a)으로의 확산을 한층 더 방지한다. 이러한 레이저 광원으로서는, XeCl 엑시머 레이저(파장 308㎚), KrF 엑시머 레이저(파장 248㎚), ArF 엑시머 레이저(파장 193㎚), F2 엑시머 레이저(파장 157㎚) 등을 들 수 있다.
조사 에너지량은 SiGe막(14a)의 압축 변형이 완화되고, Si막(13a)이 실리콘 산화막과의 결합을 절단하여 압축 변형이 유발되는 온도로 되도록 선택되며, SiGe 막(14a) 및 Si막(13a)의 두께에 따라 적절히 선택된다. 또한, 조사 에너지는 조사 에너지 밀도와의 관계에 의해 1개소에 복수의 펄스를 조사하여 제어할 수도 있다.
레이저광의 조사는 면 조사, 스폿 조사 중의 어느 쪽이어도 상관없지만, 피(被)조사면 전체를 일시에 조사하는 것이 바람직하다. Si막(13a)에 균일하게 변형을 유발시킬 수 있다.
또한, 본 공정에서는 레이저광의 조사 이외에도 플래시 램프에 의한 조사, 전자선 조사를 이용할 수도 있다. 플래시 램프를 사용할 경우는, 예를 들어 1플래시의 조사 시간은 수㎲, 조사 에너지량 1OOmJ/㎠로 설정한다. 플래시 램프로서는, 예를 들어 크세논 플래시 램프나 텅스텐 할로겐 램프 등을 들 수 있다. 또한, 전자선을 사용할 경우는, 가속 전압을 5keV∼10keV, 조사선 양을 10㎂ 정도, 조사 시간을 5㎱∼10㎱ 정도로 설정한다.
이어서, 도 6의 공정에서는 도 5의 구조체의 SiGe막(14b)을 습식 에칭에 의해 제거한다. 구체적으로는, 불산, 과산화수소수, 및 아세트산의 혼합액(에칭액)을 사용하여 예를 들어 액온(液溫) 25℃로 설정하고, 도 5의 구조체 표면에 스프레이식 에칭법에 의해 도포하여 SiGe막(14b)만을 용해시켜 제거한다. 이어서, 노출된 변형 Si막(13b) 표면을 순수(純水) 등에 의해 세정·린스하여 건조시킨다. 이러한 에칭액은 Si에 대한 에칭 속도보다도 SiGe에 대한 에칭 속도가 크고, 에칭 선택성을 갖기 때문에, SiGe막(14b)과 변형 Si막(13b)의 계면에서 에칭의 정지를 양호하게 제어할 수 있다. 따라서, SiGe막(14b)의 잔류가 회피되기 때문에, 변형 Si막(13b) 표면의 Ge 원자의 잔류가 억제된다. 또한, 변형 Si막(13b) 표면을 침식하 지 않기 때문에 평활한 변형 Si막(13b) 표면이 얻어진다. 또한, SiGe막(14b)의 제거는 침지법, 스핀 코팅법, 분류식(噴流式) 에칭법 등을 이용할 수도 있다. 또한, SiGe막(14b)의 제거 시에 변형 Si막(13b) 표면을 0.1㎚∼3㎚의 막 두께 범위에서 오버에칭할 수도 있다. 이와 같이 함으로써, Ge 원자가 확산된 변형 Si막의 극표층을 제거함으로써, Ge 함유량이 한층 더 적은 변형 Si막이 얻어진다. 특히 오버에칭은, 이 반도체 기판의 제조 방법에서는 Ge 원자의 변형 Si막(13b)으로의 확산이 극표층에만 억제되어 있기 때문에 효과적이다. 변형 Si막(13b)의 오버에칭은 SiGe막(14b)의 제거 시에 행할 수도 있고, SiGe막(14b)의 제거 후에 별도로 행할 수도 있다. 이상에 의해, 도 6에 나타낸 인장 변형이 유발된 변형 Si막(13b)을 갖는 반도체 기판(10)이 형성된다.
다음으로, 제 1 실시형태의 실시예에 대해서 설명한다.
우선, 상술한 도 4의 공정에서의 SiGe막 표면에 조사하는 레이저광의 조사 에너지량과 Si막에 유발되는 변형의 관계를 구했다.
도 7은 변형 Si막의 라만 시프트와 조사 에너지량의 관계를 나타낸 도면이다. 도 7은 변형 Si막은, SiGe막으로서 Si80Ge20막, Si75Ge25막(수치(數値)는 그 원소의 원자 농도를 나타냄)을 사용하고, 0J/㎠(레이저 조사를 행하지 않을 경우)∼280mJ/㎠까지 조사 에너지량을 다르게 하여 변형을 유발시킨 것이다. 또한, XeCl 레이저(파장 308㎚)를 사용하여, 레이저 조사는 40㎱의 펄스를 100㎐로 복수회 조사하고, 조사 에너지량은 그 총조사 에너지량을 나타낸다. 또한, Si막, SiGe막의 두께를 각각 20㎚, 40㎚로 하고, SiGe막은 초고진공 CVD법에 의해 상기 조건에 의해 형성된 것이다. 도 7은 이러한 변형 Si막을 라만 분광 측정기를 사용하여 변형 Si막의 520㎝-1 부근의 피크 변화를 측정한 것이다. 이 피크가 저파수 측으로 시프트하는 라만 시프트가 생기면 Si막에 인장 변형이 유발되어 있음을 나타낸다.
도 7을 참조하면, 레이저 조사를 행하지 않는 경우(0mJ/㎠)와 비교하여, 200∼280mJ/㎠를 SiGe막에 조사한 경우, Si막의 라만 시프트는 저파수 측으로 변화되는 것이 관찰되고, Si막에 인장 변형이 유발된 것을 알 수 있다. 또한, 인장 변형의 크기는 Si75Ge25막을 사용한 경우는 Si80Ge20막을 사용한 경우보다도 라만 시프트 값이 작기 때문에, 보다 큰 인장 변형이 Si막에 유발되어 있음을 알 수 있다. 즉, Ge 농도가 보다 높은 SiGe막을 사용함으로써 보다 큰 인장 변형을 Si막에 유발시킬 수 있음을 알 수 있다. 이것은 Ge 농도가 높은 것이 SiGe막의 격자상수가 더 큰 것에 기인한다. 또한, 레이저 조사를 행하지 않는 경우의 Si막의 라만 시프트 값이 Si80Ge20막과 Si75Ge25막을 사용한 경우에서 상이한 것은, Si막 위에 각각의 SiGe막을 형성할 때에 SiGe막으로부터 받은 인장 변형이 잔류되어 있기 때문이라고 추찰된다.
도 8은 레이저 조사의 조사 에너지량과 SiGe막의 두께의 관계를 나타낸 도면이다. 도 8은 각각의 두께를 갖는 SiGe막에 의해 Si막에 변형이 유발되는 최소의 조사 에너지량을 나타낸 것이다. SiGe막으로서 Si80Ge20을 사용하여 두께를 30㎚, 40㎚, 50㎚, 60㎚, 80㎚, 100㎚로 하고, 초고진공 CVD법에 의해 본 실시형태의 상 기 조건에 의해 형성하며, 레이저는 도 7과 동일한 것을 이용했다. 또한, Si막의 두께를 20㎚로 했다. 또한, Si막의 변형 형성은, SiGe막의 라만 시프트를 라만 분광 측정기에 의해 측정하여 SiGe막이 완화된 경우를 Si막에 변형이 형성되었다고 했다.
도 8을 참조하면, SiGe막의 두께가 30㎚∼60㎚인 범위에서는, 조사 에너지량이 약 3OOmJ/㎠ 내지 약 4OOmJ/㎠인 범위에서 Si막에 변형을 유발시킬 수 있었다. 한편, SiGe막의 두께가 80㎚, 100㎚에서는, 적당한 조사 에너지량으로 Si막에 변형을 유발시킬 수 없었다. 이것으로부터, SiGe막의 두께는 30㎚∼60㎚의 범위인 것이 바람직함을 알 수 있다. 또한, SiGe막의 두께가 30㎚ 미만에서도 Si막에 변형을 유발시킬 수 있을 것으로 충분히 기대된다.
도 9는 레이저 조사 전후의 실리콘 산화막/Si막/SiGe막의 적층체의 깊이 프로파일을 나타낸 도면이다. 도 9는 상술한 도 5에 나타낸 실리콘 산화막/Si막/SiGe막의 적층체 표면으로부터 Ar 이온에 의해 표면을 에칭하면서, SIMS를 사용하여 Si 및 Ge의 정량(定量) 분석을 행한 것이다. Si막의 두께를 20㎚로 하고, SiGe막은 두께 40㎚의 Si83Ge17막을 사용하여 초고진공 CVD법에 의해 상기 조건에 의해 형성된 것이다. 또한, 레이저 조사 전의 프로파일을 실선(實線)으로, 레이저 조사 후의 프로파일을 파선(破線)으로 나타낸다.
도 9를 참조하면, 레이저 조사 후의 프로파일은 레이저 조사 전의 프로파일에 겹쳐 있고, 레이저 조사에 의한 SiGe막 및 Si막의 가열에 의해 Ge 원자의 확산 이 생기지 않았음을 알 수 있다. 따라서, 레이저 조사와 같은 단시간의 가열에 의해, 종래의 어닐링 등에서는 회피할 수 없었던 Si막에 Ge 원자가 확산되어 Si막을 채널로서 사용한 경우에 생기는 계면 준위의 증가에 의한 캐리어 이동도 저하를 방지할 수 있다.
또한, 도 9에서는 Si막과 SiGe막의 계면의 Ge 농도가 수㎚ 정도에 걸쳐 변화되고 있지만, 이것은 SIMS의 분석 시의 깊이 분해능이나 시료(試料) 기울기 등의 영향에 의한 것으로 생각된다. SiGe막을 형성했을 때의 Si막으로의 Ge 원자 확산이 생겨도, 상술한 도 6의 공정에 의해 제거되기 때문에, 변형 Si막에 잔류되지는 않는다.
다음으로, 본 실시형태의 실시예 1에 따른 반도체 기판을 이하와 같이 하여 형성했다. 반도체 기판은 실리콘 기판, 실리콘 산화막, 및 변형 Si막으로 이루어진다.
우선, 상술한 방법에 의해 실리콘 기판, 실리콘 산화막, 및 Si막(두께 15㎚)의 적층체를 형성했다. 이어서, Si막 위에, 초고진공 CVD법에 의해, 압력 1O-4㎩, Si의 소스 가스로서 Si2H6(유량 2sccm), Ge의 소스 가스로서 GeH4(유량 4sccm)을 사용하고, 기판 온도를 550℃로 설정하여 3분간 성막했다. 이렇게 하여, Si막 위에 두께 30㎚의 Si80Ge20막을 성장시켰다.
이어서, Si80Ge20막 표면에 엑시머 레이저(파장 308㎚)를 사용하여, 240mJ/㎠/의 에너지 밀도로 펄스 시간 폭이 4O㎱인 레이저 펄스를 1샷 조사하고, Si막에 인 장 변형을 형성했다.
이어서, 변형 Si막 위의 Si80Ge20막을 불산, 과산화수소수, 및 아세트산을 혼합시킨 에칭액(액온 25℃)을 사용하여 제거하고, 변형 Si막을 갖는 반도체 기판을 형성했다. 또한, 이 변형 Si막의 라만 분광 측정기에 의한 측정에서 얻어진 피크 위치가 516㎝-1로 되고, 라만 시프트가 4㎝-1이었다. 이것에 의해, 변형 Si막에 1G㎩ 정도의 인장 응력이 유발되어 있음을 확인했다.
이렇게 하여 얻어진 실시예 1에 따른 반도체 기판의 변형 Si막 중의 Ge 함유량을 SIMS에 의해 깊이 프로파일을 측정했다. 또한, 비교를 위해 엑시머 레이저를 조사하지 않는 이외는 실시예 1에 따른 반도체 기판과 동일한 공정에 의해 비교예 1의 반도체 기판을 형성했다. 그리고, 비교예 1의 반도체 기판의 Si막에 대해서도 SIMS에 의해 깊이 프로파일을 측정했다.
도 10은 제 1 실시형태의 실시예 1에 따른 반도체 기판의 변형 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면이다. 도 11은 비교예 1에 따른 반도체 기판의 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면이다. 또한, 도 10 및 도 11 중의 가는 실선으로 접속된 점은 Ge 함유량의 실측값을 나타내고, 굵은 실선은 Ge 함유량의 실측값의 깊이 방향 이동 평균을 나타낸다. 또한, 도 10 및 도 11 중 Ge 함유량이 약 2.1×1O17원자/㎝-3로 실선 형상으로 되어 있는 것은 실측값의 점이 연속되어 있기 때문이다. Ge 함유량의 깊이 방향 이동 평균은, Ge 함유량의 실측값을 미국 Synergy Software사 제조의 상품명 KaleidaGraph(일본어판 ver3.52)의 소프트웨어를 이용하고, 그 스무딩 기능을 사용하여 구한 것이다. 또한, Ge 함유량의 절대값은 표준 시료에 의해 교정했다. 또한, 나중의 도 12에서도 SIMS 측정, 이동 평균 방법, 및 교정 방법은 동일하게 하여 행하였다.
도 10 및 도 11을 참조하면, 실시예 1과 비교예 1을 비교하면 Ge 함유량은 Si막 표면으로부터 25㎚의 깊이까지의 전체에 걸쳐 대략 동등함을 알 수 있다. 이것으로부터, 실시예 1에 따른 반도체 기판의 변형 Si막에 엑시머 레이저를 Si80Ge20막에 조사한 것에 의한 Ge 원자의 깊이 방향으로의 확산이 생기지 않은 것, 및 각각의 깊이에서 Ge 원자 함유량을 증가시키는 확산의 양쪽이 생기지 않은 것을 알 수 있다. 따라서, 엑시머 레이저의 조사에 의해 Si80Ge20막의 압축 변형을 완화시켜, Ge 원자를 Si막 중에 확산시키지 않고 Si막에 인장 변형을 형성할 수 있음을 확인할 수 있었다.
다음으로, 본 발명에 의하지 않는 비교예 2의 반도체 기판에 대해서 SIMS에 의한 깊이 프로파일을 측정했다. 비교예 2의 반도체 기판은 Soitec사 제조의 변형 Si막을 갖는 SOI 기판이며, 그 구성은 실시예 1에 따른 반도체 기판과 동일하다. 비교예 2의 반도체 기판은 상술한 비특허문헌 3 또는 4에 기재된 방법에 의해 형성된 것이다.
도 12는 비교예 2에 따른 반도체 기판의 변형 Si막 중의 Ge 함유량의 깊이 프로파일을 나타낸 도면이다. 도 12 중의 가는 실선은 Ge 함유량의 실측값을 나타내고, 굵은 실선은 Ge 함유량의 깊이 방향 이동 평균을 나타낸다.
도 12를 참조하면, 비교예 2의 변형 Si막 중 Ge 함유량은 그 최대값이 7×1018원자/㎝-3인 것에 대하여, 도 1O에 나타낸 실시예 1의 변형 Si막 중의 Ge 함유량은 그 최대값이 1.6×1018원자/㎝-3이다. 따라서, 실시예 1은 비교예 2보다도 Ge 함유량의 최대값이 75%나 저감되어 Ge 함유량이 낮게 억제되어 있음을 알 수 있다.
여기서, 각각의 도면에서 굵은 실선으로 나타낸 바와 같이, Ge 함유량의 깊이 방향 이동 평균의 최대값은 비교예 2에서는 4.1×1O18원자/㎝-3 정도인 것에 대하여, 실시예 1에서는 9×1017원자/㎝-3으로 되어 있다. 따라서, 실시예 1은 비교예 2보다도 Ge 함유량이 1/4로 낮게 억제되어 있음을 알 수 있다. 이것으로부터, 실시예 1은 비교예 2의 접합에 의한 종래의 변형 Si막을 갖는 SOI 기판보다도 변형 Si막 중의 Ge 함유량이 매우 적기 때문에, 변형 Si막을 채널로 한 경우의 계면 준위의 형성을 회피할 수 있고, 또한 산소 분위기에 노출되어도 막질(膜質)의 열화를 회피할 수 있다.
또한, 도 10 및 도 12에 나타낸 바와 같이, Ge 함유량의 실측값이 2×1018원자/㎝-3 이하로 되는 깊이는 비교예 2에서는 4㎚인 것에 대하여, 실시예 1에서는 2㎚ 미만이다. 즉, 실시예 1은 비교예 2보다도 매우 얕은 영역에만 Ge 원자가 침입하고 있음을 알 수 있다. 따라서, 변형 Si막의 채널이나 얕은 접합 영역을 형성하여 반도체 장치로 할 경우에, 동작 속도의 향상을 위해 수직 방향의 치수를 축소하 는 수법이 사용된다. 실시예 1의 반도체 기판은, 이러한 경우에 Ge 원자가 변형 Si막의 매우 얕은 영역에만 침입하고 있기 때문에, 채널이나 얕은 접합 영역이 얕은 영역에 형성되어도 Ge 원자가 주는 악영향의 정도를 비교예 2보다도 억제할 수 있다.
또한, 2×1O18원자/㎝-3을 경계로 한 이유 중의 하나로서, 이것보다도 저(低)함유량으로 하면 SIMS의 장치 등에 기인하여 실측값에 포함되는 측정 오차에 의한 영향이 증가하고, 각각의 실측값 편차가 증가하기 때문이다.
또한, SIMS에 의한 깊이 프로파일은, Physical Electronics사의 ADEPT1010을 사용하여, 1차 조사 이온으로서 20㎸로 가속(加速)한 Cs(세슘)을 사용하고, 180㎛×288㎛ 크기의 검출 영역에 대해서 그 표면에 Cs을 스퍼터링하면서 깊이 프로파일을 측정했다.
본 실시형태에 의하면, SiGe막(14a)을 에너지선의 단시간의 가열에 의해 Si막(13a)에 변형을 유발시키기 때문에, SiGe막(14a)으로부터의 Ge 원자의 변형 Si막(13b)으로의 확산이 억제된다. 따라서, 변형 Si막(13a) 중에 잔류되는 Ge 원자를 대폭 저감할 수 있다. 그 결과, Ge 함유량이 매우 적은, 고품질의 변형 Si막(13b)을 갖는 반도체 기판(10)을 실현할 수 있다.
또한, 본 실시형태에 의하면, 레이저광, 플래시 램프, 전자선 등의 에너지선을 사용한 조사에 의한 용이한 가열 방법을 이용하고 있기 때문에, 반도체 기판(10)을 간편하게 제조할 수 있다.
또한, 상술한 SiGe막(14a) 대신에 SiGe보다도 격자상수가 큰 재료 예를 들어 AlAs, GaAs, InP을 사용할 수도 있다. 또한, 상술한 SiGe막(14a) 대신에, Si과 대략 동일한 격자상수를 갖는 GaP이나 AlP 등의 III-V족의 화합물을 구성하는 원소의 일부를 공유결합 반경(半徑)이 큰 원소로 치환한 조성(組成)의 막을 사용할 수도 있다. 이들 SiGe보다도 격자상수가 큰 재료를 사용함으로써 SiGe막과 동일한 효과가 얻어진다. 예를 들어 GaP의 P 일부를 As로 치환한 GaPAs막이나, GaP의 Ga 일부를 In으로 치환한 GaInP막이나, AlP의 Al 일부를 In으로 치환한 AlInP막을 사용할 수도 있다.
또한, 상술한 SiGe막(14a) 대신에 Si보다도 격자상수가 작은 막을 Si막(13a) 위에 성장시키고, 상술한 가열 방법에 의해 Si막(13a)에 압축 응력을 인가하여 Si막(13a)에 압축 변형을 유발시킬 수 있다. 압축 변형이 유발된 Si막은 변형이 유발되지 않은 Si막보다도 정공 이동도가 높고, 이러한 압축 변형 Si막을 p형 MOS 트랜지스터의 채널층으로서 사용함으로써, 동작 속도를 향상시킬 수 있다. 이러한 Si막에 압축 응력을 인가하는 막으로서는, Si막의 Si 일부를 C로 치환한 SiC막, Si과 대략 동일한 격자상수를 갖는 GaP이나 AlP 등의 III-V족의 화합물을 구성하는 원소의 일부를 공유결합 반경이 작은 원소로 치환한 조성의 막을 사용할 수도 있고, 예를 들어 GaP의 P 일부를 N으로 치환한 GaPN막이나, GaP의 Ga 일부를 Al으로 치환한 GaAlP막이나, AlP의 P 일부를 N으로 치환한 AlPN막을 사용할 수도 있다. 또한, Si막에 압축 응력을 인가하는 막으로서, C막, BN막, BP막, ZnS막도 사용할 수 있을 것으로 기대된다.
(제 2 실시형태)
다음으로, 제 2 실시형태에 따른 반도체 기판 및 그 제조 방법에 대해서 설명한다. 제 2 실시형태에 따른 반도체 기판은 제 1 실시형태에 따른 반도체 기판의 변형예이다.
도 13은 본 발명의 제 2 실시형태에 따른 반도체 기판의 단면도이다. 도 13을 참조하면, 반도체 기판(60)은 단결정 실리콘 기판(11)과, 그 위에 실리콘 산화막(12), 실리콘 산화막(12) 위에 복수의 영역에 격리되어 설치된 변형 Si막(13b-1)이 적층된 구성을 갖는다. 변형 Si막(13b-1)은 면내 방향으로 인장 변형이 유발되어 있고, 제 1 실시형태의 변형 Si막(13b)과 동일하다. 변형 Si막(13b-1)은 실리콘 산화막(12)을 노출시키는 홈(61)에 의해 서로 격리되고, 1매의 기판 위에 다수의 변형 Si막(13b-1)이 형성되어 있다. 변형 Si막(13b-1)은 서로 홈(61)에 의해 분리되어 있기 때문에, 후술하는 바와 같이, 서로의 변형이 형성될 때에 간섭하지 않아 변형량의 면내 방향 균일성이 양호해진다. 따라서, 본 실시형태에 의하면, 변형 Si막(13b-1)의 전자 이동도가 향상되는 동시에 보다 균일해진다.
또한, 홈(61)에 의해 서로 격리된 변형 Si막(13b-1)의 하나의 크기는 변형 Si막(13b-1)에 형성하는 반도체 장치의 1칩 크기로 할 수도 있고, 또는 복수의 기능부를 갖는 반도체 장치의 하나의 기능부 크기로 할 수도 있으며, 또는 단체(單體) 소자의 크기로 할 수도 있다.
도 14 및 도 15는 제 2 실시형태에 따른 반도체 기판의 제조 공정의 일부를 나타낸 도면, 도 16은 도 14의 공정의 반도체 기판의 평면도이다.
우선, 제 1 실시형태의 도 2 및 도 3의 공정과 동일하게 하여, 단결정 실리콘 기판(11) 위에 실리콘 산화막(12), Si막(13a), 및 SiGe막(14a)을 적층한다.
이어서, 도 14의 공정에서는 SiGe막(14a) 및 Si막(13a)을 관통하여 실리콘 산화막(12)을 노출시키는 홈(61)을 형성한다. 구체적으로는, 도 16에 아울러 나타낸 바와 같이, 홈(61)을 기판면에 종횡으로 형성하여 SiGe막(14a) 및 Si막(13a)을 복수의 영역으로 분할하고, Si막(13a-1) 및 SiGe막(14a-1)으로 이루어지는 적층체(62)를 형성한다. 홈(61)의 형성은 예를 들어 포토리소그래피법 및 RIE법에 의해 행한다. 또한, 도 14의 단면도는 도 16에 나타낸 A-A 단면도이다.
또한, 도 15의 공정에서는 SiGe막(14a-1) 표면에 에너지선을 조사한다. 에너지선의 조사는 상술한 도 4와 동일하게 하여 행한다. 이것에 의해, 상술한 도 4의 공정과 동일한 작용에 의해, SiGe막(14a-1)의 압축 변형이 완화되어 Si막(13a-1)에 인장 변형이 유발되고, 도 15에 나타낸 인장 변형이 유발된 Si막(13b-1)이 형성된다. Si막(13b-1) 및 SiGe막(14b-1)의 적층체(62b)가 홈(61)에 의해 분리되고, 각각 막(13b-1, 14b-1)의 단부(端部)가 개방되어 있기 때문에, SiGe막(14b-1)의 압축 변형 완화 및 Si막(13b-1)의 인장 변형 유발이 원활해진다. 그 결과, Si막(13b-1)의 인장 변형의 면내 방향 균일성이 양호해지고, 전자 이동도의 균일성이 양호해진다. 또한, 도 14의 SiGe막(14a-1)의 압축 변형이 완화된 양의 대략 전체가 Si막(13b-1)의 인장 변형량으로 되기 때문에, 제 1 실시형태와 비교하여 보다 큰 변형량의 인장 변형이 변형 Si막(13b-1)에 유발된다. 또한, 에너지선의 조사 시에, 홈(61)의 저면(底面)에 노출되는 실리콘 산화막(12) 표면에 에너지선이 조사 되기 때문에, 실리콘 산화막(12)의 온도가 상승하여 도 14에 나타낸 Si막(13a-1)과 실리콘 산화막(12)의 결합이 절단되기 쉬워지고, Si막(13b-1)에 보다 큰 인장 변형이 형성되기 쉬워진다.
또한, 에너지선의 조사를 도 14 및 도 16에 나타낸 각각의 적층체(62a)마다 행할 수도 있다. 각각의 적층체(62a) 면적은 기판(11) 전체의 면적보다도 작고, 이러한 소면적의 범위에는 균일한 에너지 밀도의 에너지선을 보다 형성하기 쉽다. 그 결과, 각각의 적층체(62a)의 Si막(13b-1)의 인장 변형량도 한층 더 균일해진다. 또한, 에너지선을 적층체(62a)보다도 넓은 범위에 조사하는 것이 보다 효과적이다.
또한, 홈(61)에 의해 획성(劃成)된 적층체(62a)의 면내 방향 크기는 적절히 선택되지만, 메모리 칩이나 LSI 등의 반도체 장치와 동등한 크기로 할 수도 있고, 반도체 장치의 대략 정수(整數) 배의 크기로 할 수도 있다. 이것에 의해, 반도체 장치의 제조 공정에 있어서, 반도체 기판(60)에 반도체 장치를 형성한 후에, 각각의 반도체 장치로 절단하는 다이싱(dicing) 공정이 용이해진다.
이어서, 도시는 생략하지만, 상술한 도 6의 공정과 동일하게 하여 SiGe막(13b-1)을 제거한다. 이상에 의해 도 13에 나타낸, 면내 방향으로 서로 분리된 변형 Si막(13b-1)을 갖는 반도체 기판(60)이 형성된다.
또한, 이 제조 방법에서는, 도 14의 공정에서 Si막(13a-1)과 SiGe막(14a-1)의 적층체에 홈(61)을 형성했지만, 도시를 생략하지만 Si막(13a-1)을 형성한 후에 도 14의 공정과 동일하게 하여 홈을 형성하고, 이어서 Si막(13a-1) 위에 SiGe막을 형성할 수도 있다.
본 실시형태에 의하면, 제 1 실시형태에 따른 반도체 기판의 제조 방법과 동일한 효과에 더하여, 변형 Si막(13b-1) 전체에 걸쳐 인장 변형량이 균일해지기 때문에, 한층 더 고품질의 변형 Si막(13b-1)이 얻어진다.
(제 3 실시형태)
본 발명의 제 3 실시형태는 인장 변형이 결정 격자에 유발된 변형 Si막을 구비한 반도체 기판 및 그 제조 방법에 관한 것이며, 단층(單層) SiGe막 대신에 조성이 상이한 복수의 SiGe막을 사용한 것 이외는 제 1 실시형태와 동일하다.
도 17 및 도 18은 본 발명의 제 3 실시형태에 따른 반도체 기판의 제조 공정을 나타낸 도면이다. 도면 중에서 앞서 설명한 부분과 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
우선, 도 17의 공정에서는 단결정 실리콘 기판(11), 실리콘 산화막(12), 및 Si막(13a)의 적층체를 제 1 실시형태의 도 2의 공정과 동일하게 하여 형성한다.
또한, 도 17의 공정에서는 Si막(13a) 위에 Ge 농도를 다르게 한 복수의 SiGe막(14a-1∼14a-3)으로 이루어지는 적층체를 형성한다. SiGe막(14a-1∼14a-3)의 형성은 제 1 실시형태의 도 3의 공정과 동일하게 하여 행한다.
SiGe막(14a-1∼14a-3)의 조성은 Si막(13a) 측으로부터 적층 방향으로 감에 따라 Ge 농도가 감소하도록 설정한다. 예를 들어 도 17에 나타낸 바와 같이, Si막(13a) 측으로부터 Si60Ge40막(14a-1)(두께 5㎚), Si80Ge20막(14a-2)(두께 20㎚), Si90Ge10막(14a-3)(두께 20㎚)으로 한다. SiGe막(14a-1∼14a-3)의 적층체를 이와 같 이 구성함으로써, Si막(13a)과의 계면에서는, Ge 농도가 높은 Si60Ge40막(14a-1)에 의해 Si막(13a)에 한층 더 큰 인장 변형을 유발시킬 수 있다. 이것과 함께, 적층체의 적층 방향으로 격자상수가 Si60Ge40막(14a-1)보다도 작은 Si80Ge20막(14a-2), Si90Ge10막(14a-3)을 차례로 적층하는 것에 의해, 적층체 중의 결함 발생을 억제하여 두께를 확보하여 결정성이 양호한 적층체를 형성함으로써, Si60Ge40막(14a-1)을 지지하고, 안정되게 Si막(13a)에 인장 변형을 유발시킬 수 있다.
또한, SiGe막(14a-1∼14a-3)의 적층체 표면에 배치된 Ge 농도가 낮은 Si90Ge10막(14a-3)은 레이저광의 파장이 짧을수록 흡광도가 높고, 레이저광의 광에너지를 효율적으로 열로 변환할 수 있다. 즉, SiGe막(14a-1∼14a-3)의 적층체는 Si막(13a) 측에서는 보다 큰 변형을 유발시키는 조성을 선택하고, 적층체 표면 측에서는 레이저광의 흡광도가 높아지는 조성을 선택할 수도 있다. 또한, SiGe막(14a-1∼14a-3)의 적층체는 3층에 한정되지 않아, 2층일 수도 있고, 4층 이상일 수도 있다. 또한, SiGe막(14a-1∼14a-3)의 적층체는 연속적으로 Ge 농도가 변화되는 조성 경사막으로 할 수도 있다.
또한, 도 17의 공정에서는 도 4의 공정과 동일하게 하여 SiGe막(14a-1∼14a-3)의 적층체 표면에 레이저광을 조사한다. 이것에 의해, Si막(13a)에 인장 변형이 유발되고, 도 18에 나타낸 변형 Si막(13c)이 형성된다. 또한, 도시를 생략하고 있지만, SiGe막(14a-1∼14a-3)의 적층체는 레이저 조사에 의해 압축 변형이 완화된 상태로 된다.
이어서, 도 18의 공정에서는 도 6의 공정과 동일하게 하여 도 17에 나타낸 SiGe막(14a-1∼14a-3)의 적층체를 제거한다. 이상에 의해, 인장 변형이 유발된 Si막(13c)을 갖는 반도체 기판(20)을 형성할 수 있다.
본 실시형태에 의하면, Si막 위에 형성하는 SiGe막을 Si막 계면으로부터 이간(離間)시킴에 따라 점차 Ge 함유량이 적은 조성의 SiGe막을 차례로 적층한다. 이것에 의해, SiGe막의 적층체 중의 결함 발생을 억제하여 두께를 확보하는 동시에 결정성이 양호한 적층체를 형성함으로써, Si60Ge40막(14a-1)을 지지하고, 안정되게 Si막(13a)에 인장 변형을 유발시킬 수 있다. 따라서, 제 1 실시형태에서 형성된 반도체 기판보다도 한층 더 큰 인장 변형이 유발된 Si막(13c)을 갖는 반도체 기판(20)을 형성할 수 있다.
(제 4 실시형태)
다음으로, 본 발명의 제 4 실시형태에 따른 반도체 기판 및 그 제조 방법에 대해서 설명한다. 제 4 실시형태에 따른 반도체 기판은 제 3 실시형태에 따른 반도체 기판의 변형 Si막 표면에 Ge막을 형성한 반도체 기판이다.
도 19는 본 발명의 제 4 실시형태에 따른 반도체 기판의 단면도이다. 도면 중에서 앞서 설명한 부분과 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 19를 참조하면, 반도체 기판(25)은 단결정 실리콘 기판(11), 실리콘 산화 막(12), 및 변형 Si막(13c)으로 이루어지는 반도체 기판(20)과, 변형 Si막(13c) 표면에 형성된 Ge막(26)으로 구성된다. 반도체 기판(20)은 도 18에 나타낸 제 3 실시형태의 반도체 기판과 동일한 구성으로 이루어지고, 동일한 방법에 의해 형성된 것이다.
Ge막(26)은 CVD법(초고진공 CVD법, 수소 환원법, 열분해법, MOCVD법) 등에 의해 변형 Si막(13c) 위에 형성된다. Ge 결정은 Si 결정보다도 격자상수가 약 4.2% 크지만, 변형 Si막(13c)이 제 3 실시형태에 높은 Ge 농도의 SiGe막에 의해 인장 변형을 발생시키고 있기 때문에, Ge막(26)은 계면에서 전위가 억제되고, 코히어런트한 계면을 형성하여 에피택셜 성장한다. 구체적으로는, Ge막(26)은 압력 10-4㎩, Ge의 소스 가스로서 GeH4(유량 7sccm), 캐리어 가스로서 H2(유량 1sccm)를 사용하고, 기판 온도를 350℃로 설정하여 30분간 성막한다. 또한, Ge막(26)의 두께는 1㎚∼10㎚의 범위로 설정한다.
이와 같이 Ge막(26)을 갖는 반도체 기판(25)은 Ge막(26) 중의 정공 및 전자 이동도가 Si막 중보다도 몇 배 크기 때문에, Ge막(26)을 채널층으로서 사용함으로써, 고속의 트랜지스터를 형성할 수 있다.
또한, 반도체 기판(25)은 통상의 Si막 위에 Ge막을 형성하는 경우보다도 양질(良質)의 Ge막(26)을 형성할 수 있다. 또한, 변형 Si막(13c)은 Ge막(26)을 에피택셜 성장시킬 수 있을 정도의 두께 예를 들어 1㎚∼5㎚이면 되고, 박막화가 도모되기 때문에, 한층 더 양질의 변형 Si막(13c)을 사용할 수 있으며, 그 결과, 양질 의 Ge막(26)을 형성할 수 있다.
또한, 본 실시형태에 따른 반도체 기판(25)은 제 3 실시형태의 반도체 기판의 단결정 실리콘 기판(11), 실리콘 산화막(12), 및 변형 Si막(13c)으로 이루어지는 반도체 기판(20)을 사용하여 형성했지만, 그 대신에, 제 1 또는 제 2 실시형태에 따른 반도체 기판을 사용하여 그 변형 Si막 위에 Ge막을 형성할 수도 있다.
(제 5 실시형태)
다음으로, 제 5 실시형태에 따른 반도체 기판 및 그 제조 방법에 대해서 설명한다.
도 20은 본 발명의 제 5 실시형태에 따른 반도체 기판의 단면도이다. 도 20을 참조하면, 반도체 기판(30)은 실리콘 산화막(12) 위에 인장 변형이 결정 격자의 기판면과 평행한 방향으로 유발된 Si막(13b)으로 이루어지는 제 1 영역(31)과, 압축 변형이 결정 격자의 기판면과 평행한 방향으로 유발된 SiGe막(14a)으로 이루어지는 제 2 영역(32)으로 이루어진다. 제 1 영역(31)의 Si막(13b)은 상술한 제 1 내지 제 3 실시형태와 동일한 변형 Si막이다. 제 2 영역(32)의 SiGe막(14a)은 섬아연광형 결정 구조를 갖고, 기판면과 평행하게 (001)면이 형성되며, 막 두께 방향이 [001] 방향으로 되어 있다. SiGe막(14a)에는 인장 변형이 막 두께 방향으로 유발되어 있다. 또한, SiGe막(14a)에는 압축 변형이 기판면과 평행한 방향, 즉, 정공의 주행(走行) 방향으로 유발되어 있기 때문에, 정공 이동도가 향상된다.
도 21 내지 도 23은 본 발명의 제 5 실시형태에 따른 반도체 기판의 제조 공정을 나타낸 도면이다. 도면 중에서 앞서 설명한 부분과 대응하는 부분에는 동일 한 참조 부호를 첨부하여 설명을 생략한다.
우선, 도 21의 공정에서는 단결정 실리콘 기판(11)/실리콘 산화막(12)/Si막(13a)의 적층체를 제 1 실시형태의 도 2의 공정과 동일하게 하여 형성한다.
또한, 도 21의 공정에서는 Si막(13a) 위에 도 3의 공정과 동일하게 하여 SiGe막(14a)을 형성한다. SiGe막(14a)은 상술한 바와 같이 Si막(13a) 위에 에피택셜 성장하고 있기 때문에, 압축 변형이 유발되어 있다.
또한, 도 21의 공정에서는, 다음 공정에서 Si막(13a)에 인장 변형을 유발시키는 제 1 영역(31)의 SiGe막(14a) 위에 레지스트막(도시 생략, 두께 100㎚)을 포토리소그래피법에 의해 선택적으로 형성하고, 또한 실리콘 산화막(33)을 스퍼터링법, CVD법 등에 의해 형성한다. 실리콘 산화막(33)은 다음 공정에서 실리콘 산화막(33) 표면이 가열되는 경우는 두께가 약 50㎚로 설정된다. 이어서, 레지스트막 위의 실리콘 산화막(33)과 함께 레지스트막을 리프트 오프(lift-off)한다. 또한, 제 1 영역(31)과 제 2 영역(32)의 경계부에 하측의 실리콘 산화막(12)에 도달하는 홈부(34)를 설치할 수도 있다. 구체적으로는, 도시를 생략하지만, 포토리소그래피법에 의해 선택적으로 레지스트막을 형성하고, RIE법 등의 건식 에칭에 의해 홈부(34)를 형성한다. 이러한 홈부(34)를 설치함으로써, 제 1 영역(31)의 Si막(13a)과 제 2 영역의 Si막(13a)을 불연속으로 함으로써, 다음 공정에서 제 1 영역(31)의 Si막(13a)에만 인장 변형을 균일하게 유발시킬 수 있다.
도 22의 공정에서는 도 21의 구조체 표면에 레이저 조사를 행한다. 레이저 조사는 제 1 실시형태의 도 4의 공정과 동일하게 행한다. 이 레이저 조사에 의해 제 1 영역(31)의 SiGe막(14a)에 의해 Si막(13a)에 인장 응력이 인가되어 Si막(13a)에 인장 변형이 유발된다. 제 2 영역(32)의 SiGe막(14a)에는 레이저 조사에 의한 열이 실리콘 산화막(33)에 의해 광의 간섭작용에 의해 내부에 진입하는 힘이 반감(半減)되기 때문에, 압축 변형이 유발된 채로 된다. 또한, 도 4의 공정에서 설명한 다른 에너지선의 조사에 의한 가열 방법을 이용할 수도 있다.
또한, 실리콘 산화막(33)을 형성하지 않고, 제 1 영역(31)의 SiGe막(14a)에만 레이저 조사를 선택적으로 행할 수도 있다. 선택적으로 레이저 조사를 행하는 방법으로서는, 상술한 갈바노 스캐너나 폴리곤 미러 등을 사용하는 방법이나, 레이저 광원과 조사 광학계 사이에 소정의 레이저광의 광속(光束) 확산을 조사하는 영역에 맞추어 제한하는 마스크를 설치할 수도 있다.
도 23의 공정에서는 제 1 영역(31)의 SiGe막(14a)(레이저 조사에 의해 변형이 완화되어 있음)을 제 1 실시형태의 도 6의 공정과 동일하게 하여 제거하고, 이어서, 제 2 영역(32)의 실리콘 산화막(33)을 에칭(화학 처리법)에 의해 제거한다. 이상에 의해, 실리콘 산화막(12) 위에 인장 변형이 유발된 Si막(13b)으로 이루어지는 제 1 영역(31)과, 압축 변형이 유발된 SiGe막(14a)으로 이루어지는 제 2 영역(32)을 구비한 변형 반도체 기판(30)이 형성된다.
본 실시형태에 의하면, 간편한 방법에 의해, 전자 이동도가 높은 변형 Si막(13b)과 정공 이동도가 높은 변형 SiGe막(14a)을 갖는 반도체 기판을 제조할 수 있다. 또한, 전자 이동도가 높은 Si막과 이러한 반도체 기판을 하나의 기판 위에 설치할 수 있기 때문에, 후술하는 바와 같이 고속 동작의 CMOS(상보형 MOS) 트랜지스 터를 용이하게 형성할 수 있다.
(제 6 실시형태)
본 발명의 제 6 실시형태는 제 5 실시형태에서 설명한, 인장 변형이 결정 격자에 유발된 Si막과 압축 변형이 결정 격자에 유발된 SiGe막을 구비한 반도체 기판에 CMOS 트랜지스터를 형성한 반도체 장치에 관한 것이다. 도면 중에서 앞서 설명한 부분과 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
도 24는 본 발명의 제 6 실시형태에 따른 반도체 장치의 단면도이다. 본 실시예의 반도체 장치(40)는, 도 23에 나타낸 제 5 실시형태에 따른 반도체 기판(30)에, 제 1 영역(31)에 형성된 n형 MOS 트랜지스터(41)와 제 2 영역(32)에 형성된 p형 MOS 트랜지스터(42)로 구성되고, n형 MOS 트랜지스터(41)와 p형 MOS 트랜지스터(42) 사이에는 소자 분리부(43)가 형성되어 있다.
n형 MOS 트랜지스터(41)는 제 1 영역(31)의 변형 Si막(13b)에 n형 불순물이 확산된 소스 영역(44a) 및 드레인 영역(44b)이 형성되고, 소스 영역(44a)과 드레인 영역(44b) 사이의 변형 Si막(13b) 위에 게이트 절연막(45), 게이트 전극(46)이 퇴적된 게이트 적층체(48)가 형성되며, 그 양측에 측벽 절연막(49)이 형성된다. 게이트 절연막(45) 하측의 변형 Si막(13b)에는 채널(도시 생략)이 형성되어 있다. 변형 Si막(13b)에는 인장 변형이 유발되어 있기 때문에, 변형이 유발되지 않은 Si막과 비교하여 전자 이동도가 크고, n형 MOS 트랜지스터(41)의 고속 동작이 가능해진다.
한편, p형 MOS 트랜지스터(42)는 제 2 영역의 압축 변형이 유발된 SiGe막 (14a)(이하 「변형 SiGe막(14a)」이라고 함)에 p형 불순물이 확산된 소스 영역(50a) 및 드레인 영역(50b)이 형성되고, n형 MOS 트랜지스터(41)와 동일하게, 게이트 절연막(45)과 게이트 전극(46)으로 이루어지는 게이트 적층체(48) 및 측벽 절연막(49)이 형성되며, 게이트 절연막(45) 하측의 변형 SiGe막(14a)에는 채널이 형성된다. 변형 SiGe막(14a)에는 압축 변형이 유발되어 있기 때문에, Si막이나 변형이 유발되지 않은 SiGe막과 비교하여 정공 이동도가 크고, p형 MOS 트랜지스터(42)의 고속 동작이 가능해진다.
다음으로, 제 6 실시형태에 따른 반도체 장치의 제조 방법을 설명한다.
도 25 내지 도 27은 제 6 실시형태에 따른 반도체 장치의 제조 공정을 나타낸 도면이다. 도면 중에서 앞서 설명한 부분과 대응하는 부분에는 동일한 참조 부호를 첨부하여 설명을 생략한다.
우선, 도 25의 공정에서는, 제 5 실시형태와 동일하게 하여, 표면에 변형 Si막(13b)(제 1 영역)과 변형 SiGe막(14a)(제 2 영역)을 갖는 반도체 기판(30)을 형성한다. 또한, 반도체 기판(30)에는 제 1 영역과 제 2 영역의 경계부에 홈부(43)가 형성되어 있다. 이어서, 홈부(43)에 절연 재료 예를 들어 실리콘 산화막 또는 실리콘 질화막을 충전하고, 소자 분리부(43)를 형성한다.
또한, 도 25의 공정에서는 변형 Si막(13b), 소자 분리부(43), 및 변형 SiGe막(14a) 표면에 열산화법, CVD법, 스퍼터링법 등에 의해 게이트 절연막(45)(예를 들어 실리콘 산화막, 실리콘 산질화막, 금속 산화막 등, 두께 1㎚∼3㎚)을 형성하고, 또한 다음 공정에서 게이트 전극으로 되는 폴리실리콘막(46a)(두께100㎚)을 형 성한다.
이어서, 도 26의 공정에서는 폴리실리콘막(46a) 표면에 레지스트막을 형성하고, 게이트로 되는 영역만이 남도록 패터닝하며, 레지스트막을 마스크로 하여 RIE법 등에 의해 폴리실리콘막(46a), 게이트 절연막(45)을 에칭하여, 변형 Si막(13b), 변형 SiGe막(14a)의 표면을 노출시키고, 게이트 절연막(45)과 게이트 전극(46)으로 이루어지는 게이트 적층체(48)를 형성한다.
또한, 도 26의 공정에서는 레지스트막 및 게이트 적층체(48)를 마스크로 하여 변형 Si막(13b), 변형 SiGe막(14a)에 각각 n형 불순물, p형 불순물을 주입하고, 익스텐션 영역(52, 53)을 형성한다. 이어서, 산소 플라스마 등을 사용한 애싱(ashing)에 의해 레지스트막을 제거한다.
이어서, 도 27의 공정에서는 도 26의 구조체 표면에 실리콘 산화막(두께 200㎚)을 형성하고, 에치백하여 게이트 적층체(48)의 양측벽에 측벽 절연막(49)을 형성한다.
또한, 도 27의 공정에서는 측벽 절연막(49) 및 게이트 전극(46)을 마스크로 하여 변형 Si막(13b), 변형 SiGe막(14a)에 각각 n형 불순물, p형 불순물을 주입하여 활성화를 행하고, 소스 영역(44a, 50a) 및 드레인 영역(44b, 50b)을 형성하며, n형 MOS 트랜지스터(41) 및 p형 MOS 트랜지스터(42)를 형성한다.
이어서, 도시는 생략하지만, 공지의 방법에 의해 실리사이드화를 행하고, 층간 절연막이나, 컨택트 등의 수직 배선이나 배선층 등을 형성한다. 이상에 의해 본 실시형태의 반도체 장치(40)가 완성된다.
본 실시형태에 의하면, n형 MOS 트랜지스터(41)의 채널이 인장 변형이 유발된 전자 이동도가 높은 변형 Si막(13b)으로 형성되기 때문에, n형 MOS 트랜지스터(41)는 고속 동작이 가능하다. 또한, p형 MOS 트랜지스터(42)는 압축 변형이 유발된 정공 이동도가 높은 변형 SiGe막(14a)으로 형성되기 때문에, 고속 동작이 가능하다.
또한, n형 MOS 트랜지스터(41)의 변형 Si막(13b)에는 Ge 원자 함유량이 매우 저감되어 있기 때문에, 채널에 계면 준위가 형성되는 것을 억제하여 전자 이동도의 저하를 방지할 수 있다. 또한, 실리사이드화된 소스 영역(44a) 및 드레인 영역(44b) 표면의 Ge 원자의 영향에 의한 시트 저항 증가의 우려도 없다. 또한, 레지스트막을 제거하기 위한 애싱 등의 산소 플라스마에 변형 Si막(13b)이 노출되어도, 변형 Si막(13b) 중의 Ge 원자 함유량이 매우 저감되어 있기 때문에, Ge 원자의 산화 및 기화가 억제되고, 변형 Si막(13b)의 막질 열화를 억제할 수 있다.
또한, 도시를 생략하지만, 제 4 실시형태에 따른 반도체 기판에 본 실시형태의 n형 MOS 트랜지스터를 동일한 방법에 의해 형성할 수도 있다. 예를 들어 제 4 실시형태에 따른 반도체 기판의 Ge막을 채널층으로서 사용하는 n형 MOS 트랜지스터를 본 실시형태와 동일한 방법에 의해 형성할 수도 있다. 이 n형 MOS 트랜지스터는 본 실시형태의 n형 MOS 트랜지스터와 동일하게 고속 동작이 가능해진다. 또한, 제 4 실시형태의 반도체 기판의 Ge막을 채널층으로서 사용하는 p형 MOS 트랜지스터를 형성할 수도 있다.
이상 본 발명의 바람직한 실시형태에 대해서 상세하게 설명했지만, 본 발명 이 이러한 특정 실시형태에 한정되지는 않아, 특허청구범위에 기재된 본 발명의 범위 내에서 다양한 변형·변경이 가능하다.
상술한 바로부터 명확히 알 있듯이, 본 발명에 의하면, 고품질의 변형 Si막을 갖는 반도체 기판, 및 반도체 기판을 간편하게 제조하는 반도체 기판의 제조 방법을 제공할 수 있다. 또한, 본 발명에 의하면, 고속 동작이 가능한 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (20)

  1. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 제 1 반도체층과,
    상기 제 1 반도체층에 형성된 소스 및 드레인 영역과,
    상기 제 1 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 게이트 적층체를 구비하는 반도체 장치의 제조 방법으로서,
    제 1 반도체층 위에 에피택셜 성장(epitaxial growth)에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 2 반도체층을 가열하는 공정과,
    상기 제 2 반도체층을 제거하는 공정을 구비하며,
    상기 제 2 반도체층은 면내(面內) 방향의 격자상수가 상기 제 1 반도체층과 상이하고,
    상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사(照射)하여 제 1 반도체층에 변형을 유발시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 형성된 제 1 반도체층과,
    상기 제 1 반도체층의 제 1 영역에 형성된 n형 MOS 트랜지스터와,
    상기 제 1 반도체층의 제 2 영역 위에 형성된 제 2 반도체층과, 상기 제 2 반도체층에 형성된 p형 MOS 트랜지스터를 구비하는 반도체 장치의 제조 방법으로서,
    제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 1 영역의 제 2 반도체층을 가열하는 공정과,
    상기 제 1 영역의 제 2 반도체층을 제거하는 공정을 구비하며,
    상기 제 2 반도체층은 면내 방향의 격자상수가 제 1 반도체층보다도 크고,
    상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 인장 변형을 유발시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에너지선의 조사(照射) 시간은 1㎱ 이상 1O㎳ 이하의 범위로 설정하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 반도체층은 Si막으로 이루어지고, 제 2 반도체층은 SiGe막으로 이루어지며,
    상기 SiGe막은 Ge 농도가 10원자% 이상 40원자% 이하로 설정되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체층은 복수의 층을 갖는 적층체로 이루어지며,
    상기 적층체는,
    제 1 반도체층에 접하는 층이 제 1 반도체층의 면내 방향의 격자상수와 차이가 큰 격자상수를 갖고, 상기 적층체의 적층 방향을 따라 상기 차이가 점차 작아지는 층으로 형성되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 반도체층은 복수의 층을 갖는 적층체로 이루어지고,
    상기 적층체는,
    상기 적층체 표면의 층이 제 1 반도체층에 접하는 층보다도 에너지선의 흡수율이 높은 재료로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 2 항에 있어서,
    상기 제 2 반도체층을 가열하는 공정은, 상기 제 2 반도체층의 제 1 영역에 에너지선을 선택적으로 조사하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 2 항에 있어서,
    상기 제 1 영역의 제 2 반도체층을 가열하는 공정 전에,
    상기 제 1 영역과 제 2 영역 사이에 상기 절연막을 노출시키는 홈부를 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 Si막과,
    상기 Si막 위에 형성된 Ge막과,
    상기 Ge막에 형성된 소스 및 드레인 영역과,
    상기 Ge막 위에 게이트 절연막 및 게이트 전극으로 이루어지는 게이트 적층체를 구비하는 반도체 장치의 제조 방법으로서,
    Si막 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 2 반도체층에 에너지선을 조사하여 Si막에 변형을 유발시키는 공정과,
    상기 제 2 반도체층을 제거하는 공정과,
    상기 변형이 유발된 Si막 위에 에피택셜 성장에 의해 Ge막을 형성하는 공정을 구비하고,
    상기 제 2 반도체층은 면내 방향의 격자상수가 Si막보다도 큰 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 2 반도체층은 복수의 SiGe막을 갖는 적층체로 이루어지고,
    상기 적층체는, 상기 Si막 측의 막이 상기 적층체 표면의 막보다도 Ge 농도가 높은 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 형성되고, 기판면과 평행한 방향으로 인장 변형을 갖는 제 1 영역과, 제 2 영역을 갖는 제 1 반도체층과,
    상기 제 1 영역에 형성된 소스 및 드레인 영역과, 상기 제 1 영역의 제 1 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 n형 MOS 트랜지스터와,
    상기 제 2 영역의 제 1 반도체층 위에 형성되고, 기판면과 평행한 방향으로 압축 변형을 갖는 제 2 반도체층과, 상기 제 2 반도체층에 형성된 소스 및 드레인 영역과, 상기 제 2 반도체층 위에 게이트 절연막 및 게이트 전극으로 이루어지는 p형 MOS 트랜지스터를 구비하며,
    상기 제 2 반도체층은 면내 방향의 격자상수가 제 1 반도체층보다도 큰 것을 특징으로 하는 반도체 장치.
  12. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 인장 변형이 유발된 Si막을 구비하는 반도체 기판으로서,
    상기 Si막 중의 2차 이온 질량 분석법에 의한 Ge 함유량은, 그 깊이 방향의 이동 평균 최대값이 3×1018원자/㎝-3 이하인 것을 특징으로 하는 반도체 기판.
  13. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 인장 변형이 유발된 Si막을 구비하는 반도체 기판으로서,
    상기 Si막 중의 2차 이온 질량 분석법에 의한 Ge 함유량이 2×1018원자/㎝-3 이하로 되는 Si막 표면으로부터의 깊이는 3㎚ 이하인 것을 특징으로 하는 반도체 기판.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 Si막은 절연막을 노출시키는 홈을 통하여 복수의 영역에 서로 격리되어 이루어지는 것을 특징으로 하는 반도체 기판.
  15. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 제 1 반도체층을 구비하는 반도체 기판의 제조 방법으로서,
    제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 2 반도체층을 가열하는 공정과,
    상기 제 2 반도체층을 제거하는 공정을 구비하며,
    상기 제 2 반도체층은 면내 방향의 격자상수가 상기 제 1 반도체층과 상이하고,
    상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 변형을 유발시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 2 반도체층을 형성하는 공정과 제 2 반도체층을 가열하는 공정 사이에, 상기 제 1 반도체층 및 제 2 반도체층에 절연막을 노출시키는 홈을 형성하고, 상기 제 1 반도체층 및 제 2 반도체층을 소정의 영역으로 서로 분할하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제 16 항에 있어서,
    상기 에너지선의 조사는, 제 2 반도체층이 분할된 하나의 영역 또는 복수의 영역마다 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 제 15 항에 있어서,
    제 2 반도체층을 형성하는 공정 전에, 상기 제 1 반도체층에 절연막을 노출시키는 홈을 형성하고, 상기 제 1 반도체층을 소정의 영역으로 서로 분할하는 공정을 더 구비하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  19. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 기판면과 평행한 방향으로 변형이 유발된 Si막과,
    상기 Si막 위에 형성된 Ge막을 구비하는 반도체 기판의 제조 방법으로서,
    Si막 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 2 반도체층의 가열하는 공정과,
    상기 제 2 반도체층을 제거하는 공정과,
    상기 변형이 유발된 Si막 위에 에피택셜 성장에 의해 Ge막을 형성하는 공정을 구비하며,
    상기 제 2 반도체층은 면내 방향의 격자상수가 Si막보다도 크고,
    상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 Si막에 변형을 유발시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
  20. 기판과,
    상기 기판 위에 형성된 절연막과,
    상기 절연막 위에 형성되고, 기판면과 평행한 방향으로 인장 변형이 유발된 제 1 영역을 갖는 제 1 반도체층과,
    상기 제 1 반도체층의 제 2 영역 위에 형성된 제 2 반도체층을 구비하는 반도체 기판의 제조 방법으로서,
    제 1 반도체층 위에 에피택셜 성장에 의해 제 2 반도체층을 형성하는 공정과,
    상기 제 1 영역의 제 2 반도체층을 가열하는 공정과,
    상기 제 1 영역의 제 2 반도체층을 제거하는 공정을 구비하며,
    상기 제 2 반도체층은 면내 방향의 격자상수가 제 1 반도체층보다도 크고,
    상기 제 2 반도체층을 가열하는 공정은, 제 2 반도체층의 표면에 에너지선을 조사하여 제 1 반도체층에 인장 변형을 유발시키는 것을 특징으로 하는 반도체 기판의 제조 방법.
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