CN111508844A - Fdsoi上锗硅鳍体的制作方法 - Google Patents

Fdsoi上锗硅鳍体的制作方法 Download PDF

Info

Publication number
CN111508844A
CN111508844A CN202010350253.7A CN202010350253A CN111508844A CN 111508844 A CN111508844 A CN 111508844A CN 202010350253 A CN202010350253 A CN 202010350253A CN 111508844 A CN111508844 A CN 111508844A
Authority
CN
China
Prior art keywords
germanium
silicon
layer
fin body
fdsoi
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010350253.7A
Other languages
English (en)
Inventor
陈勇跃
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202010350253.7A priority Critical patent/CN111508844A/zh
Publication of CN111508844A publication Critical patent/CN111508844A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种FDSOI上锗硅鳍体的制作方法，包括：步骤一、提供SOI基片，SOI基片包括底部体硅、绝缘介质埋层和顶层硅；步骤二、在顶层硅表面外延生长第一锗硅外延层，顶层硅和第一锗硅外延层叠加成顶层锗硅层；步骤三、形成对顶层锗硅层刻蚀后形成的锗硅鳍体；步骤四、对锗硅鳍体进行锗浓度提升，通过循环进行如下分步骤实现：步骤41、进行热氧化在所述锗硅鳍体表面形成第一氧化层并在第一氧化层和锗硅鳍体的界面处形成锗凝聚；步骤42、进行热退火将凝聚的锗扩散到整个锗硅鳍体；步骤43、刻蚀去除第一氧化层。本发明能提升锗硅鳍体的锗浓度，还能同时对锗硅鳍体的宽度和高度进行精细调节。

Description

FDSOI上锗硅鳍体的制作方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种全耗尽型绝缘层上硅(FDSOI)上锗硅鳍体的制作方法。
背景技术
随着器件尺寸的不断缩小，传统MOSFET的短沟道效应问题凸显，需要采用FDSOI新型结构来克服这个问题。SOI包括体硅、二氧化硅埋层和顶层硅，当顶层硅的厚度设置的较薄，使得形成于顶层硅中的MOS晶体管如NMOS或PMOS在工作时，沟道区中位于反型层组成的沟道底部的区域会被全部耗尽，沟道区是由顶层硅组成的，故沟道区对应的顶层硅会被全部耗尽，这时的SOI为FDSOI。FDSOI中，顶层硅的厚度通常为5nm～25nm。
SOI中，二氧化硅埋层通常采用注氧隔离工艺(SIMOX)形成。也即，先提供硅衬底；之后进行氧离子注入在硅衬底中形成二氧化硅埋层，这样二氧化硅埋层底部的硅衬底组成体硅，二氧化硅埋层顶部的硅衬底组成顶层硅。
为了提高器件如PMOS器件的载流子即空穴的迁移率，通常需要在顶层硅中掺入锗(Ge)，这样沟道区会有锗硅层组成，锗硅层具有有利于空穴迁移率提升的晶格结构，故能提高PMOS器件的载流子迁移率并进而提升器件的性能。
发明内容
本发明所要解决的技术问题是提供一种FDSOI上锗硅鳍体的制作方法，能提升锗硅鳍体的锗浓度，还能同时对锗硅鳍体的宽度和高度进行精细调节。
为解决上述技术问题，本发明提供的FDSOI上锗硅鳍体的制作方法包括如下步骤：
步骤一、提供SOI基片，所述SOI基片包括底部体硅、绝缘介质埋层和顶层硅，所述绝缘介质埋层位于所述底部体硅和所述顶层硅之间。
步骤二、在所述顶层硅表面外延生长第一锗硅外延层，所述顶层硅和所述第一锗硅外延层叠加成顶层锗硅层。
步骤三、形成由对所述顶层锗硅层刻蚀后形成的锗硅鳍体。
步骤四、对所述锗硅鳍体进行锗浓度提升，通过循环进行如下分步骤实现：
步骤41、进行热氧化在所述锗硅鳍体表面形成第一氧化层，所述锗硅鳍体的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述第一氧化层为二氧化硅，且在所述第一氧化层和所述锗硅鳍体的界面处形成锗凝聚。
步骤42、进行热退火将所述第一氧化层和所述锗硅鳍体界面处凝聚的锗扩散到整个所述锗硅鳍体。
步骤43、刻蚀去除所述第一氧化层。
进一步的改进是，步骤二中，生长的所述第一锗硅外延层中的锗浓度具有从底部到顶部逐渐增加的分布。
进一步的改进是，步骤二中，生长的所述第一锗硅外延层中的锗浓度具有从底部到顶部逐渐增加的梯度分布。
进一步的改进是，步骤二中，生长的所述第一锗硅外延层中的锗浓度为0～10％。
进一步的改进是，步骤四完成后，所述锗硅鳍体的高度为10nm～30nm，所述锗硅鳍体的高度通过步骤二中的所述第一锗硅外延层的厚度预先定义，所述第一锗硅外延层的厚度同时保证避免产生位错缺陷。
进一步的改进是，步骤四中步骤41至步骤43的循环次数为一次以上，使锗浓度提升后的所述锗硅鳍体的锗浓度的最大值达90％以上。
进一步的改进是，步骤41中，热氧化采用干氧氧化。
进一步的改进是，步骤43中采用SiCoNi清洗工艺去除所述第一氧化层。
进一步的改进是，步骤42中，所述第一氧化层和所述绝缘介质埋层作为锗扩散的阻挡层。
进一步的改进是，步骤一中，所述绝缘介质埋层为二氧化硅埋层。
进一步的改进是，步骤四锗浓度提升完成后的所述锗硅鳍体用于形成PMOS。
所述PMOS器件包括栅极结构、源区、漏区和沟道区。
所述栅极结构形成于所述锗硅鳍体的表面上，所述源区和所述漏区自对准形成在所述栅极结构两侧的所述锗硅鳍体中，所述沟道区由位于所述源区和所述漏区之间的所述锗硅鳍体组成，所述锗硅鳍体的锗浓度的提升用于提高空穴载流子的迁移率。
进一步的改进是，所述栅极结构包括叠加的栅介质层和栅极导电材料层。
进一步的改进是，步骤一中所述SOI基片采用注氧隔离工艺形成。
进一步的改进是，步骤二完成后以及步骤三形成所述锗硅鳍体前还包括对所述顶层锗硅层进行锗浓度提升，通过循环进行如下分步骤实现：
步骤21、进行热氧化在所述顶层锗硅层表面形成顶部氧化层，所述顶层锗硅层的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述顶部氧化层为二氧化硅，且在所述顶部氧化层和底部的所述顶层锗硅层的界面处形成锗凝聚。
步骤22、进行热退火将所述顶部氧化层和所述顶层锗硅层界面处凝聚的锗扩散到整个所述顶层锗硅层。
步骤23、刻蚀去除所述顶部氧化层。
进一步的改进是，步骤21至步骤23的循环次数为一次以上。
进一步的改进是，步骤三中，采用侧墙硬质掩膜层定义所述锗硅鳍体的形成区域，在所述侧墙硬质掩膜层的定义下进行刻蚀形成所述锗硅鳍体。
进一步的改进是，步骤41中的所述热氧化的温度为500℃～1050℃。
进一步的改进是，所述第一锗硅外延层采用减压化学气相沉积(RPCVD)工艺生长形成。
本发明是在已经形成有绝缘介质埋层的SOI基片的顶层硅上外延第一锗硅外延层来叠加形成顶层锗硅层，之后再对顶层锗硅层进行刻蚀形成锗硅鳍体，之后再循环进行氧化、退火和刻蚀工艺实现对锗硅鳍体的锗浓度提升同时实现锗硅鳍体的宽度和高度的调节；氧化、退火和刻蚀工艺的循环工艺也简称为氧化(O)-刻蚀(E)-氧化(O)即OEO工艺，且本发明的OEO工艺能对锗硅鳍体进行3维处理，能最大限度的提升锗硅鳍体的锗浓度如锗硅鳍体的锗浓度的最大值能达90％以上以及能对锗硅鳍体的宽度和高度进行精细调节；锗浓度提升后能使得锗硅鳍体能很好的适用于PMOS的制作，能使PMOS的载流子迁移率得到提升，使PMOS的性能得到改善；锗硅鳍体会作为器件的沟道区，沟道区的宽度对应于锗硅鳍体的宽度，沟道区的高度对应于锗硅鳍体的深度，在沟道区的宽度和高度方向上，沟道区都为量子阱结构，故本发明通过对锗硅鳍体的宽度和高度进行精细调节能实现对量子阱沟道区的宽度和深度进行精细调节。
另外，相对于现有技术中锗硅外延层会先形成于体硅上之后在进行氧离子注入形成氧化物埋层的方法，本发明的顶层锗硅层对应的第一锗硅外延层直接形成于SOI基片的顶层硅上，第一锗硅外延层的厚度能得到减少以及能使厚度得到很好的控制，也能使第一锗硅外延层的外延质量得到提高，能避免出现第一锗硅外延层较厚造成的位错缺陷；本发明锗硅鳍体的高度能第一锗硅外延层的厚度预先定义即实现粗调，之后再在后续的OEO工艺中进行精细调节。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例FDSOI上锗硅鳍体的制作方法的流程图；
图2A-图2I是本发明实施例FDSOI上锗硅鳍体的制作方法各步骤中的器件结构示意图。
具体实施方式
如图1所示，是本发明实施例FDSOI上锗硅鳍体4的制作方法的流程图；如图2A至图2I所示，是本发明实施例FDSOI上锗硅鳍体4的制作方法各步骤中的器件结构示意图；本发明实施例FDSOI上锗硅鳍体4的制作方法包括如下步骤：
步骤一、如图2A所示，提供SOI基片，所述SOI基片包括底部体硅1、绝缘介质埋层2和顶层硅101，所述绝缘介质埋层2位于所述底部体硅1和所述顶层硅101之间。
本发明实施例中，所述绝缘介质埋层2为二氧化硅埋层。
较佳为，所述SOI基片采用注氧隔离工艺形成。
所述第一锗硅外延层102采用RPCVD工艺生长形成。
步骤二、如图2B所示，在所述顶层硅101表面外延生长第一锗硅外延层102，所述顶层硅101和所述第一锗硅外延层102叠加成顶层锗硅层3。
本发明实施例中，生长的所述第一锗硅外延层102中的锗浓度具有从底部到顶部逐渐增加的分布。较佳为，生长的所述第一锗硅外延层102中的锗浓度具有从底部到顶部逐渐增加的梯度分布，图2B中显示了锗硅外延层102a和102b，锗硅外延层102a的锗浓度低于锗硅外延层102b的锗浓度。
生长的所述第一锗硅外延层102中的锗浓度为0～10％。图2B中，锗硅外延层102b的锗浓度为10％，锗硅外延层102b对应的分子式为Si0.9Ge0.1。
后续的最后形成的所述锗硅鳍体4的高度通过步骤二中的所述第一锗硅外延层102的厚度预先定义即进行所述锗硅鳍体4的高度粗调，所述第一锗硅外延层102的厚度同时保证避免产生位错缺陷。
本发明实施例中，步骤二完成后以及步骤三形成所述锗硅鳍体4前还包括对所述顶层锗硅层3进行锗浓度提升，通过循环进行如下分步骤实现：
步骤21、如图2C所示，进行热氧化在所述顶层锗硅层3表面形成顶部氧化层103，所述顶层锗硅层3的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述顶部氧化层103为二氧化硅，且在所述顶部氧化层103和底部的所述顶层锗硅层3的界面处形成锗凝聚。
步骤22、如图2C所示，进行热退火将所述顶部氧化层103和所述顶层锗硅层3界面处凝聚的锗扩散到整个所述顶层锗硅层3。
步骤23、如图2D所示，刻蚀去除所述顶部氧化层103。
本发明实施例中，步骤21至步骤23的循环次数为一次。在其他实施例中也能为：步骤21至步骤23的循环次数为大于1次；或者，取消步骤21至步骤23，直接进行后续的步骤三。
步骤三、如图2E所示，形成由对所述顶层锗硅层3刻蚀后形成的锗硅鳍体4。
本发明实施例中，采用侧墙硬质掩膜层定义所述锗硅鳍体4的形成区域，在所述侧墙硬质掩膜层的定义下进行刻蚀形成所述锗硅鳍体4。
侧墙硬质掩膜层刻蚀工艺通常包括如下步骤：
依次氧化层、氮化层和氧化层的ONO叠层；
之后再在ONO叠层上形成多晶硅层；
之后进行光刻定义加刻蚀工艺在多晶硅层中形成沟槽；
之后形成硬质掩膜层如氮化硅组成的硬质掩膜层；
对硬质掩膜层进行全面刻蚀在沟槽的侧面形成侧墙，该侧墙即为侧墙硬质掩膜层；
之后，去除多晶硅层；
之后，以侧墙硬质掩膜层为掩膜对底部的ONO叠层和所述顶层锗硅层3进行刻蚀形成所述锗硅鳍体4。
步骤四、对所述锗硅鳍体4进行锗浓度提升，通过循环进行如下分步骤实现：
步骤41、如图2F所示，进行热氧化在所述锗硅鳍体4表面形成第一氧化层5，所述锗硅鳍体4的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述第一氧化层5为二氧化硅，且在所述第一氧化层5和所述锗硅鳍体4的界面处形成锗凝聚。
本发明实施例中，步骤41中，热氧化采用干氧氧化。较佳为，步骤41中的所述热氧化的温度为500℃～1050℃。
步骤42、如图2F所示，进行热退火将所述第一氧化层5和所述锗硅鳍体4界面处凝聚的锗扩散到整个所述锗硅鳍体4。
本发明实施例中，步骤42中，所述第一氧化层5和所述绝缘介质埋层2作为锗扩散的阻挡层。
步骤43、如图2G所示，刻蚀去除所述第一氧化层5。
本发明实施例中，步骤43中采用SiCoNi清洗工艺去除所述第一氧化层5。
步骤四中步骤41至步骤43的循环次数为一次以上，使锗浓度提升后的所述锗硅鳍体4的锗浓度的最大值达90％以上。
图2F-图2G对应于第一次循环做步骤41至步骤43时对应的器件结构图；而图2H-图2I则显示了第二次循环做步骤41至步骤43时对应的器件结构图，由图2H所示可知，在图2G所示的所述锗硅鳍体4的基础上进行步骤41并形成所述第一氧化层5b，图2H中所述第一氧化层单独用标记5b标出。之后，进行步骤42和步骤43，如图2I所示，步骤43完成后，去除了所述第一氧化层5b，由保留的所述锗硅鳍体4作为最后的所述锗硅鳍体4。
随着循环次数的增加，所述锗硅鳍体4的锗浓度会不断增加，所述锗硅鳍体4的宽度和高度也会不断减少。步骤四完成后，所述锗硅鳍体4的高度为10nm～30nm，所述锗硅鳍体4的锗浓度的最大值达90％以上。
步骤四锗浓度提升完成后的所述锗硅鳍体4用于形成PMOS。
所述PMOS器件包括栅极结构、源区、漏区和沟道区。
所述栅极结构形成于所述锗硅鳍体4的表面上，所述源区和所述漏区自对准形成在所述栅极结构两侧的所述锗硅鳍体4中，所述沟道区由位于所述源区和所述漏区之间的所述锗硅鳍体4组成，所述锗硅鳍体4的锗浓度的提升用于提高空穴载流子的迁移率。
所述栅极结构包括叠加的栅介质层和栅极导电材料层。所述栅极结构包括叠加的栅介质层201和栅极导电材料层202。本发明实施例中，所述栅介质层201为栅氧化层，所述栅极导电材料层202为多晶硅栅。在其他实施例中也能为：所述栅介质层201为高介电常数层，所述栅极导电材料层202为金属栅。
本发明实施例是在已经形成有绝缘介质埋层2的SOI基片的顶层硅101上外延第一锗硅外延层102来叠加形成顶层锗硅层3，之后再对顶层锗硅层3进行刻蚀形成锗硅鳍体4，之后再循环进行氧化、退火和刻蚀工艺实现对锗硅鳍体4的锗浓度提升同时实现锗硅鳍体4的宽度和高度的调节；氧化、退火和刻蚀工艺的循环工艺也简称为氧化(O)-刻蚀(E)-氧化(O)即OEO工艺，且本发明实施例的OEO工艺能对锗硅鳍体4进行3维处理，能最大限度的提升锗硅鳍体4的锗浓度如锗硅鳍体4的锗浓度的最大值能达90％以上以及能对锗硅鳍体4的宽度和高度进行精细调节；锗浓度提升后能使得锗硅鳍体4能很好的适用于PMOS的制作，能使PMOS的载流子迁移率得到提升，使PMOS的性能得到改善；锗硅鳍体4会作为器件的沟道区，沟道区的宽度对应于锗硅鳍体4的宽度，沟道区的高度对应于锗硅鳍体4的深度，在沟道区的宽度和高度方向上，沟道区都为量子阱结构，故本发明实施例通过对锗硅鳍体4的宽度和高度进行精细调节能实现对量子阱沟道区的宽度和深度进行精细调节。
另外，相对于现有技术中锗硅外延层会先形成于体硅上之后在进行氧离子注入形成氧化物埋层的方法，本发明实施例的顶层锗硅层3对应的第一锗硅外延层102直接形成于SOI基片的顶层硅101上，第一锗硅外延层102的厚度能得到减少以及能使厚度得到很好的控制，也能使第一锗硅外延层102的外延质量得到提高，能避免出现第一锗硅外延层102较厚造成的位错缺陷；本发明实施例锗硅鳍体4的高度能第一锗硅外延层102的厚度预先定义即实现粗调，之后再在后续的OEO工艺中进行精细调节。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (18)

1.一种FDSOI上锗硅鳍体的制作方法，其特征在于，包括如下步骤：
步骤一、提供SOI基片，所述SOI基片包括底部体硅、绝缘介质埋层和顶层硅，所述绝缘介质埋层位于所述底部体硅和所述顶层硅之间；
步骤二、在所述顶层硅表面外延生长第一锗硅外延层，所述顶层硅和所述第一锗硅外延层叠加成顶层锗硅层；
步骤三、形成由对所述顶层锗硅层刻蚀后形成的锗硅鳍体；
步骤四、对所述锗硅鳍体进行锗浓度提升，通过循环进行如下分步骤实现：
步骤41、进行热氧化在所述锗硅鳍体表面形成第一氧化层，所述锗硅鳍体的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述第一氧化层为二氧化硅，且在所述第一氧化层和所述锗硅鳍体的界面处形成锗凝聚；
步骤42、进行热退火将所述第一氧化层和所述锗硅鳍体界面处凝聚的锗扩散到整个所述锗硅鳍体；
步骤43、刻蚀去除所述第一氧化层。
2.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤二中，生长的所述第一锗硅外延层中的锗浓度具有从底部到顶部逐渐增加的分布。
3.如权利要求2所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤二中，生长的所述第一锗硅外延层中的锗浓度具有从底部到顶部逐渐增加的梯度分布。
4.如权利要求3所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤二中，生长的所述第一锗硅外延层中的锗浓度为0～10％。
5.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤四完成后，所述锗硅鳍体的高度为10nm～30nm，所述锗硅鳍体的高度通过步骤二中的所述第一锗硅外延层的厚度预先定义，所述第一锗硅外延层的厚度同时保证避免产生位错缺陷。
6.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤四中步骤41至步骤43的循环次数为一次以上，使锗浓度提升后的所述锗硅鳍体的锗浓度的最大值达90％以上。
7.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤41中，热氧化采用干氧氧化。
8.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤43中采用SiCoNi清洗工艺去除所述第一氧化层。
9.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤42中，所述第一氧化层和所述绝缘介质埋层作为锗扩散的阻挡层。
10.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤一中，所述绝缘介质埋层为二氧化硅埋层。
11.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤四锗浓度提升完成后的所述锗硅鳍体用于形成PMOS；
所述PMOS器件包括栅极结构、源区、漏区和沟道区；
所述栅极结构形成于所述锗硅鳍体的表面上，所述源区和所述漏区自对准形成在所述栅极结构两侧的所述锗硅鳍体中，所述沟道区由位于所述源区和所述漏区之间的所述锗硅鳍体组成，所述锗硅鳍体的锗浓度的提升用于提高空穴载流子的迁移率。
12.如权利要求11所述的FDSOI上锗硅鳍体的制作方法，其特征在于：所述栅极结构包括叠加的栅介质层和栅极导电材料层。
13.如权利要求10所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤一中所述SOI基片采用注氧隔离工艺形成。
14.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤二完成后以及步骤三形成所述锗硅鳍体前还包括对所述顶层锗硅层进行锗浓度提升，通过循环进行如下分步骤实现：
步骤21、进行热氧化在所述顶层锗硅层表面形成顶部氧化层，所述顶层锗硅层的厚度同时被减少；利用Si-O键结合能力强于Ge-O键的特点使所述顶部氧化层为二氧化硅，且在所述顶部氧化层和底部的所述顶层锗硅层的界面处形成锗凝聚；
步骤22、进行热退火将所述顶部氧化层和所述顶层锗硅层界面处凝聚的锗扩散到整个所述顶层锗硅层；
步骤23、刻蚀去除所述顶部氧化层。
15.如权利要求14所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤21至步骤23的循环次数为一次以上。
16.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤三中，采用侧墙硬质掩膜层定义所述锗硅鳍体的形成区域，在所述侧墙硬质掩膜层的定义下进行刻蚀形成所述锗硅鳍体。
17.如权利要求1或7所述的FDSOI上锗硅鳍体的制作方法，其特征在于：步骤41中的所述热氧化的温度为500℃～1050℃。
18.如权利要求1所述的FDSOI上锗硅鳍体的制作方法，其特征在于：所述第一锗硅外延层采用RPCVD工艺生长形成。
CN202010350253.7A 2020-04-28 2020-04-28 Fdsoi上锗硅鳍体的制作方法 Pending CN111508844A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010350253.7A CN111508844A (zh) 2020-04-28 2020-04-28 Fdsoi上锗硅鳍体的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010350253.7A CN111508844A (zh) 2020-04-28 2020-04-28 Fdsoi上锗硅鳍体的制作方法

Publications (1)

Publication Number Publication Date
CN111508844A true CN111508844A (zh) 2020-08-07

Family

ID=71865007

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010350253.7A Pending CN111508844A (zh) 2020-04-28 2020-04-28 Fdsoi上锗硅鳍体的制作方法

Country Status (1)

Country Link
CN (1) CN111508844A (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866885A (zh) * 2009-04-17 2010-10-20 台湾积体电路制造股份有限公司 Finfet元件的制造方法
US20150279973A1 (en) * 2014-04-01 2015-10-01 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a finfet semiconductor device
US20160049402A1 (en) * 2014-08-18 2016-02-18 Stmicroelectronics, Inc. Semiconductor device having fins with in-situ doped, punch-through stopper layer and related methods
US20160071956A1 (en) * 2014-09-05 2016-03-10 International Business Machine Corporation High germanium content silicon germanium fins
US20160190303A1 (en) * 2014-12-31 2016-06-30 Stmicroelectronics, Inc. Silicon germanium-on-insulator finfet
CN105874601A (zh) * 2014-01-03 2016-08-17 高通股份有限公司 通过Ge凝结进行的硅锗FinFET形成

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101866885A (zh) * 2009-04-17 2010-10-20 台湾积体电路制造股份有限公司 Finfet元件的制造方法
CN105874601A (zh) * 2014-01-03 2016-08-17 高通股份有限公司 通过Ge凝结进行的硅锗FinFET形成
US20150279973A1 (en) * 2014-04-01 2015-10-01 Globalfoundries Inc. Methods of forming substantially defect-free, fully-strained silicon-germanium fins for a finfet semiconductor device
US20160049402A1 (en) * 2014-08-18 2016-02-18 Stmicroelectronics, Inc. Semiconductor device having fins with in-situ doped, punch-through stopper layer and related methods
US20160071956A1 (en) * 2014-09-05 2016-03-10 International Business Machine Corporation High germanium content silicon germanium fins
US20160190303A1 (en) * 2014-12-31 2016-06-30 Stmicroelectronics, Inc. Silicon germanium-on-insulator finfet

Similar Documents

Publication Publication Date Title
US10868186B2 (en) FinFETs with source/drain cladding
US9224737B2 (en) Dual epitaxial process for a finFET device
JP5220257B2 (ja) Ｃｍｏｓ垂直置換ゲート（ｖｒｇ）トランジスタ
US6902962B2 (en) Silicon-on-insulator chip with multiple crystal orientations
US7154118B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US6707106B1 (en) Semiconductor device with tensile strain silicon introduced by compressive material in a buried oxide layer
CN105762080B (zh) 具有替代通道材料的电性绝缘鳍片结构及其制法
US7812397B2 (en) Ultra thin channel (UTC) MOSFET structure formed on BOX regions having different depths and different thicknesses beneath the UTC and source/drain regions and method of manufacture thereof
US20110269287A1 (en) Methods for doping fin field-effect transistors
US8679903B2 (en) Vertical quadruple conduction channel insulated gate transistor
US20090072351A1 (en) Method of manufacturing a semiconductor device and semiconductor device obtained by means of said method
KR20020066191A (ko) Ｍｏｓ 전계 효과 트랜지스터
US20170301694A1 (en) Semiconductor device with silicon layer containing carbon
US20210343858A1 (en) Gate All Around Transistor Device and Fabrication Methods Thereof
JP2000031491A (ja) 半導体装置，半導体装置の製造方法，半導体基板および半導体基板の製造方法
JP2001284598A (ja) 半導体装置及びその製造方法
TW201409711A (zh) 積體電路裝置及其製造方法
JPWO2006030505A1 (ja) Ｍｏｓ型電界効果トランジスタ及びその製造方法
JP2005079517A (ja) Ｍｏｓ型電界効果トランジスタの製造方法
CN111508844A (zh) Fdsoi上锗硅鳍体的制作方法
JP4434832B2 (ja) 半導体装置、及びその製造方法
JP2002299590A (ja) 半導体基板の製造方法及び半導体装置の製造方法
CN111584420A (zh) Fdsoi的顶层锗硅层的制作方法
JP2006222447A (ja) 半導体装置及びその製造方法
JP3805917B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination