CN117393504A - 用于缺陷检查的阱调节 - Google Patents

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Abstract

本申请公开了用于缺陷检查的阱调节。一种方法包括形成衬垫层。衬垫层包括在半导体衬底的第一区域之上的第一部分和在半导体衬底的第二区域之上的第二部分。第一部分具有第一厚度，并且第二部分具有小于第一厚度的第二厚度。然后对半导体衬底进行退火以在半导体衬底的第一区域之上形成第一氧化物层，并在半导体衬底的第二区域之上形成第二氧化物层。去除衬垫层、第一氧化物层和第二氧化物层。在半导体衬底的第一区域和第二区域之上、并与半导体衬底的第一区域和第二区域相接触地外延生长半导体层。

Description

用于缺陷检查的阱调节
技术领域
本公开涉及半导体制造领域，并且更具体地涉及用于缺陷检查的阱调节。
背景技术
在集成电路的形成中，n阱区域和p阱区域被形成，并且可以相互接合。n阱区域和p阱区域是通过分别将n型杂质和n型杂质注入半导体衬底而形成的。诸如晶体管之类的集成电路器件基于n阱区域和p阱区域形成。
发明内容
根据公开的第一方面，提供了一种用于形成半导体结构的方法，包括：形成衬垫层，该衬垫层包括：第一部分，在半导体衬底的第一区域之上，其中，所述第一部分具有第一厚度；以及第二部分，在所述半导体衬底的第二区域之上，其中，所述第二部分具有小于所述第一厚度的第二厚度；对所述半导体衬底进行退火以在所述半导体衬底的第一区域之上形成第一氧化物层，并在所述半导体衬底的第二区域之上形成第二氧化物层；去除所述衬垫层、所述第一氧化物层和所述第二氧化物层；以及在所述半导体衬底的第一区域和第二区域之上、并与所述半导体衬底的第一区域和第二区域相接触地外延生长半导体层。
根据公开的第二方面，提供了一种半导体结构，包括：半导体衬底；第一p阱区域，在所述半导体衬底中，其中，所述第一p阱区域包括第一顶表面；以及第一n阱区域，在所述半导体衬底中，其中，所述第一n阱区域包括低于所述第一顶表面的第二顶表面以形成阶梯高度，并且其中，所述第一p阱区域和所述第一n阱区域彼此接合以形成垂直界面。
根据公开的第三方面，提供了一种半导体结构，包括：半导体衬底；多个p阱区域，在所述半导体衬底中，其中，所述多个p阱区域包括第一顶表面；以及多个n阱区域，在所述半导体衬底中，其中，所述多个p阱区域和所述多个n阱区域交替分配，并且其中，所述多个n阱区域包括低于所述第一顶表面的第二顶表面；以及多个凹槽，每个凹槽位于所述多个p阱区域之一和所述多个n阱区域之一之间，其中，所述多个凹槽向下延伸到所述多个p阱区域和所述多个n阱区域中的相应的p阱区域和n阱区域中，并且所述多个凹槽的底部低于所述第一顶表面和所述第二顶表面两者。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-图7、图8A、图8B、图9A、图9B、图10-图11和图12A示出了根据一些实施例的阱调节过程以及栅极全环绕(Gate-All-Around，GAA)晶体管的形成中的中间阶段的截面图。
图12B示出了根据一些实施例的器件区域，该器件区域包括p阱区域和n阱区域的接合区域处的凹陷区(divot)。
图13A、图13B、图14-图18和图19A示出了根据一些实施例的阱调节过程以及鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图。
图19B示出了根据一些实施例的器件区域，该器件区域包括p阱区域和n阱区域的接合区域处的凹陷区。
图20和图21示出了根据一些实施例的交替的p阱区域和n阱区域的原子力显微镜(AFM)图像。
图22示出了根据一些实施例的用于阱调节过程和GAA晶体管的形成的工艺流程。
具体实施方式
以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下面描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二特征上或之上形成第一特征包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“下方”、“之下”、“低于”、“之上”、“上方”等之类空间相关术语来描述如图所示的一个元素或特征与另外(一个或多个)元素或(一个或多个)特征的关系。这些空间相对术语旨在涵盖器件在使用或操作中除了图中描绘的方向之外的不同方向。装置可以以其他方式定向(旋转90度或在其他方向)，并且本文使用的空间相对描述符同样可以相应地解释。
提供了一种调节p阱区域和n阱区域的顶表面水平的方法。根据本公开的一些实施例，在半导体衬底之上形成衬垫氧化物层。p阱区域和n阱区域然后被形成并彼此接合。然后执行阱退火工艺，其中用于阱退火工艺的工艺气体包括氧气。n阱区域之上的衬垫氧化物层被制作成比p阱区域之上的衬垫氧化物层的部分更薄。相应地，在阱退火工艺中，相比于p阱区域的氧化表面部分，n阱区域的较厚表面部分被氧化。在氧化物层被去除之后，在剩余的p阱区域和n阱区域的顶表面之间有存在阶梯高度。该阶梯高度可用于区分p阱区域和n阱区域，并有助于确定缺陷的位置。
本文讨论的实施例是为了提供示例以便能够制造或使用本公开的主题，并且本领域普通技术人员将很容易地理解在保持在不同实施例的预期范围内的情况下可以进行的修改。在各种视图和说明性实施例中，相同的附图标记被用来指定相同的元素。尽管方法实施例可被讨论为以特定顺序执行，但其他方法实施例可以以任何逻辑顺序执行。
图1-图7、图8A、图8B、图9A、图9B、图10-图11和图12A示出了根据本公开的一些实施例的具有阶梯高度的阱区域的形成以及栅极全环绕(GAA)晶体管的形成的中间阶段的截面图。相应的工艺还被示意性地反映在图22所示的工艺流程中。
在图1中，提供包括衬底20的晶圆10。晶圆10还包括器件区域10P(其中将形成p阱区域)和器件区域10N(其中将形成n阱区域)。衬底20可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，半导体衬底20的半导体材料可以包括：硅；锗；化合物半导体，包括掺杂碳的硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
在半导体衬底20上形成衬垫层22。相应工艺在图22所示的工艺流程200中被示为工艺202。衬垫层22可以是由氧化硅形成或包括氧化硅的薄膜，并且相应地在下文中被替代性地称为衬垫氧化物层22。衬垫氧化物层22在随后阱区域的形成中可以作为注入缓冲层，并且还可以用于阱退火工艺以调节阱区域的高度，如将在随后的段落中讨论的。根据替代实施例，衬垫氧化物层22可以由除了氧化硅以外的其他材料形成，并且可以由氮氧化硅、碳氧化硅等形成或包括氮氧化硅、碳氧化硅等。衬垫层22还可以由除了氧化物以外的其他材料形成或包括除了氧化物以外的其他材料，例如，碳化硅、碳氮化硅等。
根据本公开的一些实施例，衬垫氧化物层22在热氧化工艺中形成，其中半导体衬底20的顶表面层被氧化以形成衬垫氧化物层22。根据本公开的替代实施例，衬垫氧化物层22通过沉积工艺形成。沉积工艺可以通过化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)等来实现。根据一些实施例，衬垫氧化物层22的厚度T1在约3nm和约9nm之间的范围内，并且可以在约4nm和约8nm之间的范围内。
参考图2，注入掩模24被形成和图案化。相应工艺在图22所示的工艺流程200中被示为工艺204。注入掩模24可以是包括光致抗蚀剂的单层掩模，包括光致抗蚀剂和光致抗蚀剂下方的底部抗反射涂层(BARC)的双层掩模，或者包括底层(包括交联光致抗蚀剂)、无机中间层和顶层(包括光致抗蚀剂)的三层。作为图案化工艺的结果，注入掩模24在晶圆10的器件区域10P之上的部分被去除，而注入掩模24在晶圆10的器件区域10N之上的部分保留。图案化工艺可以包括曝光工艺，然后是显影工艺。
参考图3，执行注入工艺28。相应工艺在图22所示的工艺流程200中被示为工艺206。半导体衬底20在器件区域10P中的部分被注入(一种或多种)p型掺杂剂，以形成p阱区域30P。p型掺杂剂可以包括硼、铟等。根据一些实施例，注入工艺28包括使用不同能量(例如，在约1keV和约500keV之间的范围内)执行的多个注入工艺，使得p阱区域30P可以具有期望深度和期望分布。例如，注入工艺28可以包括使用约40KeV和约50KeV之间的能量的第一注入工艺，使用约18KeV和约22KeV之间的能量的第二注入工艺，使用约12.5KeV和约17.5KeV之间的能量的第三注入工艺，使用约3KeV和约8KeV之间的能量的第四注入工艺，以及使用约1.5KeV和约3KeV的能量的第五注入工艺。注入工艺28中的p型掺杂剂的总剂量可以在约1E13原子/cm2和约5E15原子/cm2之间的范围内。
此外，可以注入碳以延缓p型掺杂剂的扩散。碳的注入可以包括使用约10KeV和约30KeV之间的能量的第一注入工艺，以及使用约1.5KeV和约5KeV之间的能量的第二注入工艺。
在形成p阱区域30P之后，去除注入掩模24的剩余部分。相应工艺在图22所示的工艺流程200中被示为工艺208。所得结构如图4所示。用于去除注入掩模24的化学品根据注入掩模24的材料来选择。根据一些实施例，稀释的HF溶液可以是化学品之一。此外，可以执行清洗工艺。用于清洁工艺的化学品可以包括NH4OH、H2O2和H2O的混合物，硫酸和过氧化氢的混合物，溶于水的臭氧(O3)等。
衬垫氧化物层22的在器件区域10P中的衬垫氧化物部分22P暴露于用于去除注入掩模24的化学品和用于清洁工艺的化学品。对化学品的暴露时间也比衬垫氧化物部分22N的暴露时间更长，其中衬垫氧化物部分22N是器件区域10N中的衬垫氧化物层22的部分。因此，衬垫氧化物部分22P的顶表面稍微凹陷以形成凹部32P。凹部32P的深度D1可以在约0.1nm和约3nm之间。
参考图5，注入掩模34被形成和图案化。相应工艺在图22所示的工艺流程200中被示为工艺210。注入掩模34也可以是单层掩模、双层掩模、三层掩模等。在图案化工艺之后，注入掩模34在器件区域10N之上的部分被去除，而注入掩模34在器件区域10P之上的部分保留。
进一步参考图5，执行注入工艺36。相应工艺在图22所示的工艺流程200中被示为工艺212。半导体衬底20在器件区域10N中的部分被注入(一种或多种)n型掺杂剂以形成n阱区域30N。n型掺杂剂可以包括磷、砷、锑等。根据一些实施例，注入工艺36还包括使用不同能量(例如，在约1KeV和约500KeV之间的范围内)执行的多个注入工艺，使得n阱区域30N可以具期望深度和期望分布。例如，注入工艺36可以包括使用约100KeV和约150KeV之间的能量的第一注入工艺，使用约40KeV和约60KeV之间的能量的第二注入工艺，使用约30KeV和约40KeV之间的能量的第三注入工艺，使用约20KeV和约30KeV之间的能量的第四注入工艺，以及使用约5KeV和约15KeV的能量的第五注入工艺。注入工艺36中的n型掺杂剂的总剂量可以在约1E13原子/cm2和约5E15原子/cm2之间的范围内。
此外，可以注入碳以延缓n型掺杂剂和邻近的p型掺杂剂的扩散。注入碳的能量可以在约30keV和约50keV之间的范围内。
在形成n阱区域30N之后，去除注入掩模34的剩余部分。相应工艺在图22所示的工艺流程200中被示为工艺214。所得结构如图6所示。用于去除注入掩模34的化学品可以与用于去除注入掩模24的化学品类似，并且在此不重复。
衬垫氧化物部分22N也暴露于用于去除注入掩模34的化学品。相应地，在去除注入掩模34时，衬垫氧化物部分22N也被凹陷。此外，衬垫氧化物部分22P掺杂了所注入的p型掺杂剂，并且衬垫氧化物部分22N掺杂了所注入的n型掺杂剂。掺杂剂的不同可导致衬垫氧化物部分22P和22N的蚀刻速率在相应的注入掩模去除工艺和清洗工艺中彼此不同。根据一些实施例，衬垫氧化物部分22N的顶表面22N-TS比衬垫氧化物部分22P的顶表面22P-TS凹陷得更多，以形成凹部32N。凹部32N具有深度D2，这也是顶表面22N-TS和22P-TS之间的阶梯高度。根据一些实施例，阶梯高度D2在约0.1nm和约3nm之间的范围内。此外，比例D2/T3可以在约0.02和约0.5之间的范围内，其中厚度T3是衬垫氧化物部分22P的厚度。
根据一些实施例，调整工艺以将阶梯高度D2调整到期望范围内。在整个说明书中，对注入掩模24的去除及相应的清洁工艺被称为p去除工艺，并且所使用的相应化学品被称为p工艺化学品。对注入掩模34的去除及相应的清洗工艺被称为n去除工艺，并且所使用的相应化学品被称为n工艺化学品。根据一些实施例，p工艺化学品与n工艺化学品相同，并且由于p型掺杂的衬垫氧化物部分22P和n型掺杂的衬垫氧化物部分22N的蚀刻中的蚀刻速率差异，阶梯高度D2可以落入期望范围内。
根据替代实施例，p工艺化学品被调整为与n工艺化学品不同，以进一步增加或减少阶梯高度D2到期望范围。根据其他替代实施例，p工艺化学品和n工艺化学品包括相同类型的化学品，而p工艺化学品和n工艺化学品的浓度/流速彼此不同。此外，可以调整工艺条件，使得可以将阶梯高度D2调整(增加或减少)到期望范围。例如，n去除工艺的持续时间可以长于、等于或短于p去除工艺的持续时间，和/或n去除工艺中的晶圆温度(和/或n工艺化学品的温度)可以高于、等于或低于p去除工艺中的晶圆温度(和/或p工艺化学品的温度)。
根据替代实施例，替代使衬垫氧化物部分22N的顶表面低于衬垫氧化物部分22P的顶表面，衬垫氧化物部分22N的顶表面被调整为高于衬垫氧化物部分22P的顶表面。这可以通过调整p去除工艺和n去除工艺的化学品和/或工艺条件来实现，如上所述。例如，当选择适当的p工艺化学品和n工艺化学品时，衬垫氧化物部分22P的蚀刻速率可以高于衬垫氧化物部分22N的蚀刻速率。因此，衬垫氧化物部分22P比衬垫氧化物部分22N更薄，而不是更厚，而且也形成阶梯高度。相应的阶梯高度也可以在上述的相同范围内。
进一步参考图6，由于注入掩模去除工艺和清洁工艺，凹槽38可以形成为与衬垫氧化物部分22P和衬垫氧化物部分22N的接合区域交叠。凹槽38的深度D3可以在约0.1nm和约3nm之间的范围内。凹槽38可以是渐缩的，其上部比相应的下部更宽。
参考图7，执行阱退火工艺40以使p阱区域30P和n阱区域30N退火。相应工艺在图22所示的工艺流程200中被示为工艺216。根据一些实施例，使用快速热退火(RTA)、闪速退火、熔炉退火等来执行阱退火工艺40。阱退火工艺40的温度不能过高或过低。例如，如果晶圆温度过低，例如，低于约1000℃，则掺杂剂激活可能不充分。如果晶圆温度过高，例如，高于约1200℃，则由于掺杂剂的过度扩散，p阱区域30P与n阱区域30N的阱隔离可能失败。因此，阱退火工艺40期间的晶圆温度可以高于约1000℃以便充分激活p阱区域30P和n阱区域30N中的注入掺杂剂，并且可以在约1000℃和约1200℃之间的范围内。
另外，阱退火工艺40的持续时间不能过短或过长。如果持续时间过短，例如，短于约0.1秒，则掺杂剂激活可能不充分，并且由注入引起的晶格结构的损坏可能无法恢复。如果持续时间过长，例如，长于约500秒，则由于掺杂剂的过度扩散，阱隔离可能会失败。相应地，阱退火工艺40的持续时间可以在约0.1秒和约500秒之间的范围内。
阱退火工艺40中的晶圆温度的升温速率也不能过低或过高。如果升温速率过低，例如，低于约25℃/秒，则可能在后续工艺中导致缺陷，例如，集聚引起的纳米片外延缺陷。升温速率也可以被选择为大于约150℃/秒，以进一步减少阱区域的注入引起的损坏。升温速率还可以由退火装置的系统极限来限制。例如，系统极限可以是约400℃/秒。相应地，阱退火工艺40的升温速率可以在约25℃/秒和约400℃/秒之间的范围内。
在阱退火工艺40中，可以使用诸如氢(H2)、氮(N2)、氩等之类的工艺气体作为工艺气体的部分。此外，(一种或多种)含氧气体(例如，O2、N2O、H2O等、或其组合)可以被包括在工艺气体中。含氧气体导致p阱区域30P和n阱区域30N的表面层的氧化，从而形成氧化物层42P和42N。氧化物层42P和42N是氧化物层42的部分。当半导体衬底20是硅或包括硅时，氧化物层42P和42N可以是、或可以包括氧化硅。此外，氧化物层42P和42N可以包括分别掺入到相应的阱区域30P和30N中的掺杂剂。
氧化物层42P的厚度T4和氧化物层42N的厚度T5受衬垫氧化物部分22P和22N的厚度的影响。较厚的衬垫氧化物部分导致较慢的氧渗透，因此相应的下层氧化物层较薄，反之亦然。相应地，厚度T4可以小于厚度T5。根据一些实施例，差异(T5-T4)在约0.1nm和约3nm之间的范围内，并且可以在约0.5nm和约1.5nm之间的范围内。根据其中衬垫氧化物部分22N比衬垫氧化物部分22P更厚的替代实施例，厚度T4将大于厚度T5。
另外，如图7所示，氧化物层42包括作为氧化物层42N和42P的接合部分的部分。接合部分延伸到低于氧化物层42N和42P两者的底表面，以形成向下突起。根据一些实施例，该突起的深度大于约0.1nm，并且可以在约0.1nm和约3nm之间的范围内。
此外，剩余的p阱区域30P和n阱区域30N的顶表面具有阶梯高度D4。阶梯高度D4的值是基于各种因素的折衷来选择的。例如，小阶梯高度D4对于后续外延工艺是有利的，并且可以降低随后形成的外延层中的缺陷密度。然而，小阶梯高度D4可能导致p阱图案和n阱图案的对比度降低，如将在随后讨论。另一方面，高阶梯高度D4可以提高p阱图案和n阱图案的对比度，但较高的阶梯高度D4还导致较高的缺陷密度。因此，阶梯高度D4被设计为在不过高也不过低的范围内。例如，阶梯高度D4可以在约0.1nm和约3nm之间的范围内。此外，阶梯高度D4可以高于约1nm，以增强对比度。
可以调整含氧工艺气体的浓度(下文称为氧浓度)以调整氧化物层42P和42N的厚度，并调节阶梯高度D4。氧浓度不能过低或过高。如果氧浓度过低，例如，低于约1百万分之一(part-per-million，ppm)，则氧化物层42P和42N可能包括一氧化硅而不是二氧化硅，并且在去除氧化物层42P和42N之后，p阱区域30P和n阱区域30N的表面粗糙度可能较高。低氧浓度还可能导致阶梯高度D4过小，并导致p阱区域和n阱区域之间的对比度不足，如将在后续段落中讨论。如果氧浓度过高，例如，高于约500ppm，则阶梯高度D4将过高，并且随后形成的外延层中的缺陷密度将较高。相应地，阱退火工艺40的氧浓度可以在约1ppm和约500ppm之间的范围内。
此外，期望的氧浓度可能受设计考虑影响。例如，如果期望高对比度，则可以采用高氧考虑(例如，大于300ppm)。然而，如果外延层中的低缺陷密度具有比对比度更高的优先级，则可以采用低氧考虑(例如，低于300ppm)。
然后去除衬垫氧化物层22以及氧化物层42P和42N。相应工艺在图22所示的工艺流程200中被示为工艺218。所得结构如图8A所示。该去除可以通过湿法蚀刻工艺或干法蚀刻工艺执行。例如，当采用湿法蚀刻时，可以使用稀释的HF溶液。当采用干法蚀刻时，可以使用NF3和NH3的混合物或HF和NH3的混合物。在去除氧化物层之后，n阱区域30N的顶表面低于p阱区域30P的顶表面，以形成凹部44。凹部44的深度D4也是阶梯高度D4，它形成于p阱区域30P的顶表面30P-TS与n阱区域30N的顶表面30N-TS之间。另外，凹槽46形成于p阱区域30P和n阱区域30N之间的界面处。凹槽46可以是渐缩的，其上部比相应的下部更宽。
图8B示出了晶圆10的一部分的俯视图，其中p阱区域30P和n阱区域30N交替形成。该俯视图可以使用原子力显微镜(AFM)作为AFM图像来获得。图示表面的暗度水平反映了p阱区域30P和n阱区域30N的顶表面的相对高度(如图8A)，并且较暗表面从较亮表面凹陷。相应地，p阱区域30P、n阱区域30N和凹槽46可以由其不同的高度而相互区分，并相应地由其不同的暗度水平而相互区分。
图9A示出了硅锗(SiGe)层50和硅层52的外延，它们被统称为堆叠层54。相应工艺在图22所示的工艺流程200中被示为工艺220。SiGe层50和硅层52被交替沉积。堆叠层54的总厚度可以在约60nm和约90nm之间的范围内。根据一些实施例，SiGe层50的锗浓度在约20％和约40％之间的范围内。根据一些实施例，凹槽46被堆叠层54填充，并且堆叠层54的顶表面不包括该凹槽。根据替代实施例，如虚线所示，凹槽56也形成在堆叠层54中。阶梯高度D4也形成在堆叠层54的顶层中。
图9B示出了在形成堆叠层54之后的晶圆10的一部分的俯视图。该俯视图也可以使用AFM来获得。示出了由于阶梯高度D4，堆叠层54在p阱区域30P正上方的部分以及堆叠层54在n阱区域30N正上方的部分可以由于其可观察到的暗程差异而清楚地彼此区分。根据其中也形成凹槽56的一些实施例，凹槽56的颜色也较深，因此也可以通过AFM图像与堆叠层54在p阱区域30P和n阱域30N之上的部分区分开。
然后检查堆叠层54的缺陷。在形成堆叠层54时，可能形成缺陷。例如，图9B示意性地示出了一些示例缺陷58。缺陷58可以包括堆叠层54的突起和/或凹陷，它们可能是由于例如颗粒从沉积室落到外延层上、或其他原因而形成的。
可以理解，如果阶梯高度D4不存在，或者如果阶梯高度D4不够大，则在获取堆叠层54的远视场(FOV)时，其中通过AFM观察堆叠层54的大区域，堆叠层54在p阱区域30P正上方的部分和堆叠层54在n阱区域30N正上方的部分可以通过其暗度水平来区分。然而，缺陷58不能被足够清楚地观察到。相反，当获取堆叠层54的近FOV时，其中通过AFM观察堆叠层54的小区域，缺陷58可以被清楚地观察到。然而，堆叠层54在p阱区域30P正上方的部分和堆叠层54在n阱区域30N正上方的部分可能无法被区分开。
根据本公开的实施例，通过形成和增加阶梯高度D4，缺陷58以及堆叠层54在p阱区域30P和n阱区域30N正上方的部分都可以被清楚地相互区分。因此可以确定缺陷58的位置(无论它们在p阱区域30P之上还是在n阱区域30N之上)，以辅助确定缺陷的根本原因。
图10示出了隔离区域60的形成，其可以是浅沟槽隔离(STI)区域。相应工艺在图22所示的工艺流程200中被示为工艺222。形成工艺可以包括蚀刻堆叠层54、p阱区域30P和n阱区域30N以形成沟槽，用(一种或多种)电介质材料填充沟槽，以及执行平坦化工艺以去除多余的电介质材料，从而形成STI区域60。STI区域60可以包括氧化硅、氮化硅等。
图11示出了对STI区域60的凹陷。根据一些实施例，堆叠层54、p阱区域30P和n阱区域30N也被凹陷。相应工艺在图22所示的工艺流程200中被示为工艺224。相应地，形成半导体条带62P和62N。
工艺然后进行到形成n型GAA晶体管和p型GAA晶体管。相应工艺在图22所示的工艺流程200中被示为工艺226。根据一些实施例，形成虚设栅极堆叠64，虚设栅极堆叠64可以包括虚设栅极氧化物66和虚设栅极电极68。栅极间隔件(未示出)形成在虚设栅极64的侧壁上。然后形成源极/漏极区域(不在图示平面内)，接下来形成接触蚀刻停止层(CESL)和层间电介质(ILD)(不在图示平面内)。
在后续工艺中，去除虚设栅极堆叠64，并去除SiGe层50。参考图12A，然后形成替换栅极堆叠70，替换栅极堆叠70包括替换栅极电介质72和替换栅极电极74。如图12A所示，由此形成N型GAA晶体管78N和p型GAA晶体管78P。
图12B示出了可以从与图12A的截面不同的截面获得的截面。这两个截面是从晶圆10中的同一器件管芯获得的。根据一些实施例，在图示的器件区域中，凹槽46和阶梯高度D4可以存在于集成电路器件中，该集成电路器件可以是p-n结、双极晶体管等。结构80形成在p阱区域30P和n阱区域30N之上。结构80可以包括并且不限于拾取区(pickup region)、硅化物区、金属接触件、金属线和过孔、电介质层等。结构80的细节取决于相应的集成电路器件，并且未示出。此外，图12B所示的器件区域也可以具有如图8B所示的俯视形状，其中p阱区域30P和n阱区域30N交替分配，并具有阶梯高度。另外，凹槽46也可以形成在p阱区域30P和n阱区域30N之间。
图13A、图13B、图14-图18和图19A示出了根据本公开的替代实施例的鳍式场效应晶体管(FinFET)形成中的中间阶段的截面图。除非另有说明，否则这些实施例中的组件的材料、结构和形成过程与前述实施例中用相同参考数字指示的相同组件基本相同。因此，关于图13A、图13B、图14-图18和图19A所示组件的材料、结构和形成过程的细节可以在对前述实施例的讨论中找到。
这些实施例的初始步骤与图1-图7、图8A和图8B所示基本相同，其中形成p阱区域30P和n阱区域30N，并产生阶梯高度D4和凹槽46。接下来，如图13A所示，半导体层84(其可以是硅层)外延生长在p阱区域30P和n阱区域30N上。在半导体层84的外延中，可以原位掺入n型掺杂剂，例如磷。半导体层84的顶部可能形成(也可能不形成)凹槽56在，这取决于外延是通过共形沉积工艺还是非共形沉积工艺来执行。因此，凹槽56用虚线示出。接下来，沉积硬掩模86。硬掩模86可以由氧化硅、氮化硅、氮化硼、氮化钛等形成或包括这些项。
图13B示出了半导体层84和硬掩模86的俯视图，其中多个p阱区域30P和n阱区域30N被形成为具有交替图案。还图示了凹槽46和56。
参考图14，半导体层84被凹陷以形成凹部88。形成工艺可以包括形成图案化光致抗蚀剂(未示出)，以及使用图案化光致抗蚀剂作为蚀刻掩模来蚀刻硬掩模86和半导体层84。在蚀刻工艺之后，薄半导体层84可以留在凹部88下方。然后可以去除图案化光致抗蚀剂。
图15示出了通过外延工艺生长半导体层90。半导体层90的材料与半导体层84的材料不同。例如，半导体层90可以包括SiGe，其中锗原子百分比在约20％和约40％之间的范围内。在半导体层90的外延中，可以原位掺杂p型掺杂剂，例如硼。外延可以是选择性的，使得半导体层90从半导体层84的暴露表面生长，而不从硬掩模86生长。在外延工艺之后，执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺以去除半导体层90的多余部分，留下如图15中的半导体层90。
在后续工艺中，去除硬掩模86，所得结构如图16所示。
图17示出了STI区域60的形成。形成工艺可以包括蚀刻半导体衬底20以形成沟槽，用(一种或多种)电介质材料填充沟槽，以及执行平坦化工艺以去除多余的电介质材料，从而形成STI区域60。形成半导体条带92P和92N。半导体条带92P包括p阱区域30P的一部分、半导体层84的一部分、以及半导体层90的一部分。半导体条带92N包括n阱区域30N的一部分和半导体层84的一部分。
工艺然后进行到形成n型FinFET晶体管和p型FinFET。参考图18，STI区域60被凹陷，使得半导体条带92P和92N的顶部高于剩余的STI区域60的顶表面，以分别形成突出的半导体鳍94P和94N。(一个或多个)虚设栅极形成在突出的半导体鳍94P和94N上。然后形成源极/漏极区域(未示出)，接下来形成CESL 104和ILD 106(未在图18中示出，参考图19A)。
在后续工艺中，去除虚设栅极堆叠。然后形成替换栅极堆叠96P和96N，其包括替换栅极电介质98和替换栅极电极102。由此形成N型FinFET 108N和p型FinFET 108P，如图19A所示。
图19B还示出了可以从与图19A的截面不同的截面获得的截面。这两个截面是从晶圆10中的同一管芯获得的。根据一些实施例，在图示的器件区域中，凹槽46和阶梯高度D4可以存在于集成电路器件中，该集成电路器件可以是p-n结、双极晶体管等。结构80形成在p阱区域30P和n阱区域30N之上。结构80可以包括并且不限于拾取区、硅化物区、金属接触件、金属线和过孔、电介质层等。结构80的细节取决于相应的集成电路器件，并且未示出。
此外，图19B所示的器件区域可以具有如图8B所示的俯视形状，其中p阱区域30P和n阱区域30N交替分配，并且具有阶梯高度D4。另外，凹槽46也可以形成在p阱区域30P和n阱区域30N之间。
在上述示例实施例中，n阱区域30N的顶表面相对于p阱区域30P的顶表面被凹陷。根据替代实施例，n阱区域30N的顶表面可以高于p阱区域30P的顶表面。相应的阶梯高度可以在与阶梯高度D4相同的范围内。因此，n阱区域和p阱区域的顶表面以及在其上形成的外延层也可以通过其暗度水平来区分，但p阱区域30P和外延层的相应覆盖部分可以比n阱区域30N和外延层的相应覆盖部分更暗，而不是更亮。
图20示出了对具有图6所示结构的样品的分析。Y轴代表衬垫氧化物层22的顶表面的高度。X轴代表在垂直于p阱区域30P和n阱区域30N的界面的方向上穿越的位置。如图20所示，衬垫氧化物部分22P的顶表面高于衬垫氧化物部分22N的顶表面。还示出了凹槽38。
图21示出了对具有图8A所示结构的样品的分析。Y轴代表p阱区域30P和n阱区域30N的顶表面。X轴代表在垂直于p阱区域30P和n阱区域30N的界面的方向上穿越的位置。如图21所示，p阱区域30P的顶表面高于n阱区域30N的顶表面。还示出了凹槽46。
本公开的实施例具有一些有利特点。通过调整衬垫氧化物部分的厚度，相应的下层p阱区域和n阱区域被不同地氧化，因此p阱区域和n阱区域的顶表面具有期望的阶梯高度。当通过例如AFM图像从顶部观察p阱区域和n阱区域时，p阱区域和n阱区域可以相互区分。外延层在p阱区域和n阱区域正上方的部分也可以相互区分，而外延层上的缺陷也可以清楚地区分。相应地，可以确定缺陷相对于p阱区域和n阱区域的位置。
根据本公开的一些实施例，一种方法包括：形成衬垫层，该衬垫层包括在半导体衬底的第一区域之上的第一部分，其中该第一部分具有第一厚度；以及在半导体衬底的第二区域之上的第二部分，其中该第二部分具有小于第一厚度的第二厚度；对半导体衬底进行退火以在半导体衬底的第一区域之上形成第一氧化物层，并在半导体衬底的第二区域之上形成第二氧化物层；去除衬垫层、第一氧化物层和第二氧化物层；以及在半导体衬底的第一区域和第二区域之上、并与半导体衬底的第一区域和第二区域相接触地外延生长半导体层。
在实施例中，该方法进一步包括：用p型掺杂剂注入半导体衬底的第一区域以形成p阱区域，其中p型掺杂剂穿过衬垫层的第一部分；以及用n型掺杂剂注入半导体衬底的第二区域以形成n阱区域，其中n型掺杂剂穿过衬垫层的第二部分。在实施例中，第二厚度小于第一厚度的差值在约0.1nm和约3nm之间的范围内。
在实施例中，该方法进一步包括：在半导体层被生长之后，使用AFM图像检查半导体层以确定半导体层的缺陷的位置。在实施例中，退火是使用其中包括氧的工艺气体来执行的。在实施例中，退火是在衬垫层覆盖半导体衬底时被执行的。在实施例中，该方法进一步包括在衬垫层中形成第一凹槽。在实施例中，该方法进一步包括在半导体衬底中形成第二凹槽，其中第二凹槽位于半导体衬底的第一区域和第二区域的接合区域中，并且其中第二凹槽位于第一凹槽正下方。在实施例中，衬垫层、第一氧化物层和第二氧化物层包括氧化硅。在实施例中，第一氧化物层和第二氧化物层形成在衬垫层下方。
根据本公开的一些实施例，一种结构包括：半导体衬底；半导体衬底中的第一p阱区域，其中第一p阱区域包括第一顶表面；以及半导体衬底中的第一n阱区域，其中第一n阱区域包括低于第一顶表面的第二顶表面以形成阶梯高度，并且其中第一p阱区域和第一n阱区域彼此接合以形成垂直界面。在实施例中，该结构进一步包括：延伸到第一p阱区域和第一n阱区域两者中的电介质隔离区域，其中电介质隔离区域与垂直界面交叠；与第一p阱区域交叠的第一多个半导体纳米结构；延伸到第一多个半导体纳米结构之间的间隙中的第一栅极堆叠；与第一n阱区域交叠的第二多个半导体纳米结构；以及延伸到第二多个半导体纳米结构之间的间隙中的第二栅极堆叠。
在实施例中，该结构进一步包括：在第一p阱区域之上并接触第一p阱区域的第一半导体层；以及在第一n阱区域之上并接触第一n阱区域的第二半导体层。在实施例中，第一半导体层包括第一硅层，以及在第一硅层之上并接触第一硅层的硅锗层，并且其中第二半导体层包括在第一n阱区域之上并接触第一n阱区域的第二硅层。在实施例中，该结构进一步包括：半导体衬底中的第二p阱区域，其中第二p阱区域包括第三顶表面；以及半导体衬底中的第二n阱区域，其中第二p阱区域和第二n阱区域彼此接合以形成额外的垂直界面，并且其中凹槽形成在该额外的垂直界面之上并延伸至该额外的垂直界面。在实施例中，该结构进一步包括：多个p阱区域；以及多个n阱区域，每个n阱区域在多个p阱区域之间并与多个p阱区域中的一个接合，其中多个p阱区域的第一顶表面高于多个n阱区域的第二顶表面。
根据本公开的一些实施例，一种结构包括：半导体衬底；半导体衬底中的多个p阱区域，其中多个p阱区域包括第一顶表面；以及半导体衬底中的多个n阱区域，其中多个p阱区域和多个n阱区域交替分配，并且其中多个n阱区域包括低于第一顶表面的第二顶表面；以及多个凹槽，每个凹槽位于多个p阱区域之一和多个n阱区域之一之间，其中多个凹槽向下延伸到多个p阱区域和多个n阱区域中的相应的p阱区域和n阱区域中，并且多个凹槽的底部低于第一顶表面和第二顶表面两者。在实施例中，每个凹槽是渐缩的，其上部比相应的下部更宽。在实施例中，多个p阱区域和多个n阱区域在结构的俯视图中形成平行条带。在实施例中，第一顶表面彼此共面，并且第二顶表面彼此共面。
以上公开内容概述了若干实施例或示例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实施本文介绍的实施例或示例的相同目的和/或实现本文介绍的实施例或示例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例
示例1.一种用于形成半导体结构的方法，包括：形成衬垫层，该衬垫层包括：第一部分，在半导体衬底的第一区域之上，其中，所述第一部分具有第一厚度；以及第二部分，在所述半导体衬底的第二区域之上，其中，所述第二部分具有小于所述第一厚度的第二厚度；对所述半导体衬底进行退火以在所述半导体衬底的第一区域之上形成第一氧化物层，并在所述半导体衬底的第二区域之上形成第二氧化物层；去除所述衬垫层、所述第一氧化物层和所述第二氧化物层；以及在所述半导体衬底的第一区域和第二区域之上、并与所述半导体衬底的第一区域和第二区域相接触地外延生长半导体层。
示例2.根据示例1所述的方法，还包括：用p型掺杂剂注入所述半导体衬底的第一区域以形成p阱区域，其中，所述p型掺杂剂穿过所述衬垫层的第一部分；以及用n型掺杂剂注入所述半导体衬底的第二区域以形成n阱区域，其中，所述n型掺杂剂穿过所述衬垫层的第二部分。
示例3.根据示例1所述的方法，其中，所述第二厚度小于所述第一厚度的差值在约0.1nm和约3nm之间的范围内。
示例4.根据示例1所述的方法，还包括：在生长所述半导体层之后，使用原子力显微镜(AFM)图像检查所述半导体层以确定所述半导体层的缺陷的位置。
示例5.根据示例1所述的方法，其中，所述退火是使用包括氧气的工艺气体来执行的。
示例6.根据示例1所述的方法，其中，所述退火是在所述衬垫层覆盖所述半导体衬底时被执行的。
示例7.根据示例1所述的方法，还包括：在所述衬垫层中形成第一凹槽。
示例8.根据示例7所述的方法，还包括：在所述半导体衬底中形成第二凹槽，其中，所述第二凹槽位于所述半导体衬底的第一区域和第二区域的接合区域中，并且其中，所述第二凹槽位于所述第一凹槽正下方。
示例9.根据示例1所述的方法，其中，所述衬垫层、所述第一氧化物层和所述第二氧化物层包括氧化硅。
示例10.根据示例1所述的方法，其中，所述第一氧化物层和所述第二氧化物层形成在所述衬垫层下方。
示例11.一种半导体结构，包括：半导体衬底；第一p阱区域，在所述半导体衬底中，其中，所述第一p阱区域包括第一顶表面；以及第一n阱区域，在所述半导体衬底中，其中，所述第一n阱区域包括低于所述第一顶表面的第二顶表面以形成阶梯高度，并且其中，所述第一p阱区域和所述第一n阱区域彼此接合以形成垂直界面。
示例12.根据示例11所述的半导体结构，还包括：电介质隔离区域，延伸到所述第一p阱区域和所述第一n阱区域两者中，其中，所述电介质隔离区域与所述垂直界面交叠；第一多个半导体纳米结构，与所述第一p阱区域交叠；第一栅极堆叠，延伸到所述第一多个半导体纳米结构之间的间隙中；第二多个半导体纳米结构，与所述第一n阱区域交叠；以及第二栅极堆叠，延伸到所述第二多个半导体纳米结构之间的间隙中。
示例13.根据示例11所述的半导体结构，还包括：第一半导体层，在所述第一p阱区域之上并接触所述第一p阱区域；以及第二半导体层，在所述第一n阱区域之上并接触所述第一n阱区域。
示例14.根据示例13所述的半导体结构，其中，所述第一半导体层包括第一硅层，以及在所述第一硅层之上并接触所述第一硅层的硅锗层，并且其中，所述第二半导体层包括在所述第一n阱区域之上并接触所述第一n阱区域的第二硅层。
示例15.根据示例11所述的半导体结构，还包括：第二p阱区域，在所述半导体衬底中，其中，所述第二p阱区域包括第三顶表面；以及第二n阱区域，在所述半导体衬底中，其中，所述第二p阱区域和所述第二n阱区域彼此接合以形成额外的垂直界面，并且其中，凹槽形成在所述额外的垂直界面之上并延伸至所述额外的垂直界面。
示例16.根据示例11所述的半导体结构，还包括：多个p阱区域；以及多个n阱区域，每个n阱区域在所述多个p阱区域之间并与所述多个p阱区域中的一个接合，其中，所述多个p阱区域的第一顶表面高于所述多个n阱区域的第二顶表面。
示例17.一种半导体结构，包括：半导体衬底；多个p阱区域，在所述半导体衬底中，其中，所述多个p阱区域包括第一顶表面；以及多个n阱区域，在所述半导体衬底中，其中，所述多个p阱区域和所述多个n阱区域交替分配，并且其中，所述多个n阱区域包括低于所述第一顶表面的第二顶表面；以及多个凹槽，每个凹槽位于所述多个p阱区域之一和所述多个n阱区域之一之间，其中，所述多个凹槽向下延伸到所述多个p阱区域和所述多个n阱区域中的相应的p阱区域和n阱区域中，并且所述多个凹槽的底部低于所述第一顶表面和所述第二顶表面两者。
示例18.根据示例17所述的半导体结构，其中，每个所述凹槽是渐缩的，其上部比相应的下部更宽。
示例19.根据示例17所述的半导体结构，其中，所述多个p阱区域和所述多个n阱区域在所述结构的俯视图中形成平行条带。
示例20.根据示例17所述的半导体结构，其中，所述第一顶表面彼此共面，并且所述第二顶表面彼此共面。

Claims (10)

1.一种用于形成半导体结构的方法，包括：
形成衬垫层，该衬垫层包括：
第一部分，在半导体衬底的第一区域之上，其中，所述第一部分具有第一厚度；以及
第二部分，在所述半导体衬底的第二区域之上，其中，所述第二部分具有小于所述第一厚度的第二厚度；
对所述半导体衬底进行退火以在所述半导体衬底的第一区域之上形成第一氧化物层，并在所述半导体衬底的第二区域之上形成第二氧化物层；
去除所述衬垫层、所述第一氧化物层和所述第二氧化物层；以及
在所述半导体衬底的第一区域和第二区域之上、并与所述半导体衬底的第一区域和第二区域相接触地外延生长半导体层。
2.根据权利要求1所述的方法，还包括：
用p型掺杂剂注入所述半导体衬底的第一区域以形成p阱区域，其中，所述p型掺杂剂穿过所述衬垫层的第一部分；以及
用n型掺杂剂注入所述半导体衬底的第二区域以形成n阱区域，其中，所述n型掺杂剂穿过所述衬垫层的第二部分。
3.根据权利要求1所述的方法，其中，所述第二厚度小于所述第一厚度的差值在约0.1nm和约3nm之间的范围内。
4.根据权利要求1所述的方法，还包括：在生长所述半导体层之后，使用原子力显微镜(AFM)图像检查所述半导体层以确定所述半导体层的缺陷的位置。
5.根据权利要求1所述的方法，其中，所述退火是使用包括氧气的工艺气体来执行的。
6.根据权利要求1所述的方法，其中，所述退火是在所述衬垫层覆盖所述半导体衬底时被执行的。
7.根据权利要求1所述的方法，还包括：在所述衬垫层中形成第一凹槽。
8.根据权利要求7所述的方法，还包括：在所述半导体衬底中形成第二凹槽，其中，所述第二凹槽位于所述半导体衬底的第一区域和第二区域的接合区域中，并且其中，所述第二凹槽位于所述第一凹槽正下方。
9.一种半导体结构，包括：
半导体衬底；
第一p阱区域，在所述半导体衬底中，其中，所述第一p阱区域包括第一顶表面；以及
第一n阱区域，在所述半导体衬底中，其中，所述第一n阱区域包括低于所述第一顶表面的第二顶表面以形成阶梯高度，并且其中，所述第一p阱区域和所述第一n阱区域彼此接合以形成垂直界面。
10.一种半导体结构，包括：
半导体衬底；
多个p阱区域，在所述半导体衬底中，其中，所述多个p阱区域包括第一顶表面；以及
多个n阱区域，在所述半导体衬底中，其中，所述多个p阱区域和所述多个n阱区域交替分配，并且其中，所述多个n阱区域包括低于所述第一顶表面的第二顶表面；以及
多个凹槽，每个凹槽位于所述多个p阱区域之一和所述多个n阱区域之一之间，其中，所述多个凹槽向下延伸到所述多个p阱区域和所述多个n阱区域中的相应的p阱区域和n阱区域中，并且所述多个凹槽的底部低于所述第一顶表面和所述第二顶表面两者。
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