KR101265228B1 - 반도체 기판의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판, 특히 절연체-위-반도체(SOI) 기판의 제조 방법과 관련되고, 상기 제조 방법은, a) 도너 기판 및 핸들 기판을 제공하는 단계, b) 상기 핸들 기판 내, 특히 내부로 1개 이상의 도핑 영역들의 패턴을 형성하는 단계, 및 이후에 c) 도너-핸들 복합체를 얻기 위해 상기 도너 및 상기 핸들 기판을 특히 본딩에 의해 접착하는 단계를 포함한다.

Description

반도체 기판의 제조 방법{Method for manufacturing a semiconductor substrate}
본 발명은 반도체 기판의 제조 방법에 관한 것으로서, 더욱 구체적으로, 반도체-위-절연체(semiconductor-on-insulator, 이하 'SOI'로 지칭함) 기판에 관한 것이다.
복합 반도체 기판들은 2개 이상의 층들을 조합함으로써 제조될 수 있다. 그러한 제조된 기판들 중 일 종류가 반도체-위-절연체 기판들이고, 상부 반도체 층은 그 사이에 유전층을 포함하는 캐리어 기판 상으로 형성된다. 상기 반도체 층 및 상기 캐리어 기판의 경우 일반적으로 실리콘이 사용되고, 유전층은 일반적으로 산화 층이며, 전형적으로 실리콘 옥사이드(oxide)이다.
특히, "완전히 공핍된(fully depleted)" SOI들(이하 'FDSOI'로 지칭함)은 종종, 상기 상부 반도체 층 상에 형성된 소자들의 문턱 전압을 조절하기 위해, 백 바이어스(back bias)를 가지는 상기 캐리어 기판 내부로 도핑된 영역을 이용한다.
매몰된 유전체 하부의 도핑 영역들의 제조를 위해, 일반적으로 상기 상부 반도체 층 및 매몰된 유전 층을 통해 이온들이 주입된다. 그러나, 이 방법은, 상기 주입 프로파일의 꼬리 부분(tail)이 상기 상부 반도체 층의 초기 도핑 레벨에 영향을 준다는 단점을 가지고, 그에 따라 소자 특성들을 변화시키며 문턱 전압 변동성을 야기시키는 무작위 도펀트 변동(random dopant fluctuation, 이하 'RDF')을 일으킨다.
그러한 높은 도즈(dose) 및/또는 주입 꼬리 부분을 통한 채널 영역의 손상 및 도펀트 오염을 방지하기 위해, 상기 상부 반도체 기판 및 상기 매몰된 유전 층을 통해 상기 캐리어 기판 내로 깊게 주입하는 것이 제안되어 왔다. 그러나, 이 방법은, 상기 캐리어 기판과 상기 매몰된 유전체 사이의 경계면을 향해 상부로 상기 도펀트를 확산시키는데 필수적인 열적 어닐링 단계들을 필요로 한다. 따라서, 회로 최적화를 위해 원하는 도펀트 레벨을 얻는 것이 가능하지 않게 되었다.
나아가, 상기 캐리어 기판과 상기 매몰된 유전 층 사이의 상기 경계면에서의 활성 도펀트 레벨은 매우 높지 않을 것이고, 전형적으로 1.0 x 1019 cm-3 보다 작다. 이는 매몰된 회로를 생성하기 위한 주입된 도핑 패턴들의 사용 가능성을 제한한다.
따라서 본 발명이 해결하려는 과제는 개선된 반도체 기판의 제조 방법을 제공하는 것이고, 더욱 구체적으로, 반도체-위-절연체 기판의 제조 방법을 제공하는 것이다.
이 목적은 청구항 1에 따른 방법을 통해 달성된다.
따라서, 반도체 기판, 특히, 절연체-위-반도체(SOI) 기판의 제조 방법은, a) 도너 기판 및 핸들 기판을 제공하는 단계, b) 특히, 상기 핸들 기판 내부로, 적어도 하나의 도핑 영역들의 패턴을 형성하는 단계, 및 이후에 c) 도너-핸들 복합체를 얻기 위해, 특히 본딩에 의해, 상기 도너 및 상기 핸들 기판을 접착하는 단계를 포함한다.
상기 도너 및 상기 핸들 기판을 접착하는 단계 이전에 상기 핸들 기판 내에 1개 이상의 도핑 영역들의 패턴을 형성하는 단계에 의해, 상기 반도체 기판의 다른 층들에서의 꼬리 부분들의 발생이 방지될 수 있고, 도펀트 레벨 및 프로파일들, 원하는 차수의 도핑 영역들의 형성이 가능해질 수 있다. 나아가, 소위 레지스트 엣지 이온 주입 편향(resist edge ion implantation deflection)이라고 불리우는 부정적인 효과들이 방지될 수 있거나, 적어도, 일반적으로 도펀트 프로파일에 임의의 영향을 주지 않는 레벨로 감소된다. 이는 상기 기판의 회로들의 차수들을 감소시키는데 기여할 수 있다.
상기 도너 기판 및 상기 핸들 기판 각각은 반도체 기판, 특히 실리콘 기판일 수 있다.
상기 도너 및 상기 핸들 기판을 접착하는 단계 이전에, 상기 핸들 및/또는 상기 도너 기판은, 예를 들어 클리닝, 또는 임의의 적절한 표면 처리들에 의해, 본딩을 위해 준비될 수 있다.
바람직한 현실화에 따르면, 상기 방법은 단계들 a) 및 b) 사이에 수행되는 단계 d)를 더 포함할 수 있고, 상기 단계는, 특히 상기 핸들 기판 내부로 1개 이상의 정렬 마크들을 형성하는 단계를 포함한다. 정렬 마크들은 상기 핸들 기판의 소정 위치들에서 패턴의 형성을 가능하게 할 것이고, 그에 따라 상기 도핑 영역들이, 기판 특히 상기 도너 기판의 다른 층의 상응하는 영역들 또는 상기 핸들 기판 내 다른 도핑 패턴들과 정렬될 수 있다.
이 문구에서, "내부로(inside)"라는 용어는, 상기 핸들 기판의 표면이 본질적으로 상기 정렬 마크들에 의해 영향 받지 않도록, 상기 정렬 마크들이 전형적으로 약 10 μm 미만의 깊이로 매몰됨을 의미한다.
상기 정렬 마크들을 형성하는 단계 및/또는 상기 핸들 기판 표면 아래에 도펀트 패턴들을 주입하는 단계의 추가적인 이점은, 상기 표면이 본질적으로 영향을 받지 않는 상태를 유지하여 그에 따라 상기 핸들 기판의 본딩 품질이 종래 기술에 비하여 더욱 양호하다는 것이다. 이 발명은 활용된 리소그래피 기술과 독립적인 것이다. 이 발명은 이머전(immersion), EUV, 및 이-빔(e-beam) 리소그래피와 같은 최신 개량 리소그래피 기술들과도 호환 가능하다.
특히, 상기 1개 이상의 정렬 마크들은 이온 주입에 의해 형성될 수 있다. 이 방법에서, 당해 기술분야에서 종래 알려진 트렌치를 채움으로써 형성된 정렬 마크들과 비교하여, 상기 정렬 마크들은 상기 핸들 기판의 표면을 본질적으로 변화시키지 않는다. 종래 기술에서 사용되는 상기 정렬 마크들 또는 구조들은 전형적으로 두꺼운 유전 층들을 사용하여 평탄화되어야 하고, 물질 혼합(material mix)은 심지어 물질 내부로의 스트레스로 귀결될 수 있다. 또한, 종래 기술의 사용은 본딩 경계면에서 보이드들(voids)의 형성을 야기할 수도 있다. 따라서, 종래 기술이 얇은 유전 층들 또는 반도체 층들과 결합될 수 없는 반면에, 상기 이온 주입된 정렬 마크들은, 스트레스가 방지될 수 있으며 평탄화가 필요하지 않으므로, 예를 들어 200 nm 미만의, 특히, 100 nm 미만의 두께를 가지는 얇은 매몰된 유전 층들과 호환될 수 있다. 본 발명의 기술 사상의 상기 핸들 기판 표면은 본딩을 위해 더욱 잘 준비된다.
추가적으로, 바람직하게는, 1개 이상의 정렬 마크들은 비-도펀트 종들, 특히, 수소(H), 헬륨(He), 아르곤(Ar), 불소(F), 네온(Ne), 및/또는 크세논(Xe), 또는 이들 요소들의 2개 이상의 조합을 포함할 수 있다. 특히, 아르곤은 가격이 저렴하고 주입자들(implanters)의 빔 라인(beam line)을 소제하는데 종종 사용되기 때문에, 상기 방법에 따른 주입이 용이하게 달성될 수 있도록 아르곤이 사용될 수 있다.
또한, 일 변형에 따르면, 상기 정렬 마크들은, 예를 들어, 포커스된 레이저 멜팅(melting) 또는 포커스된 이온 빔 멜팅과 같은 다른 기술을 사용하여 달성될 수 있다.
바람직한 실시예에 따르면, 단계 d)는 열적 어닐링 단계를 포함할 수 있다. 상기 열적 어닐링 단계에 의해, 상기 정렬 마크들과 주변의 기판 물질 사이의 광학 콘트라스트(optical contrast)가 향상될 수 있고, 다시 말해 나노- 또는 마이크로-캐비티들의 성장과 같은 결함들(defects)이 유도될 수 있다. 상기 정렬 마크들의 위치 및 형상은 안정적인 상태를 유지한다. 이 방법에서, 상기 나노- 또는 마이크로-캐비티들의 소정의 분포가 생성될 수 있고, 상기 팬들 기판의 광학적 특성들을 국지적으로 변화시킨다. 이러한 것들은 정렬 도구에서 관측될 수 있고, 따라서 리소그래피 도구는 핸들 기판 및/또는 도너 기판의 전달된 층 내의 후속의 도핑 패턴들을 정확하게 정렬시킬 수 있다.
바람직하게는, 단계 b)는, 특히 인 및/또는 비소 및/또는 보론 및/또는 인듐, 및 또는 안티몬(antimony)과 같은 도펀트를 주입하기 위한 적어도 하나의 이온 주입 단계를 포함할 수 있다. 도펀트 주입은 상기 핸들 기판 내 n 및 p 도핑 영역들의 형성을 목표로 한다. 따라서, 상기 핸들 기판 내로 n 및/또는 p 타입 도펀트 농도들을 가지는 원하는 영역들이 형성될 수 있다.
상기 적어도 하나의 이온 주입 단계 이후에 어닐링 단계가 뒤따를 수 있다. 특히, 상기 어닐링 단계는 열적 어닐링 단계일 수 있다. 어닐링은 도펀트들을 표면으로 보낼 수 있다.
바람직하게는, 반도체 기판의 제조 방법은, 단계들 a)와 b) 사이에 수행되는 단계 e)를 더 포함할 수 있고, 상기 단계는, 상기 핸들 기판 상에 스크리닝 층, 특히 스크리닝 옥사이드를 형성하는 단계를 포함한다. 스크리닝 층 또는 희생 층, 특히 스크리닝 또는 희생 옥사이드를 사용함으로써, 채널링(channeling)과 관련된 가변성 및 이온 주입 동안의 기판 표면 미스-방위(mis-orientation)가 방지될 수 있다.
추가적인 변형에서, 단계 c) 이전에, 상기 스크리닝 층은 제거되거나 벗겨질 수 있다.
상기 방법은 단계들 a)와 c) 사이에 수행되는 단계 f)를 더 포함할 수 있고, 상기 단계는, 상기 도너 기판 내부로 깊이 h에서 소정의 분리 영역을 형성하는 단계를 포함하며, 단계 c) 이후에 수행되는 단계 g)를 더 포함할 수 있고, 상기 단계는, 도너-핸들 복합체로부터 상기 도너 기판의 나머지를 분리시키는 단계를 포함하고, 이 경우 상기 소정의 분리 영역에서 분리가 발생한다.
특히, 마이크로 미터의 범위 내의 두께를 가지는 층들이 상기 핸들 기판 상으로 전달될 수 있다. 본 발명의 기술 사상에 따른 방법에서, 특히 400 nm 미만, 더욱 특히 200 nm 미만의 두께를 가지는 얇은 층들이 전달될 수 있다. 본 발명의 기술 사상에 의하면 상기 핸들 기판의 표면이 본질적으로 영향을 받지 않기 때문에, 상기 핸들 기판의 본딩 품질이 종래 기술에 비하여 더욱 양호하다.
상기 소정의 분리 영역을 형성하는 단계는 이온 주입 단계를 포함할 수 있다. 상기 소정의 분리 영역의 깊이 h는 주입된 이온들의 에너지에 따라 결정도리 수 있다. 상기 소정의 분리 영역을 형성하기 위한 주입된 이온들은 수소 또는 희가스 이온들(He, Ar, ...)일 수 있다.
상기 방법은 단계들 a)와 c) 사이에 수행된 단계 h)를 더 포함할 수 있고, 상기 단계는, 상기 도너 기판 상에 특히 옥사이드 층과 같은 유전 층 또는 적어도 하나의 유전 층을 포함하는 적층된 층들의 조합을 형성하는 단계를 포함하고, 특히, 여기서 상기 유전 층은 200 nm 미만, 특히 100 nm 미만의 두께를 가진다. 따라서, 상기 SOI 기판은 매몰된 도핑 영역들과 함께 SOI 기판이 얻어질 수 있다. 이 SOI 기판은 결과적으로 얇은 상부 반도체 층이기도 한 얇은 유전체를 가질 수 있다.
따라서, 본 발명에 따른 방법은, 핸들 기판 내에서 도핑 영역들을 얻을 수 있게 하고, 동시에 선행 기술에서 발생하는 것과 같은 도핑 꼬리 부분을 포함하는 전달된 층의 오염이 방지될 수 있다.
열적 공정에 의해 달성될 수 있는 도너 기판을 산화시킴으로써, 유전 층이 형성될 수 있다. 선택적으로, 상기 유전 층은 증착에 의해 제공될 수 있다. 변형에서, 유전 층은 상기 핸들 기판 상에 형성될 수 있다.
1개 이상의 도핑 영역들의 패턴은 1개 이상의 라인들 및/또는 1개 이상의 섬들을 포함할 수 있다. 라인은 특히 직선 또는 곡선일 수 있고, 여기서 상기 라인의 길이는 상기 라인의 폭보다 현저히 크다.
1개 이상의 도핑 영역들의 패턴은 적어도 하나의 웰 영역 및/또는 적어도 하나의 후방 게이트를 포함할 수 있다. 따라서, 상기 핸들 기판 표면과 수직한 깊이로 도펀트 프로파일들 및 원하는 도펀트 패턴들이 더욱 잘 생성될 수 있고, 상기 도펀트 패턴이 본딩 이전에 형성된다는 사실 때문에, 임의의 차수들이 달성될 수 있다. 상기 웰과 후방 게이트 형성 단계들 사이에, 추가적인 어닐링 단계들이 포함될 수 있다.
적어도 하나의 웰 영역 및 적어도 하나의 후방 게이트는 동일한 마스크를 사용하여 형성될 수 있다. 이는 공정을 단순화시킬 것이다.
상기 방법은, 특히 상기 반도체 기판의 상기 분리 단계 이후에 상기 상부 반도체 층의 화학-기계적 연마(chemical-mechanical polishing, CMP) 단계 및 상기 연마 단계 이전 및/또는 이후의 클리닝 단계를 포함하는 표면 처리 단계를 더 포함할 수 있다.
바람직하게는, 어닐링 단계, 특히 열적 어닐링 단계를 이용하여 상기 분리가 발생한 상기 표면이 처리될 수 있다. 이 방법에서, 표면 불규칙성들(irregularities)이 완화될 수 있다.
다른 관점에 따르면, 청구항 14에 따른 방법으로 목적이 달성된다. 따라서, 본 발명은 반도체 기판, 특히 절연체-위-반도체(SOI) 기판의 제조 방법을 제공하고, 상기 방법은, a) 도너 기판 및 핸들 기판을 제공하는 단계, b) 특히, 상기 핸들 기판 내부로, 1개 이상의 정렬 마크들을 형성하는 단계, 및, 이후, c) 도너-핸들 복합체를 얻기 위해, 특히 본딩에 의해, 상기 도너 및 상기 핸들 기판을 접착시키는 단계를 포함한다.
정렬 마크들은 상기 핸들 기판 및/또는 기판, 특히 상기 도너 기판 내의 다른 층들의 소정의 위치들에의 패턴들의 형성을 허용할 것이다.
이 문구에서, "내부로(inside)"라는 용어는, 상기 핸들 기판의 표면이 본질적으로 상기 정렬 마크들에 의해 영향 받지 않도록, 상기 정렬 마크들이 전형적으로 약 10 μm 미만의 깊이로 매몰됨을 의미한다.
상기 핸들 기판 내, 특히 내부로, 즉, 상기 핸들 기판 표면 아래로 상기 정렬 마크들을 형성함으로써, 상기 표면은 본질적으로 영향을 받지 않고 따라서 상기 핸들 기판의 본딩 품질이 종래 기술에 비하여 더욱 양호하다. 이 발명은 활용된 리소그래피 기술과 독립적이다. 이 발명은 이머전(immersion), EUV, 및 이-빔(e-beam) 리소그래피와 같은 최신 개량 리소그래피 기술들과도 호환 가능하다.
특히, 당해 기술 분야에서 알려진 트렌치를 채움으로써 형성된 정렬 마크들과 비교하여, 상기 정렬 마크들은 상기 핸들 기판의 표면을 본질적으로 변화시키지 않도록 형성될 수 있다. 종래 기술에서 사용되는 상기 정렬 마크들 또는 구조들은 전형적으로 두꺼운 유전 층들을 사용하여 평탄화되어야 하고, 물질 혼합(material mix)은 심지어 물질 내부로의 스트레스로 귀결될 수 있다. 또한, 종래 기술의 사용은 본딩 경계면에서 보이드들(voids)의 형성을 야기할 수도 있다. 따라서, 종래 기술이 얇은 유전 층들 또는 반도체 층들과 결합될 수 없는 반면에, 본 발명에 따른 정렬 마크들은, 스트레스가 방지될 수 있으며 평탄화가 필요하지 않으므로, 예를 들어 200 nm 미만의, 특히, 100 nm 미만의 두께를 가지는 더욱 얇은 매몰된 유전 층들과 호환될 수 있다. 본 발명의 기술 사상의 상기 핸들 기판 표면은 본딩을 위해 더욱 잘 준비된다.
상기 방법, 특히 1개 이상의 정렬 마크들을 형성하는 단계는, 상술한 특징들 중 1개 이상을 포함할 수 있다.
본 발명은, 1개 이상의 정렬 마크들 및/또는 상기 핸들 기판 내 1개 이상의 도핑 영역들의 패턴을 포함하는 도너-핸들 복합체를 포함하는 반도체 기판을 더 제공한다.
상기 핸들 기판 내 1개 이상의 정렬 마크들 및/또는 1개 이상의 도핑 영역들의 패턴은, 다양한 공정 단계들 동안 얻어진 상술한 특징들 중 1개 이상을 포함할 수 있다. 상기 반도체 기판은 상술한 방법들의 단계 c)에서 형성된 것과 같은 도너-핸들 복합체와 특히 상응할 수 있다.
상기 반도체 기판은 상기 도너 기판 내부로 깊이 h에서 소정의 분리 영역을 더 포함할 수 있다.
상기 발명은, 기판 층, 반도체 층, 및 상기 기판 층과 상기 반도체 층 사이의 유전 층, 특히 옥사이드 층을 포함하는 절연체-위-반도체 기판을 더 제공하고, 상기 기판 층은 1개 이상의 정렬 마크들 및/또는 1개 이상의 도핑 영역들의 패턴을 포함한다.
상기 유전 층은 매몰된 옥사이드 층(buried oxide layer, BOX)과 상응할 수 있다. 상기 1개 이상의 정렬 마크들 및/또는 1개 이상의 도핑 영역들의 패턴은 다양한 공전 단계들 동안 얻어진 상술한 특징들 중 1개 이상을 포함할 수 있다.
1개 이상의 도핑 영역들의 패턴은, 상기 반도체 층 및/또는 상기 유전 층 내로 연장되지 않도록 설계되고 및/또는 배열될 수 있다. 이 방법에서, 1개 이상의 도핑 영역들의 패턴은, 상기 반도체 층 상에 형성된 소자의 특성들을, 문턱 전압 변동성을 야기시키는 무작위 도펀트 변동(random dopant fluctuation, 이하 'RDF'라 지칭함)에 의해 변화시키지 않는다. 종래 기술에서 관특된 상기 문턱 전압 변동성은 교대로 문턱 전압 오프셋 및 미스매치를 야기하여 집적 회로들의 파라미터들에 부정적으로 영향을 미친다. 이 무작위 변동성을 보상하기 위한 전형적인 정정 행위는 일부 중요 회로 모듈들은 매우 크게 형성하는 것이다. 따라서, 본 발명의 기판에서는 RDF를 본질적으로 감소시키고 특히 제거시킴으로써, 집적 회로들에 대해 현저한 표면 영역 이득이 가능해졌다. 이는 심지어, 상술한 레지스트 엣지 이온 주입 편향(resist edge ion implantation deflection) 효과의 감소에 의해 더 개선된다. 따라서, 절연체-위-반도체 기판은 더욱 많은 재생 가능한 소자들 및 더욱 소형이고 강건한 회로들을 생성하는데 사용될 수 있다.
본 발명의 기판에서는 RDF를 본질적으로 감소시키고 특히 제거시킴으로써, 집적 회로들에 대해 현저한 표면 영역 이득이 가능해졌다. 이는 심지어, 상술한 레지스트 엣지 이온 주입 편향(resist edge ion implantation deflection) 효과의 감소에 의해 더 개선된다. 따라서, 절연체-위-반도체 기판은 더욱 많은 재생 가능한 소자들 및 더욱 소형이고 강건한 회로들을 생성하는데 사용될 수 있다.
첨부된 도면들을 참조하여 바람직한 실시예들이 설명될 것이다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 기판의 예시적인 제조 방법의 다른 단계들에서의 핸들 기판을 도시한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 기판의 예시적인 제조 방법의 다른 단계들에서의 도너 기판을 도시한다.
도 3a 및 도 3b는 본 발명에 따른 반도체 기판의 예시적인 제조 방법의 단계들을 도시한다.
도 4a 및 도 4b는 본 발명의 기술 사상의 도펀트 프로파일을 가지는 예시적인 절연체-위-반도체 기판을 도시한다.
도 1a 내지 도 1e에서, 예시적인 반도체 기판의 제조 방법에 따른 핸들 기판(101)의 처리가 나타난다. 도 1a에서, 핸들 기판(101)이 제공된다.
상기 핸들 기판(101)은 임의의 적절한 핸들 기판, 특히 실리콘 웨이퍼일 수 있다. 또한, 상기 핸들 기판은 또한 글래스(glass) 또는 쿼츠(quartz) 타입 기판일 수도 있다.
도 1b에서, 스크리닝 층(102), 특히 스크리닝 옥사이드가 상기 핸들 기판(101)의 주 면 상에 형성된다. 공정에 따라, 이 스크리닝 층(102)은 필요하지 않을 수 있다.
다음 공정 단계에서, 정렬 마크들(103a, 103b)이 상기 핸들 기판(101) 내부로 형성된다. 이는 상기 스크리닝 층(102)을 통한 이온 주입을 수행함으로써 달성된다. 이 실시예에서, 상기 주입 종들은 비-도펀트 종, 예를 들어, 공정 라인에서 일반적으로 사용 가능한 종들인 아르곤(argon) 또는 불소(fluorine)이다.
이 단계의 결과가 도 1c에 나타난다.
상기 정렬 마크들(103a, 103b)이 비-도펀트 종으로부터 형성된다, 즉, 상기 정렬 마크들(103a, 103b)은 기판(101)에 도펀트로 작용하지(doped) 않는다. 나아가, 상기 이온 주입 공정 때문에, 상기 정렬 마크들(103a, 103b)은 상기 핸들 기판(101)의 표면을 변화시키지 않는다. 다시 말해, 상기 정렬 마크들(103a, 103b)은 상기 핸들 기판(101) 내에 매몰된 정렬 마크들에 상응한다. 나아가, 상기 핸들 기판 내 결함들과 관련된 상기 정렬 마크들(103a, 103b)은 확산되지 않고, 따라서 크기 및 위치의 면에서 안정적인 정렬 마크들이 생성된다.
상기 이온 주입 공정에 의해, 미세하고 가능한 최소의 모습을 가지는 주입 영역을 생성하는 것이 가능하며, 여기서 최소의 모습은, 특정 리소그래피 기술로 정의될 수 있는 최소한의 기하와 상응하고, 표준 리소그래피 뿐만 아니라 이머전(immersion) 및 EUV(extreme ultraviolet) 리소그패 요건들과도 호환될 수 있는 재생가능하고 안정적인 정렬 마크들일 수 있다. 실제로, 상기 정렬 마크들은, 상기 스크리닝 층(102)의 상부에 형성된 마스크를 사용함으로써 완벽하게 정의된다. 예를 들어, 상기 마스킹 층은 리소그래피 기술들에 의해 패터닝될 수 있다. 이후, 전체 웨이퍼 영역 주입 장치에 의해 상기 주입 단계가 수행될 수 있다.
이 실시예의 변형으로서, 상기 핸들 기판 내부로 상기 정렬 마크들을 형성하기 위한 다른 적절한 공정들, 예를 들어, 포커스된 레이저 또는 포커스된 이온 빔 기술들이 적용될 수 있을 것이다.
현재 리소그래피 장비들은, 나노 스케일의(nanometric) 정확도로 상기 핸들 웨이퍼 내에 매몰된 정렬 마크들을 확인하는데 적합한 적외선(infra red, IR) 정렬 레이저들과 같은, 상기 정렬 마크들을 확인할 수 있는 정렬 장비들을 구비한다.
추가적으로, 도 1d에서, 도핑 영역들의 패턴(104a, 104b, 104c, 104d)이 나타난다. 이 도핑 영역들의 패턴(104a, 104b, 104c, 104d)은 1개 이상의 주입 단계들을 사용하여 형성된다. 상기 도핑 영역들은 다른 깊이로 주입될 수 있다. 예를 들어, 도핑 영역들(104a, 104d)은 다른 깊이로 주입되고, 반면에 도핑 영역들(104b, 104c)은 일부 겹친다.
도핑 영역들은 n- 및/또는 p- 웰들 및/또는 n- 및/또는 p- 후방 게이트들과 상응할 수 있다.
상기 도핑 영역(104a)은 도펀트로서 인(phosphorous)을 포함하는 n-웰에 상응할 수 있다. 상기 도펀트의 농도(concentration)는 1016 내지 1018 cm-3 사이일 수 있다. 상기 핸들링 기판 내로 또한 어닐링 단계에 의해 그것의 표면을 향하여 상부로도 추가적으로 주입 및 확산하는 것과 같이, 그러한 도핑 영역을 형성하기 위한 다양한 방법들이 있다.
도핑 영역(104b)은 도펀트 종으로 보론(boron)을 포함하는 p-웰에 상응할 수 있다. 상기 도펀트의 농도는 5.0 x 1016 내지 5.0 x 1018 cm-3 사이에 놓일 수 있다. 예를 들어, 상기 핸들 기판 내로 또한 어닐링 단계에 의해 그것의 표면을 향하여 상부로도 추가적으로 주입 및 확산하는 것과 같이, 그러한 도핑 영역을 형성하기 위한 다양한 방법들이 있다.
도핑 영역(104c)은 특히 비소(arsenic)를 포함하는 N+ 게이트에 상응할 수 있고, 도핑 영역(104d)은 특히 보론을 포함하는 P+ 게이트에 상응할 수 있다. 게이트 영역들에 대한 전형적인 공정 조건들은, N-게이트의 경우 5 x 1014 cm-2 내지 5 x 1015 cm-2 사이의 도즈들(doses) 및 5 - 50 keV의 범위의 에너지로 비소(As) 도핑하고, P-게이트의 경우 5 x 1014 cm-2 내지 5 x 1015 cm-2 사이의 도즈들 및 5 -50 keV의 범위의 에너지로 보론 도핑한다.
도핑 영역들(104a, 104b)은 웰 영역들과 상응할 수 있다. 상기 웰 영역들에 대한 전형적인 공정 조건들은, 경우 5 x 1012 cm-2 내지 1 x 1014 cm-2 사이의 도즈들 및 50 - 100 keV의 범위의 에너지이다.
매몰된 정렬 마크들(103a, 103b) 및 도핑 영역들의 패턴(104a, 104b, 104c, 104d)의 주입 단계들 이후에, 다음 단계는 상기 핸들 기판(101)으로부터 상기 스크리닝 층(102)을 제거하거나 벗겨내는 단계를 포함한다. 상기 스크리닝 층(102)이 없는, 처리된 핸들 기판이 도 1e에 나타난다.
도 1e에서, 도 1d의 상기 도핑 영역들의 패턴(104a, 104b, 104c, 104d)은 어닐링 단계들을 사용하여 처리된다. 이 방법에서, 추가적으로, 상기 핸들 기판(101) 내로의 확산뿐만 아니라 그것의 표면을 향하여 상부로의 확산도 달성된다.
도 1e의 패턴은 도시적인 목적인 뿐이다. 물론, 공정 조건들에 따라 다양한 영역들의 임의의 다른 배열이 달성될 수 있다.
도 2a 내지 도 2c에서, 본 발명에 따른 반도체 기판의 예시적인 제조 방법에 따른 도너 기판의 처리가 나타난다. 첫째로, 도 2a에서 도너 기판(205)이 제공된다. 상기 도너 기판(205)은 반도체 기판일 수 있고, 특히 실리콘(Si), 실리콘 카바이드(carbide), 실리콘 저머늄(germanium), 갈륨 나이트라이드(gallium nitride) 또는 저머늄 중 하나를 포함하는 기판일 수 있다.
이후, 유전 층(206)이 상기 도너 기판(205) 상에 제공된다(도 2b 참조). 상기 유전 층(206)은 열적 처리에 의해 또는 증착에 의해 형성될 수 있다. 예를 들어, 상기 유전 층(206)은, 실리콘 다이옥사이드(dioxide), 실리콘 나이트라이드(nitride), 실리콘 옥시나이트라이드 또는 알루미늄 옥사이드(Al2O3) 등 중 하나이거나, 또는 실리콘 다이옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 알루미늄 옥사이드(Al2O3) 등 중 적어도 하나로 구성된 적어도 하나의 층을 포함하는 적층된 층들의 조합일 수 있다.
또한, 변형에 따르면, 예를 들어, 개재된 유전 층을 포함하지 않는 직접적인 실리콘 본딩의 경우, 도 2b에 도시된 단계들은 생략될 수 있다.
도 2c에서, 상기 도너 기판(205) 내부로 소정의 분리 영역(splitting area, 207)을 형성하는 단계를 포함하는 다음 공정 단계의 결과가 도시된다. 상기 소정의 분리 영역(207)은 이온 주입 공정에 의해 형성되고, 상기 이온 주입 공정 동안 수소 또는 (헬륨, 아르곤, 등과 같은) 희가스(rare gas)와 같은 이온들이 상기 도너 기판(205) 내로 주입된다. 상기 소정의 분리 영역의 깊이 h는 상기 주입된 이온들의 에너지에 의해 결정될 수 있다.
도 3a 및 도 3b에서, 본 발명에 따른 반도체 기판의 예시적인 제조 방법의 추가적인 단계들이 나타난다.
도 3a는 상기 도너 기판(305)과 상기 핸들 기판(301)을 접착, 특히 본딩시킴으로써 얻어진 도너-핸들 복합체(308)를 나타낸다. 특히, 도 3a의 상기 도너-핸들 복합체(308)는, 도 1e로부터의 핸들 기판과 도 2c로부터의 도너 기판을 접착시킴으로써 형성될 수 있다.
기계적 및/또는 열적 처리에 따라, 상기 소정의 분리 영역(307)에서 매몰된 유전 층(309)과 함께 반도체 층(310)의 분리가 일어나고, 그에 따라, 도 3b에서 나타난 바와 같은 매몰된 정렬 마크들(303a, 303b) 및 도핑 영역들(304a, 304b, 304c, 304d)을 포함하는 반도체-위 절연체 구조를 얻기 위해 상기 2개의 층들이 상기 핸들 기판 상으로 전달된다.
실제로, 상기 분리 단계 동안 수행되는 열적 처리 동안, 마이크로스플리팅들(microsplittings) 또는 마이크로크랙들(microcracks)의 형성을 초래하는 마이크로캐비티들(microcavities)은, 완전한 분리를 야기하는 상기 소정의 분리 영역(307)에서 달성될 뿐만 아니라, 상기 정렬 마크들의 영역 에서도 달성된다. 이후, 이러한 영역들에서의 변화된 결정 특성들(crystallographic properties)은 후속의 리소그래피 제조 단계들 동안 상기 정렬 마크들을 관측하도록 이용될 수 있다. 대안으로서, 각각의 이온 주입 단계 이후에 전용의 열적 어닐링(dedicated thermal annealing)이 뒤따를 수 있다.
도 4a에서, 도 3b의 예시적인 절연체-위-반도체 기판이 다시 나타난다. 반도체 층(410)이 그 사이에 매몰된 유전 층(409)을 포함하는 핸들 기판(401) 상으로 제공된다. 상기 핸들 기판(401)에서, 매몰된 정렬 마크들(403a, 403b) 및 도핑 영역들(404a, 404b, 404c, 404d)이 나타난다.
도 4b에서, 각각의 도펀트 농도 프로파일이 솔리드 라인(solid line, 411)으로 도시된다. 예를 들어 게이트 영역인 상기 도펀트 농도의 최대값이 상기 핸들 기판(401) 과 상기 매몰된 유전 층(409)의 경계면과 근접함을 알 수 있다. 본딩 이전의 주입 덕분에, 상기 반도체 층(410)은 상기 핸들 기판 내 높은 도핑 농도에 의해 영향 받지 않는다. 상기 게이트 영역 아래에서, 낮은 도펀트 농도를 가지는 제 2 영역, 예를 들어 웰 영역이 관측될 수 있다.
비교를 해보면, 종래 기술에 따른 전형적인 도펀트 프로파일이 점선(412)으로 나타난다. 종래 기술에 따른 프로파일에서는, 상기 반도체 층(410) 내에서도 도펀트 농도가 존재함을 알 수 있다. 이러한 상기 반도체 층(410) 내에 존재하는(non-zero) 농도는, 상기 상부 반도체 층을 통한 주입 및 후속의 어닐링 단계들에 의해 야기된 주입 꼬리 부분으로부터 발생된 것이다. 동시에, 본 발명의 기술 사상에 의해 달성된 농도에 비해, 핸들 기판(401)과 매몰된 유전 층(409) 사이의 경계면에서의 최대 도펀트 농도가 감소되었다.
이하에서는 본 발명에 따른 실제적인 예가 설명될 것이다.
제 1 예에 따르면, 핸들 기판 내에 매몰된 정렬 마크들을 형성하는데 아르곤이 사용된다. 이온 주입 단계를 위한 에너지는 50 내지 250 keV이고, 도즈 범위는 1 x 1014 내지 5 x 1015 cm- 2 이다. 희생 옥사이드를 통해 이온 주입이 수행되고, 상기 희생 옥사이드는 모든 필요한 주입들의 주입 이후에 제거된다. 아르곤은 가격이 저렴하고 산업 주입자들(industrial implanters)로부터 이용 가능하다는 점에서 특히 유리하다.
제 2 예에 따르면, 상기 매몰된 정렬 마크들을 위해 불소가 사용된다. 1 x 1015 내지 1 x 1016 cm- 2 의 도즈 범위에서 에너지 범위는 25 내지 150 keV일 수 있다. 도핑 목적으로 보론 원자를 얻기 위해 보론 트리플루오라이드(BF3) 가스가 사용될 수 있다.
제 3 내지 제 5 예에 따르면, 정렬 마크들의 생성을 위해 불소, 네온(neon) 또는 크세논(xenon)이 사용될 수 있다. 아르곤의 경우와 같이 동일한 레벨 및 형태(morphology)의 구조적인 데미지를 유지하는 것이 바람직하다. 예를 들어, 1 x 1016 cm- 2 의 도즈 및 60 keV에서 불소가 주입될 수 있고, 700 ℃의 1시간 어닐 및 1100℃의 스파이크 어닐(spike anneal)을 포함하는 열적 어닐링 단계가 뒤따른다.
상기 매몰된 정렬 마크들의 생성 이후에, 다음의 일반적인 레시피들(recipes)을 사용한 이온 주입을 이용하여 P-웰 및 N-웰이 형성될 수 있다.
P-웰: 예를 들어 보론 주입 및 어닐이다. 상기 p 웰 형성은 한번의 단일 주입 및 확산만으로 달성될 수 있다. 그러나 필요한 경우 고에너지 주입들 다수의 도즈들 및 주입 에너지들이 활용될 수 있고, p 웰 영역을 형성하기 위한 어닐링 단계가 뒤따른다.
N-웰: 예를 들어 인 및/또는 비소 주입 및 어닐이다. 상기 n 웰 형성은 한번의 단일 주입 및 확산만으로 달성될 수 있다. 그러나 필요한 경우 고에너지 주입들 다수의 도즈들 및 주입 에너지들이 활용될 수 있고, n 웰 영역을 형성하기 위한 어닐링 단계가 뒤따른다.
이하의 일반적인 레시피들을 사용하여 매몰된 게이트들이 형성될 수 있다.
N-게이트: 비소 또는 인, 활성화 어닐(activation anneal)이 뒤따름.
P-게이트: 보론 또는 인듐(indium), 활성화 어닐이 뒤따름.
따라서, 본 발명에 따른 반도체 기판의 예시적인 제조 방법의 가능한 공정 플로우는 다음의 후속 단계들을 포함할 수 있다.
1) 핸들 기판 상의 스크리닝 옥사이드의 증착 또는 산화(oxidation);
2) 정렬 마크들의 형성 및 주입;
3) 깊은 n-웰의 주입 (1016 - 1018 at/cm- 3 의 농도), 도펀트 종은 예를 들어 인;
4) 어닐;
5) p-웰의 주입 (5 x 1016 - 5 x 1018 at/cm- 3 의 농도), 도펀트 종은 예를 들어 보론;
6) 어닐;
7) 예를 들어 비소로 N+ 게이트를 주입;
8) 어닐;
9) 예를 들어 보론으로 P+ 게이트를 주입;
10) 어닐;
11) 상기 스크리닝 옥사이드를 벗겨냄; 및
12) 도너 기판과의 본딩을 준비.
선택적으로, 상기 웰 및 상기 각각의 게이트 주입 모두가 동일한 마스크를 사용하여 함께 행하여질 수 있다.
본딩 이전에 핸들 기판 내부로 정렬 마크들 및 도펀트 영역들을 제공함으로써, 전달된 층(310) 내부로의 도펀트 농도 꼬리 부분들, 즉 소자 층들 내의 도펀트 농도 꼬리 부분들이 방지될 수 있고 필요한 만큼 도펀트 프로파일들이 조절될 수 있다.
상술한 실시예들 및 예들에서, 선택적으로, 상기 핸들 기판 내에 상기 정렬 마크들만이 제공될 수 있다. 다시 말해, 상기 핸들 기판 내 1개 이상의 도핑 영역들의 패턴이 생략될 수 있다. 상기 정렬 마크들은 전달된 반도체 층 및 매몰된 유전 층에 영향을 미치는 후속 공정 단계들 동안 정렬 목적들로 사용될 수 있다. 상기 정렬 마크들을 형성함으로써, 특히 핸들 기판 내부로, 즉 핸들 기판 표면 아래에서, 상기 표면은 근본적으로 영향을 받지 않는 상태를 유지하며, 따라서 상기 핸들 기판의 본딩 품질(bonding quality)이 종래 기술에 비해 더욱 양호하다.
비록 본 발명의 상술한 실시예들 및 예들이 독립적으로 설명되었지만, 상술한 특징들의 일부 또는 전부가 서로 다른 방법으로 조합될 수도 있음이 이해되어야 한다. 논의된 실시예들은 한정들을 의도한 것이 아니며, 본 발명의 특징들 및 이점들을 도시하는 예로서만 기능할 것이다.

Claims (22)

  1. 반도체 기판의 제조 방법으로서,
    a) 도너 기판(205; 305) 및 핸들 기판(101; 201; 301; 401)을 제공하는 단계;
    b) 상기 핸들 기판(101; 201; 301; 401) 내 1개 이상의 도핑 영역들의 패턴(104a-d; 304a-d; 404a-d)을 형성하는 단계; 및 이후에
    c) 도너-핸들 복합체(308)를 얻기 위해 상기 도너 기판(205; 305) 및 상기 핸들 기판(101; 201; 301; 401)을 접착하는 단계를 포함하고,
    상기 단계들 a)와 b) 사이에 수행되는 단계 d)를 더 포함하며,
    상기 단계 d)는 상기 핸들 기판(101; 201; 301; 401) 내부로(inside) 1개 이상의 정렬 마크들(103a-b; 303a-b; 403a-b)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서,
    상기 1개 이상의 정렬 마크들(103a-b; 303a-b; 403a-b)은 이온 주입에 의해 형성되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 1개 이상의 정렬 마크들(103a-b; 303a-b; 403a-b)은 비-도펀트 종들, 수소(H), 헬륨(He), 아르곤(Ar), 불소(F), 네온(Ne), 및크세논(Xe) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 1 항 또는 제 2항에 있어서,
    상기 단계 d)는 열적 어닐링 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 단계 b)는 도펀트인 인 및 비소 및 보론 중 적어도 하나를 주입하기 위한 적어도 하나의 이온 주입 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 5 항에 있어서,
    상기 적어도 하나의 이온 주입 단계 이후에 어닐링 단계가 뒤따르는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 단계들 a)와 b) 사이에 수행되는 단계 e)를 더 포함하고,
    상기 단계 e)는 상기 핸들 기판(101; 201; 301; 401) 상에 스크리닝 층(102)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 단계들 a)와 c) 사이에 수행되는 단계 f)와, 상기 단계 c) 이후에 수행되는 단계 g)를 더 포함하고,
    상기 단계 f)는, 상기 도너 기판(205; 305) 내부로 소정 깊이에서 소정의 분리 영역(207; 307)을 형성하는 단계를 포함하며,
    상기 단계 g)는, 상기 도너-핸들 복합체로부터 상기 도너 기판(205; 305)의 나머지를 분리시키는 단계를 포함하고,
    상기 분리는 상기 소정의 분리 영역(207; 307)에서 일어나는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 단계들 a)와 c) 사이에 수행되는 단계 h)를 더 포함하고,
    상기 단계 h)는 상기 도너 기판(205; 305) 상에 유전 층(206; 306) 또는 적어도 하나의 유전 층을 포함하는 적층된 층들의 조합을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 1개 이상의 도핑 영역들의 패턴(104a-d; 304a-d; 404a-d)은 1개 이상의 라인들(lines) 및 1개 이상의 섬들(islands) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 1개 이상의 도핑 영역들의 패턴(104a-d; 304a-d; 404a-d)은 적어도 하나의 웰 영역 및 적어도 하나의 후방 게이트 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제 11 항에 있어서,
    적어도 하나의 웰 영역과 적어도 하나의 후방 게이트는 동일한 마스크를 사용하여 형성된 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 반도체 기판의 제조 방법으로서,
    a) 도너 기판 및 핸들 기판을 제공하는 단계;
    b) 상기 핸들 기판 내부로(inside) 1개 이상의 정렬 마크들을 형성하는 단계; 및 이후에
    c) 도너-핸들 복합체를 얻기 위해 상기 도너 기판 및 상기 핸들 기판을 접착하는 단계를 포함하는 반도체 기판의 제조 방법.
  14. 삭제
  15. 제1항 또는 제13항에 있어서,
    상기 도너 기판 및 상기 핸들 기판을 접착하는 단계는 본딩에 의해 수행되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  16. 제7항에 있어서,
    상기 스크리닝 층(102)은 스크리닝 옥사이드인 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제9항에 있어서,
    상기 유전 층(206; 306)은 200 nm 미만 또는 100 nm 미만의 두께를 가지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 핸들 기판(101; 201; 301; 401) 내 1개 이상의 도핑 영역들(104a-d; 304a-d; 404a-d) 및 1개 이상의 정렬 마크들(103a-b; 303a-b; 403a-b) 중 적어도 하나를 가지는 도너-핸들 복합체(308)를 포함하는 반도체 기판.
  19. 제 18 항에 있어서,
    상기 도너 기판(205; 305) 내부의 소정 깊이에서 형성된 소정의 분리 영역(207; 307)을 더 포함하는 반도체 기판.
  20. 기판 층(301; 401), 반도체 층(310; 410), 및 상기 기판 층(301; 401)과 상기 반도체 층(310; 410) 사이의 유전 층(309; 409)을 포함하고,
    상기 기판 층(301; 401)은 1개 이상의 정렬 마크들(303a-b; 403a-b) 및 1개 이상의 도핑 영역들의 패턴(304a-d; 404a-d) 중 적어도 하나를 포함하는 것을 특징으로 하는 절연체-위-반도체 기판.
  21. 제 20 항에 있어서,
    상기 1개 이상의 도핑 영역들의 패턴(304a-d; 404a-d)은 상기 반도체 층(310; 410) 및 상기 유전 층(309; 409) 중 적어도 하나 내로 연장되지 않는 것을 특징으로 하는 절연체-위-반도체 기판.
  22. 제20항에 있어서,
    상기 유전층(309; 409)은 옥사이드 층인 것을 특징으로 하는 절연체-위-반도체 기판.
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