JP2011222987A - 半導体基板を製造する方法 - Google Patents

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Abstract

【課題】 半導体基板、特に半導体・オン・インシュレータ基板を製造する新規な方法を提供する。
【解決手段】 本発明の半導体基板を製造する方法は、ａ）ドナー基板とハンドル基板を準備するステップと、ｂ）ハンドル基板に、特に内部に、１つ以上のドープ領域のパターンを形成するステップと、ｃ）次に、特に結合させることにより、ドナーとハンドル基板を付着させて、ドナー・ハンドル複合物を得るステップと、を備えることを特徴とする。
【選択図】 図３

Description

本発明は、半導体基板、特に半導体・オン・インシュレータ（ＳＯＩ）基板を製造する方法に関する。
複合半導体基板は、２つ以上の層を組み合わせることによって製造することができる。このような工学的基板の１種が半導体・オン・インシュレータ基板であり、誘電体層が間にあるキャリア基板の上に半導体最上層が形成されている。半導体最上層とキャリア基板には、通常はシリコンが用いられ、誘電体層は、通常は酸化物層、典型的には酸化シリコンである。
特に、「完全空乏型」ＳＯＩ（ＦＤＳＯＩ）は、デバイスの閾値電圧を調整するバックバイアスが半導体最上層上に形成されたキャリア基板内部にドープ領域をしばしば利用している。
埋め込み誘電体の下にドープ領域を作製するために、通常は半導体最上層と埋め込み誘電体層を通してイオンが注入される。しかしながら、この方法は、注入プロファイルのテイルが半導体最上層の初期ドーピングレベルに影響し、それによって、デバイス特性が変わるとともに閾値電圧ばらつきを誘導するランダムドーパントゆらぎ（ＲＤＦ）が生じるという欠点を有する。
このようなドーパント汚染や高ドーズ量及び/又は注入テイルによるチャネル領域の損傷を避けるために、半導体最上層と埋め込み誘電体層を通してキャリア基板へ深く注入することが提案された。しかしながら、この方法は、キャリア基板と埋め込み誘電体層の間の接合部の方へ上向きにドーパントを拡散することが不可欠である熱アニーリングステップを必要とする。従って、回路最適化に望ましいドーパントレベルを得ることが可能でない。
更にまた、キャリア基板と埋め込み誘電体層の間の接合部における活性ドーパントレベルはあまり高くすることができず、典型的には１．０×１０１９ｃｍ−３より小さい。これにより、注入されたドープパターンを用いて埋め込み回路を生成する可能性が制限される。
それ故、本発明の目的は、半導体基板、特に、半導体・オン・インシュレータ基板を作製する改善された方法を提供することである。
この目的は、請求項１に記載の方法によって達成される。
従って、半導体基板、特に、半導体・オン・インシュレータ（ＳＯＩ）基板を製造する方法は、ａ）ドナー基板とハンドル基板を準備するステップと、ｂ）ハンドル基板に、特に内部に、１つ以上のドープ領域のパターンを形成するステップと、ｃ）次に、特に結合させることにより、ドナーとハンドル基板を、付着させて、ドナー・ハンドル複合物を得るステップと、を備える。
ドナーとハンドル基板の付着に先立ってハンドル基板に１つ以上のドープ領域のパターンを形成することによって、半導体基板の他の層にテイルが発生することを抑制することができ、望ましい寸法、ドーパントレベル及びプロファイルがドープ領域の形成を可能にすることができる。更に、いわゆるレジストエッジイオン注入偏向の負の作用も抑えることができ、あるいは少なくとも、典型的にはドーパントプロファイルに影響しないレベルまで低下させることができる。これにより、基板上の回路の寸法を短縮させるのを援助することができる。
ドナー基板とハンドル基板の各々は、半導体基板、特に、シリコン基板であり得る。
ドナーとハンドル基板の付着に先立って、ハンドル及び／又はドナー基板は、例えば、洗浄、あるいは適切な表面処理によって、結合させるように準備され得る。
有利な実現によれば、方法は、ハンドル基板に、特に内部に、１つ以上のアライメントマークスを形成することからなるステップａ）とｂ）の間に行われるステップｄ）を更に備えることができる。アライメントマークは、ドープ領域が基板の他の層における、特にドナー基板における対応する領域、あるいはハンドル基板における他のドープパターンと整列され得るようにハンドル基板の所定の位置にパターンを形成することを可能にする。
これに関連して、用語「内部に」は、ハンドル基板の表面がアライメントマークに本質的に影響されないようにアライメントマークが典型的には約１０μｍ未満の深さに埋め込まれることを意味する。
ハンドル基板面の下にアライメントマークを形成し且つ／又はドーパントパターンを注入する利点は、更に、ハンドル基板の結合品質が先行技術と比較してより良いように表面が依然として本質的に影響されないままであることである。本発明は、用いられるリソグラフィ技術と独立している。本発明は、依然として、浸漬、ＥＵＶ、ｅビームリソグラフィのような最も進歩したリソグラフィ技術と適合できる。
特に、１つ以上のアライメントマークは、イオン注入によって形成することができる。このようにして、アライメントマークは、当該技術において既知である充填されたトレンチによって形成されるアライメントマークと比較してハンドル基板の表面を本質的に変えない。先行技術に用いられるアランメントマーク又は構造は、典型的には厚い誘電体層を用いて平坦化されなければならず、物質混合物が、物質内部で応力を加えることにつながることさえあり得る。先行技術の使用は、また、結合接合部でボイドの形成を引き起こすことがあり得る。従って、先行技術マークは薄い誘電体層又は半導体層と組み合わせることができないが、イオン注入アライメントマークは、応力を防止することができ且つ平坦化が必要ないため、例えば、厚さが２００ｎｍより小さい、特に１００ｎｍより小さいより薄い埋め込み誘電体層と適合できる。本発明の方法におけるハンドル基板面は、依然として結合のためにより良く準備されたままである。
更により好ましくは、１つ以上のアライメントマークは、非ドーパント化学種、特に、水素（Ｈ）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、フッ素（Ｆ）、ネオン（Ｎｅ）及び／又はキセノン（Ｘｅ）、又は２つ以上の元素の組み合わせを含むことができる。特に、アルゴンは、安価であり且つ注入装置のビームラインを洗浄するために一般に用いられるように用いることができるので、方法の実施が容易に達成され得る。
アライメントマークは、変形例によれば、また、異なる技術、例えば、集束レーザ溶融又は集束イオンビーム溶融を用いて達成することができる。
好適実施形態によれば、ステップｄ）は、熱アニーリングステップを含むことができる。熱アニーリングステップによって、アライメントマークと周囲基板材料の間の光学コントラストを増強することができる。すなわち、ナノキャビティあるいはマイクロキャビティの成長のような欠陥が誘導されることになる。アライメントマークの位置と形状は、安定なままである。このようにして、ナノキャビティあるいはマイクロキャビティの所定の分布を生じることができ、ハンドル基板の光学特性が局部的に変化する。これらは、リソグラフィツールがハンドルにおけるその後のドープパターン及び/又はドナー基板の転写層を正確に整列することができるようにアランメントツールに見出だすことができる。
有利には、ステップｂ）は、ドーパント、特に、リン及び／又はヒ素及び／又はホウ素及び／又はインジウム、及び／又はアンチモンを注入するための少なくとも１つのイオン注入ステップを含むことができる。ドーパント注入は、ハンドル基板におけるｎ及びｐのドープ領域の形成を目標にしている。従って、ｎ型及び／又はｐ型ドーパント濃度を有する望ましい領域をハンドル基板内に形成することができる。
少なくとも１つのイオン注入ステップの後に、アニーリングステップが続いてもよい。特に、アニーリングステップは、熱アニーリングステップであり得る。アニーリングによって、ドーパントが表面まで到達し得る。
半導体基板を製造する方法は、好ましくは更に、ハンドル基板上にスクリーニング層、特に、スクリーニング酸化物を形成することからなるステップａ）とステップｂ）の間に行われるステップｅ）を備えることができる。スクリーニング層又は犠牲層、特にスクリーニング酸化物又は犠牲酸化物を用いることによって、イオン注入の間のチャネリングと基板面ミスオリエンテーションに関連があるばらつきを抑えることができる。
変形例において、更に、ステップｃ）に先立って、スクリーニング層を除去してもあるいはストリッピングしてもよい。
方法は、更に、ドナー基板内部に深さｈの所定の分離領域を形成するステップからなるステップａ）とステップｃ）の間に行われるステップｆ）と、ドナー・ハンドル複合物からドナー基板の残余部を取り外すことからなるステップｃ）の後に行われるステップｇ）であって、取り外しが所定の分離領域で行われる、前記ステップｇ）と、を備えることができる。
層を、特にマイクロメートルの範囲の厚さがある層を、ハンドル基板上へ転移させることができる。本発明の方法については、特に厚さが４００ｎｍ未満、更に特に２００ｎｍ未満の薄層を転移させることができる。ハンドル基板の表面が本発明の方法によって本質的に依然として影響されないままであるので、ハンドル基板の結合品質は先行技術と比較してより良い。
所定の分離領域を形成するステップは、イオン注入ステップを含むことができる。所定の分離領域の深さｈは、注入イオンのエネルギーによって決定され得る。所定の分離領域を形成するための注入イオンは、水素イオン又は希ガスイオン（Ｈｅ、Ａｒ、…）であり得る。
方法は、更に、誘電体層、特に、酸化物層、又はドナー基板上に少なくとも１つの誘電体層を備える積み重ねられた層の組み合わせを形成することからなるステップａ）とステップｃ）の間に行われるステップｈ）であって、特に、誘電体層の厚さが２００ｎｍ未満、特に１００ｎｍ未満である、前記ステップｈ）を備えることができる。それによって、埋め込みドープ領域を有するＳＯＩ基板を得ることができる。このＳＯＩ基板は、薄い誘電体、最終的には、薄い半導体最上層をもち得る。
従って、本発明の方法は、ハンドル基板においてドープ領域を得ることを可能にし、同時に、先行技術で生じるようなドーピングテイルを有する転写層の汚染が防止され得る。
誘電体層は、熱プロセスによって達成され得るドナー基板を酸化することによって形成され得る。或はまた、誘電体層を堆積によって設けることができる。変形例において、誘電体層がハンドル基板上に形成され得る。
１つ以上のドープ領域のパターンは、１つ以上のライン及び／又は１つ以上のアイランドを備えことができる。ラインは、特に直線ラインあるいは湾曲ラインでもよく、ラインの長さはラインの幅より著しく大きい。
１つ以上のドープ領域のパターンは、少なくとも１つのウェル領域及び／又は少なくとも１つのバックゲートを備えることができる。それによって、ハンドル基板面に垂直な深さで望ましいドーパントパターンとドーパントプロファイルをより良く生成させることができ、結合の前にドーパントパターンが形成されるために、いかなる寸法も達成され得る。ウェル形成ステップとバックゲート形成ステップの間に、追加のアニーリングステップが含まれ得る。
少なくとも１つのウェル領域と少なくとも１つのバックゲートが同じマスクを用いて形成され得る。これにより、プロセスが簡単になる。
方法は、更に、特に、半導体基板の取り外しステップ後の半導体最上層のＣＭＰ研磨（化学機械的研磨）及び／又は研磨ステップ前及び／又は後の洗浄ステップを含む表面処理ステップを含むことができる。
有利には、取り外しが行われた表面を、アニーリングステップ、特に、熱アニーリングステップを用いて処理することができる。このようにして、表面不規則性を平滑化することができる。
他の態様によれば、目的は、請求項１４記載の方法によって達成される。従って、本発明は、半導体基板、特に、半導体・オン・インシュレータ（ＳＯＩ）基板を製造する方法であって、ａ）ドナー基板とハンドル基板を準備するステップと、ｂ）ハンドル基板に、特に内部に、１つ以上のアライメントマークを形成するステップと、ｃ）次に、特に結合させることによって、ドナーとハンドル基板を付着させて、ドナー・ハンドル複合物を得るステップと、を備える、前記方法を提供する。
アライメントマークは、ハンドル基板の所定の位置に及び／又は基板の他の層に、特にドナー基板にパターンの形成を可能にする。
これに関連して、用語「内部に」は、ハンドル基板の表面が本質的に影響されないような、典型的には約１０μｍ未満の深さに、アランメントマークが埋め込まれることを意味する。
ハンドル基板に、特に内部に、すなわち、ハンドル基板面の下にアライメントマークを形成することによって、ハンドル基板の結合品質が先行技術に比較してより良いように表面が依然として本質的に影響されないままである。本発明は、用いられるリソグラフィ技術から独立している。本発明は、依然として、浸漬、ＥＵＶ及びｅビームリソグラフィのような最も進歩したリソグラフィ技術と適合できる。
特に、当該技術において既知である充填されたトレンチによって形成されるアライメントマークと比較して、本質的にハンドル基板の表面を変えないように、アライメントマークを形成することができる。先行技術に用いられるアランメントマーク又は構造は、典型的には厚い誘電体層を用いて平坦化されなければならず、物質混合物は物質内部で応力を加えることにさえつながり得る。先行技術の使用は、また、結合接合部でボイドの形成を引き起こし得る。従って、先行技術のマークは、薄い誘電体層又は半導体層と組み合わせることができないが、本発明のアライメントマークは、応力を防止することができ且つ平坦化が必要にならないように、例えば、厚さが２００ｎｍ未満、特に１００ｎｍ未満の、より薄い埋め込み誘電体層と適合できる。本発明の方法におけるハンドル基板面は、依然として結合のためにより良く準備されたままである。
方法、特に１つ以上のアライメントマークを形成するステップは、上記特徴部の１つ以上を含むことができる。
本発明は、更に、ハンドル基板において１つ以上のアランメントマーク及び／又は１つ以上のドープ領域のパターンを有するドナー・ハンドル複合物を備える半導体基板を提供する。
ハンドル基板における１つ以上のアランメントマーク及び／又は１つ以上のドープ領域のパターンは、種々のプロセスステップの間に得られる上記特徴部の１つ以上を含むことができる。半導体基板は、特に、上記方法のステップｃ）において形成されるドナー・ハンドル複合物に対応することができる。
半導体基板は、更に、ドナー基板内部の深さｈに所定の分離領域を備えることができる。
本発明は、更に、基板層、半導体層及び誘電体層、特に、基板層と半導体層との間の酸化物層を備え、基板層が、１つ以上のアランメントマーク及び／又は１つ以上のドープ領域のパターンを含む、半導体・オン・インシュレータ基板を提供する。
誘電体層は、埋め込み酸化物層（ＢＯＸ）に対応することができる。１つ以上のアライメントマーク及び／又は１つ以上のドープ領域のパターンは、種々のプロセスステップの間に得られる上記特徴部の１つ以上を含むことができる。
１つ以上のドープ領域のパターンは、半導体層及び／又は誘電体層へ伸長しないように設計及び／又は配置され得る。このようにして、１つ以上のドープ領域のパターンは、閾値電圧ばらつきを誘導するランダムドーパントゆらぎ（ＲＤＦ）を生じることによって半導体層上に形成されるデバイスの特徴を変えない。当該技術に見られる閾値電圧ばらつきは、次に、集積回路のパラメータに負に影響し、閾値電圧オフセットと不整合が引き起こされる。典型的な是正処置は、このランダムばらつきを補償するためにいくつかの臨界回路モジュールを特大にすることである。従って、本発明の基板におけるＲＤＦを減少させることによって、特に本質的に排除することによって、有意な表面積増加分が集積回路に使用可能である。これは、更に、上記のレジストエッジイオン注入偏向作用の低下によって改善される。つまり、半導体・オン・インシュレータ基板は、より再現可能なデバイス且つよりコンパクトで頑丈な回路を製造するために用いることができる。
本発明の半導体基板を製造する例示的な方法の異なるステップにおけるハンドル基板を示す図である。 本発明の半導体基板を製造する例示的な方法の異なるステップにおけるドナー基板を示す図である。 本発明の半導体基板を製造する例示的な方法のステップを示す図である。 本発明のドーパントプロファイルを有する例示的なシリコンオンインシュレータ基板を示す図である。
有利な実施形態は、同封の図面と組み合わせて記載される。
図１(ａ)〜図１(ｅ)において、半導体基板を製造する例示的な方法によるハンドル基板１０１の処理を示す。図１(ａ)において、ハンドル基板１０１が示されている。
ハンドル基板１０１は、適切なハンドル基板、特にシリコンウエハであり得る。ハンドル基板は、また、ガラス型又は石英型の基板であり得る。
図１(ｂ)において、スクリーニング層１０２、特にスクリーニング酸化物がハンドル基板１０１の主表面上に形成される。プロセスによっては、このスクリーニング層１０２は、必要でなくてもよい。
次のプロセス混合において、アライメントマーク１０３ａ、１０３ｂは、ハンドル基板１０１内部に形成される。これは、スクリーニング層１０２を通してイオン注入を行うことによって達成される。この実施形態において、注入化学種は非ドーパント化学種、例えば、アルゴン又はフッ素であり、これらは典型的には製造ラインにおいて利用可能な化学種である。
このステップの結果を図１(ｃ)に示す。
アライメントマーク１０３ａ及び１０３ｂは非ドーパント化学種から形成される。すなわち、アライメントマーク１０３ａ及び１０３ｂは基板１０１をドープしていない。更にまた、イオン注入プロセスのため、アライメントマーク１０３ａ及び１０３ｂは、ハンドル基板１０１の表面を変えていない。言い換えれば、アライメントマーク１０３ａ及び１０３ｂは、ハンドル基板１０１に埋め込まれているアライメントマークに対応する。更にまた、ハンドル基板における欠陥に関係がある、アライメントマーク１０３ａ及び１０３ｂは拡散せず、それによってサイズや位置の安定なアライメントマークが生成される。
イオン注入プロセスによって、微細でおそらく最小限の特徴部注入領域を生成することが可能であり、最小限の特徴部は、所定のリソグラフィ技術によって画成され得る最も小さな形状及び再現可能で信頼性が高いアライメントマークに対応し、これらは標準リソグラフィと適合するが、浸漬及びＥＵＶ（極紫外線）リソグラフィ要求とも適合する。実際に、アライメントマークは、好ましくは、スクリーニング層１０２の最上部に形成されるマスクを用いることによって画成される。マスキング層は、例えば、リソグラフィ技術によってパターン形成され得る。次に、注入ステップは、全ウエハ領域注入装置によって行われ得る。
この実施形態の変形例として、ハンドル基板内部にアライメントマークを形成する他の適切なプロセスには、例えば、焦束レーザ技術又は焦束イオンビーム技術が適用され得る。
最新のリソグラフィツールは、ナノメートル精度でハンドルウエハに埋め込まれたアライメントマークを確認するのに適している赤外線（ＩＲ）アランメントレーザのような、アライメントマークを確認することができるアランメントツールを備えている。
図１(ｄ)において、更に、ドープ領域１０４ａ、１０４ｂ、１０４ｃ及び１０４ｄのパターンを示す。ドープ領域１０４ａ〜１０４ｄのこのパターンは、１つ以上のイオン注入ステップを用いて形成されている。ドープ領域は、異なる深さで注入されてもよい。例えば、ドープ領域１０４ｂと１０４ｃは異なる深さで注入され、ドープ領域１０４ａと１０４ｄは部分的に重なっている。
ドープ領域は、ｎウェル及び／又はｐウェル及び／又はｎバックゲート及び／又はｐバックゲートに対応し得る。
ドープ領域１０４ａは、ドーパントとしてリンを含むｎウェルに対応し得る。ドーパントの濃度は、１０１６〜１０１８ｃｍ−３であり得る。ドープ領域を形成するいくつかの選択があり、例えば、更に、アニーリングステップによってハンドル基板の中へ、しかしその表面の方に向かって上向きにも注入され拡散される。
ドープ領域１０４ｂは、ドーパント化学種としてホウ素を含むｐウェルに対応し得る。ドーパントの濃度は、５．０×１０１６〜５．０×１０１８ｃｍ−３にあり得る。このようなドープ領域を形成するいくつかの選択があり、例えば、更に、アニーリングステップによってハンドル基板の中へ、しかしその表面の方に向かって上向きにも注入され拡散される。
ドープ領域１０４ｃは、特にヒ素を含む、Ｎ＋ゲートに対応し得る。ドープ領域１０４ｄは、特にホウ素を含むＰ＋ゲートに対応し得る。ゲート領域に典型的なプロセス条件は、Ｎゲートについては、５〜５０ｋｅＶのエネルギーと５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２のドーズによるＡｓドーピング及びＰゲートについては、５〜５０ｋｅＶの範囲のエネルギーと５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２のドーズによるＢドーピングである。
ドープ領域１０４ａ及び１０４ｂは、ウェル領域に対応し得る。ウェル領域に典型的なプロセス条件は、５０−１００ｋｅＶのエネルギーと５×１０１２ｃｍ−２〜１×１０１４ｃｍ−２のドーズである。
埋め込みアライメントマーク１０３ａ及び１０３ｂとドープ領域１０４ａ〜１０４ｄのパターンの注入ステップ後、次のステップは、スクリーニング酸化物１０２をハンドル基板１０１から除去するか又はストリッピングすることからなる。スクリーニング酸化物１０２を含まない処理されたハンドル基板を図１(ｅ)に示す。
図１(ｅ)において、図１(ｄ)のドープ領域１０４ａ〜１０４ｄのパターンは、アニーリングステップを用いて処理されている。このようにして、更にハンドル基板１０１の中へ、しかしその表面の方へ向かって上向きにも拡散が達成された。
図１(ｅ)のパターンは、例示だけのためである。もちろん、種々の領域の他のいかなる配置も、プロセス条件によって達成され得る。
図２(ａ)〜図２(ｃ)において、本発明の半導体基板を製造する例示的な方法のドナー基板の処理を示す。最初に、ドナー基板２０５が図２(ａ)に示されている。ドナー基板２０５は、半導体基板、特に、シリコン（Ｓｉ）、炭化ケイ素、シリコンゲルマニウム、窒化ガリウム又はゲルマニウム基板の１つであり得る。
次に、誘電体層２０６がドナー基板２０５上に設けられる（図２(ｂ)を参照のこと）。誘電体層２０６は、熱プロセスによって又は堆積によって形成され得る。例えば、誘電体層２０６は、二酸化ケイ素、窒化シリコン、酸窒化シリコン又はＡｌ２Ｏ３等の少なくとも１つ、又は少なくとも１つの層を備える積み重ねられた層、二酸化ケイ素、窒化シリコン、酸窒化シリコン又はＡｌ２Ｏ３等の少なくとも１つの組み合わせであり得る。
変形例によれば、図２(ｂ)に示されるステップは、例えば、誘電体層を介在させない直接シリコン結合の場合には、省略されてもよい。
図２(ｃ)において、ドナー基板２０５内部に所定の分離領域２０７を形成するステップからなる次のプロセスステップの結果が示される。所定の分離領域２０７はイオン注入ステップによって形成され、そのステップの間に、水素イオン又は希ガスイオン（ヘリウム、アルゴン等）のようなイオンがドナー基板２０５の中に注入される。所定の分離領域の深さｈは、注入イオンのエネルギーによって決定され得る。
図３(ａ)及び図３(ｂ)において、本発明の半導体基板を製造する例示的な方法のステップを更に示す。
図３(ａ)は、ドナー基板３０５とハンドル基板３０１を付着することによって、特に結合することによって得られるドナー・ハンドル複合物３０８を示す図である。特に、図３(ａ)のドナー・ハンドル複合物３０８は、図１(ｅ)からのハンドル基板と図２(ｃ)からのドナー基板を付着させることによって形成され得る。
機械的及び／又は熱処理の際に、埋め込み誘電体層３０９と共に半導体層３１０の取り外しが、所定の分離領域３０７で行われるので、２つの層がハンドル基板３０１に転移されて、埋め込みアライメントマーク３０３ａ、３０３ｂ及びドープ領域３０４ａ〜３０４ｄを有する図３(ｂ)に示されるシリコン・オン・インシュレータ構造を得る。
実際に、取り外しステップの間に行われる熱処理の間、マイクロスプリッティングあるいはマイクロクラックを形成することになるマイクロキャビティは、完全な取り外しにつながる所定の取り外し領域３０７に達成されるだけでなくアライメントマークの領域にも達成される。次に、これらの領域において変化した結晶学的特性は、その後のリソグラフィ製造ステップの間にアライメントマークを見出すのに利用され得る。代わりとして、各イオン注入ステップに続いて、専用の熱アニーリングを含み得る。
図４(ａ)において、図３(ｂ)の例示的な半導体・オン・インシュレータ基板を再び示す。埋め込み誘電体層４０９を間に有するハンドル基板４０１の上に半導体層４１０が示されている。ハンドル基板４０１において、埋め込みアライメントマーク４０３ａ、４０３ｂ及びドープ領域４０４ａ〜４０４ｄが示されている。
図４(ｂ)において、それぞれのドーパント濃度プロファイルは、実線４１１として示されている。ドーパント濃度の最大、例えば、ゲート領域は、ハンドル基板４０１と埋め込み誘電体層４０９の接合部の近くにあることが分かる。結合に先立って注入ので、半導体層４１０は、ハンドル基板における高ドーピング濃度に影響されない。ゲート領域の下に、ドーパント濃度が低い第２の領域、例えば、ウェル領域を見出だすことができる。
比較のために、先行技術に典型的なドーパントプロファイルを破線４１２として示す。先行技術によるプロファイルにおいては、ドーパント濃度が半導体層４１０に存在していることが分かる。半導体層４１０におけるこの非ゼロ濃度は、半導体最上層を通して注入するステップと続いてのアニールステップによって引き起こされる注入テイルに由来する。同時に、ハンドル基板４０１と埋め込み誘電体層４０９の間の接合部の最大ドーパント濃度は、本発明の方法によって達成され得る濃度に比較して低下している。
以下に、本発明の実際的実施例を記載する。
第１実施例によれば、アルゴンを用いて、ハンドル基板に埋め込みアライメントマークを形成する。イオン注入ステップのためのエネルギーは、５０〜２５０ｋｅＶであり、ドーズ範囲が１×１０１４〜５×１０１５ｃｍ−２である。イオン注入は犠牲酸化物によって行われ、これは必要とされた注入すべての注入後に除去される。アルゴンは、安価で且つ工業用注入装置に利用可能であるので特に有利である。
第２実施例によれば、フッ素が埋め込みアライメントマークのために用いられる。エネルギー範囲は、１×１０１５〜１×１０１６ｃｍ−２のドーズ範囲で２５〜１５０ｋｅＶであり得る。ドープするための原子ホウ素を得るために三フッ化ホウ素（ＢＦ３）ガスを用いることができる。
第３実施例〜第５実施例によれば、アライメントマークの生成のためにフッ素、ネオン又はキセノンを用いることができる。アルゴンの場合と同じレベルと形態の構造損傷を保持することが望ましい。例えば、フッ素を６０ｋｅＶ及び１×１０１６ｃｍ−２のドーズで注入し、続いて７００℃で１時間による熱アニーリングステップ及び１１００℃スパイクアニールが行われてもよい。
埋め込みアライメントマークの生成の後、以下の一般的製法を用いたイオン注入を用いてＰウェルとＮウェルを形成することができる。
Ｐウェル：例えばホウ素注入及びアニール。ｐウェル形成は、１つだけの単一の注入と拡散によって達成され得る。しかし、必要ならば、高エネルギー注入の複数のドーズと注入エネルギーを用い、続いてアニーリングステップを行って、ｐウェル領域を形成することができる。
Ｎウェル：例えばリン及び／又はヒ素、注入及びアニール。ｎウェル形成は、１つだけの単一の注入と拡散によって達成され得る。しかし、必要ならば、高エネルギー注入の複数のドーズと注入エネルギーを用い、続いてアニーリングステップを行って、ｎウェル領域を形成することができる。
以下の一般的製法を用いて埋め込みゲートを形成することができる。
Ｎゲート：ヒ素又はリンに続いて活性化アニール。
Ｐゲート：ホウ素又はインジウムに続いて活性化アニール。
従って、本発明の半導体基板を製造する例示的な方法の可能なプロセスフローは、以下の続いてのステップを含み得る:
１）ハンドル基板上にスクリーニング酸化物を酸化又は堆積させるステップと、
２）アライメントマークを注入し形成するステップと、
３）濃いｎウェル（濃度１０１６−１０１８原子／ｃｍ−３）、ドーパント化学種、例えばリンを注入するステップと、
４）アニールするステップと、
５）ｐウェル（濃度５×１０１６−５×１０１８原子／ｃｍ−３）、ドーパント化学種、例えばホウ素を注入するステップと、
６）アニールするステップと、
７）Ｎ＋ゲート、例えばヒ素を注入するステップと、
８）アニールするステップと、
９）Ｐ＋ゲート、例えばホウ素を注入するステップと、
１０）アニールするステップと、
１１）スクリーニング酸化物をストリッピングするステップと、
１２）ドナー基板と結合させるために準備するステップ。
或はまた、ウェルとそれぞれのゲート注入双方は、同じマスクを用いて一緒に行うことができる。
ハンドル基板の内部での結合に先立ってアライメントマークとドーパント領域を設けることによって、転写層３１０の内部、従って、デバイス層におけるドーパント濃度テイルを防止することができ、必要であるようにドーパントプロファイルが調整され得る。
上記実施形態と実施例においては、代わりに、アライメントマークだけをハンドル基板に設けることもできる。言い換えれば、ハンドル基板において１つ以上のドープ領域のパターンが省略されてもよい。アライメントマークは、転移半導体と埋め込み誘電体層が影響されるその後のプロセスステップの間、アライメントのために用いることができる。ハンドル基板に、特に内部に、すなわち、ハンドル基板面の下に、アライメントマークを形成することによって、ハンドル基板の結合品質が先行技術に比較してより良いように表面は依然として本質的に影響されないままである。
本発明のすでに記述された実施形態と実施例を別々に記載してきたが、上記の特徴の一部もしくは全部が異なるように組み合わせられ得ることも理解されるべきである。記述された実施形態は、限定されるものではなく、本発明の特徴と利点を示す実施例として役立つものである。
１０１…ハンドル基板、１０２…スクリーニング層、１０３ａ、１０３ｂ…アライメントマーク、１０４ａ−１０４ｄ…ドープ領域、２０５…ドナー基板、２０６…誘電体層、２０７…分離領域、３０１…ハンドル基板、３０３ａ、３０３ｂ…埋め込みアライメントマーク、３０４ａ−３０４ｄ…埋め込みドープ領域、３０５…ドナー基板、３０６…誘電体層、３０７…取り外し領域、３０８…ドナー・ハンドル複合物、３０９…埋め込み誘電体層、３１０…半導体層、４０１…ハンドル基板、４０３ａ、４０３ｂ…埋め込みアライメントマーク、４０４ａ−４０４ｄ…埋め込みドープ領域、４０９…埋め込み誘電体層、４１０…半導体層、４１１…実線、４１２…破線。

Claims (18)

  1. 半導体基板、特に半導体・オン・インシュレータ基板を製造する方法であって、
    ａ）ドナー基板（２０５；３０５）とハンドル基板（１０１；２０１；３０１；４０１）を準備するステップと、
    ｂ）前記ハンドル基板（１０１；２０１；３０１；４０１）に、特に内部に、１つ以上のドープ領域（１０４ａ−ｄ；３０４ａ−ｄ；４０４ａ−ｄ）のパターンを形成するステップと、
    ｃ）次に、特に結合させることにより、前記ドナー（２０５；３０５）と前記ハンドル（１０１；２０１；３０１；４０１）基板とを付着させて、ドナー・ハンドル複合物（３０８）を得るステップと、
    を備える、前記方法。
  2. 前記ハンドル基板（１０１；２０１；３０１；４０１）に、特に内部に、１つ以上のアライメントマーク（１０３ａ−ｂ；３０３ａ−ｂ；４０３ａ−ｂ）を形成することからなるステップａ）とステップｂ）の間に行われるステップｄ）を更に備える、請求項１に記載の方法。
  3. １つ以上の前記アライメントマーク（１０３ａ−ｂ；３０３ａ−ｂ；４０３ａ−ｂ）が、イオン注入によって形成される、請求項２に記載の方法。
  4. １つ以上の前記アライメントマーク（１０３ａ−ｂ；３０３ａ−ｂ；４０３ａ−ｂ）が、非ドーパント化学種、特に、Ｈ、Ｈｅ、Ａｒ、Ｆ、Ｎｅ及び／又はＸｅを含む、請求項２又は３に記載の方法。
  5. ステップｄ）が、熱アニーリングステップを含む、請求項２〜４のいずれか１項に記載の方法。
  6. ステップｂ）が、ドーパント、特に、リン及び／又はヒ素及び／又はホウ素を注入する少なくとも１つのイオン注入ステップを含む、請求項１〜５のいずれか１項に記載の方法。
  7. 少なくとも１つの前記イオン注入ステップの後に、アニーリングステップが続く、請求項６に記載の方法
  8. 前記ハンドル基板（１０１；２０１；３０１；４０１）上にスクリーニング層（１０２）、特にスクリーニング酸化物を形成することからなるステップａ）とステップｂ）の間に行われるステップｅ）を更に備える、請求項１〜７のいずれか１項に記載の方法。
  9. 前記ドナー基板（２０５；３０５）内部に深さｈの所定の分離領域（２０７；３０７）を形成することからなるステップａ）とステップｃ）の間に行われるステップｆ）と、前記ドナー基板（２０５；３０５）の残余部をドナー・ハンドル複合物から取り外すことからなるステップｃ）後に行われるステップｇ）であって、取り外しが所定の分離領域（２０７；３０７）で行われる、前記ステップｇ）と、を更に備える、請求項１〜８のいずれか１項に記載の方法。
  10. 誘電体層（２０６；３０６）、特に酸化物層、又は前記ドナー基板（２０５；３０５）上に少なくとも１つの誘電体層を備える積み重ねられた層の組み合わせを形成することからなるステップａ）とステップｃ）の間に行われるステップｈ）であって、特に、前記誘電体層（２０６；３０６）が２００ｎｍ未満、特に１００ｎｍ未満の厚さを有する、前記ステップｈ）を更に備える、請求項１〜９のいずれか１項に記載の方法。
  11. １つ以上のドープ領域（１０４ａ−ｄ；３０４ａ−ｄ；４０４ａ−ｄ）の前記パターンが、１つ以上のライン及び／又は１つ以上のアイランドを備える、請求項１〜１０のいずれか１項に記載の方法。
  12. １つ以上のドープ領域（１０４ａ−ｄ；３０４ａ−ｄ；４０４ａ−ｄ）の前記パターンが、少なくとも１つのウェル領域及び／又は少なくとも１つのバックゲートを備える、請求項１〜１１のいずれか１項に記載の方法。
  13. 少なくとも１つのウェル領域と少なくとも１つのバックゲートが、同じマスクを用いて形成される、請求項１２に記載の方法。
  14. 半導体基板、特に、半導体・オン・インシュレータ（ＳＯＩ）基板を製造する方法であって、
    ａ）ドナー基板とハンドル基板を準備するステップと、
    ｂ）前記ハンドル基板に、特に内部に、１つ以上のアライメントマークを形成するステップと、
    ｃ）次に、特に結合させることにより、前記ドナーと前記ハンドル基板を付着させて、ドナー・ハンドル複合物を得るステップと、
    を備える、前記方法。
  15. 前記ハンドル基板（１０１；２０１；３０１；４０１）に１つ以上のアライメントマーク（１０３ａ−ｂ；３０３ａ−ｂ；４０３ａ−ｂ）及び／又は１つ以上のドープ領域（１０４ａ−ｄ；３０４ａ−ｄ；４０４ａ−ｄ）のパターンを有するドナー・ハンドル複合物（３０８）を備える半導体基板。
  16. 前記ドナー基板（２０５；３０５）の内部に深さｈの所定の分離領域（２０７；３０７）を更に備える、請求項１５に記載の半導体基板。
  17. 基板層（３０１；４０１）と、半導体層（３１０；４１０）と、前記基板層（３０１；４０１）と前記半導体層（３１０；４１０）との間の誘電体層（３０９；４０９）、特に酸化物層とを備え、前記基板層（３０１；４０１）が、１つ以上のアライメントマーク（３０３ａ−ｂ；４０３ａ−ｂ）及び／又は１つ以上のドープ領域（３０４ａ−ｄ；４０４ａ−ｄ）のパターンを含む、半導体・オン・インシュレータ基板。
  18. １つ以上のドープ領域（３０４ａ−ｄ；４０４ａ−ｄ）の前記パターンが、前記半導体層（３１０；４１０）及び／又は前記誘電体層（３０９；４０９）へ伸長していない、請求項１７に記載の半導体・オン・インシュレータ基板。
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