KR101447348B1 - 클램핑 효과가 감소된 극자외 정전 척을 위한 구조 및 방법 - Google Patents

클램핑 효과가 감소된 극자외 정전 척을 위한 구조 및 방법 Download PDF

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Abstract

본 발명은 반도체 구조의 일실시형태를 제공한다. 반도체 구조는 전면과 후면을 구비한 반도체 기판, 반도체 기판의 전면 상에 형성된 집적회로; 및 반도체 기판의 후면 상에 배치된 다결정 실리콘층을 포함한다.

Description

클램핑 효과가 감소된 극자외 정전 척을 위한 구조 및 방법{METHOD AND STRUCTURE FOR EXTREME ULTRAVIOLET ELECTROSTATIC CHUCK WITH REDUCED CLAMPING EFFECT}
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하고 있다. IC 재료 및 디자인에 있어서의 기술적 진보는 각각의 세대가 이전 세대보다 더 작은 피쳐 사이즈와 더 복잡한 회로를 구비하는 IC의 세대를 생산하고 있다. 그러나, 이러한 향상들은 IC 프로세싱 및 제조에 있어서의 발전이 요구되는 것과 마찬가지로 실현될 이러한 향상들을 위해 IC 프로세싱 및 제조의 복잡성을 증가시킨다.
집적회로는 통상적으로 반도체 웨이퍼 상에 형성된다. 집적회로를 웨이퍼로 만드는 개별 콤포넌트(component)를 형성하기 위해 다양한 포토리소그래픽 프로세스가 사용된다. 이러한 콤포넌트들은 트랜지스터, 다이오드, 커패시터, 저항, 및 다양한 상호접속 피쳐(interconnect feature)와 아이솔레이션 피쳐(isolation feature)를 포함한다. 향상된 기술에 있어서 피쳐 사이즈가 더 작아지면, 포토리소그래피 시스템이 고해상도 및 이에 따른 짧은 방사 파장(radiation wavelength)을 가질 것으로 예상된다. 이러한 콤포넌트를 형성하기 위해 사용되는 포토리소그래픽 시스템의 한가지 타입은 극자외선(EUV : Extreme Ultra-Violet) 리소그래픽 시스템이다. EUV 리소그래픽 시스템은 10 나노미터(nm)와 12nm 사이의 파장을 갖는 전자 방사(electromagnetic radiation)를 웨이퍼 상에 프로젝팅하는 것을 포함한다. 이러한 작은 파장에서, 전자 방사는 에어(air)에 의해 흡수되고, 따라서 이러한 흡수를 회피하기 위해 프로세스가 진공에서 수행된다.
EUV 리소그래피 프로세스를 수행하는 경우에, 프로세스의 기간 동안 진공 챔버(vacuum chamber) 내에 웨이퍼를 고정시키기 위해 척(chuck)이 사용된다. 척의 타입 중 일례는 정전 척(E-chuck : electrostatic chuck)이다. E-chuck은 반도체 웨이퍼를 척에 고정하기 위해 정적 전기력(static electrical force)을 사용하는 대전판(charged plate)를 포함한다. 예컨대, 웨이퍼의 특정 부분이 양으로(positively) 대전될 수 있다. 이어서, E-chuck 상의 대응하는 판(plate)이 음으로(negatively) 대전된다. 이들 반대 대전(charge)은 EUV 프로세스 중에 웨이퍼를 제자리에 고정적으로 유지하는 인력(attractive force)를 제공한다. 일부의 경우에, 웨이퍼 상의 정적 전기력으로부터의 스트레스는 웨이퍼 내에서 불규칙(irregularity)을 야기할 수 있다. 웨이퍼 상에 플레이싱(placing)된 힘을 완화시키기 위해 E-chuck을 통해 웨이퍼의 후면으로 가스가 펌핑된다. 이 가스는 정적 전기력에 반대의 힘을 제공하기 위해 가압된다. 그러나, 현재의 방법 및 웨이퍼 구조는 웨이퍼 상의 압력을 효과적으로 감소시킬 수 없다. 특히, 웨이퍼 표면 상에 압력이 균일하게 분포되지 않고, 스트레스가 발생한다.
따라서, 이들 우려를 해결하기 위한 웨이퍼의 구조와 그 제조 방법이 요구된다.
본 발명은 반도체 구조의 일실시형태를 제공한다. 반도체 구조는 전면과 후면을 구비한 반도체 기판, 반도체 기판의 전면 상에 형성된 집적회로; 및 반도체 기판의 후면 상에 배치된 다결정 실리콘층을 포함한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)는 비례적으로 도시되어 있지 않다는 것을 강조한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 하나 이상의 실시형태에서 본 발명의 다양한 양상에 따라 구성된 집적회로의 제조 방법을 나타낸 플로우차트이다.
도 2 내지 도 5는 하나 이상의 실시형태에서 본 발명의 다양한 양상에 따라 구성된 반도체 기판의 단면도이다.
도 6은 일실시형태에서 본 발명의 다양한 양상에 따라 구성된 집적회로 제조 시스템의 일부의 개략도이다.
이하의 설명은 다양한 실시형태의 상이한 피쳐를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다. 또한, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐에 인터포징(interposing)하는 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다.
본 발명은 반도체 웨이퍼의 표면 거칠기(surface roughness)를 향상시킴으로써 리소그래피 EUV 노광 프로세스 중에 반도체 웨이퍼의 클램핑 효과를 감소시키는 구조 및 방법을 제공한다. 일부 실시형태에서, 표면 거칠기를 증가시키기 위해 웨이퍼의 후면 상에 다결정 실리콘층(polycrystalline silicon layer)이 형성된다.
도 1은 집적회로를 만들기 위한 방법(50)의 일실시형태를 나타내는 플로우차트이다. 도 2 내지 도 5는 하나 이상의 실시형태에 따라 구성된 반도체 기판(80)의 단면도이다. 도 6은 일실시형태에 따라 구성된 집적회로 제조 시스템(100)의 일부의 개략도이다. 도 1 내지 도 6을 참조하여 방법(50)과 반도체 웨이퍼(80)를 총괄하여 설명한다.
도 1 및 도 2를 참조하면, 방법(50)은 반도체 기판(82)을 제공하는 스텝을 포함한다. 반도체 기판(82)은 실리콘 웨이퍼 등의 실리콘을 포함한다. 대안으로서, 기판은 게르마늄, 실리콘 게르마늄, 또는 다른 적합한 반도체 물질을 포함한다. 일실시형태에서, 반도체 기판(82)은 에피택시(epitaxy)(또는 epi) 반도체층을 포함한다. 다른 실시형태에서, 반도체 기판(82)은 SIMOX(separation by implanted oxygen)라 불리는 기술 등의 적절한 기술에 의해 형성되는 아이솔레이션(isolation)을 위해 매립된 유전 물질층(buried dielectric material layer)을 포함한다. 일부 실시형태에서, 기판(82)은 SOI(silicon on insulator) 등의 절연체 상의 반도체가 될 수 있다.
반도체 기판(82)은 전면(84) 및 반대측의 후면(86)을 갖는다. 반도체 기판(82)의 전면(84) 상에 다양한 집적회로(IC) 피쳐들이 형성되거나 제조 스테이지 이후에 형성될 것이다. 일부 실시형태에서, 반도체 웨이퍼(80)는 반도체 기판(82)의 전면(84) 상에 형성된 n-웰 및 p-웰 등의 다양한 도핑된 피쳐들을 포함한다. 다른 실시형태에서, 반도체 웨이퍼(80)는 반도체 기판(82)의 전면 상에 형성된 트랜지스터 또는 다이오드 등의 다양한 IC 능동 디바이스를 포함한다. 다른 실시형태에서, 반도체 웨이퍼(80)는 반도체 기판(82)의 전면 상에 형성된 저항, 퓨즈 피쳐들 또는 커패시터 등의 다양한 IC 수동 디바이스를 포함한다.
다양한 실시형태에 의하면, 반도체 웨이퍼(80)는 반도체 기판(82)의 전면(84) 상에 형성된 STI(shallow trench isolation) 피쳐 등의 다양한 아이솔레이션 피쳐들을 포함한다. 아이솔레이션 피쳐들은 여러 디바이스들을 분리(separate)하고, 디바이스들에 대하여 아이솔레이션을 제공하도록 설계 및 구성된다. 일실시형태에서, STI 피쳐의 형성은 STI 피쳐를 위한 영역을 규정하는 개구에 의해 하드 마스크(hard mask)를 형성하는 스텝; 트렌치를 형성하기 위해 하드 마스크의 개구를 통해 반도체 기판을 에칭하는 스텝; 트렌치를 충전시키기 위해 유전 물질을 증착하는 스텝; 및 CMP(chemical mechanical polishing) 프로세스를 수행하는 스텝을 포함한다.
다양한 실시형태에 의하면, 반도체 웨이퍼(80)는 반도체 기판(82)의 전면(84) 상에 형성된 상호접속 구조 또는 그 부분을 더 포함한다. 상호접속 구조는 하나 이상의 기능 회로를 형성하기 위해 다양한 디바이스들을 연결하도록 설계 및 구성된다. 상호접속 구조는 메탈 라인(metal line), 비아 피쳐(via feature), 및 콘택트 피쳐(contact feature)를 포함한다.
도 1 및 도 3을 참조하면, 방법(50)은 반도체 기판(82)의 전면 및 후면 상에 다결정 실리콘을 형성하기 위한 동작(54)을 포함한다. 따라서, 제1 다결정 실리콘층(88) 및 제2 다결정 실리콘층(90)이 각각 반도체 기판(82)의 전면(84) 및 후면(86) 상에 형성된다. 일실시형태에서, 다결정 실리콘층(88 및 90)의 두께는 약 5nm와 약 20nm 사이의 범위에 있다.
다결정 실리콘층의 형성은 적절한 다결정 구조와 입자 사이즈를 갖도록 조정된(tuned) 증착 온도에 의해 노(furnace) 등의 반응 챔버에서 실행될 수 있다. 일부 실시형태에서, 증착 온도는 약 500℃와 약 660℃ 사이의 범위에 있다. 일부 실시형태에서, 형성된 실리콘층(88 및 90)이 다결정 실리콘과 비정질 실리콘의 혼합물로서 비정질 실리콘을 더 포함하도록 하기 위해 증착 온도는 약 520℃와 약 550℃ 사이로 조정된다. 이것을 비정질 다결정 실리콘이라 한다. 일부 실시형태에서, 형성된 실리콘층(88 및 90)이 적절한 입자 사이즈를 갖는 다결정 실리콘을 포함하도록 하기 위해 증착 온도는 약 560℃와 약 650℃ 사이로 조정된다. 예컨대, 평균 입자 사이즈는 약 15 옹스트롬과 약 40 옹스트롬 사이의 범위에 있다.
일실시형태에서, 실란(silane : SiH4)을 포함하는 전구체(precursor)를 사용하여 다결정 실리콘층(88 및 90)이 형성된다. 일례에서, 반응노(reaction furnace) 내의 기압(gas pressure)은 약 0.5torr와 약 1torr 사이의 범위에 있다. 다른예에서, 증착 기간은 약 2시간과 약 3시간 사이의 범위에 있다.
도 1 및 도 4를 참조하면, 방법(50)은 적합한 에칭 프로세스를 사용하여 반도체 기판(82)의 전면(84)으로부터 제1 다결정 실리콘층(88)을 선택적으로 제거하는 동작(56)을 포함한다. 일부 실시형태에서, 상기 동작(56)은 암모니아를 포함하는 부식액을 사용하는 습식 에칭 프로세스를 포함한다. 일례에서, 암모니아의 부식액은 1 단위 체적 암모니아와 5 단위 체적 용매를 포함하는 부식액을 의미하는 1:5의 농도를 갖는다.
일부 실시형태에서, 상기 동작(56)은 F6, CH2F2, CF4, Cl2, HBr 또는 그것들의 조합으로 구성된 그룹으로부터 선택된 부식액을 사용하는 건식 에칭 프로세스를 포함한다. 일부 실시형태에서, 상기 동작(56)은 제1 다결정 층(88)을 제거하기 위해 에칭 프로세스를 적용하기 전에, 제1 다결정 실리콘층(84) 상에 형성된 HF(hydrofluoric acid)를 사용하여 네이티브 실리콘 산화물(native silicon oxide)를 제거하기 위한 다른 에칭 스텝을 더 포함한다. 상기 동작(56) 이후에, 제1 다결정 실리콘층(88)은 제거되지만 반도체 기판(82)의 후면 상에 제2 다결정 실리콘층(90)이 남는다.
도 1 및 도 5를 참조하면, 방법(50)은 제2 다결정 실리콘층(90) 상에 이온 주입 프로세스(92)를 수행하는 동작(58)을 포함한다. 이온 주입은 제2 다결정 실리콘층(90)의 거칠기를 향상시키기 위해 제2 다결정 실리콘층(90) 상에 수행되는 포스트 트리트먼트(post treatment)이다. 상기 동작(58)에서의 이온 주입은 제2 다결정 실리콘층(90)에 불순물을 도입한다. 일부 실시형태에서, 불순물은 인(phosphorous), 붕소(boron), 질소(nitrogen), 또는 그것들의 조합으로부터 선택된다. 일부 실시형태에서, 이온 주입 프로세스는 약 2Kev보다 크게 되도록 조정된 이온 에너지를 포함한다. 일례로서, 이온 에너지는 2KeV와 약 10KeV 사이의 범위에 있다. 다른 실시형태에서, 이온 주입 프로세스는 약 3×1014와 약 6×1016 atom/㎠ 사이의 범위로 조정된 주입 도즈(implantation dose)를 갖는다. 이온 주입 이후에, 제2 다결정 실리콘층(90)의 노광면(94)은 일실시형태에 따라 약 7옹스트롬과 약 20옹스트롬 사이의 범위를 갖는 표면 거칠기를 갖는다.
이와 같이 준비된 반도체 기판은, 설명을 위해 예시적 리소그래피 프로세스에서 이하 더 설명하게 될 리소그래피 프로세스 중에 정전 척(E-chuck) 상에 고정될 때 클램핑 효과를 효과적으로 감소시킬 수 있는 반도체 기판(82)의 후면 상에 거친 표면(94)을 갖는다.
도 1 및 도 6을 참조하면, 방법(50)은 리소그래피 시스템을 사용하는 리소그래피 프로세스를 더 포함할 수 있다. 일예에 의하면, 리소그래피 프로세스는 패터닝된 포토레지스트층(또는 레지스트층)을 형성하도록 설계되고, 포토레지스트 코팅, 소프트 베이킹(soft baking), 노광, PEB(post-exposure baking), 현상, 및 하드 베이킹(hard baking) 등의 멀티플 스텝을 포함할 수 있다.
본 실시형태에서, 방법(50)은 포토레지스트층에 의해 반도체 웨이퍼(80)를 코팅하는 동작(62)을 포함한다. 특히, 반도체 기판(82)의 전면(84) 상에 포토레지스트층이 코팅된다. 일례에서, 스핀-온 코팅(spin-on coating)에 의해 반도체 웨이퍼(80) 상에 포토레지스트층이 형성된다.
포토레지스트층은 레지스트 제조 프로세스(에칭 및/또는 이온 주입 등)를 위해 설계된 물질을 포함하고, 리소그래피 노광 프로세스에서 사용되는 방사 에너지에 민감하다. 본 실시형태에서, 포토레지스트층은 극자외(EUV) 전자빔(electro-magnetic beam)에 민감하다. 포토레지스트층은 에칭 또는 주입에 대하여 저항하는 매트릭스 물질(matrix material)을 포함한다. 또한, 포토레지스트층은매트릭스 물질 내에 분산된 EUV-센시티브 콤포넌트(EUV-sensitive component)를 포함한다. 포토레지스트층은 센시티브 콤포넌트 및 매트릭스 물질에 의해 혼합된 용매를 더 포함할 수 있다. 다양한 실시형태에서, 포토레지스트층은 포지티브 톤 레지스트 또는 네거티브 톤 레지스트를 포함한다.
포토레지스트층이 반도체 기판(82) 상에 코팅된 이후에, 다른 스텝이 더 실행될 수 있다. 예컨대, 포토레지스트층으로부터 용매를 부분적으로 드라이브 아웃(drive out)하기 위해 포토레지스트층에 베이킹 프로세스가 적용될 수 있다. 코팅, 베이킹, 및 현상을 포함하는 다양한 리소그래피 프로세스를 수행하도록 설계된 클러스터 툴(cluster tool)[트랙(track)이라 함]에서 동작(62)에서의 포토레지스트층의 코팅이 실행될 수 있다.
또한, 방법(50)은 기판(82)의 후면으로부터 정전 척(100) 상에 반도체 웨이퍼(80)를 고정하는 동작(64)을 포함한다. 포토레지스트층의 코팅 이후에, 반도체 기판(82)의 전면(84) 상에 코팅된 포토레지스트층 상에 리소그래피 노광 프로세스를 수행하기 위해 리소그래피 시스템으로 반도체 웨이퍼(80)가 이동된다. 본 실시형태에서, 리소그래피 시스템은 EUV 빔을 사용하여 포토레지스트층을 노광하도록 설계된 EUV 리소그래피 노광 시스템이다. 리소그래피 시스템은, EUV 소스, 광학 모듈, 포토마스크(또는 마스크)를 고정하도록 구성된 마스크 스테이지(mask stage), 및 노광될 웨이퍼를 고정하기 위한 웨이퍼 스테이지(wafer stage)를 포함한다. 특히, 다양한 물질들이 EUV 에너지에 대한 높은 흡수를 갖기 때문에, 광학 엘리먼트 및 마스크는 만곡된 거울과 같이 반사성을 갖도록 설계된다. 또한, 리소그래피 노광은 흡수를 감소시키기 위해 진공에서 이루어진다.
특히, 웨이퍼 스테이지는 후면으로부터 반도체 웨이퍼(80)를 고정하기 위해 진공에서 E-chuck(100)을 사용한다. 반도체 기판(82)의 전면(84) 상에 코팅된 포토레지스트층은 E-chuck(100)으로부터 어긋나 있고(facing away), 후면 상의 다결정 실리콘층(90) E-chuck(100)과 대향(facing)하고 있다.
도 6은 반도체 웨이퍼(80)와 같은 웨이퍼가 장착된 E-chuck(100)의 단면도이다. 소정의 예에 의하면, E-chuck(100)은 척 기판(102) 내에 만들어져 있고, 웨이퍼(80)에 정적 전기력을 적용하기 위해 대전되도록 동작가능한 대전판(104) 및 기판(102)을 포함한다. E-chuck은 클램핑 효과를 감소시키도록 가스가 흐를 수 있게 하기 위해 E-chuck 기판(102)과 웨이퍼(80) 사이에 공간을 남기고 웨이퍼(80)를 지지하도록 설계된 다수의 지지핀(support pin)(108)을 더 포함한다. 특히, 반도체 기판(82)의 후면 상의 다결절 실리콘층(90)은 지지핀(108)과 집적 접촉한다. 일부 실시형태에서, 각각의 지지핀(108)은 약 5미크론(micron)과 약 15미크론 사이의 범위에 있는 높이를 갖고, 약 0.2mm와 약 0.4mm 사이의 범위에 있는 직경을 갖는다.
E-chuck(100)은 E-chuck 기판(102)과 웨이퍼(80) 사이의 공간을 통한 가스 흐름을 제공하기 위한 메카니즘(mechanism)을 더 포함한다. 예컨대, 정적 전기력으로부터 웨이퍼(80) 상의 클램핑 효과를 감소시키기 위해 대응하는 기압을 가진 가스 흐름을 제공하기 위해 E-chuck 기판(102) 내에 다양한 가스 개구(gas opening)가 형성된다. 리소그래피 시스템은 다수의 배기 개구(exhaust opening)와 가스 펌핑 메카니즘을 더 포함한다. 웨이퍼(80)가 고정되어 있는 척(100)은 EUV 리소그래피 노광 프로세스 동안 진공 챔버 내에 배치된다.
웨이퍼(80)의 후면 상에 거친 표면(94)을 가진 다결정 실리콘층(90)이 형성되어 있기 때문에, 표면 거칠기로 인해 다결정 실리콘층(90)과 지지핀(108) 사이의 콘택트 사이에 공간이 남게 된다. 지지핀(108)을 접촉하는 영역 내에서 웨이퍼 상의 정적 전기력에 의해 야기되는 로컬 스트레스를 더 감소시키기 위해, 다결정 실리콘층(90)과 지지핀(108) 사이의 공간을 통해 가스가 흐를 수 있다. 따라서, E-chuck(100)에 의한 클램핑 효과는 후면 상의 웨이퍼의 거친 표면과 기압에 의해 제거되거나 실질적으로 감소된다.
방법(50)은 E-chuck(100과 웨이퍼(80) 사이의 공간을 통해, 그리고 추가적으로 다결절 실리콘층(90)과 지지핀(108) 사이의 공간을 통해 가스가 흐르도록하는 동작(66)을 더 포함한다. 상기 동작(66)은 가스 펌핑 메카니즘, 가스 개구, 및 배기 개구를 사용하여 실행된다. 일실시형태에서, 가스 흐름 및 이에 따른 기압은 클램핑 효과를 최소화하기 위해 조정된다.
방법(50)은 EUV 빔을 사용하여 웨이퍼(80) 상에 코팅된 포토레지스트층을 노광시키는 동작(68)을 더 포함한다. 포토레지스트층 상에 이미징(imaging)될 IC 패턴을 제공하기 위해 마스크 스테이지 상에 포토마스크가 고정된다. 포토마스크 상에 규정된 IC 패턴의 이미지를 전달하는 EUV 소스로부터의 EUV 빔은 포토레지스트층 상에 프로젝팅(projecting)되어 포토레지스트층을 노광하고, 포토레지스트층 상의 IC 패턴의 잠재 패턴을 형성한다.
상기 방법(50)의 이전, 도중, 및 이후에, 다른 프로세스들이 실행될 수 있다. 예컨대, 리소그래피 노광 프로세스 이후에 리소그래피 시스템으로부터 반도체 웨이퍼(80)가 이동되고, 패터닝된 포토레지스트층을 형성하기 위해 현상액을 사용하여 포토레지스트층이 현상된다. 다른 예에서, 다양한 베이킹 프로세스들이 실행될 수 있다. 현상 프로세스 이전에, 노광된 포토레지스트층에 PEB 프로세스가 적용될 수 있다. 현상 프로세스 이후에, 현상된 포토레지스트층에 하드 베이킹 프로세스가 적용될 수 있다. 일부 실시형태에서, 에치 마스크(etch mask)로서 패터닝된 포토레지스트층을 사용하여 반도체 웨이퍼(80)에 에칭 프로세스가 적용될 수 있다. 일부 실시형태에서, 주입 마스크(implantation mask)로서 패터닝된 포토레지스트층을 사용하여 반도체 웨이퍼(80)에 이온 주입 프로세스가 적용될 수 있다. 일부 실시형태에서, 다결정 실리콘층(90)의 형성 이후에 다양한 IC 피쳐들이 형성된다. 예컨대, 리소그래피 EUV 노광 프로세스 중에 클램핑 효과를 감소시키기 위해 웨이퍼(80)의 후면 상의 다결정 실리콘층(90)이 사용되지만, 이온 주입 마스크로서 패터닝된 포토레지스트층을 사용하는 이온 주입에 의해 다양한 IC 도핑 피쳐(IC doped feature)들이 형성된다.
본 발명은 웨이퍼를 고정하는데 E-chuck이 사용되고, E-chuck은 진공 내에 있는 다양한 애플리케이션에 사용될 수 있다. 예컨대, 웨이퍼를 고정하기 위해 E-chuck에 의해 진공 또는 저압의 챔버 내에서 건식 에칭 프로세스가 실행되면, 이에 따라 건식 에칭 프로세스 중에 클램핑 효과를 감소시키기 위해 웨이퍼의 후면 상에 다결정 실리콘층이 형성될 수 있다. 다양한 실시형태에서, 로직 회로, 아날로그 회로, 이미징 센서, 메모리 디바이스, 및 발광 다이오드 등의 다양한 IC 회로를 형성하기 위해 상기 방법(50)이 사용될 수 있다. 웨이퍼(80) 상에 형성된 IC 디바이스는 전계 효과 트랜지스터, SRAM(static random access memory), DRAM(dynamic random access memory), 플래시 메모리, 또는 포토다이오드를 포함할 수 있다.
따라서, 본 발명은 반도체 구조를 제공한다. 반도체 구조는 전면과 후면을 구비한 반도체 기판, 반도체 기판의 전면 상에 형성된 집적회로; 및 반도체 기판의 후면 상에 배치된 다결정 실리콘층을 포함한다.
다양한 실시형태에 의하면, 다결정 실리콘층은 약 7옹스트롬과 약 20옹스트롬 사이의 범위의 표면 거칠기를 갖는다.
다른 실시형태에서, 다결정 실리콘층은 인, 붕소, 질소, 및 그것들의 조합으로 구성된 그룹으로부터 선택된 소수의 불순물을 더 포함한다.
또 다른 실시형태에서, 다결정 실리콘층 내의 소수의 불순물은 3×1014/㎤와 6×1020/㎤ 사이의 범위의 농도를 갖는다.
또 다른 실시형태에서, 다결정 실리콘층은 약 15옹스트롬과 약 40옹스트롬 사이의 범위의 입자 사이즈를 가진 다결정 실리콘 입자를 포함한다.
또 다른 실시형태에서, 집적회로 피쳐는 도핑된 웰, STI 피쳐(shallow trench isolation feature), 전계 효과 트랜지스터, 포토다이오드, 또는 그것들의 조합을 포함한다.
또한, 본 발명은 집적회로 제조 방법의 실시형태를 제공한다. 상기 방법은 전면과 전면의 반대측에 있는 후면을 구비한 반도체 기판을 제공하는 스텝; 반도체 기판의 전면과 후면 상에 각각 제1 다결정 실리콘층과 제2 다결정 시리콘층을 형성하는 스텝; 반도체 기판의 전면으로부터 제1 다결정 실리콘층을 제거하는 스텝; 및 반도체 기판의 후면 상의 제2 다결정 실리콘층을 주입하는 스텝을 포함한다.
상기 방법의 일실시형태에서, 제2 다결정 실리콘층의 주입은 약 7옹스트롬과 약 20옹스트롬 사이의 범위의 표면 거칠기를 갖는 제2 다결정 실리콘층을 생성한다.
또 다른 실시형태에서, 제2 다결정 실리콘층을 주입하는 스텝은 인, 붕소, 질소, 및 그것들의 조합으로 구성된 그룹으로부터 선택된 불순물을 주입하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 실란(silane : SiH4)을 포함하는 전구체(precursor)를 사용하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 약 500℃와 약 660℃ 사이의 범위의 증착 온도에 의해 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 약 520℃와 약 550℃ 사이의 범위의 증착 온도에 의해 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 노(furnace)에서 약 560℃와 약 650℃ 사이의 범위의 증착 온도에 의해 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝을 포함한다.
또 다른 실시형태에서 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 약 0.5torr와 약 1torr 사이의 범위의 압력에 의해 실란(silane)을 제공하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층을 제거하는 스텝은 암모니아를 포함하는 습식 에칭액을 적용하는 스텝을 포함한다.
또 다른 실시형태에서, 제1 다결정 실리콘층을 제거하는 스텝은 SF6, CH2F2, CF4, Cl12, HBr, 또는 그것들의 조합을 포함하는 건식 에칭액을 적용하는 스텝을 포함한다.
또 다른 실시형태에서, 상기 방법은 제2 다결정 실리콘층이 정전 척을 대향(facing)하고, 반도체 기판이 정전 척에 의해 고정되도록 하기 위해 정전 척 상에 반도체 기판을 배치하는 스텝을 더 포함한다.
또 다른 실시형태에서, 상기 방법은 정전 척 상에 반도체 기판을 배치하는 스텝 이전에 반도체 기판의 전면 상에 포토레지스트층에 의해 반도체 기판을 코팅하는 스텝; 및 정전 척 상에 반도체 기판을 배치하는 스텝 이후에 EUV(Extreme Ultra-Violet) 빔을 사용하여 포토레지스트층을 노광하는 스텝을 더 포함한다.
또 다른 실시형태에서, 상기 방법은 정전 척 내에 다수의 가스 개구를 통해 가스를 펌핑하는 스텝을 더 포함한다.
또한, 본 발명은 전면과 후면을 구비한 반도체 웨이퍼를 제공하는 스텝; 반도체 웨이퍼의 후면 상에 다결정 실리콘층을 형성하는 스텝; 반도체 웨이퍼의 전면에 포토레지스트층을 코팅하는 스텝; 다결정 실리콘층이 정전 척을 대향(facing)하도록 하기 위해 EUV(Extreme Ultra-Violet) 리소그래피 시스템의 정전 척 상에 반도체 웨이퍼를 고정시키는 스텝; 및 EUV 리소그래피 시스템에 의해 포토레지스트층을 노광하는 스텝을 포함하는 방법의 다른 실시형태를 제공한다.
상기 방법의 일실시형태에서, 상면과 후면을 구비한 반도체 웨이퍼를 제공하는 스텝은 반도체 웨이퍼의 전면과 후면 상에 다결정 실리콘을 형성하는 스텝; 반도체 웨이퍼의 전면으로부터 다결정 실리콘을 제거하는 스텝; 및 반도체 웨이퍼의 후면 상에 형성된 다결정 실리콘층을 주입하는 스텝을 포함한다.
상기 내용은 몇가지 실시형태의 특징의 개요를 갖는다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 구조에 있어서,
    전면과 후면을 구비한 반도체 기판;
    상기 반도체 기판의 상기 전면 상에 형성된 집적회로 피쳐(integrated circiut feature); 및
    상기 반도체 기판의 후면 상에 배치된 다결정 실리콘층;
    을 포함하고,
    상기 다결정 실리콘층은 실란(silane : SiH4)을 포함하는 전구체(precursor)를 사용하여 형성되는 것인,
    반도체 구조.
  2. 제1항에 있어서,
    상기 다결정 실리콘층은 7옹스트롬과 20옹스트롬 사이의 범위의 표면 거칠기를 갖는,
    반도체 구조.
  3. 제1항에 있어서,
    상기 다결정 실리콘층은 인, 붕소, 질소, 및 그것들의 조합으로 구성된 그룹으로부터 선택된 소수의 불순물을 더 포함하는,
    반도체 구조.
  4. 제1항에 있어서,
    상기 다결정 실리콘층은 15옹스트로과 40옹스트롬 사이의 범위의 입자 사이즈를 가진 다결정 실리콘 입자를 포함하는,
    반도체 구조.
  5. 제1항에 있어서,
    상기 집적회로 피쳐는 도핑된 웰(doped well), STI 피쳐(shallow trench isolation feature), 전계 효과 트랜지스터, 포토다이오드, 또는 그것들의 조합을 포함하는,
    반도체 구조.
  6. 전면과 후면을 구비한 반도체 기판을 제공하는 스텝;
    상기 반도체 기판의 상기 전면과 상기 후면 상에 각각 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝;
    상기 반도체 기판의 상기 전면으로부터 상기 제1 다결정 실리콘층을 제거하는 스텝; 및
    상기 반도체 기판의 상기 후면 상의 상기 제2 다결정 실리콘층에 주입(implanting) 공정을 실시하는 스텝;
    을 포함하고,
    상기 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝은 실란(silane : SiH4)을 포함하는 전구체(precursor)를 사용하는 스텝을 포함하는,
    방법.
  7. 삭제
  8. 전면과 후면을 구비한 반도체 기판을 제공하는 스텝;
    상기 반도체 기판의 상기 전면과 상기 후면 상에 각각 제1 다결정 실리콘층과 제2 다결정 실리콘층을 형성하는 스텝;
    상기 반도체 기판의 상기 전면으로부터 상기 제1 다결정 실리콘층을 제거하는 스텝;
    상기 반도체 기판의 상기 후면 상의 상기 제2 다결정 실리콘층에 주입(implanting) 공정을 실시하는 스텝;
    상기 반도체 기판의 상기 전면 상에 포토레지스트층으로 상기 반도체 기판을 코팅하는 스텝;
    상기 제2 다결정 실리콘층이 정전 척을 대향(facing)하고, 상기 반도체 기판이 상기 정전 척에 고정되도록 하기 위해 상기 정전 척 상에 상기 반도체 기판을 배치하는 스텝; 및
    EUV(Extreme Ultra-Violet) 빔(beam)을 사용하여 상기 포토레지스트층을 노광하는 스텝;
    을 포함하는,
    방법.
  9. 전면과 후면을 구비한 반도체 웨이퍼를 제공하는 스텝;
    상기 반도체 웨이퍼의 상기 후면 상에 다결정 실리콘층을 형성하는 스텝;
    상기 반도체 웨이퍼의 상기 전면을 포토레지스트층으로 코팅하는 스텝;
    상기 다결정 실리콘층이 정전 척을 대향(facing)하도록 하기 위해 EUV 리소그래피 시스템(Extreme Ultra-Violet lithography system)의 정전 척 상에 상기 반도체 웨이퍼를 고정하는 스텝; 및
    상기 EUV 리소그래피 시스템에 의해 상기 포토레지스트층을 노광하는 스텝;
    을 포함하는,
    방법.
  10. 제9항에 있어서,
    상기 전면과 상기 후면을 구비한 상기 반도체 웨이퍼를 제공하는 스텝은,
    상기 반도체 웨이퍼의 상기 전면과 상기 후면 상에 다결정 실리콘을 형성하는 스텝;
    상기 반도체 웨이퍼의 상기 전면으로부터 상기 다결정 실리콘을 제거하는 스텝; 및
    상기 반도체 웨이퍼의 상기 후면 상에 형성된 상기 다결정 실리콘층에 주입(implanting) 공정을 실시하는 스텝;
    을 포함하는,
    방법.
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