JPS59169149A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59169149A JPS59169149A JP4489283A JP4489283A JPS59169149A JP S59169149 A JPS59169149 A JP S59169149A JP 4489283 A JP4489283 A JP 4489283A JP 4489283 A JP4489283 A JP 4489283A JP S59169149 A JPS59169149 A JP S59169149A
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- JP
- Japan
- Prior art keywords
- substrate
- film
- recess
- semiconductor device
- sio2 film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
Landscapes
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特に絶縁物を埋設して画定した半
導体基板に素子を形成してなるＭＯ３型半導体装置の改
良に関する。
導体基板に素子を形成してなるＭＯ３型半導体装置の改
良に関する。
（ｂ）技術の背景
シリコン（Ｓ］）基板のような半導体基板にＭＯＳトラ
ンジスタのようなＭＩＳ型半導体装置を形成する際、該
半導体装置をできるだけ高密度に集積化して基板上に形
成することが要望されている。
ンジスタのようなＭＩＳ型半導体装置を形成する際、該
半導体装置をできるだけ高密度に集積化して基板上に形
成することが要望されている。
（ｅ） 従来技術と問題点
従来の半導体装置は、所定形状に形成した窒化シリコン
膜をマスクとして、Ｓｉ基板に熱酸化により形成した二
酸化シリコン（ＳｉＯ７）膜で画定された領域に半導体
素子を形成している。
膜をマスクとして、Ｓｉ基板に熱酸化により形成した二
酸化シリコン（ＳｉＯ７）膜で画定された領域に半導体
素子を形成している。
ところでこのように熱酸化法により形成したＳ１０、膜
は、マスクとなる窒化シリコン膜の下部に入す込ム、い
わゆるバーズビークの現象が生じ、このため５ｉ０２膜
で画定される半導体素子形成領域は狭くなり、半導素子
が高密度に形成されない不都合を生じている。
は、マスクとなる窒化シリコン膜の下部に入す込ム、い
わゆるバーズビークの現象が生じ、このため５ｉ０２膜
で画定される半導体素子形成領域は狭くなり、半導素子
が高密度に形成されない不都合を生じている。
そこでこのような欠点を除去するため、ＳＩ基板に選択
的に反応性イオンエツチングのような異方性エツチング
法により凹所を基板に対して垂直に形成し、該凹所内（
こＳｉＯ２膜のような絶縁膜を化学蒸着（Ｃ，Ｖ、Ｄ）
法によって形成し、このような絶縁膜で画定された半導
体基板領域に半導体素子を形成する。
的に反応性イオンエツチングのような異方性エツチング
法により凹所を基板に対して垂直に形成し、該凹所内（
こＳｉＯ２膜のような絶縁膜を化学蒸着（Ｃ，Ｖ、Ｄ）
法によって形成し、このような絶縁膜で画定された半導
体基板領域に半導体素子を形成する。
第１図、第２図はこのようにして形成したＭＯ８型半導
体装置の平面図、およびそのＡ−Ａ’線に沿った断面図
である。
体装置の平面図、およびそのＡ−Ａ’線に沿った断面図
である。
図において１はＰ型のＳｉ基板、２は反応性イオンエツ
チング法で凹所を形成し、該凹所にＣＶＤ法により形成
したＳｉ Ｏ２層を埋設した素子間分離用ＳｉＯ２膜、
３および４はＮ型の不純物、例えば砒素（ン）原子をイ
オン注入して形成したソース領域およびドレイン領域、
５はＣＶＤ法およびプラズマエツチング法で形成したゲ
ート用５１０２膜、６はＣＶＤ法およびプラズマエツチ
ング法で形成した多結晶Ｓ１ゲート電極である。
チング法で凹所を形成し、該凹所にＣＶＤ法により形成
したＳｉ Ｏ２層を埋設した素子間分離用ＳｉＯ２膜、
３および４はＮ型の不純物、例えば砒素（ン）原子をイ
オン注入して形成したソース領域およびドレイン領域、
５はＣＶＤ法およびプラズマエツチング法で形成したゲ
ート用５１０２膜、６はＣＶＤ法およびプラズマエツチ
ング法で形成した多結晶Ｓ１ゲート電極である。
このようにすれば素子間分離用ＳｉＯ２膜２は基板の横
方向に拡がらず、したがって従来の方法におけるような
バーズビークのような現象は生じなく、該５ｉｎ２膜２
で画定される素子形成用領域の面積は減少することがな
くなるので、基板上に半導体素子が高密度に形成できる
。
方向に拡がらず、したがって従来の方法におけるような
バーズビークのような現象は生じなく、該５ｉｎ２膜２
で画定される素子形成用領域の面積は減少することがな
くなるので、基板上に半導体素子が高密度に形成できる
。
ところでこのようにしたＭＯ８型半導体装置においては
、ＣＶＤ法で形成した素子間分離用ＳｉＯ２膜２がＳｔ
基板ｌの熱酸化法で形成した５ｉ０２膜と異なって、Ｓ
ｉ基板との界面において物理的に不安定な状態となり、
そのためその界面に沿ったリーク電流が生じ半導体装置
の特性が劣化する不都合を生じている。
、ＣＶＤ法で形成した素子間分離用ＳｉＯ２膜２がＳｔ
基板ｌの熱酸化法で形成した５ｉ０２膜と異なって、Ｓ
ｉ基板との界面において物理的に不安定な状態となり、
そのためその界面に沿ったリーク電流が生じ半導体装置
の特性が劣化する不都合を生じている。
（ｄ） 発明の目的
本発明は上述した欠点を除去し、前記素子間分離用Ｓｉ
Ｏ２膜が基板と接触する界面における電流のリークを防
止し、高信頼度の半導体装置の提供を目的とするもので
ある。
Ｏ２膜が基板と接触する界面における電流のリークを防
止し、高信頼度の半導体装置の提供を目的とするもので
ある。
（ｅ）発明の構成
かかる目的を達成するための本発明の半導体装置は、半
導体基板に形成した凹所内に絶縁物を埋設し、該絶縁物
の埋設物で画定された領域に半導体素子を形成してなる
半導体装置の、前記埋設される絶縁物の周辺部に前記半
導体基板と同一の導電型を付与する不純物を添加した半
導体層を形成したことを特徴とするものである。
導体基板に形成した凹所内に絶縁物を埋設し、該絶縁物
の埋設物で画定された領域に半導体素子を形成してなる
半導体装置の、前記埋設される絶縁物の周辺部に前記半
導体基板と同一の導電型を付与する不純物を添加した半
導体層を形成したことを特徴とするものである。
（ｆ） 発明の実施例
以下本発明の半導体装置の一実施例につき図面を用いな
がら詳細に説明する。
がら詳細に説明する。
第３図はこのような本発明の半導体装置の一実施例を示
す平面図で、第４図はそのｚ−ｚ’線に沿った断面図で
ある。
す平面図で、第４図はそのｚ−ｚ’線に沿った断面図で
ある。
図示するように本発明の半導体装置が従来の半導体装置
と異なる点は、素子間を分離するＳｉｎ、、膜１１の例
えばＰ型のＳｉ基板１２と接触する界面に基板１２と同
じ導電型を形成するＰ型の不純物の硼素（Ｂ）原子を添
加した半導体層１３を設けた点にある。このようにすれ
ば素子間分離用５ｉ０２膜１１とＳｉ基板１２との界面
で発生する電荷によって生ずるチャ序ル電流が阻止され
ることになり、形成されるＭＯ８型半導体素子の電気的
特性が向上する。
と異なる点は、素子間を分離するＳｉｎ、、膜１１の例
えばＰ型のＳｉ基板１２と接触する界面に基板１２と同
じ導電型を形成するＰ型の不純物の硼素（Ｂ）原子を添
加した半導体層１３を設けた点にある。このようにすれ
ば素子間分離用５ｉ０２膜１１とＳｉ基板１２との界面
で発生する電荷によって生ずるチャ序ル電流が阻止され
ることになり、形成されるＭＯ８型半導体素子の電気的
特性が向上する。
更に第３図、第４図の１４および１５はＮ型の不純物、
例えばＡｓ原子を拡散またはイオン注入して導入したソ
ースおよびドレイン領域、１６はゲート用Ｓｉｎ、膜、
１７は多結晶シリコンのゲート電極である。
例えばＡｓ原子を拡散またはイオン注入して導入したソ
ースおよびドレイン領域、１６はゲート用Ｓｉｎ、膜、
１７は多結晶シリコンのゲート電極である。
このような半導体装置を製造する工程を第５図より第１
１図までを用いて説明する。
１図までを用いて説明する。
まず第５図に示すようにＰ型のＳｉ基板ｌｌ上窒化シリ
コン（ＳｉｘＮ＋）膜をマスクとして熱酸化法により所
定形状のＳｉＯ２膜２］全２］後、四弗化炭素（ＣＦ４
）ガスを用いて反応性イオンエツチングにより基板に垂
直方向に凹所２２を形成する。
コン（ＳｉｘＮ＋）膜をマスクとして熱酸化法により所
定形状のＳｉＯ２膜２］全２］後、四弗化炭素（ＣＦ４
）ガスを用いて反応性イオンエツチングにより基板に垂
直方向に凹所２２を形成する。
次いで第６図に示すように基板１１上全面にＣＶＤ法に
よってホロシリケートガラス（ＢＳＺ）膜２３を形成す
る。
よってホロシリケートガラス（ＢＳＺ）膜２３を形成す
る。
更に第７図に示すようにＣＦ、ガスを反応ガスとして用
いて反応性イオンエッチンクにより、基板ｌｌ上のＢＳ
Ｇ膜２３および凹所２２内のＢＳＧ膜２３をエツチング
除去する。このようにすれば凹所２２の側壁部分にのみ
ＢＳＧ膜２３が形成される。その後三弗化メタン（ＣＨ
Ｆ、）ガスを用いて反応性イオンエツチングにより一、
（板１１上のＳｉｎ、膜２１をエツチングして除去する
。
いて反応性イオンエッチンクにより、基板ｌｌ上のＢＳ
Ｇ膜２３および凹所２２内のＢＳＧ膜２３をエツチング
除去する。このようにすれば凹所２２の側壁部分にのみ
ＢＳＧ膜２３が形成される。その後三弗化メタン（ＣＨ
Ｆ、）ガスを用いて反応性イオンエツチングにより一、
（板１１上のＳｉｎ、膜２１をエツチングして除去する
。
次いで第８図に示すようにＣＶＤ法により基板１］上全
面にＳｉ ０２ 股２４を形成し、更に該基板上にレジ
スト膜２５をスピンコード法により塗布して基板１１の
表面を平坦にする。
面にＳｉ ０２ 股２４を形成し、更に該基板上にレジ
スト膜２５をスピンコード法により塗布して基板１１の
表面を平坦にする。
次いで第９図１こ示すように研磨あるいはイオンミリン
グ法によって基板１１上のレジスト膜２５およびＳｉＯ
２膜２４全２４する。このようにして基板１１の凹所に
周囲が基板と同一の導伝型を添加したＳｉＯ２膜２４全
２４できる。
グ法によって基板１１上のレジスト膜２５およびＳｉＯ
２膜２４全２４する。このようにして基板１１の凹所に
周囲が基板と同一の導伝型を添加したＳｉＯ２膜２４全
２４できる。
更に該基板上にゲート絶縁膜形成用の５ＩＯ２膜および
ゲート電極形成用の多結晶シリコン膜をそれぞれＣＶＤ
法により形成轟１０図のように反応性イオンエツチング
法により所定形状のグー）ＳｉＯｚ膜２６、ゲート電極
２７を形成する。
ゲート電極形成用の多結晶シリコン膜をそれぞれＣＶＤ
法により形成轟１０図のように反応性イオンエツチング
法により所定形状のグー）ＳｉＯｚ膜２６、ゲート電極
２７を形成する。
その後レジスト膜２８を基板１１上にホトリソグラフィ
法、プラズマエツチング法を用いて所定形状に形成後、
前記ゲート電極２７およびレジスト膜２８を＝スフとし
て基板ｆへＳ原子をイオン注入−一板を熱処理して第１
１図に示すようにソース領域２もおよびドレイン領域３
０を形成してＭＯ８型半導体装置とする。このようにす
ればイオン注入された不純物原子を基板内に拡散させる
ための熱処理工程で素子間分離用Ｓｉ ０２膜の周辺部
に残留しているれがチャネル電流をカットするようにな
り素子のリーク電流が減少し、特性の向上したＭＯ８型
半導体装置が得られる。
法、プラズマエツチング法を用いて所定形状に形成後、
前記ゲート電極２７およびレジスト膜２８を＝スフとし
て基板ｆへＳ原子をイオン注入−一板を熱処理して第１
１図に示すようにソース領域２もおよびドレイン領域３
０を形成してＭＯ８型半導体装置とする。このようにす
ればイオン注入された不純物原子を基板内に拡散させる
ための熱処理工程で素子間分離用Ｓｉ ０２膜の周辺部
に残留しているれがチャネル電流をカットするようにな
り素子のリーク電流が減少し、特性の向上したＭＯ８型
半導体装置が得られる。
また以上はＰ型Ｓｉ基板にＮチャンイ・ル型のＭＯ８型
半導体装置を形成する場合に例を用いたが、その化Ｎ型
のＳｔ基板にｐチャンイ・ル型のＭＯ３型半導体装置を
形成する場合においても、ＢＳＧ膜の代わりに燐硅酸ガ
ラス（Ｐ、Ｓ Ｇ ）膜を用い、ソースおよびドレイン
領域の形成として基板に硼素（Ｂ）原子をイオン注入し
て半導体装置を形成すれば、素子間分離用ＳｉＯ□膜の
周辺部にチャネルカット領域を有するＰチャンネル型の
ＭＯ５型半導体装置が形成できる。
半導体装置を形成する場合に例を用いたが、その化Ｎ型
のＳｔ基板にｐチャンイ・ル型のＭＯ３型半導体装置を
形成する場合においても、ＢＳＧ膜の代わりに燐硅酸ガ
ラス（Ｐ、Ｓ Ｇ ）膜を用い、ソースおよびドレイン
領域の形成として基板に硼素（Ｂ）原子をイオン注入し
て半導体装置を形成すれば、素子間分離用ＳｉＯ□膜の
周辺部にチャネルカット領域を有するＰチャンネル型の
ＭＯ５型半導体装置が形成できる。
（ｇ） 発明の効果
以上述べたように本発明の半導体装置の構造によれば、
チャネル電流がカットされた高信頼度の電気的特性を有
するＭＯ８型半導体装置が得られる利点を生じる。
チャネル電流がカットされた高信頼度の電気的特性を有
するＭＯ８型半導体装置が得られる利点を生じる。
第１図および第２図は従来の半導体装置の構造を示す平
面図およびそのＡ−Ａ’線に沿った断面図、第３図およ
び第４図は本発明の半導体装置の構造を示す・平面図お
よびそのｚ−ｚ’線に沿った断面図、第５図より第１１
図までは本発明の半導体装置を製造する際の工程を示す
断面図である。 図において、１，１２はＳｔ基板、２，１１．２４は素
子間分離用ＳｉＯ２膜、３，１４．２９はソース領域、
４゜１５ 、３０はドレイン領域、５，１６．２６はゲ
ート５ｉ０２膜、６．１７．２７はゲート電極、１３
、２３はＢＳＧ膜、２１は５ｉ０２膜、２２は凹所、２
５．２８はレジスト膜を示す。
面図およびそのＡ−Ａ’線に沿った断面図、第３図およ
び第４図は本発明の半導体装置の構造を示す・平面図お
よびそのｚ−ｚ’線に沿った断面図、第５図より第１１
図までは本発明の半導体装置を製造する際の工程を示す
断面図である。 図において、１，１２はＳｔ基板、２，１１．２４は素
子間分離用ＳｉＯ２膜、３，１４．２９はソース領域、
４゜１５ 、３０はドレイン領域、５，１６．２６はゲ
ート５ｉ０２膜、６．１７．２７はゲート電極、１３
、２３はＢＳＧ膜、２１は５ｉ０２膜、２２は凹所、２
５．２８はレジスト膜を示す。
Claims (1)
- 半導体基板に形成した凹所内に絶縁物を埋設し、該絶縁
物の埋設物で画定された半導体基板領域に半導体素子を
形成してなる半導体装置の、前記埋設された絶縁物の周
辺部に前記半導体基板と同一の導電型で、該半導体基板
よりも高濃度の不純物領域を有することを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4489283A JPS59169149A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4489283A JPS59169149A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59169149A true JPS59169149A (ja) | 1984-09-25 |
Family
ID=12704127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4489283A Pending JPS59169149A (ja) | 1983-03-16 | 1983-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219943A (ja) * | 1986-03-17 | 1987-09-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 |
-
1983
- 1983-03-16 JP JP4489283A patent/JPS59169149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62219943A (ja) * | 1986-03-17 | 1987-09-28 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 絶縁分離のｃｍｏｓ ｆｅｔ集積装置の製造方法 |
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