JP3493300B2 - Ｍｏｓｆｅｔデバイスの製造方法 - Google Patents
Ｍｏｓｆｅｔデバイスの製造方法Info
- Publication number
- JP3493300B2 JP3493300B2 JP00855498A JP855498A JP3493300B2 JP 3493300 B2 JP3493300 B2 JP 3493300B2 JP 00855498 A JP00855498 A JP 00855498A JP 855498 A JP855498 A JP 855498A JP 3493300 B2 JP3493300 B2 JP 3493300B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- atoms
- concentration
- region
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 160
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims description 173
- 125000004429 atom Chemical group 0.000 claims description 146
- 239000002019 doping agent Substances 0.000 claims description 112
- 125000006850 spacer group Chemical group 0.000 claims description 97
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 93
- 229910052796 boron Inorganic materials 0.000 claims description 93
- 150000002500 ions Chemical class 0.000 claims description 80
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 49
- 229910052710 silicon Inorganic materials 0.000 claims description 49
- 239000010703 silicon Substances 0.000 claims description 49
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 45
- 238000002513 implantation Methods 0.000 claims description 41
- 239000007943 implant Substances 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 29
- 229910052785 arsenic Inorganic materials 0.000 claims description 24
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 18
- 235000012239 silicon dioxide Nutrition 0.000 claims description 17
- 239000000377 silicon dioxide Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 238000002347 injection Methods 0.000 claims description 16
- 239000007924 injection Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- 238000005498 polishing Methods 0.000 claims description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 10
- 229910052739 hydrogen Inorganic materials 0.000 claims description 10
- 239000001257 hydrogen Substances 0.000 claims description 10
- 229910052698 phosphorus Inorganic materials 0.000 claims description 10
- 239000011574 phosphorus Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 4
- -1 arsenic ions Chemical class 0.000 claims description 3
- 230000001447 compensatory effect Effects 0.000 claims description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims 2
- WTDRDQBEARUVNC-LURJTMIESA-N L-DOPA Chemical compound OC(=O)[C@@H](N)CC1=CC=C(O)C(O)=C1 WTDRDQBEARUVNC-LURJTMIESA-N 0.000 claims 1
- 238000004088 simulation Methods 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 5
- 241000894007 species Species 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 240000000489 Agave utahensis Species 0.000 description 1
- 101100234002 Drosophila melanogaster Shal gene Proteins 0.000 description 1
- 244000166071 Shorea robusta Species 0.000 description 1
- 235000015076 Shorea robusta Nutrition 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 244000309464 bull Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイスに
関し、より詳細にはＭＯＳＦＥＴデバイスおよびＭＯＳ
ＦＥＴデバイスの製造方法に関する。
関し、より詳細にはＭＯＳＦＥＴデバイスおよびＭＯＳ
ＦＥＴデバイスの製造方法に関する。
【０００２】
【従来の技術】シャロー・トレンチ分離（Shallow Tren
ch Isolation；ＳＴＩ）領域構造は、先進の集積回路に
よく用いられる。ＳＴＩ技術は、他の分離方法に比べ高
いデバイス密度および良好な平坦度を提供する。しかし
ＳＴＩは、デバイス特性に難点がある。ＳＴＩ構造に隣
接するシリコン（Ｓｉ）側壁の勾配が急なため、ゲート
電圧を印加すると活性領域のコーナの電界が強くなって
しまう。ゲートがコーナを取り巻くようにＳＴＩを凹ま
せた場合には、電界はさらに強まる。ブライアント（Br
yant）他が「Characteristics of CMOS Device Isolati
on for the ULSIAge」、IEDM Tech. Dig., pp. 671-674
(1994)に記載しているように、図１に示す「コーナ・
デバイス」の、結果として生じるしきい電圧は、メイン
・デバイスより低くなり、「オフ」電流は大きくなっ
て、トランジスタのしきい電圧が変化してしまう。図１
に、従来技術の半導体デバイス１０を示す。このデバイ
スは、Ｐ-にドープされたシリコン基板上に形成され、
基板上にはチャネルＣＨの上にゲート酸化物層ＧＯＸが
形成されている。ゲート酸化物層の右方に、軽くドープ
されたＰ-基板１２から側壁ＳＷによって区別される分
離領域ＳＴＩがある。側壁ＳＷは、ゲート酸化物層ＧＯ
Ｘの下面とともに半径ｒ、コーナ角ΘのコーナＣＲを形
成する。コーナＣＲの右方には、分離領域ＳＴＩ表面に
ラップアラウンドＷＲのくぼみが形成されている。ゲー
ト酸化物層ＧＯＸおよび分離領域ＳＴＩの上にはドープ
されたポリシリコン層ＰＳが形成され、この層がＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）のゲート電極
の役目を果たす。ブライアント他がその図１の凡例で述
べているように、「理想的な分離縁の急激な幾何的段差
は、コーナ寄生の分離導通特性をもたらす。コーナ半
径、側壁コーナ角およびゲートのラップアラウンドが導
通に影響を与える」。
ch Isolation；ＳＴＩ）領域構造は、先進の集積回路に
よく用いられる。ＳＴＩ技術は、他の分離方法に比べ高
いデバイス密度および良好な平坦度を提供する。しかし
ＳＴＩは、デバイス特性に難点がある。ＳＴＩ構造に隣
接するシリコン（Ｓｉ）側壁の勾配が急なため、ゲート
電圧を印加すると活性領域のコーナの電界が強くなって
しまう。ゲートがコーナを取り巻くようにＳＴＩを凹ま
せた場合には、電界はさらに強まる。ブライアント（Br
yant）他が「Characteristics of CMOS Device Isolati
on for the ULSIAge」、IEDM Tech. Dig., pp. 671-674
(1994)に記載しているように、図１に示す「コーナ・
デバイス」の、結果として生じるしきい電圧は、メイン
・デバイスより低くなり、「オフ」電流は大きくなっ
て、トランジスタのしきい電圧が変化してしまう。図１
に、従来技術の半導体デバイス１０を示す。このデバイ
スは、Ｐ-にドープされたシリコン基板上に形成され、
基板上にはチャネルＣＨの上にゲート酸化物層ＧＯＸが
形成されている。ゲート酸化物層の右方に、軽くドープ
されたＰ-基板１２から側壁ＳＷによって区別される分
離領域ＳＴＩがある。側壁ＳＷは、ゲート酸化物層ＧＯ
Ｘの下面とともに半径ｒ、コーナ角ΘのコーナＣＲを形
成する。コーナＣＲの右方には、分離領域ＳＴＩ表面に
ラップアラウンドＷＲのくぼみが形成されている。ゲー
ト酸化物層ＧＯＸおよび分離領域ＳＴＩの上にはドープ
されたポリシリコン層ＰＳが形成され、この層がＭＯＳ
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）のゲート電極
の役目を果たす。ブライアント他がその図１の凡例で述
べているように、「理想的な分離縁の急激な幾何的段差
は、コーナ寄生の分離導通特性をもたらす。コーナ半
径、側壁コーナ角およびゲートのラップアラウンドが導
通に影響を与える」。
【０００３】この問題を解決するために、いくつかの解
決策が提案されている。１つの方法は、Ｋ．シバハラ
（K. Shibahara）他の「Trench Isolation with DEL(NA
BLA)-shaped Buried Oxide for 256Mega-bit DRAMS」IE
DM, (1992) p.275に記載されているように、ただ単に、
ＳＴＩの表面をシリコン表面より常に確実に高くすると
いうものである。しかしこれは、ゲートのパターニング
をより難しくするトポグラフィを生み出すことがある。
（突き出したＳＴＩの側壁に沿ってレールが残ることが
ある。）
決策が提案されている。１つの方法は、Ｋ．シバハラ
（K. Shibahara）他の「Trench Isolation with DEL(NA
BLA)-shaped Buried Oxide for 256Mega-bit DRAMS」IE
DM, (1992) p.275に記載されているように、ただ単に、
ＳＴＩの表面をシリコン表面より常に確実に高くすると
いうものである。しかしこれは、ゲートのパターニング
をより難しくするトポグラフィを生み出すことがある。
（突き出したＳＴＩの側壁に沿ってレールが残ることが
ある。）
【０００４】他の方法は、適当なドーパント（例えばＮ
チャネルＦＥＴ（ＮＦＥＴ）に対してはホウ素（Ｂ））
をトレンチの側壁に注入して、側壁沿いのしきい電圧を
大きくするものである。しかし、このためには余分のブ
ラックアウト・マスクが必要となる。
チャネルＦＥＴ（ＮＦＥＴ）に対してはホウ素（Ｂ））
をトレンチの側壁に注入して、側壁沿いのしきい電圧を
大きくするものである。しかし、このためには余分のブ
ラックアウト・マスクが必要となる。
【０００５】以下に挙げる従来技術は、コーナを丸める
か、またはトレンチ側壁に注入を実施するかによって、
コーナ・デバイスの影響を最小にする方法に関するもの
である。
か、またはトレンチ側壁に注入を実施するかによって、
コーナ・デバイスの影響を最小にする方法に関するもの
である。
【０００６】エヴァンズ（Evans）他の欧州特許第０６
８５８８２Ａ１号は、トレンチ側壁に注入を行って、コ
ーナ・デバイスのしきい電圧を調整している。これに類
似するものとして、Ｇ．ヒューズ（Fuse）他の「A Prac
tical Trench Isolation Technology with a Novel Pla
narization Process」IEDM 87, pp. 732-735 (1987)、
およびＰ．Ｃ．ファザン（Fazan）、Ｖ．Ｋ．マシュー
ズ（Matthews）の「A Highly Manufacturable Trench I
solation Process for Deep Submicron DRAMs」, IEDM
93, pp. 57-60 (1993)がある。エヴァンズが用いた方法
は、傾斜した側壁を有する分離トレンチに依存してい
る。ドープされた側壁および底面を使用した分離トレン
チのしきい値調整に関する要約を参照されたい。
８５８８２Ａ１号は、トレンチ側壁に注入を行って、コ
ーナ・デバイスのしきい電圧を調整している。これに類
似するものとして、Ｇ．ヒューズ（Fuse）他の「A Prac
tical Trench Isolation Technology with a Novel Pla
narization Process」IEDM 87, pp. 732-735 (1987)、
およびＰ．Ｃ．ファザン（Fazan）、Ｖ．Ｋ．マシュー
ズ（Matthews）の「A Highly Manufacturable Trench I
solation Process for Deep Submicron DRAMs」, IEDM
93, pp. 57-60 (1993)がある。エヴァンズが用いた方法
は、傾斜した側壁を有する分離トレンチに依存してい
る。ドープされた側壁および底面を使用した分離トレン
チのしきい値調整に関する要約を参照されたい。
【０００７】ホリオカ（Horioka）他の米国特許第５２
５８３３２号「Method of Manufacturing Semiconducto
r Devices Including Rounding of Corner Portions by
Etching」、およびＤ．Ｓ．ウェン（Wen）の「Optimiz
ed Shallow Trench IsolationStructure and Its Proce
ss for Eliminating Shallow Trench Isolation-Induce
d Parasitic Effects」、IBM Tech. Dis. Bull., pp. 2
76-277, 1992年4月、はコーナに丸みをつけて、コーナ
・デバイスを制御することを提案している。
５８３３２号「Method of Manufacturing Semiconducto
r Devices Including Rounding of Corner Portions by
Etching」、およびＤ．Ｓ．ウェン（Wen）の「Optimiz
ed Shallow Trench IsolationStructure and Its Proce
ss for Eliminating Shallow Trench Isolation-Induce
d Parasitic Effects」、IBM Tech. Dis. Bull., pp. 2
76-277, 1992年4月、はコーナに丸みをつけて、コーナ
・デバイスを制御することを提案している。
【０００８】これは、原理的には良い方法であるが、制
御が難しくなることがある。ホリオカは、側壁およびコ
ーナに注入を行うことも開示している。
御が難しくなることがある。ホリオカは、側壁およびコ
ーナに注入を行うことも開示している。
【０００９】マニング（Manning）の米国特許第５２７
５９６５号は、分離領域中にゲート制御された側壁を用
いることを提案している。この構造は、分離領域中に導
体を有するため、歩留まりに悪影響を及ぼす可能性があ
る。さらにこの方法では、配線の複雑さが増し、ＮＦＥ
ＴおよびＰチャネルＦＥＴ（ＰＦＥＴ）の分離トレンチ
に異なる電圧レベルのバイアスをかける必要が生じる。
具体的には、同要約書の３列３２〜３７行および５１〜
５６行を参照されたい。このデバイスは、注入によりし
きい値を調整したチャネルを有する。トレンチの側壁
は、寄生的なターンオンを防ぐために「ゲート制御」さ
れる。
５９６５号は、分離領域中にゲート制御された側壁を用
いることを提案している。この構造は、分離領域中に導
体を有するため、歩留まりに悪影響を及ぼす可能性があ
る。さらにこの方法では、配線の複雑さが増し、ＮＦＥ
ＴおよびＰチャネルＦＥＴ（ＰＦＥＴ）の分離トレンチ
に異なる電圧レベルのバイアスをかける必要が生じる。
具体的には、同要約書の３列３２〜３７行および５１〜
５６行を参照されたい。このデバイスは、注入によりし
きい値を調整したチャネルを有する。トレンチの側壁
は、寄生的なターンオンを防ぐために「ゲート制御」さ
れる。
【００１０】アーブ（Erb）他の米国特許第５２１２１
０６号およびアーブ（Erb）他の米国特許第５２１５９
３７号は、側壁を使って、ゲート導体に自己整合させた
しきい電圧注入を実施している。しかしこれは、発明者
らも指摘しているように分離領域に対しては自己整合さ
れておらず、したがって、コーナ・デバイスの調整に使
用することは出来ない。この引用文献は、トレンチ側壁
に注入を行って、コーナ・デバイスを制御することを述
べている。アーブは、本発明が解決する課題を予想して
いない。
０６号およびアーブ（Erb）他の米国特許第５２１５９
３７号は、側壁を使って、ゲート導体に自己整合させた
しきい電圧注入を実施している。しかしこれは、発明者
らも指摘しているように分離領域に対しては自己整合さ
れておらず、したがって、コーナ・デバイスの調整に使
用することは出来ない。この引用文献は、トレンチ側壁
に注入を行って、コーナ・デバイスを制御することを述
べている。アーブは、本発明が解決する課題を予想して
いない。
【００１１】ヤサイティス（Yasaitis）の米国特許第４
７２２９１０号は、ボーダレス・コンタクトを実施する
ために分離領域に沿って形成される側壁について記載し
ている。これは、コーナ・デバイスの制御には何ら関係
がない。
７２２９１０号は、ボーダレス・コンタクトを実施する
ために分離領域に沿って形成される側壁について記載し
ている。これは、コーナ・デバイスの制御には何ら関係
がない。
【００１２】アカマツ（Akamatsu）他の米国特許第５３
９６０９６号は、分離領域の縁を強い電界から保護する
ためにマスクを使った注入を行うことを記載している。
これは、ゲートをパターニングした後に実施され、コー
ナ・デバイスに影響を与えない（しかしアカマツ他は、
本発明が解決する問題を予想していない）。
９６０９６号は、分離領域の縁を強い電界から保護する
ためにマスクを使った注入を行うことを記載している。
これは、ゲートをパターニングした後に実施され、コー
ナ・デバイスに影響を与えない（しかしアカマツ他は、
本発明が解決する問題を予想していない）。
【００１３】バーガー（Burger）他の米国特許第５４８
２８７８号は、ブロッキング・マスクを使用した注入に
よるしきい値の調整を記載している。
２８７８号は、ブロッキング・マスクを使用した注入に
よるしきい値の調整を記載している。
【００１４】ドン（Dhong）他の米国特許第５０２１３
５５号、アンデルセン（Anderson）の米国特許第５３０
０４４７号、およびタナカ（Tanaka）他の米国特許第５
４０８１１６号は、トレンチ・トランジスタ・デバイス
を記載している。
５５号、アンデルセン（Anderson）の米国特許第５３０
０４４７号、およびタナカ（Tanaka）他の米国特許第５
４０８１１６号は、トレンチ・トランジスタ・デバイス
を記載している。
【００１５】分離トレンチのコーナのジオメトリを使っ
たしきい値調整が、上に引用したウェンのＴＤＢ論文、
タナカ他の米国特許第５４０８１１６号、およびホリオ
カ他の米国特許第５２５８３３２号に記載されている。
たしきい値調整が、上に引用したウェンのＴＤＢ論文、
タナカ他の米国特許第５４０８１１６号、およびホリオ
カ他の米国特許第５２５８３３２号に記載されている。
【００１６】ＬＯＣＯＳ分離領域を用いて異なるレベル
でデバイスに注入を行うことが、米国特許第５３９６０
９６号（アカマツ他）および第４７２２９１０号（ヤサ
イティス）で論じられている。
でデバイスに注入を行うことが、米国特許第５３９６０
９６号（アカマツ他）および第４７２２９１０号（ヤサ
イティス）で論じられている。
【００１７】ドーパントを供給するのにトレンチ・ゲー
トのコーナを使用することが、米国特許第５３００４４
７号（アンダーソン）および第５０２１３５５号（ドン
他）に記載されている。
トのコーナを使用することが、米国特許第５３００４４
７号（アンダーソン）および第５０２１３５５号（ドン
他）に記載されている。
【００１８】
【発明が解決しようとする課題】上に引用した従来技術
の中には、分離領域に沿った側壁を使って、コーナ・デ
バイスのしきい電圧を調整しようとするものはない。
の中には、分離領域に沿った側壁を使って、コーナ・デ
バイスのしきい電圧を調整しようとするものはない。
【００１９】本発明は、分離トレンチの側壁をドープす
るものとは異なる教示を行う。それは、これがデバイス
特性に有害であり、本発明が解決する課題、すなわちコ
ーナの導通（側壁の導通ではない）の問題の解決には不
必要であるからである。
るものとは異なる教示を行う。それは、これがデバイス
特性に有害であり、本発明が解決する課題、すなわちコ
ーナの導通（側壁の導通ではない）の問題の解決には不
必要であるからである。
【００２０】本発明は、トレンチ側壁をドーピングしな
い前記のエヴァンズ他の方法とは異なる教示を行う。本
発明では、コーナのドーピングの増大のみに焦点を絞
る。
い前記のエヴァンズ他の方法とは異なる教示を行う。本
発明では、コーナのドーピングの増大のみに焦点を絞
る。
【００２１】
【課題を解決するための手段】本発明によれば、シリコ
ン基板上に半導体ＭＯＳＦＥＴデバイスを製造する方法
が提供される。その段階は、貫通する開口を有するマス
クを基板上に形成する段階を含む。マスクの開口を通し
て基板を下方にエッチングし、基板中にトレンチを形成
する。二酸化シリコンのＳＴＩ（Shallow Trench Isola
tion）誘電体トレンチ構造を、基板のトレンチ内および
マスクの開口内に形成する。ＳＴＩトレンチ構造に隣接
したコーナ領域を有し、トレンチ構造の間にある基板内
にチャネル領域を有するＳＴＩトレンチ構造の突出した
側壁を残して、マスクをデバイスから除去する。ＳＴＩ
トレンチ構造の間に、これに隣接してあるチャネル領域
を、チャネル領域の中央をある濃度のドーパントで、コ
ーナ領域に隣接するチャネル領域をこれより実質的に高
い濃度のドーパントでドーピングし、このドーパントの
濃度差が、チャネル領域の中央およびコーナ領域の電子
濃度を実質的に等しくする。
ン基板上に半導体ＭＯＳＦＥＴデバイスを製造する方法
が提供される。その段階は、貫通する開口を有するマス
クを基板上に形成する段階を含む。マスクの開口を通し
て基板を下方にエッチングし、基板中にトレンチを形成
する。二酸化シリコンのＳＴＩ（Shallow Trench Isola
tion）誘電体トレンチ構造を、基板のトレンチ内および
マスクの開口内に形成する。ＳＴＩトレンチ構造に隣接
したコーナ領域を有し、トレンチ構造の間にある基板内
にチャネル領域を有するＳＴＩトレンチ構造の突出した
側壁を残して、マスクをデバイスから除去する。ＳＴＩ
トレンチ構造の間に、これに隣接してあるチャネル領域
を、チャネル領域の中央をある濃度のドーパントで、コ
ーナ領域に隣接するチャネル領域をこれより実質的に高
い濃度のドーパントでドーピングし、このドーパントの
濃度差が、チャネル領域の中央およびコーナ領域の電子
濃度を実質的に等しくする。
【００２２】シリコン基板上に半導体ＭＯＳＦＥＴデバ
イスを製造する際には、チャネル領域の中央を露出した
まま残して、ＳＴＩトレンチ構造の突出した側壁に沿っ
て、チャネル領域のコーナ領域の上に側壁スペーサを形
成することが好ましい。第１のドーパント種のイオン
を、ＳＴＩ領域トレンチ構造およびスペーサは除き、こ
れらの間の基板内に位置するチャネル領域の中央に補償
注入としてイオン注入する。前記補償注入が、ＳＴＩト
レンチ構造の側壁に隣接したコーナ領域以外の部分のし
きい電圧注入を補償するためのものであり、中央チャネ
ル領域以外のデバイスのコーナ領域での補償注入をスペ
ーサで防止して行うドーピング段階の後で、コーナ領域
がより高い有効ドーピング濃度を有するように、スペー
サの間のチャネル領域の中央に実施される。デバイスか
らスペーサを除去し、コーナ領域を含むチャネル領域に
追加のドーパントをイオン注入するしきい電圧ドーピン
グ・プロセスを実施し、これにより、コーナ領域が、チ
ャネル領域の中央より高いドーパント濃度を有するよう
にする。
イスを製造する際には、チャネル領域の中央を露出した
まま残して、ＳＴＩトレンチ構造の突出した側壁に沿っ
て、チャネル領域のコーナ領域の上に側壁スペーサを形
成することが好ましい。第１のドーパント種のイオン
を、ＳＴＩ領域トレンチ構造およびスペーサは除き、こ
れらの間の基板内に位置するチャネル領域の中央に補償
注入としてイオン注入する。前記補償注入が、ＳＴＩト
レンチ構造の側壁に隣接したコーナ領域以外の部分のし
きい電圧注入を補償するためのものであり、中央チャネ
ル領域以外のデバイスのコーナ領域での補償注入をスペ
ーサで防止して行うドーピング段階の後で、コーナ領域
がより高い有効ドーピング濃度を有するように、スペー
サの間のチャネル領域の中央に実施される。デバイスか
らスペーサを除去し、コーナ領域を含むチャネル領域に
追加のドーパントをイオン注入するしきい電圧ドーピン
グ・プロセスを実施し、これにより、コーナ領域が、チ
ャネル領域の中央より高いドーパント濃度を有するよう
にする。
【００２３】シリコン基板上に半導体ＭＯＳＦＥＴデバ
イスを製造する際には、補償ドーピング注入が、約１ｋ
ｅＶ〜約１００ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約２×１０13イオン／ｃｍ2の注入量、一般
的には６０ｋｅＶ、約５×１０12イオン／ｃｍ2の注入
量で実施するヒ素イオンのイオン注入を含むことが好ま
しく、中央チャネル領域へのヒ素の補償注入のピーク濃
度の深さが、基板の表面下約１００Å〜約１，５００
Å、一般的には、約４５０Åであることが好ましい。半
導体ＭＯＳＦＥＴデバイスをシリコン基板上に製造する
際には、しきい電圧ドーピング・プロセスが、約１ｋｅ
Ｖ〜約５０ｋｅＶのエネルギー、約１×１０12イオン／
ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施する
ホウ素（Ｂ）イオンのイオン注入を含むことが好まし
く、ホウ素（Ｂ）濃度のピーク領域の深さが、約２００
Å〜約２，０００Åであることが好ましく、エネルギー
が約１０ｋｅＶ、注入量が約８×１０12イオン／ｃｍ2
で、ホウ素（Ｂ）濃度のピーク領域が、基板表面下約５
００Åの深さであることが好ましく、基板のチャンネル
領域に生じる、ホウ素（Ｂ）原子を含むＰ型ドーパント
のピーク濃度が、約１×１０17原子／ｃｍ3〜約３×１
０18原子／ｃｍ3であり、好ましい濃度は約４×１０17
原子／ｃｍ3であり、チャネル領域のヒ素ドーピング
が、約１×１０17原子／ｃｍ3の濃度を有し、チャネル
の中央の正味のリン型ドーピングが、約４×１０17原子
／ｃｍ3であるコーナ領域の濃度より約３３％低い約３
×１０17原子／ｃｍ3となることが好ましい。
イスを製造する際には、補償ドーピング注入が、約１ｋ
ｅＶ〜約１００ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約２×１０13イオン／ｃｍ2の注入量、一般
的には６０ｋｅＶ、約５×１０12イオン／ｃｍ2の注入
量で実施するヒ素イオンのイオン注入を含むことが好ま
しく、中央チャネル領域へのヒ素の補償注入のピーク濃
度の深さが、基板の表面下約１００Å〜約１，５００
Å、一般的には、約４５０Åであることが好ましい。半
導体ＭＯＳＦＥＴデバイスをシリコン基板上に製造する
際には、しきい電圧ドーピング・プロセスが、約１ｋｅ
Ｖ〜約５０ｋｅＶのエネルギー、約１×１０12イオン／
ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施する
ホウ素（Ｂ）イオンのイオン注入を含むことが好まし
く、ホウ素（Ｂ）濃度のピーク領域の深さが、約２００
Å〜約２，０００Åであることが好ましく、エネルギー
が約１０ｋｅＶ、注入量が約８×１０12イオン／ｃｍ2
で、ホウ素（Ｂ）濃度のピーク領域が、基板表面下約５
００Åの深さであることが好ましく、基板のチャンネル
領域に生じる、ホウ素（Ｂ）原子を含むＰ型ドーパント
のピーク濃度が、約１×１０17原子／ｃｍ3〜約３×１
０18原子／ｃｍ3であり、好ましい濃度は約４×１０17
原子／ｃｍ3であり、チャネル領域のヒ素ドーピング
が、約１×１０17原子／ｃｍ3の濃度を有し、チャネル
の中央の正味のリン型ドーピングが、約４×１０17原子
／ｃｍ3であるコーナ領域の濃度より約３３％低い約３
×１０17原子／ｃｍ3となることが好ましい。
【００２４】本発明の方法は、半導体ＭＯＳＦＥＴデバ
イスをシリコン基板上に製造するのに以下の段階を用い
ることが好ましい。ＳＴＩトレンチ構造の突出した側壁
に沿って、チャネル領域のコーナ領域上に、コーナ・ド
ーパントでドープした側壁スペーサを形成する。デバイ
スのＮＦＥＴチャネル領域のコーナ領域にスペーサから
コーナ・ドーパントを拡散し、前記中央が、ＳＴＩ領域
トレンチ構造およびスペーサは除き、これらの間の基板
内に位置する。スペーサをデバイスから除去する。次い
で、コーナ領域を含むチャネル領域に、反対の種類のド
ーパントをイオン注入し、これにより、コーナ領域が、
反対の種類のドーパント原子のより高い有効ドーパント
濃度を有するようにする。ポリシリコン・スペーサが、
Ｐ型ホウ素（Ｂ）ドーパントで、約１×１０19原子／ｃ
ｍ3〜約５×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパン
ト原子濃度にドープされていることが好ましく、アニー
ル・プロセスを、水素（Ｈ2）ガス雰囲気中でフォーミ
ング・ガスのようなソースと共に、約８００℃および約
９００℃の温度で、約６０秒〜約３０分実施することが
好ましく、結果として生じる、スペーサの下で保護され
た基板のコーナ領域中のホウ素（Ｂ）ドーパントのピー
ク濃度の範囲が、約２×１０17原子／ｃｍ3〜約２×１
０18原子／ｃｍ3であり、コーナ領域の外側の基板の残
りの部分の濃度が、約１×１０17原子／ｃｍ3〜約１×
１０18原子／ｃｍ3であることが好ましく、しきい電圧
ドーピング・プロセスが、約１ｋｅＶ〜約５０ｋｅＶの
エネルギー、約１×１０12イオン／ｃｍ2〜約５×１０
13イオン／ｃｍ2の注入量で基板に実施するホウ素
（Ｂ）イオンのイオン注入を含み、基板中のホウ（Ｂ）
濃度のピーク深さが、約２００Å〜約２，０００Åであ
ることが好ましく、しきい電圧ドーピング・プロセス
が、約１０ｋｅＶのエネルギー、約８×１０12イオン／
ｃｍ2の注入量で基板に実施するホウ素（Ｂ）イオンの
イオン注入を含み、基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることが好ましく、デバイスの
ソース／ドレインの高温アニールの後に基板のチャネル
領域で生じる、ホウ素（Ｂ）原子を含むＰ型ドーパント
の濃度が、約５×１０16原子／ｃｍ3〜約１×１０18原
子／ｃｍ3であることが好ましく、しきい電圧ドーピン
グ・プロセスが、約１０ｋｅＶのエネルギー、約８×１
０12イオン／ｃｍ2の注入量で基板に実施するホウ素
（Ｂ）イオンのイオン注入を含み、基板中のホウ素
（Ｂ）濃度のピーク深さが、約５００Åであることが好
ましい。
イスをシリコン基板上に製造するのに以下の段階を用い
ることが好ましい。ＳＴＩトレンチ構造の突出した側壁
に沿って、チャネル領域のコーナ領域上に、コーナ・ド
ーパントでドープした側壁スペーサを形成する。デバイ
スのＮＦＥＴチャネル領域のコーナ領域にスペーサから
コーナ・ドーパントを拡散し、前記中央が、ＳＴＩ領域
トレンチ構造およびスペーサは除き、これらの間の基板
内に位置する。スペーサをデバイスから除去する。次い
で、コーナ領域を含むチャネル領域に、反対の種類のド
ーパントをイオン注入し、これにより、コーナ領域が、
反対の種類のドーパント原子のより高い有効ドーパント
濃度を有するようにする。ポリシリコン・スペーサが、
Ｐ型ホウ素（Ｂ）ドーパントで、約１×１０19原子／ｃ
ｍ3〜約５×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパン
ト原子濃度にドープされていることが好ましく、アニー
ル・プロセスを、水素（Ｈ2）ガス雰囲気中でフォーミ
ング・ガスのようなソースと共に、約８００℃および約
９００℃の温度で、約６０秒〜約３０分実施することが
好ましく、結果として生じる、スペーサの下で保護され
た基板のコーナ領域中のホウ素（Ｂ）ドーパントのピー
ク濃度の範囲が、約２×１０17原子／ｃｍ3〜約２×１
０18原子／ｃｍ3であり、コーナ領域の外側の基板の残
りの部分の濃度が、約１×１０17原子／ｃｍ3〜約１×
１０18原子／ｃｍ3であることが好ましく、しきい電圧
ドーピング・プロセスが、約１ｋｅＶ〜約５０ｋｅＶの
エネルギー、約１×１０12イオン／ｃｍ2〜約５×１０
13イオン／ｃｍ2の注入量で基板に実施するホウ素
（Ｂ）イオンのイオン注入を含み、基板中のホウ（Ｂ）
濃度のピーク深さが、約２００Å〜約２，０００Åであ
ることが好ましく、しきい電圧ドーピング・プロセス
が、約１０ｋｅＶのエネルギー、約８×１０12イオン／
ｃｍ2の注入量で基板に実施するホウ素（Ｂ）イオンの
イオン注入を含み、基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることが好ましく、デバイスの
ソース／ドレインの高温アニールの後に基板のチャネル
領域で生じる、ホウ素（Ｂ）原子を含むＰ型ドーパント
の濃度が、約５×１０16原子／ｃｍ3〜約１×１０18原
子／ｃｍ3であることが好ましく、しきい電圧ドーピン
グ・プロセスが、約１０ｋｅＶのエネルギー、約８×１
０12イオン／ｃｍ2の注入量で基板に実施するホウ素
（Ｂ）イオンのイオン注入を含み、基板中のホウ素
（Ｂ）濃度のピーク深さが、約５００Åであることが好
ましい。
【００２５】半導体ＭＯＳＦＥＴデバイスをシリコン基
板上に製造する際には、マスクの開口の突出した側壁に
沿って側壁スペーサを形成することが好ましい。次い
で、マスクの開口を通して基板を下方にエッチングし
て、基板中にトレンチを形成する。次いで、二酸化シリ
コンのＳＴＩ誘電体トレンチ構造を、基板のトレンチ内
およびマスクの開口内に形成する。第１のドーパント種
のイオンを、ＳＴＩ領域トレンチ構造およびスペーサは
除き、これらの間の基板内に位置するチャネル領域の中
央に補償注入としてイオン注入し、補償注入が、ＳＴＩ
トレンチ構造の側壁に隣接したコーナ領域以外の部分の
しきい電圧注入を補償するためのものであり、中央チャ
ネル領域以外の前記デバイスの前記コーナ領域での補償
注入をスペーサで防止して行うドーピング段階の後で、
コーナ領域がより高い有効ドーピング濃度を有するよう
に、スペーサの間のチャネル領域の中央に実施される。
デバイスからスペーサを除去し、コーナ領域を含むチャ
ネル領域に、反対の種類のドーパントをイオン注入し、
これにより、コーナ領域が、反対の種類のドーパント原
子のより高い有効ドーパント濃度を有するようにする。
半導体ＭＯＳＦＥＴデバイスをシリコン基板上に製造す
る際には、補償ドーピング注入が、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約５×１０12イオン／ｃｍ2の注入量で実施す
るヒ素イオンのイオン注入を含むことが好ましく、中央
チャネル領域へのヒ素の補償注入のピーク濃度の深さ
が、基板の表面下約１００Å〜約１，５００Å、一般的
には、約４５０Åであることが好ましい。半導体ＭＯＳ
ＦＥＴデバイスをシリコン基板上に製造する際には、し
きい電圧ドーピング・プロセスが、約１ｋｅＶ〜約５０
ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜約
５×１０13イオン／ｃｍ2の注入量で実施することが好
ましく、ホウ素（Ｂ）濃度のピーク領域の深さが、約２
００Å〜約２，０００Åであることが好ましく、エネル
ギーが約１０ｋｅＶ、注入量が約８×１０12イオン／ｃ
ｍ2で、ホウ素（Ｂ）濃度のピーク領域が、基板表面下
約５００Åの深さであることが好ましく、基板のチャン
ネル領域に生じる、ホウ素（Ｂ）原子を含むＰ型ドーパ
ントのピーク濃度が、約１×１０17原子／ｃｍ3〜約３
×１０18原子／ｃｍ3であり、好ましい濃度は約４×１
０17原子／ｃｍ3であり、チャネル領域のヒ素ドーピン
グが、約１×１０17原子／ｃｍ3の濃度を有し、チャネ
ルの中央の正味のリン型ドーピングが、約４×１０17原
子／ｃｍ3であるコーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることが好ましい。
板上に製造する際には、マスクの開口の突出した側壁に
沿って側壁スペーサを形成することが好ましい。次い
で、マスクの開口を通して基板を下方にエッチングし
て、基板中にトレンチを形成する。次いで、二酸化シリ
コンのＳＴＩ誘電体トレンチ構造を、基板のトレンチ内
およびマスクの開口内に形成する。第１のドーパント種
のイオンを、ＳＴＩ領域トレンチ構造およびスペーサは
除き、これらの間の基板内に位置するチャネル領域の中
央に補償注入としてイオン注入し、補償注入が、ＳＴＩ
トレンチ構造の側壁に隣接したコーナ領域以外の部分の
しきい電圧注入を補償するためのものであり、中央チャ
ネル領域以外の前記デバイスの前記コーナ領域での補償
注入をスペーサで防止して行うドーピング段階の後で、
コーナ領域がより高い有効ドーピング濃度を有するよう
に、スペーサの間のチャネル領域の中央に実施される。
デバイスからスペーサを除去し、コーナ領域を含むチャ
ネル領域に、反対の種類のドーパントをイオン注入し、
これにより、コーナ領域が、反対の種類のドーパント原
子のより高い有効ドーパント濃度を有するようにする。
半導体ＭＯＳＦＥＴデバイスをシリコン基板上に製造す
る際には、補償ドーピング注入が、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約５×１０12イオン／ｃｍ2の注入量で実施す
るヒ素イオンのイオン注入を含むことが好ましく、中央
チャネル領域へのヒ素の補償注入のピーク濃度の深さ
が、基板の表面下約１００Å〜約１，５００Å、一般的
には、約４５０Åであることが好ましい。半導体ＭＯＳ
ＦＥＴデバイスをシリコン基板上に製造する際には、し
きい電圧ドーピング・プロセスが、約１ｋｅＶ〜約５０
ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜約
５×１０13イオン／ｃｍ2の注入量で実施することが好
ましく、ホウ素（Ｂ）濃度のピーク領域の深さが、約２
００Å〜約２，０００Åであることが好ましく、エネル
ギーが約１０ｋｅＶ、注入量が約８×１０12イオン／ｃ
ｍ2で、ホウ素（Ｂ）濃度のピーク領域が、基板表面下
約５００Åの深さであることが好ましく、基板のチャン
ネル領域に生じる、ホウ素（Ｂ）原子を含むＰ型ドーパ
ントのピーク濃度が、約１×１０17原子／ｃｍ3〜約３
×１０18原子／ｃｍ3であり、好ましい濃度は約４×１
０17原子／ｃｍ3であり、チャネル領域のヒ素ドーピン
グが、約１×１０17原子／ｃｍ3の濃度を有し、チャネ
ルの中央の正味のリン型ドーピングが、約４×１０17原
子／ｃｍ3であるコーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることが好ましい。
【００２６】本発明の別の態様によれば、シリコン基板
上に形成された半導体ＭＯＳＦＥＴデバイスは、トレン
チを有する基板を含む。二酸化シリコンのＳＴＩ（Shal
lowTrench Isolation）誘電体トレンチ構造がトレンチ
を埋め、かつ、基板の表面上方に延びる。トレンチ構造
が、ＳＴＩトレンチ構造に隣接したコーナ領域を有する
トレンチ構造の間にある基板内にチャネル領域を有する
ＳＴＩトレンチ構造の突出した側壁を有する。ＳＴＩト
レンチ構造の間に、これに隣接してあるチャネル領域
が、チャネル領域の中央をある濃度のドーパントで、コ
ーナ領域に隣接するチャネル領域をそれより実質的に高
い濃度のドーパントでドーピングされ、このドーパント
の濃度差が、チャネル領域の中央およびコーナ領域の電
子濃度を実質的に等しくする。デバイスが、前述のパラ
メータを有することが好ましい。
上に形成された半導体ＭＯＳＦＥＴデバイスは、トレン
チを有する基板を含む。二酸化シリコンのＳＴＩ（Shal
lowTrench Isolation）誘電体トレンチ構造がトレンチ
を埋め、かつ、基板の表面上方に延びる。トレンチ構造
が、ＳＴＩトレンチ構造に隣接したコーナ領域を有する
トレンチ構造の間にある基板内にチャネル領域を有する
ＳＴＩトレンチ構造の突出した側壁を有する。ＳＴＩト
レンチ構造の間に、これに隣接してあるチャネル領域
が、チャネル領域の中央をある濃度のドーパントで、コ
ーナ領域に隣接するチャネル領域をそれより実質的に高
い濃度のドーパントでドーピングされ、このドーパント
の濃度差が、チャネル領域の中央およびコーナ領域の電
子濃度を実質的に等しくする。デバイスが、前述のパラ
メータを有することが好ましい。
【００２７】本発明の前記およびその他の態様および利
点については、添付図面に参照して以下に説明する。
点については、添付図面に参照して以下に説明する。
【００２８】
【発明の実施の形態】本発明に従って、追加マスクを必
要としない方法でデバイスのコーナのしきい電圧を調整
する。このプロセスを実施する３つの方法を以下に説明
する。
要としない方法でデバイスのコーナのしきい電圧を調整
する。このプロセスを実施する３つの方法を以下に説明
する。
【００２９】方法Ｉ
ＳＴＩ領域に沿ったドーピング防止用ディスポーザブル
・スペーサ図２ないし図６について説明する。本方法に
従って、ＳＴＩトレンチ構造１８ａ〜１８ｃを標準の工
程で形成する（図２ないし図４）。
・スペーサ図２ないし図６について説明する。本方法に
従って、ＳＴＩトレンチ構造１８ａ〜１８ｃを標準の工
程で形成する（図２ないし図４）。
【００３０】図２に、ＮＦＥＴデバイス用のＰ-型半導
体シリコン基板１２を示す。基板の上面にはパッド酸化
物層１４が形成されている。パッド酸化物層１４の上
に、厚さ約１，０００Å〜約５，０００Å（好ましくは
２，０００Å）でパッド窒化シリコン（Ｓｉ3Ｎ4）層を
含むシリコン・トレンチ・マスク１５を形成する。シリ
コン・トレンチ・マスク１５に、フォトレジスト・マス
ク１３の開口１３ａ、１３ｂ、１３ｃを貫通し、シリコ
ン・トレンチ・マスク１５の開口１５ａ、１５ｂ、１５
ｃを通って、パッド酸化物層１４の表面に達するパター
ンをエッチング・プロセスによって形成する。（当業者
には理解されることだが、代替方法としてＰＦＥＴデバ
イスには、Ｎ‐にドープした基板１２を使用することが
できる。）
体シリコン基板１２を示す。基板の上面にはパッド酸化
物層１４が形成されている。パッド酸化物層１４の上
に、厚さ約１，０００Å〜約５，０００Å（好ましくは
２，０００Å）でパッド窒化シリコン（Ｓｉ3Ｎ4）層を
含むシリコン・トレンチ・マスク１５を形成する。シリ
コン・トレンチ・マスク１５に、フォトレジスト・マス
ク１３の開口１３ａ、１３ｂ、１３ｃを貫通し、シリコ
ン・トレンチ・マスク１５の開口１５ａ、１５ｂ、１５
ｃを通って、パッド酸化物層１４の表面に達するパター
ンをエッチング・プロセスによって形成する。（当業者
には理解されることだが、代替方法としてＰＦＥＴデバ
イスには、Ｎ‐にドープした基板１２を使用することが
できる。）
【００３１】図３に、図２のデバイス１０から続けて、
フォトレジスト・マスク１３を従来の方法で除去し、シ
リコン・トレンチ・マスク１５を使い、その開口１５
ａ、１５ｂ、１５ｃを通してパッド酸化物層１４および
基板１２をエッチングしたものを示す。パッド酸化物層
１４を貫通して下方にエッチングするプロセスによっ
て、約１，０００Å〜約３，０００Å、好ましくは約
２，０００Åの深さのトレンチ１７ａ、１７ｂ、１７ｃ
（それぞれ開口１５ａ、１５ｂ、１５ｃの下にあたる）
を基板１２内に形成する。
フォトレジスト・マスク１３を従来の方法で除去し、シ
リコン・トレンチ・マスク１５を使い、その開口１５
ａ、１５ｂ、１５ｃを通してパッド酸化物層１４および
基板１２をエッチングしたものを示す。パッド酸化物層
１４を貫通して下方にエッチングするプロセスによっ
て、約１，０００Å〜約３，０００Å、好ましくは約
２，０００Åの深さのトレンチ１７ａ、１７ｂ、１７ｃ
（それぞれ開口１５ａ、１５ｂ、１５ｃの下にあたる）
を基板１２内に形成する。
【００３２】図４に、図３から続けて、基板１２上、基
板１２のトレンチ１７ａ、１７ｂ、１７ｃの内部、シリ
コン・トレンチ・マスク１５の開口１５ａ、１５ｂ、１
５ｃの内部、およびマスク１５上に、二酸化シリコン
（ＳｉＯ2）の層１８（破線で示す）を付着させたもの
を示す。層１８は、ＴＥＯＳ（オルトケイ酸テトラエチ
ル）および酸素（Ｏ2）ガスの雰囲気中約７００℃〜約
８００℃の温度で行う従来の低圧ＣＶＤ（LPCVD）法で
成長させる。
板１２のトレンチ１７ａ、１７ｂ、１７ｃの内部、シリ
コン・トレンチ・マスク１５の開口１５ａ、１５ｂ、１
５ｃの内部、およびマスク１５上に、二酸化シリコン
（ＳｉＯ2）の層１８（破線で示す）を付着させたもの
を示す。層１８は、ＴＥＯＳ（オルトケイ酸テトラエチ
ル）および酸素（Ｏ2）ガスの雰囲気中約７００℃〜約
８００℃の温度で行う従来の低圧ＣＶＤ（LPCVD）法で
成長させる。
【００３３】次いで、デバイス１０表面に化学的／機械
的ポリシング段階を実施し、１組のＳＴＩ誘電体トレン
チ構造１８ａ、１８ｂ、１８ｃを形成する。ポリシング
段階により図４のように表面が平坦化される。ポリシン
グ段階では、トレンチ・マスク１５を厚さ約５００Å〜
約４，０００Å、好ましくは約１，０００Å、トレンチ
構造１８ａ〜１８ｃを厚さ約２，０００Å〜約４，００
０Å、好ましくは約３，０００Åに残し、シリコン基板
１２の表面上方に厚さ約１，０００Åで延びるようにす
る。
的ポリシング段階を実施し、１組のＳＴＩ誘電体トレン
チ構造１８ａ、１８ｂ、１８ｃを形成する。ポリシング
段階により図４のように表面が平坦化される。ポリシン
グ段階では、トレンチ・マスク１５を厚さ約５００Å〜
約４，０００Å、好ましくは約１，０００Å、トレンチ
構造１８ａ〜１８ｃを厚さ約２，０００Å〜約４，００
０Å、好ましくは約３，０００Åに残し、シリコン基板
１２の表面上方に厚さ約１，０００Åで延びるようにす
る。
【００３４】次に、約５０℃〜約１８０℃の温度でリン
酸（Ｈ3ＰＯ4）溶液と反応させて、シリコン・トレンチ
・マスク１５（前述のようにパッド窒化シリコン層を含
む）をデバイス１０から除去する。
酸（Ｈ3ＰＯ4）溶液と反応させて、シリコン・トレンチ
・マスク１５（前述のようにパッド窒化シリコン層を含
む）をデバイス１０から除去する。
【００３５】図５に、図４のデバイス１０から続けて、
シリコン・トレンチ・マスク１５を除去して、ＳＴＩト
レンチ構造１８ａ〜１８ｃをシリコン基板１２の表面か
ら上方に約１，０００Å突出させ、次いでＳＴＩトレン
チ構造１８ａ〜１８ｃの突出した側壁に沿って図５に示
すように、１組のディスポーザブル側壁スペーサ１６を
形成させたものを示す。スペーサ１６は、Ｓｉ3Ｎ4また
はドーピングしていないポリシリコンのブランケット側
壁スペーサ層を図４の構造の上に、厚さ約２０ｎｍ（２
００Å）〜約１００ｎｍ（１，０００Å）に付着させる
ことによって形成する（パッド窒化物層１５の除去後に
行う）。次いで、ブランケット側壁スペーサ層を、従来
の反応性イオン・エッチング（ＲＩＥ）でパターニング
して、ＳＴＩトレンチ構造１８ａ〜１８ｃの露出し、突
出した側壁に隣接してスペーサ１６が形成されている図
５の構成とする。
シリコン・トレンチ・マスク１５を除去して、ＳＴＩト
レンチ構造１８ａ〜１８ｃをシリコン基板１２の表面か
ら上方に約１，０００Å突出させ、次いでＳＴＩトレン
チ構造１８ａ〜１８ｃの突出した側壁に沿って図５に示
すように、１組のディスポーザブル側壁スペーサ１６を
形成させたものを示す。スペーサ１６は、Ｓｉ3Ｎ4また
はドーピングしていないポリシリコンのブランケット側
壁スペーサ層を図４の構造の上に、厚さ約２０ｎｍ（２
００Å）〜約１００ｎｍ（１，０００Å）に付着させる
ことによって形成する（パッド窒化物層１５の除去後に
行う）。次いで、ブランケット側壁スペーサ層を、従来
の反応性イオン・エッチング（ＲＩＥ）でパターニング
して、ＳＴＩトレンチ構造１８ａ〜１８ｃの露出し、突
出した側壁に隣接してスペーサ１６が形成されている図
５の構成とする。
【００３６】図５に示すように、ＳＴＩトレンチ構造１
８ａ〜１８ｃおよびスペーサ１６は除き、これらの間の
基板１２内に位置する中央チャネル領域２０ａ、２０
ｂ、２０ｃ、２０ｄにＮ型イオン１９を注入するＮＦＥ
Ｔの補償イオン注入の間は、ＰＦＥＴ領域（図示せず）
をレジストでマスクしておく。Ｎ型（ヒ素）ドーパント
・イオン１９を補償注入としてイオン注入する。この補
償注入は、基板１２のコーナに隣接し、ＳＴＩトレンチ
構造１８ａ〜１８ｃの側壁の所にあるコーナ領域２５以
外の部分のしきい電圧注入を補償するものであり、チャ
ネル領域にＰ-型イオン２１をドーピングする次の段階
の影響をＮ-型ドーピング・イオン１９で低減して、図
６のホウ素（Ｂ）ドーピング段階後に、コーナ領域２５
がより高い有効ドーピング濃度を有するように実施する
ものである。スペーサ１６は、中央チャネル領域２０
ａ、２０ｂ、２０ｃ、２０ｄを除くデバイスのコーナで
の補償注入を防止する。
８ａ〜１８ｃおよびスペーサ１６は除き、これらの間の
基板１２内に位置する中央チャネル領域２０ａ、２０
ｂ、２０ｃ、２０ｄにＮ型イオン１９を注入するＮＦＥ
Ｔの補償イオン注入の間は、ＰＦＥＴ領域（図示せず）
をレジストでマスクしておく。Ｎ型（ヒ素）ドーパント
・イオン１９を補償注入としてイオン注入する。この補
償注入は、基板１２のコーナに隣接し、ＳＴＩトレンチ
構造１８ａ〜１８ｃの側壁の所にあるコーナ領域２５以
外の部分のしきい電圧注入を補償するものであり、チャ
ネル領域にＰ-型イオン２１をドーピングする次の段階
の影響をＮ-型ドーピング・イオン１９で低減して、図
６のホウ素（Ｂ）ドーピング段階後に、コーナ領域２５
がより高い有効ドーピング濃度を有するように実施する
ものである。スペーサ１６は、中央チャネル領域２０
ａ、２０ｂ、２０ｃ、２０ｄを除くデバイスのコーナで
の補償注入を防止する。
【００３７】図５に示すように側壁スペーサ１６は、中
央チャネル領域２０ａ、２０ｂ、２０ｃ、２０ｄにおけ
る基板１２の補償を調整するために行う次段のイオン注
入自己整合プロセスの間、ＳＴＩトレンチ構造１８ａ〜
１８ｃとともに自己整合マスクの一部として使用され
る。補償ドーピング・プロセスは、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約２．５×１０12イオン／ｃｍ2の注入量で行
うヒ素イオン１９のイオン注入を含む。中央チャネル領
域２０ａ、２０ｂ、２０ｃ、２０ｄにおけるヒ素補償注
入のピークの深さは、基板１２の表面下約１００Å〜
１，５００Å、一般的には約４５０Åである。
央チャネル領域２０ａ、２０ｂ、２０ｃ、２０ｄにおけ
る基板１２の補償を調整するために行う次段のイオン注
入自己整合プロセスの間、ＳＴＩトレンチ構造１８ａ〜
１８ｃとともに自己整合マスクの一部として使用され
る。補償ドーピング・プロセスは、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約２．５×１０12イオン／ｃｍ2の注入量で行
うヒ素イオン１９のイオン注入を含む。中央チャネル領
域２０ａ、２０ｂ、２０ｃ、２０ｄにおけるヒ素補償注
入のピークの深さは、基板１２の表面下約１００Å〜
１，５００Å、一般的には約４５０Åである。
【００３８】デバイス１０のアニール後、基板１２内の
チャネルの中央チャネル領域２０ａ、２０ｂ、２０ｃ、
２０ｄにおけるヒ素原子を含むＮ型ドーパントの濃度ピ
ークは、約５×１０16原子／ｃｍ3〜約２×１０18原子
／ｃｍ3、好ましくは１×１０17原子／ｃｍ3となる。
チャネルの中央チャネル領域２０ａ、２０ｂ、２０ｃ、
２０ｄにおけるヒ素原子を含むＮ型ドーパントの濃度ピ
ークは、約５×１０16原子／ｃｍ3〜約２×１０18原子
／ｃｍ3、好ましくは１×１０17原子／ｃｍ3となる。
【００３９】図６に、図５のデバイスから続けて、スペ
ーサ１６を除去したものを示す。この除去は、例えばカ
ステンメイヤー（Kastenmeier）他の「Chemical Dry Et
ching of Silicon Nitride and Silicon Dioxide Using
CF4/O2/N2 Gas Mixtures」,J. Vac. Sci. Technol.,
A. 14(5), (Sep/Oct 1996) pp. 2802-2813、具体的に
は、装置が示されている図１およびＣＦ4（四フッ化炭
素）でのシリコン（Ｓｉ）の高速エッチングが示されて
いる図１１ないし図１５に記載されている化学的ドライ
・エッチング（ＣＤＥ）などによって実施する。
ーサ１６を除去したものを示す。この除去は、例えばカ
ステンメイヤー（Kastenmeier）他の「Chemical Dry Et
ching of Silicon Nitride and Silicon Dioxide Using
CF4/O2/N2 Gas Mixtures」,J. Vac. Sci. Technol.,
A. 14(5), (Sep/Oct 1996) pp. 2802-2813、具体的に
は、装置が示されている図１およびＣＦ4（四フッ化炭
素）でのシリコン（Ｓｉ）の高速エッチングが示されて
いる図１１ないし図１５に記載されている化学的ドライ
・エッチング（ＣＤＥ）などによって実施する。
【００４０】なお、ＣＤＥは、プラズマを発生させる場
所の下流側でウェーハをエッチングするので、ＣＤＥを
ダウンストリーム・エッチングと呼ぶことも多い。
所の下流側でウェーハをエッチングするので、ＣＤＥを
ダウンストリーム・エッチングと呼ぶことも多い。
【００４１】図６についてさらに説明する。チャネル領
域２２ａ、２２ｂ、２２ｃ、２２ｄのしきい電圧を調整
するために、ＳＴＩトレンチ構造１８ａ〜１８ｃの間
に、これらに隣接してあるチャネル領域２２ａ、２２
ｂ、２２ｃ、２２ｄにＰ型ドーパント・イオンを注入す
る。
域２２ａ、２２ｂ、２２ｃ、２２ｄのしきい電圧を調整
するために、ＳＴＩトレンチ構造１８ａ〜１８ｃの間
に、これらに隣接してあるチャネル領域２２ａ、２２
ｂ、２２ｃ、２２ｄにＰ型ドーパント・イオンを注入す
る。
【００４２】しきい電圧ドーピング・プロセスは、約１
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量、一般
的には１０ｋｅＶ、約８×１０12イオン／ｃｍ2の注入
量で基板１２に対して行うホウ素（Ｂ）イオン２１のイ
オン注入を含む。中央チャネル領域２２ａ、２２ｂ、２
２ｃ、２２ｄにおけるホウ素（Ｂ）のピーク濃度の深さ
は、基板１２の表面下約２００Å〜２，０００Å、一般
的には約５００Åである。基板１２内の中央チャネル領
域２２ａ、２２ｂ、２２ｃ、２２ｄに生じるホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度ピークは、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3、好ま
しくは４×１０17原子／ｃｍ3である。
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量、一般
的には１０ｋｅＶ、約８×１０12イオン／ｃｍ2の注入
量で基板１２に対して行うホウ素（Ｂ）イオン２１のイ
オン注入を含む。中央チャネル領域２２ａ、２２ｂ、２
２ｃ、２２ｄにおけるホウ素（Ｂ）のピーク濃度の深さ
は、基板１２の表面下約２００Å〜２，０００Å、一般
的には約５００Åである。基板１２内の中央チャネル領
域２２ａ、２２ｂ、２２ｃ、２２ｄに生じるホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度ピークは、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3、好ま
しくは４×１０17原子／ｃｍ3である。
【００４３】チャネル内へのヒ素のドーピング濃度が、
約１×１０17原子／ｃｍ3である場合、チャネル中央の
正味のリン型ドーピング濃度は、約３×１０17原子／ｃ
ｍ3となり、これは４×１０17原子／ｃｍ3であるコーナ
での濃度より約３３％低い。このプロセスによって、チ
ャネルの中央とコーナの電子密度は等しくなる。後述す
る本発明に基づくデバイスのシミュレーションの議論で
示すように、チャネルのコーナの電子密度がチャネルの
中央に比べて１００倍（２桁）大きかったのが、この例
では２つの領域の電子密度が等しくなる。
約１×１０17原子／ｃｍ3である場合、チャネル中央の
正味のリン型ドーピング濃度は、約３×１０17原子／ｃ
ｍ3となり、これは４×１０17原子／ｃｍ3であるコーナ
での濃度より約３３％低い。このプロセスによって、チ
ャネルの中央とコーナの電子密度は等しくなる。後述す
る本発明に基づくデバイスのシミュレーションの議論で
示すように、チャネルのコーナの電子密度がチャネルの
中央に比べて１００倍（２桁）大きかったのが、この例
では２つの領域の電子密度が等しくなる。
【００４４】次いで、Ｎ-型チャネル領域からレジスト
を除去する。補助または代替のプロセスにおいて、望ま
しければ同様の段階をＰＦＥＴ上でも繰り返すことがで
きる。望ましくなければ、レジスト除去後、ＰＦＥＴデ
バイスから側壁を取り除く。ＮＦＥＴ領域でのＣＤＥエ
ッチングの間は、ＰＦＥＴのスペーサをマスクする。
を除去する。補助または代替のプロセスにおいて、望ま
しければ同様の段階をＰＦＥＴ上でも繰り返すことがで
きる。望ましくなければ、レジスト除去後、ＰＦＥＴデ
バイスから側壁を取り除く。ＮＦＥＴ領域でのＣＤＥエ
ッチングの間は、ＰＦＥＴのスペーサをマスクする。
【００４５】図７に、図６のデバイスから続けて、パッ
ド酸化物層１４をエッチングで除去し、代わりにゲート
酸化物層３４を基板１２の露出した表面に付着させたも
のを示す。さらに、ゲート電極ドープト・ポリシリコン
層を付着させ、パターニングして、ゲート電極導体３５
とする。最後に、当業者が理解できる注入およびアニー
ルによってソース／ドレイン接合を形成する。
ド酸化物層１４をエッチングで除去し、代わりにゲート
酸化物層３４を基板１２の露出した表面に付着させたも
のを示す。さらに、ゲート電極ドープト・ポリシリコン
層を付着させ、パターニングして、ゲート電極導体３５
とする。最後に、当業者が理解できる注入およびアニー
ルによってソース／ドレイン接合を形成する。
【００４６】図８は、図７のデバイス１０の平面図であ
る。断面線２Ｆ−２Ｆ'は図２ないし図７をとった断面
を示す。チャネル領域３２ａ、３２ｂ、３２ｃ、３２ｄ
の上下にあるＮ+にドープされたソース／ドレイン領域
の間のチャネル領域３２ａ、３２ｂ、３２ｃ、３２ｄ上
にゲート電極３５が置かれていることがわかる。
る。断面線２Ｆ−２Ｆ'は図２ないし図７をとった断面
を示す。チャネル領域３２ａ、３２ｂ、３２ｃ、３２ｄ
の上下にあるＮ+にドープされたソース／ドレイン領域
の間のチャネル領域３２ａ、３２ｂ、３２ｃ、３２ｄ上
にゲート電極３５が置かれていることがわかる。
【００４７】図９および図１０は、図８において、チャ
ネル領域３２ｂ、チャネル領域３２ｂの上下にあるＳＴ
Ｉトレンチ構造１８ｄおよび１８ｅ、Ｎ+型のソース／
ドレイン領域を貫通する断面線２Ｉ−２Ｉ'に沿ってと
ったデバイス１０の断面図である。
ネル領域３２ｂ、チャネル領域３２ｂの上下にあるＳＴ
Ｉトレンチ構造１８ｄおよび１８ｅ、Ｎ+型のソース／
ドレイン領域を貫通する断面線２Ｉ−２Ｉ'に沿ってと
ったデバイス１０の断面図である。
【００４８】図９は、ゲート酸化物層３４を基板１２上
に形成した後、制御ゲート電極３５を層３４をおおって
形成する前の図８のデバイスを、ＳＴＩトレンチ構造１
８ｄと１８ｅの間に示されている図７のＰ+にドープさ
れた領域２２ｂとともに示したものである。
に形成した後、制御ゲート電極３５を層３４をおおって
形成する前の図８のデバイスを、ＳＴＩトレンチ構造１
８ｄと１８ｅの間に示されている図７のＰ+にドープさ
れた領域２２ｂとともに示したものである。
【００４９】図１０は、図９のデバイスに、ゲート電極
導体３５をこれに隣接する二酸化シリコンの側壁３６と
ともに形成し、ソースおよびドレイン領域３７および３
８をゲート電極３５および側壁３６に隣接する基板１２
内に形成したものを示したものである。当業界で従来か
ら行われているように、ソース領域およびドレイン領域
３７および３８は、ゲート電極３５および側壁３６で自
己整合されている。有効ドーピング濃度の高いコーナ領
域２５（前述）が、ソース領域およびドレイン領域３７
および３８の、ＳＴＩトレンチ構造１８ｄおよび１８ｅ
と接する側の縁に見られる。領域２５は、図７に示す段
階ではこの領域の目的を果たすが、図９および図１０に
示す段階では、何ら追加の目的を果たすものではないこ
とに留意されたい。
導体３５をこれに隣接する二酸化シリコンの側壁３６と
ともに形成し、ソースおよびドレイン領域３７および３
８をゲート電極３５および側壁３６に隣接する基板１２
内に形成したものを示したものである。当業界で従来か
ら行われているように、ソース領域およびドレイン領域
３７および３８は、ゲート電極３５および側壁３６で自
己整合されている。有効ドーピング濃度の高いコーナ領
域２５（前述）が、ソース領域およびドレイン領域３７
および３８の、ＳＴＩトレンチ構造１８ｄおよび１８ｅ
と接する側の縁に見られる。領域２５は、図７に示す段
階ではこの領域の目的を果たすが、図９および図１０に
示す段階では、何ら追加の目的を果たすものではないこ
とに留意されたい。
【００５０】方法ＩＩ
ＳＴＩトレンチ拡散源に沿ったディスポーザブル・スペ
ーサ図１１ないし図１５のプロセスについて説明する。
方法Ｉと同様に、図１１ないし図１３に示す段階におい
て、図２ないし図４のプロセス段階と同じ標準プロセス
を初期の段階に使って１組のＳＴＩトレンチ１７ａ〜１
７ｃを製造する。
ーサ図１１ないし図１５のプロセスについて説明する。
方法Ｉと同様に、図１１ないし図１３に示す段階におい
て、図２ないし図４のプロセス段階と同じ標準プロセス
を初期の段階に使って１組のＳＴＩトレンチ１７ａ〜１
７ｃを製造する。
【００５１】次に、図１４について説明する。ブランケ
ット・デポジションによって付着させたポリシリコン・
スペーサ層２６をエッチングして、図１３のデバイス１
０のＳＴＩトレンチ構造１８ａ、１８ｂ、１８ｃの側壁
上にスペーサ２６を形成する。ポリシリコン・スペーサ
２６は、Ｐ型ホウ素（Ｂ）ドーパントで、約１×１０19
原子／ｃｍ3〜約５×１０20原子／ｃｍ3のホウ素（Ｂ）
ドーパント原子濃度にドープする。スペーサ層は、厚さ
約１０ｎｍ〜約１００ｎｍに付着させ、次いでパターニ
ングして、ＳＴＩトレンチ構造１８ａ〜１８ｃの側壁に
沿ったスペーサ２６とする。
ット・デポジションによって付着させたポリシリコン・
スペーサ層２６をエッチングして、図１３のデバイス１
０のＳＴＩトレンチ構造１８ａ、１８ｂ、１８ｃの側壁
上にスペーサ２６を形成する。ポリシリコン・スペーサ
２６は、Ｐ型ホウ素（Ｂ）ドーパントで、約１×１０19
原子／ｃｍ3〜約５×１０20原子／ｃｍ3のホウ素（Ｂ）
ドーパント原子濃度にドープする。スペーサ層は、厚さ
約１０ｎｍ〜約１００ｎｍに付着させ、次いでパターニ
ングして、ＳＴＩトレンチ構造１８ａ〜１８ｃの側壁に
沿ったスペーサ２６とする。
【００５２】スペーサ２６を形成した後、ＰＦＥＴＶT
注入を実施する。ＰＦＥＴ領域の側壁がＰＦＥＴをドー
ピングするのを防ぐために、このプロセスの間に、ＣＤ
Ｅ（化学的ドライ・エッチング）でＰＦＥＴ領域の側壁
を除去する。
注入を実施する。ＰＦＥＴ領域の側壁がＰＦＥＴをドー
ピングするのを防ぐために、このプロセスの間に、ＣＤ
Ｅ（化学的ドライ・エッチング）でＰＦＥＴ領域の側壁
を除去する。
【００５３】ＰＦＥＴしきい電圧注入の後、下の犠牲酸
化物を通してホウ素（Ｂ）を拡散させることができるア
ニールを用いて、ＳＴＩトレンチ構造１８ａ、１８ｂ、
１８ｃの一方の側にあって、ＳＴＩトレンチ構造１８
ａ、１８ｂ、１８ｃの間、および／またはこれらに隣接
してあるチャネルのコーナのコーナ領域２７にスペーサ
構造２６（この段階ではＮＦＥＴにだけ存在している）
中のホウ素（Ｂ）を拡散させる。ホウ素（Ｂ）拡散後、
ＮチャネルＭＯＳＦＥＴのしきい電圧注入を実施する前
に、ポリシリコン・スペーサ２６を図１５に示すように
ＣＤＥ（化学的ドライ・エッチング）で除去する。
化物を通してホウ素（Ｂ）を拡散させることができるア
ニールを用いて、ＳＴＩトレンチ構造１８ａ、１８ｂ、
１８ｃの一方の側にあって、ＳＴＩトレンチ構造１８
ａ、１８ｂ、１８ｃの間、および／またはこれらに隣接
してあるチャネルのコーナのコーナ領域２７にスペーサ
構造２６（この段階ではＮＦＥＴにだけ存在している）
中のホウ素（Ｂ）を拡散させる。ホウ素（Ｂ）拡散後、
ＮチャネルＭＯＳＦＥＴのしきい電圧注入を実施する前
に、ポリシリコン・スペーサ２６を図１５に示すように
ＣＤＥ（化学的ドライ・エッチング）で除去する。
【００５４】アニール・プロセスは、フォーミング・ガ
スなどのソースにより水素（Ｈ2）ガス雰囲気中で約８
００℃および約９００℃、約６０秒〜約３０分実施する
ことが好ましい。水素ガス雰囲気でない場合は、アニー
ル・プロセスを、約９００℃および約１，０００℃、約
６０秒〜約３０分実施する。
スなどのソースにより水素（Ｈ2）ガス雰囲気中で約８
００℃および約９００℃、約６０秒〜約３０分実施する
ことが好ましい。水素ガス雰囲気でない場合は、アニー
ル・プロセスを、約９００℃および約１，０００℃、約
６０秒〜約３０分実施する。
【００５５】図１４で、スペーサ２６の下の基板１２中
の保護されたコーナ領域２７の中の、結果として生じる
ホウ素（Ｂ）ドーパントのピーク濃度の範囲は、約２×
１０17原子／ｃｍ3〜約２×１０18原子／ｃｍ3、コーナ
領域２７の外側の基板１２の残りの部分の濃度は約１×
１０17原子／ｃｍ3〜約１×１０18原子／ｃｍ3である。
の保護されたコーナ領域２７の中の、結果として生じる
ホウ素（Ｂ）ドーパントのピーク濃度の範囲は、約２×
１０17原子／ｃｍ3〜約２×１０18原子／ｃｍ3、コーナ
領域２７の外側の基板１２の残りの部分の濃度は約１×
１０17原子／ｃｍ3〜約１×１０18原子／ｃｍ3である。
【００５６】図１５について説明する。ＮＦＥＴしきい
電圧注入として、領域３２ａ、３２ｂ、３２ｃ、３２ｄ
のしきい電圧を調整するため、ＳＴＩトレンチ構造１８
ａ〜１８ｃの間に、これに隣接してある領域３２ａ、３
２ｂ、３２ｃ、３２ｄにＰ型ドーパント・イオン３１を
注入する。
電圧注入として、領域３２ａ、３２ｂ、３２ｃ、３２ｄ
のしきい電圧を調整するため、ＳＴＩトレンチ構造１８
ａ〜１８ｃの間に、これに隣接してある領域３２ａ、３
２ｂ、３２ｃ、３２ｄにＰ型ドーパント・イオン３１を
注入する。
【００５７】しきい電圧ドーピング・プロセスは、約１
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量、一般
的には１０ｋｅＶ、約８×１０12イオン／ｃｍ2の注入
量で基板１２に対して行うホウ素（Ｂ）イオン３１のイ
オン注入を含む。領域３２ａ、３２ｂ、３２ｃ、３２ｄ
におけるホウ素（Ｂ）のピーク濃度の深さは、基板１２
の表面下約２００Å〜２，０００Å、一般的には約５０
０Åである。
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量、一般
的には１０ｋｅＶ、約８×１０12イオン／ｃｍ2の注入
量で基板１２に対して行うホウ素（Ｂ）イオン３１のイ
オン注入を含む。領域３２ａ、３２ｂ、３２ｃ、３２ｄ
におけるホウ素（Ｂ）のピーク濃度の深さは、基板１２
の表面下約２００Å〜２，０００Å、一般的には約５０
０Åである。
【００５８】デバイス１０に対してソース／ドレインを
従来の高温アニールで処理した後では、基板１２内の領
域３２ａ、３２ｂ、３２ｃ、３２ｄに生じるホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度は、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3である。
従来の高温アニールで処理した後では、基板１２内の領
域３２ａ、３２ｂ、３２ｃ、３２ｄに生じるホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度は、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3である。
【００５９】方法ＩＩＩ
ドーピング防止のためのＳｉ3Ｎ4ポリシング止めに沿っ
たディスポーザブル・スペーサ図１６に、ＮＦＥＴデバ
イス用のＰ-型半導体シリコン基板１２を示す。基板の
上面にはパッド酸化物層１４が形成されている。パッド
酸化シリコン層１４の上に、厚さ約１，０００Å〜約
５，０００Å（好ましくは２，０００Å）のパッド窒化
シリコン（Ｓｉ3Ｎ4）層４５が形成されている。この方
法では、Ｓｉ3Ｎ4層４５から形成されるポリシング止め
を初期の段階でパターニングして、下の酸化シリコン層
１４まで達する開口４５ａ、４５ｂ、４５ｃを有するマ
スクとする。
たディスポーザブル・スペーサ図１６に、ＮＦＥＴデバ
イス用のＰ-型半導体シリコン基板１２を示す。基板の
上面にはパッド酸化物層１４が形成されている。パッド
酸化シリコン層１４の上に、厚さ約１，０００Å〜約
５，０００Å（好ましくは２，０００Å）のパッド窒化
シリコン（Ｓｉ3Ｎ4）層４５が形成されている。この方
法では、Ｓｉ3Ｎ4層４５から形成されるポリシング止め
を初期の段階でパターニングして、下の酸化シリコン層
１４まで達する開口４５ａ、４５ｂ、４５ｃを有するマ
スクとする。
【００６０】図１７について説明する。フォトレジスト
層４３を除去した後、ＰＳＧ（リンケイ酸ガラス）また
はＢＳＧ（ホウケイ酸ガラス）を含む複数のドープされ
た酸化シリコン・スペーサ４６をＳｉ3Ｎ4層４５の側壁
に沿って形成する。
層４３を除去した後、ＰＳＧ（リンケイ酸ガラス）また
はＢＳＧ（ホウケイ酸ガラス）を含む複数のドープされ
た酸化シリコン・スペーサ４６をＳｉ3Ｎ4層４５の側壁
に沿って形成する。
【００６１】図１８は、図１７から続けて、Ｓｉ3Ｎ4層
４５およびドープされた酸化シリコン・スペーサ４６を
開口１４５ａ、１４５ｂ、１４５ｃを有するマスクとし
て使用して、パッド酸化シリコン層１４を貫通してシリ
コン基板１２内部までエッチングし、シリコン・トレン
チ４７ａ、４７ｂ、４７ｃを形成させたものである。
４５およびドープされた酸化シリコン・スペーサ４６を
開口１４５ａ、１４５ｂ、１４５ｃを有するマスクとし
て使用して、パッド酸化シリコン層１４を貫通してシリ
コン基板１２内部までエッチングし、シリコン・トレン
チ４７ａ、４７ｂ、４７ｃを形成させたものである。
【００６２】図１９は、図１８のデバイスから続けて、
基板トレンチ４７ａ、４７ｂ、４７ｃの内部およびパッ
ド窒化シリコン（Ｓｉ3Ｎ4）層４５の開口１４５ａ、１
４５ｂ、１４５ｃの内部に二酸化シリコン（ＳｉＯ2）
層４８（部分的に破線で示す）を付着させたものであ
る。二酸化シリコン（ＳｉＯ2）層４８は、ＴＥＯＳ
（オルトケイ酸テトラエチル）および酸素（Ｏ2）ガス
の雰囲気中約７００℃〜約８００℃の温度で行う従来の
低圧ＣＶＤ（LPCVD）法で成長させたトレンチ構造４８
ａ、４８ｂ、４８ｃを含む。
基板トレンチ４７ａ、４７ｂ、４７ｃの内部およびパッ
ド窒化シリコン（Ｓｉ3Ｎ4）層４５の開口１４５ａ、１
４５ｂ、１４５ｃの内部に二酸化シリコン（ＳｉＯ2）
層４８（部分的に破線で示す）を付着させたものであ
る。二酸化シリコン（ＳｉＯ2）層４８は、ＴＥＯＳ
（オルトケイ酸テトラエチル）および酸素（Ｏ2）ガス
の雰囲気中約７００℃〜約８００℃の温度で行う従来の
低圧ＣＶＤ（LPCVD）法で成長させたトレンチ構造４８
ａ、４８ｂ、４８ｃを含む。
【００６３】従来の化学的／機械的ポリシング段階をデ
バイスに実施し、ＳＴＩ誘電体トレンチ構造４８ａ、４
８ｂ、４８ｃを形成する。ポリシングによって、トレン
チ構造４８ａ、４８ｂ、４８ｃの表面は図１９のように
平坦化される。ポリシング段階では、パッド窒化シリコ
ン層４５を厚さ約５００Å〜約４，０００Å、好ましく
は約１，０００Å、トレンチ構造４８ａ〜４８ｃを厚さ
約２，０００Å〜約４，０００Å、好ましくは約３，０
００Åに残し、シリコン基板１２の表面上方に厚さ約
１，０００Åで延びるようにする。ポリシング段階によ
ってスペーサ４６を短くし、トレンチ構造４８ａ〜４８
ｃの低い側壁上の短いスペーサ４６'とする。
バイスに実施し、ＳＴＩ誘電体トレンチ構造４８ａ、４
８ｂ、４８ｃを形成する。ポリシングによって、トレン
チ構造４８ａ、４８ｂ、４８ｃの表面は図１９のように
平坦化される。ポリシング段階では、パッド窒化シリコ
ン層４５を厚さ約５００Å〜約４，０００Å、好ましく
は約１，０００Å、トレンチ構造４８ａ〜４８ｃを厚さ
約２，０００Å〜約４，０００Å、好ましくは約３，０
００Åに残し、シリコン基板１２の表面上方に厚さ約
１，０００Åで延びるようにする。ポリシング段階によ
ってスペーサ４６を短くし、トレンチ構造４８ａ〜４８
ｃの低い側壁上の短いスペーサ４６'とする。
【００６４】図２０に、図１９のデバイスから続けて、
約５０℃〜約１８０℃の温度のリン酸（Ｈ3ＰＯ4）によ
って、パッド窒化シリコン層４５をデバイス１０から除
去したものを示す。
約５０℃〜約１８０℃の温度のリン酸（Ｈ3ＰＯ4）によ
って、パッド窒化シリコン層４５をデバイス１０から除
去したものを示す。
【００６５】図２１に、図２０のデバイスに、方法Ｉと
同様にＮＦＥＴしきい電圧注入を行っている途中の様子
を示す。ＰＦＥＴ領域はレジストでマスクする。次い
で、しきい電圧注入の補償のための補償注入となる、Ｎ
型ドーパント４９の注入を実施する。スペーサ４６'
は、図２１のデバイス１０のコーナが補償注入されるこ
とを防止する。
同様にＮＦＥＴしきい電圧注入を行っている途中の様子
を示す。ＰＦＥＴ領域はレジストでマスクする。次い
で、しきい電圧注入の補償のための補償注入となる、Ｎ
型ドーパント４９の注入を実施する。スペーサ４６'
は、図２１のデバイス１０のコーナが補償注入されるこ
とを防止する。
【００６６】方法ＩＩＩは、方法Ｉと多くの点で類似し
ており、補償注入のパラメータおよびしきい電圧ドーピ
ングのパラメータは、ドーパントの注入量および濃度に
関しては両者同じである。これらの値を参照により本明
細書に組み込む。深さおよびその他のパラメータも同じ
である。
ており、補償注入のパラメータおよびしきい電圧ドーピ
ングのパラメータは、ドーパントの注入量および濃度に
関しては両者同じである。これらの値を参照により本明
細書に組み込む。深さおよびその他のパラメータも同じ
である。
【００６７】次に図２２において、スペーサ４６'を薄
いＨＦ（これは、ドープした酸化物をドープしていない
酸化物に比べて最大で１０倍速くエッチングする）を用
いてＳｉＯ2に選択的に除去し、しきい電圧を調整する
ためにホウ素（Ｂ）イオン５１などのＰ型ドーパントを
注入する。レジストを除去し、次いで、望ましければＰ
ＦＥＴ上でも同様のプロセスを繰り返す。
いＨＦ（これは、ドープした酸化物をドープしていない
酸化物に比べて最大で１０倍速くエッチングする）を用
いてＳｉＯ2に選択的に除去し、しきい電圧を調整する
ためにホウ素（Ｂ）イオン５１などのＰ型ドーパントを
注入する。レジストを除去し、次いで、望ましければＰ
ＦＥＴ上でも同様のプロセスを繰り返す。
【００６８】ＢをドープしたＳｉＯ2をスペーサ４６'に
使用する場合には、パッド酸化シリコンを通したＢの拡
散（注入ではない）によって、方法ＩＩと同様にしきい
電圧を調整することができることに留意されたい。この
場合、ＰＦＥＴがスペーサ４６'でドープされないよう
に、ＰＦＥＴの注入を始めに実施しなければならない。
ＰＦＥＴしきい電圧注入の間に、スペーサ４６'は薄い
ＨＦでエッチングして取り除く。ＮＦＥＴしきい電圧注
入の前に、水素アニールによってスペーサのホウ素
（Ｂ）をＮＦＥＴチャネルのコーナに拡散させる。水素
アニールは、下の犠牲酸化物を通り抜けてホウ素（Ｂ）
を拡散させることのできる方法である。ホウ素（Ｂ）拡
散後、薄いＨＦを使ってＮＦＥＴ領域からスペーサを除
去し、方法ＩＩと同様にＮＦＥＴしきい電圧注入を実施
する。
使用する場合には、パッド酸化シリコンを通したＢの拡
散（注入ではない）によって、方法ＩＩと同様にしきい
電圧を調整することができることに留意されたい。この
場合、ＰＦＥＴがスペーサ４６'でドープされないよう
に、ＰＦＥＴの注入を始めに実施しなければならない。
ＰＦＥＴしきい電圧注入の間に、スペーサ４６'は薄い
ＨＦでエッチングして取り除く。ＮＦＥＴしきい電圧注
入の前に、水素アニールによってスペーサのホウ素
（Ｂ）をＮＦＥＴチャネルのコーナに拡散させる。水素
アニールは、下の犠牲酸化物を通り抜けてホウ素（Ｂ）
を拡散させることのできる方法である。ホウ素（Ｂ）拡
散後、薄いＨＦを使ってＮＦＥＴ領域からスペーサを除
去し、方法ＩＩと同様にＮＦＥＴしきい電圧注入を実施
する。
【００６９】方法Ｉ、方法ＩＩおよび方法ＩＩＩの全て
について、ＮＦＥＴのチャネルにおけるドーパントのプ
ロファイルは、コーナでは、比較的高濃度のＰ型ドーピ
ング（高しきい電圧）、メイン・チャネルでは比較的低
濃度のＰ型ドーピング（低しきい電圧）というものであ
る。このプロセスによって、次節に示すようにチャネル
の中央とチャネルのコーナの電子密度が等しくなる。こ
れは理想的である。したがって、トランジスタの特性は
コーナ・デバイスよりもメイン・チャネルによって支配
され、再現可能な特性を提供する。
について、ＮＦＥＴのチャネルにおけるドーパントのプ
ロファイルは、コーナでは、比較的高濃度のＰ型ドーピ
ング（高しきい電圧）、メイン・チャネルでは比較的低
濃度のＰ型ドーピング（低しきい電圧）というものであ
る。このプロセスによって、次節に示すようにチャネル
の中央とチャネルのコーナの電子密度が等しくなる。こ
れは理想的である。したがって、トランジスタの特性は
コーナ・デバイスよりもメイン・チャネルによって支配
され、再現可能な特性を提供する。
【００７０】シミュレーション
オペラビリティを立証するために本発明のシミュレーシ
ョンを実施した。シミュレーションは、２５６ＭｂＤＲ
ＡＭプロセスについて行い、ＮＦＥＴサポート・デバイ
スのコーナの寄生オフ電流に対する本発明の効果を比較
するために実施した。このモデリングから得られた結論
は、事実上一般的なものであり、他技術の他のデバイス
にもあてはまる。
ョンを実施した。シミュレーションは、２５６ＭｂＤＲ
ＡＭプロセスについて行い、ＮＦＥＴサポート・デバイ
スのコーナの寄生オフ電流に対する本発明の効果を比較
するために実施した。このモデリングから得られた結論
は、事実上一般的なものであり、他技術の他のデバイス
にもあてはまる。
【００７１】あるプロセス条件および設計条件（すなわ
ち鋭いコーナ、コーナの大きなゲート・ラップアラウン
ド、媒体デバイス幅）の下では、コーナにおける導通
が、オン電流を大幅に増大させることはないが、ＭＯＳ
ＦＥＴのオフ電流についてはかなりの影響を与えること
がある。したがって、コーナが導通していてもオフ電流
の目的を確実に満たすようにチャネルのドーピングを調
整しなければならない。ただしこうすると、コーナでの
導通のないデバイスに比べてオン電流の損失が大きくな
る。
ち鋭いコーナ、コーナの大きなゲート・ラップアラウン
ド、媒体デバイス幅）の下では、コーナにおける導通
が、オン電流を大幅に増大させることはないが、ＭＯＳ
ＦＥＴのオフ電流についてはかなりの影響を与えること
がある。したがって、コーナが導通していてもオフ電流
の目的を確実に満たすようにチャネルのドーピングを調
整しなければならない。ただしこうすると、コーナでの
導通のないデバイスに比べてオン電流の損失が大きくな
る。
【００７２】コーナの導通を抑制する３つの方法を説明
してきた。ここに示し、後に説明するシミュレーション
結果は、これらの方法のオペラビリティを立証する。
してきた。ここに示し、後に説明するシミュレーション
結果は、これらの方法のオペラビリティを立証する。
【００７３】シミュレーション結果
ベース事例
１μｍ幅の標準サポートＮＦＥＴの横断方向における等
ドーピング線のシュミレーション（ベース事例）。鋭い
コーナ、３００Åのゲート・ラップアラウンド、ホウ素
（Ｂ）空乏を想定する。これらの条件では、オフ状態の
ときに、デバイスの平坦部分に比べて、コーナに激しい
導通が生じる。
ドーピング線のシュミレーション（ベース事例）。鋭い
コーナ、３００Åのゲート・ラップアラウンド、ホウ素
（Ｂ）空乏を想定する。これらの条件では、オフ状態の
ときに、デバイスの平坦部分に比べて、コーナに激しい
導通が生じる。
【００７４】図２３に、オフ状態におけるデバイスの電
子電荷密度の等密度線のグラフを、垂直軸（μｍ）およ
び深さ（μｍ）に対する電荷密度曲線のプロットによっ
て示す。表面の電子濃度が、コーナのところでおよそ２
桁大きいことに留意されたい。コーナの５００Åまでの
電流密度を、デバイスの残りの部分の電流と一体化し、
比較した場合、コーナの導通によるＩoffは、平坦部分
の電流の約１６倍であることが分かった。
子電荷密度の等密度線のグラフを、垂直軸（μｍ）およ
び深さ（μｍ）に対する電荷密度曲線のプロットによっ
て示す。表面の電子濃度が、コーナのところでおよそ２
桁大きいことに留意されたい。コーナの５００Åまでの
電流密度を、デバイスの残りの部分の電流と一体化し、
比較した場合、コーナの導通によるＩoffは、平坦部分
の電流の約１６倍であることが分かった。
【００７５】方法Ｉでは、ＳＴＩトレンチに沿って形成
されたドーピング防止用のディスポーザブル・スペーサ
を使用する。ＳＴＩトレンチの縁に沿ったディスポーザ
ブル・スペーサは、チャネル表面にヒ素が注入されるの
を防止するために用いられる。スペーサを除去した後、
ホウ素（Ｂ）の注入を実施する。したがってコーナは、
幅方向について中央にある領域よりも高いＰ型ドーピン
グ濃度を有する。
されたドーピング防止用のディスポーザブル・スペーサ
を使用する。ＳＴＩトレンチの縁に沿ったディスポーザ
ブル・スペーサは、チャネル表面にヒ素が注入されるの
を防止するために用いられる。スペーサを除去した後、
ホウ素（Ｂ）の注入を実施する。したがってコーナは、
幅方向について中央にある領域よりも高いＰ型ドーピン
グ濃度を有する。
【００７６】方法Ｉのシュミレーションの等ドーピング
線では、このプロセスの終わりに、５００Å幅のスペー
サ、６０ＫｅＶ、２．５×１０12のヒ素注入、１０Ｋｅ
Ｖ、８．０×１０12のホウ素（Ｂ）注入を選択した。こ
の組合せは、デバイスの平面部分のＶtを低く保ちなが
ら、コーナのドーピングを増大させる可能性の１つを示
すために役立つ。
線では、このプロセスの終わりに、５００Å幅のスペー
サ、６０ＫｅＶ、２．５×１０12のヒ素注入、１０Ｋｅ
Ｖ、８．０×１０12のホウ素（Ｂ）注入を選択した。こ
の組合せは、デバイスの平面部分のＶtを低く保ちなが
ら、コーナのドーピングを増大させる可能性の１つを示
すために役立つ。
【００７７】図２４に、方法Ｉのシュミレーションによ
る等電子線を、垂直軸（μｍ）および深さ（μｍ）に対
する電荷密度曲線のプロットで示す。平面領域とコーナ
の電子濃度の差は、ベース事例に比べて２桁小さくなっ
ていることに留意されたい。このとき、平面部電流に対
するコーナ電流の比は０．３０５（ベース事例では１
６）となり、したがって、したがって、コーナのＩoff
に対する寄与はそれほど大きなものではなくなる。ヒ素
およびホウ素（Ｂ）の表面注入条件を適切に調整するこ
とによって簡単に、平面部電流に対するコーナ電流の比
を所望の値にすることができる。
る等電子線を、垂直軸（μｍ）および深さ（μｍ）に対
する電荷密度曲線のプロットで示す。平面領域とコーナ
の電子濃度の差は、ベース事例に比べて２桁小さくなっ
ていることに留意されたい。このとき、平面部電流に対
するコーナ電流の比は０．３０５（ベース事例では１
６）となり、したがって、したがって、コーナのＩoff
に対する寄与はそれほど大きなものではなくなる。ヒ素
およびホウ素（Ｂ）の表面注入条件を適切に調整するこ
とによって簡単に、平面部電流に対するコーナ電流の比
を所望の値にすることができる。
【００７８】方法ＩＩでは、ＳＴＩトレンチに沿ったド
ーピング源となるディスポーザブル・スペーサを使用す
る。この選択では、ホウ素（Ｂ）をドープしたディスポ
ーザブル・ポリシリコン・スペーサをＳＴＩトレンチの
側壁上に画定する。ホウ素（Ｂ）を、水素アニールによ
ってポリシリコン・スペーサから外部に拡散させ、次い
でこれを除去する。その後は通常のプロセスを実施す
る。
ーピング源となるディスポーザブル・スペーサを使用す
る。この選択では、ホウ素（Ｂ）をドープしたディスポ
ーザブル・ポリシリコン・スペーサをＳＴＩトレンチの
側壁上に画定する。ホウ素（Ｂ）を、水素アニールによ
ってポリシリコン・スペーサから外部に拡散させ、次い
でこれを除去する。その後は通常のプロセスを実施す
る。
【００７９】方法ＩＩのシュミレーションの等ドーピン
グ線では、このプロセスの終わりに、９１０℃、１５分
のＨ2アニールでホウ素（Ｂ）を、幅５００Åのポリシ
リコン・スペーサ（１×１０20でドープされている）か
ら７５Åの犠牲酸化物層中に拡散するモデル化を行っ
た。ＳｉＯ2中でのホウ素（Ｂ）の拡散率は水素雰囲気
により１００倍増大されることもあることが立証され
た。アニール後ポリシリコン・スペーサは除去され、以
後、通常のプロセスを継続する。
グ線では、このプロセスの終わりに、９１０℃、１５分
のＨ2アニールでホウ素（Ｂ）を、幅５００Åのポリシ
リコン・スペーサ（１×１０20でドープされている）か
ら７５Åの犠牲酸化物層中に拡散するモデル化を行っ
た。ＳｉＯ2中でのホウ素（Ｂ）の拡散率は水素雰囲気
により１００倍増大されることもあることが立証され
た。アニール後ポリシリコン・スペーサは除去され、以
後、通常のプロセスを継続する。
【００８０】方法ＩＩのシュミレーションによる等電子
線を決定した。平面領域に対するコーナの電子濃度は大
幅に減少した。この例では、コーナは、デバイスの平面
領域とほぼ同じ量のオフ電流を運搬する。したがって、
コーナのＩoffに対する寄与はそれほど大きなものでは
なくなる。ポリシリコン内のホウ素（Ｂ）濃度、または
アニールの条件（温度、時間、Ｈ2濃度）を適切に調整
することによって簡単に、平面部電流に対するコーナ電
流の比を所望の値にすることができる。
線を決定した。平面領域に対するコーナの電子濃度は大
幅に減少した。この例では、コーナは、デバイスの平面
領域とほぼ同じ量のオフ電流を運搬する。したがって、
コーナのＩoffに対する寄与はそれほど大きなものでは
なくなる。ポリシリコン内のホウ素（Ｂ）濃度、または
アニールの条件（温度、時間、Ｈ2濃度）を適切に調整
することによって簡単に、平面部電流に対するコーナ電
流の比を所望の値にすることができる。
【００８１】本発明を、前記の特定の実施形態に関して
説明してきたが、本発明を、添付の請求項の趣旨および
範囲内で実施することができること、すなわち、本発明
の趣旨および範囲から逸脱することなく形状および詳細
を変更することができることを当業者は理解するであろ
う。したがって、前記全ての変更は、本発明の範囲に含
まれるものであり、本発明は、特許請求項の内容を包含
するものである。
説明してきたが、本発明を、添付の請求項の趣旨および
範囲内で実施することができること、すなわち、本発明
の趣旨および範囲から逸脱することなく形状および詳細
を変更することができることを当業者は理解するであろ
う。したがって、前記全ての変更は、本発明の範囲に含
まれるものであり、本発明は、特許請求項の内容を包含
するものである。
【００８２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００８３】（１）貫通した開口を有するマスクをシリ
コン基板上に形成する段階と、前記マスクの前記開口を
通して前記基板を下方にエッチングして、前記基板中に
トレンチを形成する段階と、二酸化シリコンのＳＴＩ
（Shallow Trench Isolation）誘電体トレンチ構造を、
前記基板の前記トレンチ内および前記マスクの前記開口
内に形成する段階と、前記ＳＴＩトレンチ構造に隣接し
たコーナ領域を有し、前記トレンチ構造の間にある前記
基板内にチャネル領域を有する前記ＳＴＩトレンチ構造
の突出した側壁を残して、前記マスクを前記デバイスか
ら剥ぎ取る段階と、前記ＳＴＩトレンチ構造の間に、こ
れに隣接してあるチャネル領域を、前記チャネル領域の
中央はあるドーパント濃度で、前記コーナ領域に隣接す
る前記チャネル領域はこれより実質的に高いドーパント
濃度でドーピングする段階とを含み、前記ドーパント濃
度の差が、前記チャネル領域の前記中央および前記コー
ナ領域の電子濃度を実質的に等しくすることを特徴とす
る、シリコン基板上に半導体ＭＯＳＦＥＴデバイスを製
造する方法。 （２）前記チャネル領域の前記中央を露出したまま残し
て、前記ＳＴＩトレンチ構造の前記突出した側壁に沿っ
て、前記チャネル領域の前記コーナ領域の上に側壁スペ
ーサを形成する段階と、第１のドーパント種のイオン
を、前記ＳＴＩ領域トレンチ構造および前記スペーサは
除き、これらの間の前記基板内に位置する前記チャネル
領域の中央に補償注入物としてイオン注入する段階と、
前記デバイスから前記スペーサを剥ぎ取る段階と、前記
コーナ領域を含む前記チャネル領域に追加のドーパント
をイオン注入するしきい電圧ドーピング・プロセスを実
施し、これにより、前記コーナ領域が、前記チャネル領
域の前記中央より高いドーパント濃度を有するようにす
る段階とを含み、ＳＴＩトレンチ構造の前記側壁に隣接
した前記コーナ領域以外の部分のしきい電圧注入を補償
するために、前記中央チャネル領域以外の前記デバイス
の前記コーナ領域での前記補償注入を前記スペーサで防
止して行うドーピング段階の後で、前記コーナ領域がよ
り高い有効ドーピング濃度を有するように、前記補償注
入が、前記スペーサの間の前記チャネル領域の前記中央
で実施されることを特徴とする、上記（１）に記載の半
導体ＭＯＳＦＥＴデバイスを前記シリコン基板上に製造
する方法。 （３）前記補償ドーピング注入が、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約２．５×１０12イオン／ｃｍ2の注入量で実
施するヒ素イオンのイオン注入を含むことを特徴とす
る、上記（２）に記載の半導体ＭＯＳＦＥＴデバイスを
前記シリコン基板上に製造する方法。 （４）前記中央チャネル領域へのヒ素の補償注入のピー
ク濃度の深さが、前記基板の前記表面下約１００Å〜約
１，５００Å、一般的には、約４５０Åであることを特
徴とする、上記（３）に記載の方法。 （５）前記しきい電圧ドーピング・プロセスが、約１ｋ
ｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオン
／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施す
るホウ素（Ｂ）イオンのイオン注入を含むことを特徴と
する、上記（３）に記載の半導体ＭＯＳＦＥＴデバイス
を前記シリコン基板上に製造する方法。 （６）ホウ素（Ｂ）濃度のピーク領域の深さが、約２０
０Å〜約２，０００Åであることを特徴とする、上記
（５）に記載の方法。 （７）前記エネルギーが約１０ｋｅＶ、前記注入量が約
８×１０12イオン／ｃｍ2で、ホウ素（Ｂ）濃度のピー
ク領域が、前記基板の前記表面下約５００Åの深さであ
ることを特徴とする、上記（５）に記載の方法。 （８）前記基板のチャネル領域に生じる、ホウ素（Ｂ）
原子を含むＰ型ドーパントのピーク濃度が、約１×１０
17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であり、好ま
しい濃度が約４×１０17原子／ｃｍ3であることを特徴
とする、上記（２）に記載の方法。 （９）前記チャネル領域のヒ素ドーピングが、約１×１
０17原子／ｃｍ3の濃度を有し、前記チャネルの前記中
央の正味のリン型ドーピングが、約４×１０17原子／ｃ
ｍ3である前記コーナ領域の濃度より約３３％低い約３
×１０17原子／ｃｍ3となることを特徴とする、上記
（２）に記載の方法。 （１０）前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（５）に記載の方法。 （１１）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３）に記載の方法。 （１２）前記ＳＴＩトレンチ構造の前記突出した側壁に
沿って、前記チャネル領域の前記コーナ領域の上に、コ
ーナ・ドーパントでドープした側壁スペーサを形成する
段階と、前記デバイスのＮＦＥＴチャネル領域の前記コ
ーナ領域に前記スペーサから前記コーナ・ドーパントを
拡散する段階であって、前記中央が、前記ＳＴＩ領域ト
レンチ構造および前記スペーサは除き、これらの間の前
記基板内に位置する段階と、前記スペーサを前記デバイ
スから剥ぎ取る段階と、前記コーナ領域を含む前記チャ
ネル領域に、反対の種類のドーパントをイオン注入し、
これにより、前記コーナ領域が、前記反対の種類のドー
パント原子のより高い有効ドーパント濃度を有するよう
にする段階とを含むことを特徴とする、上記（１）に記
載の半導体ＭＯＳＦＥＴデバイスを前記シリコン基板上
に製造する方法。 （１３）前記ポリシリコン・スペーサが、Ｐ型ホウ素
（Ｂ）ドーパントで、約１×１０19原子／ｃｍ3〜約５
×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパント原子濃
度にドープされていることを特徴とする、上記（１２）
に記載の方法。 （１４）アニール・プロセスを、フォーミング・ガスな
どのソースにより水素（Ｈ2）ガス雰囲気中で約８００
℃および約９００℃の温度で約６０秒〜約３０分実施す
ることを特徴とする、上記（１２）に記載の方法。 （１５）水素（Ｈ2）ガスを用いずに実施するアニール
・プロセスを、約９００℃および約１，０００℃で約６
０秒〜約３０分実施することを特徴とする、上記（１
２）に記載の方法。 （１６）結果として生じる、前記スペーサ領域の下で保
護された前記基板の前記コーナ領域中のホウ素（Ｂ）ド
ーパントのピーク濃度の範囲が、約２×１０17原子／ｃ
ｍ3〜約２×１０18原子／ｃｍ3であり、前記コーナ領域
の外側の前記基板の残りの部分の濃度が、約１×１０17
原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを特
徴とする、上記（１２）に記載の方法。 （１７）しきい電圧ドーピング・プロセスが、約１ｋｅ
Ｖ〜約５０ｋｅＶのエネルギー、約１×１０12イオン／
ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で前記基板
に実施するホウ素（Ｂ）イオンのイオン注入を含み、前
記基板中のホウ素（Ｂ）濃度のピーク深さが、約２００
Å〜約２，０００Åであることを特徴とする、上記（１
２）に記載の方法。 （１８）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
２）に記載の方法。 （１９）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１２）に記載の方法。 （２０）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
６）に記載の方法。 （２１）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１６）に記載の方法。 （２２）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
７）に記載の方法。 （２３）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１７）に記載の方法。 （２４）前記マスクの前記開口の突出した側壁に沿って
側壁スペーサを形成する段階と、次いで、前記マスクの
前記開口を通して前記基板を下方にエッチングして、前
記基板中にトレンチを形成する段階と、次いで、二酸化
シリコンのＳＴＩ（Shallow Trench Isolation）誘電体
トレンチ構造を、前記基板の前記トレンチ内および前記
マスクの前記開口内に形成する段階と、第１のドーパン
ト種のイオンを、前記ＳＴＩ領域トレンチ構造および前
記スペーサは除き、これらの間の前記基板内に位置する
前記チャネル領域の中央に補償注入としてイオン注入す
る段階と、前記デバイスから前記スペーサを除去する段
階と、前記コーナ領域を含む前記チャネル領域に、反対
の種類のドーパントをイオン注入し、これにより、前記
コーナ領域が、前記反対の種類のドーパント原子のより
高い有効ドーパント濃度を有するようにする段階とを含
み、ＳＴＩトレンチ構造の前記側壁に隣接した前記コー
ナ領域以外の部分のしきい電圧注入を補償するために、
前記中央チャネル領域以外の前記デバイスの前記コーナ
領域での前記補償注入を前記スペーサで防止して行うド
ーピング段階の後で、前記コーナ領域がより高い有効ド
ーピング濃度を有するように、前記補償注入が、前記ス
ペーサの間の前記チャネル領域の前記中央で実施される
ことを特徴とする、上記（１）に記載の半導体ＭＯＳＦ
ＥＴデバイスを前記シリコン基板上に製造する方法。 （２５）前記中央チャネル領域へのヒ素の補償注入のピ
ーク濃度の深さが、前記基板の前記表面下約１００Å〜
約１，５００Å、一般的には、約４５０Åであることを
特徴とする、上記（２４）に記載の方法。 （２６）前記しきい電圧ドーピング・プロセスが、約１
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施
するホウ素（Ｂ）イオンのイオン注入を含むことを特徴
とする、上記（２４）に記載の半導体ＭＯＳＦＥＴデバ
イスを前記シリコン基板上に製造する方法。 （２７）ホウ素（Ｂ）濃度のピーク領域の深さが、約２
００Å〜約２，０００Åであることを特徴とする、上記
（２５）に記載の方法。 （２８）前記エネルギーが約１０ｋｅＶ、前記注入量が
約８×１０12イオン／ｃｍ2で、ホウ素（Ｂ）濃度のピ
ーク領域が、前記基板の前記表面下約５００Å深さであ
ることを特徴とする、上記（２５）に記載の方法。 （２９）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（２７）に記載の方法。 （３０）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（２４）に記載の方法。 （３１）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（２５）に記載の方法。 （３２）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（２４）に記載の方法。 （３３）パッド酸化シリコン層をシリコン基板上に形成
する段階と、前記パッド酸化シリコン層の上にパッド窒
化シリコン半導体層を形成する段階と、前記パッド窒化
シリコン半導体層をパターニングして、前記パッド酸化
シリコン層の前記表面に達する開口を有するシリコン・
トレンチ・マスクとする段階と、前記マスクの前記開口
を通し前記パッド酸化シリコン層を貫通して、前記基板
中まで下方に行うエッチングによって、前記基板中にト
レンチをエッチングして、前記基板にトレンチを形成す
る段階と、二酸化シリコンのＳＴＩ（Shallow Trench I
solation）誘電体トレンチ構造を、前記基板の前記トレ
ンチ内および前記前記パッド窒化シリコン層の前記開口
内に形成する段階と、前記トレンチ構造の形成後に、前
記デバイスに行う化学的／機械的ポリシング段階を実施
して、平坦な表面を形成する段階と、前記トレンチ構造
間の前記基板内にチャネル領域を有する前記ＳＴＩトレ
ンチ構造の突出した側壁を残し、前記パッド窒化シリコ
ン層を前記デバイスから除去する段階と、前記ＳＴＩト
レンチ構造の前記突出した側壁に沿って、前記チャネル
領域の前記コーナ領域上に側壁スペーサを形成する段階
と、第１のドーパント種のイオンを、前記ＳＴＩ領域ト
レンチ構造および前記スペーサは除き、これらの間の前
記基板内に位置する前記チャネル領域の中央に補償注入
としてイオン注入する段階と、前記デバイスから前記ス
ペーサを除去する段階と、前記コーナ領域を含む前記チ
ャネル領域に、反対の種類のドーパントをイオン注入
し、これにより、前記コーナ領域が、前記反対の種類の
ドーパント原子のより高い有効ドーパント濃度を有する
ようにする段階とを含み、ＳＴＩトレンチ構造の前記側
壁に隣接した前記コーナ領域以外の部分のしきい電圧注
入を補償するために、前記中央チャネル領域以外の前記
デバイスの前記コーナ領域での前記補償注入を前記スペ
ーサで防止して行うドーピング段階の後で、前記コーナ
領域がより高い有効ドーピング濃度を有するように、前
記補償注入が、前記スペーサの間の前記チャネル領域の
前記中央で実施されることを特徴とする半導体ＭＯＳＦ
ＥＴデバイスの製造方法。 （３４）基板がトレンチを有し、二酸化シリコンのＳＴ
Ｉ（Shallow Trench Isolation）誘電体トレンチ構造が
前記トレンチを埋め、かつ、前記基板の前記表面上方に
延び、前記トレンチ構造が、前記ＳＴＩトレンチ構造に
隣接したコーナ領域を有する前記トレンチ構造の間にあ
る前記基板内にチャネル領域を有する前記ＳＴＩトレン
チ構造の突出した側壁を有し、前記ＳＴＩトレンチ構造
の間に、これに隣接してある前記チャネル領域が、前記
チャネル領域の中央をある濃度のドーパントで、前記コ
ーナ領域に隣接する前記チャネル領域をこれより実質的
に高い濃度のドーパントでドーピングされ、前記ドーパ
ントの濃度差が、前記チャネル領域の前記中央および前
記コーナ領域の電子濃度を実質的に等しくすることを特
徴とする基板上に形成された半導体ＭＯＳＦＥＴデバイ
ス。 （３５）前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（３４）に記載のデバイス。 （３６）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３４）に記載のデバイス。 （３７）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（３６）に記載のデバイス。 （３８）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３６）に記載のデバイス。 （３９）前記ポリシリコン・スペーサが、Ｐ型ホウ素
（Ｂ）ドーパントで、約１×１０19原子／ｃｍ3〜約５
×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパント原子濃
度にドープされることを特徴とする、上記（３８）に記
載のデバイス。 （４０）結果として生じる、前記スペーサ領域の下で保
護された前記基板の前記コーナ領域中のホウ素（Ｂ）ド
ーパントのピーク濃度の範囲が、約２×１０17原子／ｃ
ｍ3〜約２×１０18原子／ｃｍ3であり、前記コーナ領域
の外側の前記基板の残りの部分の濃度が、約１×１０17
原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを特
徴とする、上記（３９）に記載のデバイス。 （４１）前記デバイスのソース／ドレインの高温アニー
ルの後に、基板の前記チャネル領域でのホウ素（Ｂ）原
子を含むＰ型ドーパントの濃度が、約５×１０16原子／
ｃｍ3〜約１×１０18原子／ｃｍ3であることを特徴とす
る、上記（３４）に記載のデバイス。 （４２）デバイスのソース／ドレインの高温アニールの
後に、基板の前記チャネル領域でのホウ素（Ｂ）原子を
含むＰ型ドーパントの濃度が、約５×１０16原子／ｃｍ
3〜約１×１０18原子／ｃｍ3であることを特徴とする、
上記（４０）に記載のデバイス。
コン基板上に形成する段階と、前記マスクの前記開口を
通して前記基板を下方にエッチングして、前記基板中に
トレンチを形成する段階と、二酸化シリコンのＳＴＩ
（Shallow Trench Isolation）誘電体トレンチ構造を、
前記基板の前記トレンチ内および前記マスクの前記開口
内に形成する段階と、前記ＳＴＩトレンチ構造に隣接し
たコーナ領域を有し、前記トレンチ構造の間にある前記
基板内にチャネル領域を有する前記ＳＴＩトレンチ構造
の突出した側壁を残して、前記マスクを前記デバイスか
ら剥ぎ取る段階と、前記ＳＴＩトレンチ構造の間に、こ
れに隣接してあるチャネル領域を、前記チャネル領域の
中央はあるドーパント濃度で、前記コーナ領域に隣接す
る前記チャネル領域はこれより実質的に高いドーパント
濃度でドーピングする段階とを含み、前記ドーパント濃
度の差が、前記チャネル領域の前記中央および前記コー
ナ領域の電子濃度を実質的に等しくすることを特徴とす
る、シリコン基板上に半導体ＭＯＳＦＥＴデバイスを製
造する方法。 （２）前記チャネル領域の前記中央を露出したまま残し
て、前記ＳＴＩトレンチ構造の前記突出した側壁に沿っ
て、前記チャネル領域の前記コーナ領域の上に側壁スペ
ーサを形成する段階と、第１のドーパント種のイオン
を、前記ＳＴＩ領域トレンチ構造および前記スペーサは
除き、これらの間の前記基板内に位置する前記チャネル
領域の中央に補償注入物としてイオン注入する段階と、
前記デバイスから前記スペーサを剥ぎ取る段階と、前記
コーナ領域を含む前記チャネル領域に追加のドーパント
をイオン注入するしきい電圧ドーピング・プロセスを実
施し、これにより、前記コーナ領域が、前記チャネル領
域の前記中央より高いドーパント濃度を有するようにす
る段階とを含み、ＳＴＩトレンチ構造の前記側壁に隣接
した前記コーナ領域以外の部分のしきい電圧注入を補償
するために、前記中央チャネル領域以外の前記デバイス
の前記コーナ領域での前記補償注入を前記スペーサで防
止して行うドーピング段階の後で、前記コーナ領域がよ
り高い有効ドーピング濃度を有するように、前記補償注
入が、前記スペーサの間の前記チャネル領域の前記中央
で実施されることを特徴とする、上記（１）に記載の半
導体ＭＯＳＦＥＴデバイスを前記シリコン基板上に製造
する方法。 （３）前記補償ドーピング注入が、約１ｋｅＶ〜約１０
０ｋｅＶのエネルギー、約１×１０12イオン／ｃｍ2〜
約２×１０13イオン／ｃｍ2の注入量、一般的には６０
ｋｅＶ、約２．５×１０12イオン／ｃｍ2の注入量で実
施するヒ素イオンのイオン注入を含むことを特徴とす
る、上記（２）に記載の半導体ＭＯＳＦＥＴデバイスを
前記シリコン基板上に製造する方法。 （４）前記中央チャネル領域へのヒ素の補償注入のピー
ク濃度の深さが、前記基板の前記表面下約１００Å〜約
１，５００Å、一般的には、約４５０Åであることを特
徴とする、上記（３）に記載の方法。 （５）前記しきい電圧ドーピング・プロセスが、約１ｋ
ｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオン
／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施す
るホウ素（Ｂ）イオンのイオン注入を含むことを特徴と
する、上記（３）に記載の半導体ＭＯＳＦＥＴデバイス
を前記シリコン基板上に製造する方法。 （６）ホウ素（Ｂ）濃度のピーク領域の深さが、約２０
０Å〜約２，０００Åであることを特徴とする、上記
（５）に記載の方法。 （７）前記エネルギーが約１０ｋｅＶ、前記注入量が約
８×１０12イオン／ｃｍ2で、ホウ素（Ｂ）濃度のピー
ク領域が、前記基板の前記表面下約５００Åの深さであ
ることを特徴とする、上記（５）に記載の方法。 （８）前記基板のチャネル領域に生じる、ホウ素（Ｂ）
原子を含むＰ型ドーパントのピーク濃度が、約１×１０
17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であり、好ま
しい濃度が約４×１０17原子／ｃｍ3であることを特徴
とする、上記（２）に記載の方法。 （９）前記チャネル領域のヒ素ドーピングが、約１×１
０17原子／ｃｍ3の濃度を有し、前記チャネルの前記中
央の正味のリン型ドーピングが、約４×１０17原子／ｃ
ｍ3である前記コーナ領域の濃度より約３３％低い約３
×１０17原子／ｃｍ3となることを特徴とする、上記
（２）に記載の方法。 （１０）前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（５）に記載の方法。 （１１）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３）に記載の方法。 （１２）前記ＳＴＩトレンチ構造の前記突出した側壁に
沿って、前記チャネル領域の前記コーナ領域の上に、コ
ーナ・ドーパントでドープした側壁スペーサを形成する
段階と、前記デバイスのＮＦＥＴチャネル領域の前記コ
ーナ領域に前記スペーサから前記コーナ・ドーパントを
拡散する段階であって、前記中央が、前記ＳＴＩ領域ト
レンチ構造および前記スペーサは除き、これらの間の前
記基板内に位置する段階と、前記スペーサを前記デバイ
スから剥ぎ取る段階と、前記コーナ領域を含む前記チャ
ネル領域に、反対の種類のドーパントをイオン注入し、
これにより、前記コーナ領域が、前記反対の種類のドー
パント原子のより高い有効ドーパント濃度を有するよう
にする段階とを含むことを特徴とする、上記（１）に記
載の半導体ＭＯＳＦＥＴデバイスを前記シリコン基板上
に製造する方法。 （１３）前記ポリシリコン・スペーサが、Ｐ型ホウ素
（Ｂ）ドーパントで、約１×１０19原子／ｃｍ3〜約５
×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパント原子濃
度にドープされていることを特徴とする、上記（１２）
に記載の方法。 （１４）アニール・プロセスを、フォーミング・ガスな
どのソースにより水素（Ｈ2）ガス雰囲気中で約８００
℃および約９００℃の温度で約６０秒〜約３０分実施す
ることを特徴とする、上記（１２）に記載の方法。 （１５）水素（Ｈ2）ガスを用いずに実施するアニール
・プロセスを、約９００℃および約１，０００℃で約６
０秒〜約３０分実施することを特徴とする、上記（１
２）に記載の方法。 （１６）結果として生じる、前記スペーサ領域の下で保
護された前記基板の前記コーナ領域中のホウ素（Ｂ）ド
ーパントのピーク濃度の範囲が、約２×１０17原子／ｃ
ｍ3〜約２×１０18原子／ｃｍ3であり、前記コーナ領域
の外側の前記基板の残りの部分の濃度が、約１×１０17
原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを特
徴とする、上記（１２）に記載の方法。 （１７）しきい電圧ドーピング・プロセスが、約１ｋｅ
Ｖ〜約５０ｋｅＶのエネルギー、約１×１０12イオン／
ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で前記基板
に実施するホウ素（Ｂ）イオンのイオン注入を含み、前
記基板中のホウ素（Ｂ）濃度のピーク深さが、約２００
Å〜約２，０００Åであることを特徴とする、上記（１
２）に記載の方法。 （１８）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
２）に記載の方法。 （１９）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１２）に記載の方法。 （２０）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
６）に記載の方法。 （２１）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１６）に記載の方法。 （２２）前記しきい電圧ドーピング・プロセスが、約１
０ｋｅＶのエネルギー、約８×１０12イオン／ｃｍ2の
注入量で前記基板に実施するホウ素（Ｂ）イオンのイオ
ン注入を含み、前記基板中のホウ素（Ｂ）濃度のピーク
深さが、約５００Åであることを特徴とする、上記（１
７）に記載の方法。 （２３）前記デバイスのソース／ドレインの高温アニー
ルの後に基板の前記チャネル領域で生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントの濃度が、約５×１０
16原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを
特徴とする、上記（１７）に記載の方法。 （２４）前記マスクの前記開口の突出した側壁に沿って
側壁スペーサを形成する段階と、次いで、前記マスクの
前記開口を通して前記基板を下方にエッチングして、前
記基板中にトレンチを形成する段階と、次いで、二酸化
シリコンのＳＴＩ（Shallow Trench Isolation）誘電体
トレンチ構造を、前記基板の前記トレンチ内および前記
マスクの前記開口内に形成する段階と、第１のドーパン
ト種のイオンを、前記ＳＴＩ領域トレンチ構造および前
記スペーサは除き、これらの間の前記基板内に位置する
前記チャネル領域の中央に補償注入としてイオン注入す
る段階と、前記デバイスから前記スペーサを除去する段
階と、前記コーナ領域を含む前記チャネル領域に、反対
の種類のドーパントをイオン注入し、これにより、前記
コーナ領域が、前記反対の種類のドーパント原子のより
高い有効ドーパント濃度を有するようにする段階とを含
み、ＳＴＩトレンチ構造の前記側壁に隣接した前記コー
ナ領域以外の部分のしきい電圧注入を補償するために、
前記中央チャネル領域以外の前記デバイスの前記コーナ
領域での前記補償注入を前記スペーサで防止して行うド
ーピング段階の後で、前記コーナ領域がより高い有効ド
ーピング濃度を有するように、前記補償注入が、前記ス
ペーサの間の前記チャネル領域の前記中央で実施される
ことを特徴とする、上記（１）に記載の半導体ＭＯＳＦ
ＥＴデバイスを前記シリコン基板上に製造する方法。 （２５）前記中央チャネル領域へのヒ素の補償注入のピ
ーク濃度の深さが、前記基板の前記表面下約１００Å〜
約１，５００Å、一般的には、約４５０Åであることを
特徴とする、上記（２４）に記載の方法。 （２６）前記しきい電圧ドーピング・プロセスが、約１
ｋｅＶ〜約５０ｋｅＶのエネルギー、約１×１０12イオ
ン／ｃｍ2〜約５×１０13イオン／ｃｍ2の注入量で実施
するホウ素（Ｂ）イオンのイオン注入を含むことを特徴
とする、上記（２４）に記載の半導体ＭＯＳＦＥＴデバ
イスを前記シリコン基板上に製造する方法。 （２７）ホウ素（Ｂ）濃度のピーク領域の深さが、約２
００Å〜約２，０００Åであることを特徴とする、上記
（２５）に記載の方法。 （２８）前記エネルギーが約１０ｋｅＶ、前記注入量が
約８×１０12イオン／ｃｍ2で、ホウ素（Ｂ）濃度のピ
ーク領域が、前記基板の前記表面下約５００Å深さであ
ることを特徴とする、上記（２５）に記載の方法。 （２９）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（２７）に記載の方法。 （３０）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（２４）に記載の方法。 （３１）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（２５）に記載の方法。 （３２）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（２４）に記載の方法。 （３３）パッド酸化シリコン層をシリコン基板上に形成
する段階と、前記パッド酸化シリコン層の上にパッド窒
化シリコン半導体層を形成する段階と、前記パッド窒化
シリコン半導体層をパターニングして、前記パッド酸化
シリコン層の前記表面に達する開口を有するシリコン・
トレンチ・マスクとする段階と、前記マスクの前記開口
を通し前記パッド酸化シリコン層を貫通して、前記基板
中まで下方に行うエッチングによって、前記基板中にト
レンチをエッチングして、前記基板にトレンチを形成す
る段階と、二酸化シリコンのＳＴＩ（Shallow Trench I
solation）誘電体トレンチ構造を、前記基板の前記トレ
ンチ内および前記前記パッド窒化シリコン層の前記開口
内に形成する段階と、前記トレンチ構造の形成後に、前
記デバイスに行う化学的／機械的ポリシング段階を実施
して、平坦な表面を形成する段階と、前記トレンチ構造
間の前記基板内にチャネル領域を有する前記ＳＴＩトレ
ンチ構造の突出した側壁を残し、前記パッド窒化シリコ
ン層を前記デバイスから除去する段階と、前記ＳＴＩト
レンチ構造の前記突出した側壁に沿って、前記チャネル
領域の前記コーナ領域上に側壁スペーサを形成する段階
と、第１のドーパント種のイオンを、前記ＳＴＩ領域ト
レンチ構造および前記スペーサは除き、これらの間の前
記基板内に位置する前記チャネル領域の中央に補償注入
としてイオン注入する段階と、前記デバイスから前記ス
ペーサを除去する段階と、前記コーナ領域を含む前記チ
ャネル領域に、反対の種類のドーパントをイオン注入
し、これにより、前記コーナ領域が、前記反対の種類の
ドーパント原子のより高い有効ドーパント濃度を有する
ようにする段階とを含み、ＳＴＩトレンチ構造の前記側
壁に隣接した前記コーナ領域以外の部分のしきい電圧注
入を補償するために、前記中央チャネル領域以外の前記
デバイスの前記コーナ領域での前記補償注入を前記スペ
ーサで防止して行うドーピング段階の後で、前記コーナ
領域がより高い有効ドーピング濃度を有するように、前
記補償注入が、前記スペーサの間の前記チャネル領域の
前記中央で実施されることを特徴とする半導体ＭＯＳＦ
ＥＴデバイスの製造方法。 （３４）基板がトレンチを有し、二酸化シリコンのＳＴ
Ｉ（Shallow Trench Isolation）誘電体トレンチ構造が
前記トレンチを埋め、かつ、前記基板の前記表面上方に
延び、前記トレンチ構造が、前記ＳＴＩトレンチ構造に
隣接したコーナ領域を有する前記トレンチ構造の間にあ
る前記基板内にチャネル領域を有する前記ＳＴＩトレン
チ構造の突出した側壁を有し、前記ＳＴＩトレンチ構造
の間に、これに隣接してある前記チャネル領域が、前記
チャネル領域の中央をある濃度のドーパントで、前記コ
ーナ領域に隣接する前記チャネル領域をこれより実質的
に高い濃度のドーパントでドーピングされ、前記ドーパ
ントの濃度差が、前記チャネル領域の前記中央および前
記コーナ領域の電子濃度を実質的に等しくすることを特
徴とする基板上に形成された半導体ＭＯＳＦＥＴデバイ
ス。 （３５）前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（３４）に記載のデバイス。 （３６）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３４）に記載のデバイス。 （３７）前記基板の前記チャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、約１
×１０17原子／ｃｍ3〜約３×１０18原子／ｃｍ3であ
り、好ましい濃度が約４×１０17原子／ｃｍ3であるこ
とを特徴とする、上記（３６）に記載のデバイス。 （３８）前記チャネル領域のヒ素ドーピングが、約１×
１０17原子／ｃｍ3の濃度を有し、前記チャネルの前記
中央の正味のリン型ドーピングが、約４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より約３３％低い約
３×１０17原子／ｃｍ3となることを特徴とする、上記
（３６）に記載のデバイス。 （３９）前記ポリシリコン・スペーサが、Ｐ型ホウ素
（Ｂ）ドーパントで、約１×１０19原子／ｃｍ3〜約５
×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパント原子濃
度にドープされることを特徴とする、上記（３８）に記
載のデバイス。 （４０）結果として生じる、前記スペーサ領域の下で保
護された前記基板の前記コーナ領域中のホウ素（Ｂ）ド
ーパントのピーク濃度の範囲が、約２×１０17原子／ｃ
ｍ3〜約２×１０18原子／ｃｍ3であり、前記コーナ領域
の外側の前記基板の残りの部分の濃度が、約１×１０17
原子／ｃｍ3〜約１×１０18原子／ｃｍ3であることを特
徴とする、上記（３９）に記載のデバイス。 （４１）前記デバイスのソース／ドレインの高温アニー
ルの後に、基板の前記チャネル領域でのホウ素（Ｂ）原
子を含むＰ型ドーパントの濃度が、約５×１０16原子／
ｃｍ3〜約１×１０18原子／ｃｍ3であることを特徴とす
る、上記（３４）に記載のデバイス。 （４２）デバイスのソース／ドレインの高温アニールの
後に、基板の前記チャネル領域でのホウ素（Ｂ）原子を
含むＰ型ドーパントの濃度が、約５×１０16原子／ｃｍ
3〜約１×１０18原子／ｃｍ3であることを特徴とする、
上記（４０）に記載のデバイス。
【図１】チャネルをおおうゲート酸化物層によっておお
われた半導体基板上に形成された従来技術の半導体デバ
イスの断面図である。
われた半導体基板上に形成された従来技術の半導体デバ
イスの断面図である。
【図２】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図３】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図４】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図５】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図６】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図７】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図８】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図９】本発明に基づく第１の方法を用いて製造された
デバイスの断面図である。
デバイスの断面図である。
【図１０】本発明に基づく第１の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１１】本発明に基づく第２の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１２】本発明に基づく第２の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１３】本発明に基づく第２の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１４】本発明に基づく第２の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１５】本発明に基づく第２の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１６】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１７】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１８】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図１９】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図２０】図１９のデバイスからパッド窒化物層を除去
したものを示す図である。
したものを示す図である。
【図２１】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図２２】本発明に基づく第３の方法を用いて製造され
たデバイスの断面図である。
たデバイスの断面図である。
【図２３】オフ状態におけるデバイスの等電子密度線を
示すグラフである。
示すグラフである。
【図２４】方法Ｉに基づいて製造したデバイスが提供す
る等電子密度線のシミュレーションを示す図である。
る等電子密度線のシミュレーションを示す図である。
１０ デバイス
１２ 半導体基板
１３ フォトレジスト・マスク
１３ａ フォトレジスト・マスクの開口
１３ｂ フォトレジスト・マスクの開口
１３ｃ フォトレジスト・マスクの開口
１４ パッド酸化物層
１５ シリコン・トレンチ・マスク
１５ａ シリコン・トレンチ・マスクの開口
１５ｂ シリコン・トレンチ・マスクの開口
１５ｃ シリコン・トレンチ・マスクの開口
１６ ディスポーザブル側壁スペーサ
１７ａ トレンチ
１７ｂ トレンチ
１７ｃ トレンチ
１８ 二酸化シリコン層
１８ａ ＳＴＩ誘導体トレンチ構造
１８ｂ ＳＴＩ誘導体トレンチ構造
１８ｃ ＳＴＩ誘導体トレンチ構造
１８ｄ ＳＴＩ誘導体トレンチ構造
１８ｅ ＳＴＩ誘導体トレンチ構造
１９ Ｎ型イオンの注入
２０ａ 中央チャネル領域
２０ｂ 中央チャネル領域
２０ｃ 中央チャネル領域
２０ｄ 中央チャネル領域
２１ Ｐ型イオンの注入
２２ａ チャネル領域
２２ｂ チャネル領域
２２ｃ チャネル領域
２２ｄ チャネル領域
フロントページの続き
(72)発明者 ギャリー・ベラ・ブロナー
アメリカ合衆国12582 ニューヨーク州
ストームヴィル ウッドクリフ・ロード
35
(72)発明者 ジャック・アラン・マンデルマン
アメリカ合衆国12582 ニューヨーク州
ストームヴィル ジャミー・レーン ５
(72)発明者 ラリー・アラン・ネスビット
アメリカ合衆国06032 コネチカット州
ファーミントン フォーン・ドライブ
24
(56)参考文献 特開 昭58−93249（ＪＰ，Ａ)
特開 平７−273330（ＪＰ，Ａ)
特開 平７−94733（ＪＰ，Ａ)
特開 平４−196488（ＪＰ，Ａ)
特開 平５−152516（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/336
H01L 29/78
Claims (24)
- 【請求項１】開口を有するマスクをシリコン基板上に形
成する段階と、 前記マスクの開口を通して前記基板を下方にエッチング
して、前記基板中にトレンチを形成する段階と、 二酸化シリコンのＳＴＩ（Shallow Trench Isolation）
誘電体トレンチ構造を、前記基板のトレンチ内および前
記マスクの開口内に形成する段階と、 前記ＳＴＩトレンチ構造に隣接したコーナ領域を有し、
前記トレンチ構造の間にある基板内にチャネル領域を有
するように、前記ＳＴＩトレンチ構造の突出した側壁を
残して、前記マスクを剥ぎ取る段階と、 前記チャネル領域の中央領域は所定のドーパント濃度
で、前記チャネル領域の前記コーナ領域に隣接する領域
は前記所定のドーパント濃度よりも実質的に高いドーパ
ント濃度でドーピングする段階とを含み、 前記２つのドーパント濃度の差が、前記チャネル領域の
中央領域およびコーナ領域の電子濃度を実質的に等しく
することを特徴とする、シリコン基板上にＭＯＳＦＥＴ
デバイスを製造する方法であって、さらに、 前記チャネル領域の中央を露出したまま残して、前記ト
レンチ構造の突出した側壁に沿って、前記チャネル領域
のコーナ領域の上に側壁スペーサを形成する段階と、 第１のドーパント種のイオンを、前記トレンチ構造およ
び前記スペーサを除いた、これらの間の前記基板内に位
置する前記チャネル領域の中央に補償注入物としてイオ
ン注入する段階と、 前記スペーサを剥ぎ取る段階と、 前記コーナ領域を含む前記チャネル領域に追加のドーパ
ントをイオン注入するしきい電圧ドーピング・プロセス
を実施し、これにより、前記コーナ領域が、前記チャネ
ル領域の前記中央より高いドーパント濃度を有するよう
にする段階とを含む、 ＭＯＳＦＥＴデバイスの製造方法。 - 【請求項２】前記補償ドーピング注入が、１ｋｅＶ〜１
００ｋｅＶのエネルギー、１×１０12イオン／ｃｍ2〜
２×１０13イオン／ｃｍ2の注入量で実施するヒ素イオ
ンのイオン注入を含むことを特徴とする、請求項１に記
載の方法。 - 【請求項３】前記中央チャネル領域へのヒ素の補償注入
のピーク濃度の深さが、前記基板の前記表面下１００Å
〜１，５００Åであることを特徴とする、請求項２に記
載の方法。 - 【請求項４】前記しきい電圧ドーピング・プロセスが、
１ｋｅＶ〜５０ｋｅＶのエネルギー、１×１０12イオン
／ｃｍ2〜５×１０13イオン／ｃｍ2の注入量で実施する
ホウ素（Ｂ）イオンのイオン注入を含むことを特徴とす
る、請求項２に記載の方法。 - 【請求項５】ホウ素（Ｂ）濃度のピーク領域の深さが、
２００Å〜２，０００Åであることを特徴とする、請求
項４に記載の方法。 - 【請求項６】前記エネルギーが１０ｋｅＶ、前記注入量
が８×１０12イオン／ｃｍ2で、ホウ素（Ｂ）濃度のピ
ーク領域が、前記基板の前記表面下５００Åの深さであ
ることを特徴とする、請求項４に記載の方法。 - 【請求項７】前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、１×
１０17原子／ｃｍ3〜３×１０18原子／ｃｍ3であること
を特徴とする、請求項１に記載の方法。 - 【請求項８】前記チャネル領域のヒ素ドーピングが、１
×１０17原子／ｃｍ3の濃度を有し、前記チャネルの前
記中央の正味のリン型ドーピングが、４×１０17原子／
ｃｍ3である前記コーナ領域の濃度より３３％低い３×
１０17原子／ｃｍ3となることを特徴とする、請求項１
に記載の方法。 - 【請求項９】前記基板のチャネル領域に生じる、ホウ素
（Ｂ）原子を含むＰ型ドーパントのピーク濃度が、１×
１０17原子／ｃｍ3〜３×１０18原子／ｃｍ3であること
を特徴とする、請求項４に記載の方法。 - 【請求項１０】前記チャネル領域のヒ素ドーピングが、
１×１０17原子／ｃｍ3の濃度を有し、前記チャネルの
前記中央の正味のリン型ドーピングが、４×１０17原子
／ｃｍ3である前記コーナ領域の濃度より３３％低い３
×１０17原子／ｃｍ3となることを特徴とする、請求項
２に記載の方法。 - 【請求項１１】開口を有するマスクをシリコン基板上に
形成する段階と、 前記マスクの開口を通して前記基板を下方にエッチング
して、前記基板中にトレンチを形成する段階と、 二酸化シリコンのＳＴＩ（ Shallow Trench Isolation ）
誘電体トレンチ構造を、前記基板のトレンチ内および前
記マスクの開口内に形成する段階と、 前記ＳＴＩトレンチ構造に隣接したコーナ領域を有し、
前記トレンチ構造の間にある基板内にチャネル領域を有
するように、前記ＳＴＩトレンチ構造の突出した側壁を
残して、前記マスクを剥ぎ取る段階と、 前記チャネル領域の中央領域は所定のドーパント濃度
で、前記チャネル領域の前記コーナ領域に隣接する領域
は前記所定のドーパント濃度よりも実質的に高いドーパ
ント濃度でドーピングする段階とを含み、 前記２つのドーパント濃度の差が、前記チャネル領域の
中央領域およびコーナ領域の電子濃度を実質的に等しく
することを特徴とする、シリコン基板上にＭＯＳＦＥＴ
デバイスを製造する方法であって、さらに、 前記ＳＴＩトレンチ構造の前記突出した側壁に沿って、
前記チャネル領域の前記コーナ領域の上に、コーナ・ド
ーパントでドープした側壁スペーサを形成する段階と、 前記デバイスのＮＦＥＴチャネル領域の前記コーナ領域
に前記スペーサから前記コーナ・ドーパントを拡散する
段階であって、前記中央が、前記ＳＴＩ領域トレンチ構
造および前記スペーサは除き、これらの間の前記基板内
に位置する段階と、 前記スペーサを前記デバイスから剥ぎ取る段階と、 前記コーナ領域を含む前記チャネル領域に、反対の種類
のドーパントをイオン注入し、これにより、前記コーナ
領域が、前記反対の種類のドーパント原子のより高い有
効ドーパント濃度を有するようにする段階とを含む、Ｍ
ＯＳＦＥＴデバイスの製造方法。 - 【請求項１２】前記ポリシリコン・スペーサが、Ｐ型ホ
ウ素（Ｂ）ドーパントで、１×１０19原子／ｃｍ3〜５
×１０20原子／ｃｍ3のホウ素（Ｂ）ドーパント原子濃
度にドープされていることを特徴とする、請求項１１に
記載の方法。 - 【請求項１３】アニール・プロセスを、フォーミング・
ガスなどのソースにより水素（Ｈ2）ガス雰囲気中で８
００℃および９００℃の温度で６０秒〜３０分実施する
ことを特徴とする、請求項１１に記載の方法。 - 【請求項１４】水素（Ｈ2）ガスを用いずに実施するア
ニール・プロセスを、９００℃および１，０００℃で６
０秒〜３０分実施することを特徴とする、請求項１１に
記載の方法。 - 【請求項１５】結果として生じる、前記スペーサ領域の
下で保護された前記基板の前記コーナ領域中のホウ素
（Ｂ）ドーパントのピーク濃度の範囲が、２×１０17原
子／ｃｍ3〜２×１０18原子／ｃｍ3であり、前記コーナ
領域の外側の前記基板の残りの部分の濃度が、１×１０
17原子／ｃｍ3〜１×１０18原子／ｃｍ3であることを特
徴とする、請求項１１に記載の方法。 - 【請求項１６】しきい電圧ドーピング・プロセスが、１
ｋｅＶ〜５０ｋｅＶのエネルギー、１×１０12イオン／
ｃｍ2〜５×１０13イオン／ｃｍ2の注入量で前記基板に
実施するホウ素（Ｂ）イオンのイオン注入を含み、 前記基板中のホウ素（Ｂ）濃度のピーク深さが、２００
Å〜２，０００Åであることを特徴とする、請求項１１
に記載の方法。 - 【請求項１７】前記しきい電圧ドーピング・プロセス
が、１０ｋｅＶのエネルギー、８×１０12イオン／ｃｍ
2の注入量で前記基板に実施するホウ素（Ｂ）イオンの
イオン注入を含み、 前記基板中のホウ素（Ｂ）濃度のピーク深さが、５００
Åであることを特徴とする、請求項１１に記載の方法。 - 【請求項１８】前記デバイスのソース／ドレインの高温
アニールの後に基板の前記チャネル領域で生じる、ホウ
素（Ｂ）原子を含むＰ型ドーパントの濃度が、５×１０
16原子／ｃｍ3〜１×１０18原子／ｃｍ3であることを特
徴とする、請求項１１に記載の方法。 - 【請求項１９】前記しきい電圧ドーピング・プロセス
が、１０ｋｅＶのエネルギー、８×１０12イオン／ｃｍ
2の注入量で前記基板に実施するホウ素（Ｂ）イオンの
イオン注入を含み、前記基板中のホウ素（Ｂ）濃度のピ
ーク深さが、５００Åであることを特徴とする、請求項
１５に記載の方法。 - 【請求項２０】前記デバイスのソース／ドレインの高温
アニールの後に基板の前記チャネル領域で生じる、ホウ
素（Ｂ）原子を含むＰ型ドーパントの濃度が、５×１０
16原子／ｃｍ3〜１×１０18原子／ｃｍ3であることを特
徴とする、請求項１５に記載の方法。 - 【請求項２１】前記しきい電圧ドーピング・プロセス
が、１０ｋｅＶのエネルギー、８×１０12イオン／ｃｍ
2の注入量で前記基板に実施するホウ素（Ｂ）イオンの
イオン注入を含み、 前記基板中のホウ素（Ｂ）濃度のピーク深さが、５００
Åであることを特徴とする、請求項１６に記載の方法。 - 【請求項２２】前記デバイスのソース／ドレインの高温
アニールの後に基板の前記チャネル領域で生じる、ホウ
素（Ｂ）原子を含むＰ型ドーパントの濃度が、５×１０
16原子／ｃｍ3〜１×１０18原子／ｃｍ3であることを特
徴とする、請求項１６に記載の方法。 - 【請求項２３】開口を有するマスクをシリコン基板上に
形成する段階と、 前記マスクの開口を通して前記基板を下方にエッチング
して、前記基板中にトレンチを形成する段階と、 二酸化シリコンのＳＴＩ（ Shallow Trench Isolation ）
誘電体トレンチ構造を、前記基板のトレンチ内および前
記マスクの開口内に形成する段階と、 前記ＳＴＩトレンチ構造に隣接したコーナ領域を有し、
前記トレンチ構造の間にある基板内にチャネル領域を有
するように、前記ＳＴＩトレンチ構造の突出した側壁を
残して、前記マスクを剥ぎ取る段階と、 前記チャネル領域の中央領域は所定のドーパント濃度
で、前記チャネル領域の前記コーナ領域に隣接する領域
は前記所定のドーパント濃度よりも実質的に高いドーパ
ント濃度でドーピングする段階とを含み、 前記２つのドーパント濃度の差が、前記チャネル領域の
中央領域およびコーナ領域の電 子濃度を実質的に等しく
することを特徴とする、シリコン基板上にＭＯＳＦＥＴ
デバイスを製造する方法であって、さらに、 前記マスクの前記開口の突出した側壁に沿って側壁スペ
ーサを形成する段階と、 次いで、前記マスクの前記開口を通して前記基板を下方
にエッチングして、前記基板中にトレンチを形成する段
階と、 次いで、二酸化シリコンのＳＴＩ（ Shallow Trench Iso
lation ）誘電体トレンチ構造を、前記基板の前記トレン
チ内および前記マスクの前記開口内に形成する段階と、 第１のドーパント種のイオンを、前記ＳＴＩ領域トレン
チ構造および前記スペーサは除き、これらの間の前記基
板内に位置する前記チャネル領域の中央に補償注入とし
てイオン注入する段階と、 前記デバイスから前記スペーサを除去する段階と、 前記コーナ領域を含む前記チャネル領域に、反対の種類
のドーパントをイオン注入し、これにより、前記コーナ
領域が、前記反対の種類のドーパント原子のより高い有
効ドーパント濃度を有するようにする段階とを含む、 ＭＯＳＦＥＴデバイスの製造方法。 - 【請求項２４】パッド酸化シリコン層をシリコン基板上
に形成する段階と、 前記パッド酸化シリコン層の上にパッド窒化シリコン半
導体層を形成する段階と、 前記パッド窒化シリコン半導体層をパターニングして、
前記パッド酸化シリコン層の前記表面に達する開口を有
するシリコン・トレンチ・マスクとする段階と、 前記マスクの前記開口を通り前記パッド酸化シリコン層
を貫通して、前記基板中まで下方に行うエッチングによ
って、前記基板中にトレンチをエッチングして、前記基
板にトレンチを形成する段階と、 二酸化シリコンのＳＴＩ（Shallow Trench Isolation）
誘電体トレンチ構造を、前記基板の前記トレンチ内およ
び前記前記パッド窒化シリコン層の前記開口内に形成す
る段階と、 前記トレンチ構造の形成後に、前記デバイスに行う化学
的／機械的ポリシング段階を実施して、平坦な表面を形
成する段階と、 前記トレンチ構造間の前記基板内にチャネル領域を有す
る前記ＳＴＩトレンチ構造の突出した側壁を残し、前記
パッド窒化シリコン層を前記デバイスから除去する段階
と、 前記ＳＴＩトレンチ構造の前記突出した側壁に沿って、
前記チャネル領域の前記コーナ領域上に側壁スペーサを
形成する段階と、 第１のドーパント種のイオンを、前記ＳＴＩ領域トレン
チ構造および前記スペーサは除き、これらの間の前記基
板内に位置する前記チャネル領域の中央に補償注入とし
てイオン注入する段階と、 前記デバイスから前記スペーサを除去する段階と、 前記コーナ領域を含む前記チャネル領域に、反対の種類
のドーパントをイオン注入し、これにより、前記コーナ
領域が、前記反対の種類のドーパント原子のより高い有
効ドーパント濃度を有するようにする段階とを含む、 ＭＯＳＦＥＴデバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/788,065 US5994202A (en) | 1997-01-23 | 1997-01-23 | Threshold voltage tailoring of the corner of a MOSFET device |
| US08/788065 | 1997-01-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214965A JPH10214965A (ja) | 1998-08-11 |
| JP3493300B2 true JP3493300B2 (ja) | 2004-02-03 |
Family
ID=25143342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00855498A Expired - Fee Related JP3493300B2 (ja) | 1997-01-23 | 1998-01-20 | Ｍｏｓｆｅｔデバイスの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5994202A (ja) |
| JP (1) | JP3493300B2 (ja) |
| KR (1) | KR100288668B1 (ja) |
| SG (1) | SG68008A1 (ja) |
| TW (1) | TW343380B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10256394A (ja) | 1997-03-12 | 1998-09-25 | Internatl Business Mach Corp <Ibm> | 半導体構造体およびデバイス |
| US6097076A (en) * | 1997-03-25 | 2000-08-01 | Micron Technology, Inc. | Self-aligned isolation trench |
| JP2000124305A (ja) * | 1998-10-15 | 2000-04-28 | Mitsubishi Electric Corp | 半導体装置 |
| US6268264B1 (en) * | 1998-12-04 | 2001-07-31 | Vanguard International Semiconductor Corp. | Method of forming shallow trench isolation |
| JP3383244B2 (ja) * | 1999-09-29 | 2003-03-04 | シャープ株式会社 | 半導体トランジスタ及びその製造方法 |
| US6277697B1 (en) * | 1999-11-12 | 2001-08-21 | United Microelectronics Corp. | Method to reduce inverse-narrow-width effect |
| KR100338771B1 (ko) | 1999-11-12 | 2002-05-30 | 윤종용 | 수소 어닐링 단계를 포함하는 공정이 간단한 트렌치소자분리방법 |
| JP2001196576A (ja) * | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6271100B1 (en) * | 2000-02-24 | 2001-08-07 | International Business Machines Corporation | Chemically enhanced anneal for removing trench stress resulting in improved bipolar yield |
| FR2807206A1 (fr) * | 2000-03-31 | 2001-10-05 | St Microelectronics Sa | Transistor mos dans un circuit integre et procede de formation de zone active |
| US6472274B1 (en) | 2000-06-29 | 2002-10-29 | International Business Machines Corporation | MOSFET with self-aligned channel edge implant and method |
| US6265285B1 (en) * | 2000-10-25 | 2001-07-24 | Vanguard International Semiconductor Corporation | Method of forming a self-aligned trench isolation |
| US6410403B1 (en) | 2000-11-02 | 2002-06-25 | Promos Technologies, Inc. | Method for planarizing a shallow trench isolation |
| US6586314B1 (en) | 2002-10-08 | 2003-07-01 | Chartered Semiconductor Manufacturing Ltd. | Method of forming shallow trench isolation regions with improved corner rounding |
| US20040183144A1 (en) * | 2003-03-20 | 2004-09-23 | Beaman Kevin L. | Plasma nitridization for adjusting transistor threshold voltage |
| US6821857B1 (en) * | 2003-06-10 | 2004-11-23 | International Business Machines Corporation | High on-current device for high performance embedded DRAM (eDRAM) and method of forming the same |
| KR100702769B1 (ko) | 2004-12-28 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR100587090B1 (ko) * | 2005-03-15 | 2006-06-08 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조방법 |
| US20070087565A1 (en) * | 2005-10-18 | 2007-04-19 | Marcus Culmsee | Methods of forming isolation regions and structures thereof |
| KR100741467B1 (ko) * | 2006-07-12 | 2007-07-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US8110890B2 (en) | 2007-06-05 | 2012-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating semiconductor device isolation structure |
| US20090026581A1 (en) * | 2007-07-25 | 2009-01-29 | Jin-Ha Park | Flash memory device and method of manufacturing the same |
| US8125037B2 (en) | 2008-08-12 | 2012-02-28 | International Business Machines Corporation | Field effect transistor with channel region edge and center portions having different band structures for suppressed corner leakage |
| US7838353B2 (en) | 2008-08-12 | 2010-11-23 | International Business Machines Corporation | Field effect transistor with suppressed corner leakage through channel material band-edge modulation, design structure and method |
| KR20100025291A (ko) * | 2008-08-27 | 2010-03-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그의 제조방법 |
| US20100193879A1 (en) * | 2009-02-05 | 2010-08-05 | Ming-Han Liao | Isolation Region Implant and Structure |
| US8105893B2 (en) * | 2009-11-18 | 2012-01-31 | International Business Machines Corporation | Diffusion sidewall for a semiconductor structure |
| US20130146975A1 (en) * | 2011-12-12 | 2013-06-13 | International Business Machines Corporation | Semiconductor device and integrated circuit with high-k/metal gate without high-k direct contact with sti |
| US10483257B2 (en) * | 2014-02-18 | 2019-11-19 | Nxp Usa, Inc. | Low voltage NPN with low trigger voltage and high snap back voltage for ESD protection |
| TWI612661B (zh) | 2017-01-05 | 2018-01-21 | 立錡科技股份有限公司 | 改善臨界電壓下滑的金屬氧化物半導體元件及金屬氧化物半導體元件的臨界電壓下滑改善方法 |
| US10340343B2 (en) * | 2017-10-31 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and method for manufacturing the same |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
| US4589193A (en) * | 1984-06-29 | 1986-05-20 | International Business Machines Corporation | Metal silicide channel stoppers for integrated circuits and method for making the same |
| US4654120A (en) * | 1985-10-31 | 1987-03-31 | International Business Machines Corporation | Method of making a planar trench semiconductor structure |
| US4722910A (en) * | 1986-05-27 | 1988-02-02 | Analog Devices, Inc. | Partially self-aligned metal contact process |
| US5258332A (en) * | 1987-08-28 | 1993-11-02 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices including rounding of corner portions by etching |
| US5059550A (en) * | 1988-10-25 | 1991-10-22 | Sharp Kabushiki Kaisha | Method of forming an element isolating portion in a semiconductor device |
| US5021355A (en) * | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
| US5290396A (en) * | 1991-06-06 | 1994-03-01 | Lsi Logic Corporation | Trench planarization techniques |
| FR2683944B1 (fr) * | 1991-11-14 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Procede de gravure d'un sillon profond. |
| US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
| US5215937A (en) * | 1992-05-07 | 1993-06-01 | Advanced Micro Devices, Inc. | Optimizing doping control in short channel MOS |
| US5212106A (en) * | 1992-05-07 | 1993-05-18 | Advanced Micro Devices, Inc. | Optimizing doping control in short channel MOS |
| JPH0677480A (ja) * | 1992-08-24 | 1994-03-18 | Hitachi Ltd | 半導体装置 |
| US5300447A (en) * | 1992-09-29 | 1994-04-05 | Texas Instruments Incorporated | Method of manufacturing a minimum scaled transistor |
| US5396096A (en) * | 1992-10-07 | 1995-03-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP3311044B2 (ja) * | 1992-10-27 | 2002-08-05 | 株式会社東芝 | 半導体装置の製造方法 |
| US5275965A (en) * | 1992-11-25 | 1994-01-04 | Micron Semiconductor, Inc. | Trench isolation using gated sidewalls |
| US5292683A (en) * | 1993-06-09 | 1994-03-08 | Micron Semiconductor, Inc. | Method of isolating semiconductor devices and arrays of memory integrated circuitry |
| US5482878A (en) * | 1994-04-04 | 1996-01-09 | Motorola, Inc. | Method for fabricating insulated gate field effect transistor having subthreshold swing |
| JPH07326663A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | ウエハの誘電体分離方法 |
| GB9410874D0 (en) * | 1994-05-31 | 1994-07-20 | Inmos Ltd | Semiconductor device incorporating an isolating trench and manufacture thereof |
| US5413945A (en) * | 1994-08-12 | 1995-05-09 | United Micro Electronics Corporation | Blanket N-LDD implantation for sub-micron MOS device manufacturing |
| US5521422A (en) * | 1994-12-02 | 1996-05-28 | International Business Machines Corporation | Corner protected shallow trench isolation device |
-
1997
- 1997-01-23 US US08/788,065 patent/US5994202A/en not_active Expired - Fee Related
- 1997-07-09 TW TW086109659A patent/TW343380B/zh not_active IP Right Cessation
- 1997-09-30 KR KR1019970050708A patent/KR100288668B1/ko not_active IP Right Cessation
- 1997-12-19 SG SG1997004577A patent/SG68008A1/en unknown
-
1998
- 1998-01-20 JP JP00855498A patent/JP3493300B2/ja not_active Expired - Fee Related
-
1999
- 1999-06-22 US US09/337,904 patent/US6084276A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6084276A (en) | 2000-07-04 |
| JPH10214965A (ja) | 1998-08-11 |
| US5994202A (en) | 1999-11-30 |
| TW343380B (en) | 1998-10-21 |
| SG68008A1 (en) | 1999-10-19 |
| KR100288668B1 (ko) | 2001-12-12 |
| KR19980069989A (ko) | 1998-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3493300B2 (ja) | Ｍｏｓｆｅｔデバイスの製造方法 | |
| JP2745498B2 (ja) | 半導体素子の製造方法 | |
| US5279978A (en) | Process for making BiCMOS device having an SOI substrate | |
| US5472897A (en) | Method for fabricating MOS device with reduced anti-punchthrough region | |
| US6812104B2 (en) | MIS semiconductor device and method of fabricating the same | |
| US6274419B1 (en) | Trench isolation of field effect transistors | |
| US5696008A (en) | Semiconductor device and method of manufacturing the same | |
| KR100290505B1 (ko) | Soi기판을사용한전계효과트랜지스터의제조방법 | |
| US7348243B2 (en) | Semiconductor device and method for fabricating the same | |
| JPS6240870B2 (ja) | ||
| JPH0256937A (ja) | 電力半導体装置およびその製造方法 | |
| US7169676B1 (en) | Semiconductor devices and methods for forming the same including contacting gate to source | |
| US6261885B1 (en) | Method for forming integrated circuit gate conductors from dual layers of polysilicon | |
| US5278082A (en) | Method for electrically connecting an electrode and impurity-diffused layer formed on a semiconductor substrate | |
| US6566696B1 (en) | Self-aligned VT implant | |
| JP2924947B2 (ja) | 半導体装置の製造方法 | |
| US20020028558A1 (en) | Method for forming gate electrode of MOS type transistor | |
| US6242295B1 (en) | Method of fabricating a shallow doped region for a shallow junction transistor | |
| JPH0779130B2 (ja) | 側壁ドーピングを有するトレンチ絶縁領域の形成方法 | |
| JP2003046088A (ja) | 半導体装置及びその製造方法 | |
| JPH07273185A (ja) | 半導体装置及びその製造方法 | |
| JPH07283300A (ja) | 半導体装置及びその製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JP2001203348A (ja) | 半導体装置及びその製造方法 | |
| JPH06151842A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |