NL194107C - Werkwijze voor het vervaardigen van een halfgeleiderinrichting. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleiderinrichting. Download PDFInfo
- Publication number
- NL194107C NL194107C NL9002505A NL9002505A NL194107C NL 194107 C NL194107 C NL 194107C NL 9002505 A NL9002505 A NL 9002505A NL 9002505 A NL9002505 A NL 9002505A NL 194107 C NL194107 C NL 194107C
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- region
- oxide layer
- forming
- polysilicon layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 14
- 230000003647 oxidation Effects 0.000 claims description 13
- 238000007254 oxidation reaction Methods 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 238000009792 diffusion process Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 238000011109 contamination Methods 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 241000293849 Cordylanthus Species 0.000 claims description 3
- 230000000694 effects Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 2
- 238000001020 plasma etching Methods 0.000 claims 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 1
- 206010052428 Wound Diseases 0.000 claims 1
- 208000027418 Wounds and injury Diseases 0.000 claims 1
- 229910052785 arsenic Inorganic materials 0.000 claims 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 1
- 229910052698 phosphorus Inorganic materials 0.000 claims 1
- 239000011574 phosphorus Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 61
- 239000000463 material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
1 194107
Werkwijze voor het vervaardigen van een halfgeleiderinrichtlng ft
De onderhavige uitvinding heeft betrekking op een werkwijze voor het vervaardigen van halfgeleider-inrichtingen voorzien van een isolatiegebied, omvattende: het aanbrengen van een eerste oxidelaag op een 5 halfgeleidersubstraat van een eerste geleidingstype, het vormen van een meerfagig samenstel omvattende een polysiliciumlaag die de eerste oxidelaag overdekt, alsmede een nitridelaag die de genoemde polysili-ciumlaag overdekt, het verwijderen van een deel van de nitridelaag om een deel van de polysiliciumlaag bloot te leggen, welk blootgelegde deel boven een isolatiegebied van het halfgeleidersubstraat is gelegen, waarbij een afgedekt deel is gelegen boven een actief gebied van het halfgeleidersubstraat en het vormen 10 van een kanaalstopelement in het isolatiegebied van het halfgeleidersubstraat door ionenimplantatie via het blootgelegde deel van de polysiliciumlaag.
Een werkwijze van de in de aanhef vermelde soort is bekend uit het Europese octrooischrift 0.035.690.
Dit octrooischrift openbaart een werkwijze voor het vormen van een isolatielaag waarbij geen gebruik wordt ‘ gemaakt van de LOCOS-technologie, maar gebruik gemaakt wordt van isolerende materialen. De werkwijze 15 voor het vormen van een isolatielaag in overeenstemming met dit octrooischrift omvat de stappen van het vormen van een oxideerbare materiaallaag op het halfgeleidersubstraat, het gedeeltelijk vormen van een oxidatiemasker op de genoemde laag van oxideerbaar materiaal, het oxideren van althans het deel van de genoemde laag van oxideerbaar materiaal dat niet wordt afgedekt door het oxidatiemasker zodat een oxidelaag wordt gevormd en het verwijderen van het oxidatiemasker.
20 Naarmate halfgeleiderinrichtingen een hogere integratiedichtheid hebben, dient het isolatiegebied, dat aangrenzende actieve gebieden elektrisch van elkaar moet isoleren, evenredig met de reductie van de afmeting van de chip te worden gereduceerd. De afmeting van het isolatiegebied vormt in het bijzonder een belangrijke factor voor het bepalen van de afmeting van een geheugeninrichting en er is derhalve veel onderzoek gedaan naar het reduceren van de afmeting van het isolatiegebied.
25 Gewoonlijk wordt een methode met lokale oxidatie vein het silicium (LOCOS), groef-, veldafscherming en dergelijke toegepast als isolatiemethode, waarbij de LOCOS-werkwijze algemeen wordt toegepast voor het vormen van het isolatiegebied door oxidatie bij hoge temperatuur na het vormen van oxide- en nitridelagen op het oppervlak van een siliciumsubstraat en het vervolgens verwijderen van de nitridelaag van een Isolatiegebied.
30 Er doet zich echter een probleem voor bij het isoleren van smalle actieve gebieden ten gevolge van het zogenaamde vogelbekverschijnsel, waardoor het isolatiegebied zich tot in het actieve gebied gaat uitstrekken tijdens de oxidatie bij hoge temperatuur. Voorts kan de spanning tijdens oxidatie leiden tot een dislocatie, welke vervolgens een lekstroom bij de PN-junctie veroorzaakt
Hierdoor is de LOCOS-methode niet geschikt voor het isoleren van halfgeleiderinrichtingen in het 35 submicrongebied. Voor dergelijke halfgeleiderinrichtingen zijn de groef- en veldafschermingsmethoden voorgesteld voor het verkrijgen van een isolatie. De groefisolatiemethode kan een perfecte isolatie van halfgeleiderinrichtingen in het submicrongebied bereiken. Hierbij doen zich echter problemen voor ten aanzien van de verslechtering van de junctie- en transistorkarakteristieken. Speciale apparatuur en technieken zijn nodig voor het onderdrukken van de kristaldefecten die het gevolg zijn van het etsen van het 40 substraat tijdens het vormen van de groeven.
Anderzijds heeft de veldafschermingsisolatie het probleem van benodigde verbindingen, aangezien een instelspanning aan een veldplaat moet worden geleverd. Bovendien dient de lekstroom tussen de veldplaat en andere elektroden op passende wijze te worden geëlimineerd.
Zoals uit het voorgaande blijkt, is het bijzonder moeilijk op doelmatige wijze de isolatie te vormen. De 45 verschillende methoden, die zijn voorgesteld voor het ondervangen van de hierboven genoemde problemen zijn voor een praktische productie niet geschikt vanwege de specifieke technieken en apparatuur die nodig is.
Doel van de onderhavige uitvinding is om een isolatiegebied te vormen dat kan worden geminimaliseerd door het vormen van een zogenaamde vogelbek te voorkomen.
50 Voorts beoogt de onderhavige uitvinding een isolatiemethode voor halfgeleiderinrichtingen te verschaffen, waarmee isoiatiegebieden in het submicrongebied worden gevormd met behulp van traditionele technieken zonder afbreuk te doen aan de eigenschappen van de inrichting.
Volgens de onderhavige uitvinding heeft de werkwijze van de in de aanhef genoemde soort hiertoe het kenmerk, dat de werkwijze verder omvat het oxideren van het blootgelegde deel van de polysiliciumlaag ter 55 vorming van een overkappende oxidelaag boven het isolatiegebied, het verwijderen van het boven het actieve gebied gelegen meeriagige samenstel en het vormen van een iSolatiegebiedpatroon, omvattende de eerste oxidelaag door het verwijderen van de overkappende oxidelaag en een deel van de eerste oxidelaag 194107 2 gelegen boven het actieve gebied, het vormen van een afstandsdeel bij een zijwand van het isolatiegebied door het aanbrengen van een tweede oxidelaag over het gehele oppervlak van de structuur en het selectief ' wegetsen van de tweede oxidelaag, het vormen van een poort-oxidelaag op het halfgeleidersubstraat boven het actieve gebied daarvan, het vormen van een poort-elektrode op de poort-oxidelaag en het vormen van 5 gebieden van een tweede geleidingstype in het deel van het halfgeleidersubstraat gelegen onder de i poort-elektrode.
De eerdergenoemde Europese octrooiaanvrage 0.035.690 verschilt sterk van het onderwerp van de onderhavige uitvinding. In de eerste plaats wordt bij de onderhavige uitvinding van een gedeeltelijk niet geoxideerde materiaallaag gebruikgemaakt als een isolatiegebied om naburige transistors elektrisch van 10 elkaar te scheiden terwijl bij de Europese octrooiaanvrage daartoe gebruikgemaakt wordt van een geoxideerde materiaallaag. Zelfs alhoewel de onderhavige uitvinding de stap omvat van het gedeeltelijk oxideren van een polysiliciumlaag ter vorming van een overkappende oxidelaag, is de overkappende oxidelaag erop gericht om te worden gebruikt als een etsblokkeringslaag in plaats van een isolatielaag. Dat betekent dat de onderhavige uitvinding en de zojuist genoemde Europese octrooiaanvrage beide de stap 15 omvatten van het gedeeltelijk oxideren van een polysiliciumlaag door gebruik te maken van een oxidatie-blokkeringstechnologie, maar dat zowel het doel als het beoogde technische effect daarvan sterk van elkaar verschillen.
In de tweede plaats omvat de onderhavige uitvinding de stap van het vormen van een afstandsdeel bij een zijwand van het genoemde van een patroon voorziene isolatiegebied hetgeen in het geheel niet wordt 20 geopenbaard of wordt gesuggereerd in de voomoemde Europese octrooiaanvrage. Het afstandsdeel heeft als functie te voorkomen dat een tweede geleidend gebied direct wordt verbonden met een kanaalstop-element
De uitvinding wordt hierna nader toegeiicht aan de hand van de tekening, waarin een uitvoeringsvoorbeeld 25 schematisch is weergegeven.
Figuren 1(A)-1(D) geven schematisch doorsneden weer, waarin verschillende fabricagestappen zijn aangegeven ter toelichting van een uitvoeringsvorm van de isolatiewerkwijze voor halfgeleiderinrichtingen volgens de onderhavige uitvinding; en figuur 2 is een schematische doorsnede van een poort-elektrode zoals weergegeven in figuur 1(D).
30
Zoals in figuur 1(A) is weergegeven wordt een meeriagig samenstel gevormd op een silidumsubstraat 1 van het p-type met een conventionele chemische dampafzettingsmethode (CVD). Het meerlagige samenstel bestaat uit een oxidelaag 3 met een dikte van 300-400 nm, een polysiliciumlaag 5 met een dikte van 100-200 nm, een nitridelaag 7 met een dikte van 100-200 nm en een oxidelaag 9 met een dikte van 35 300400 nm.
Een isolatiegebied wordt gedefinieerd door het verwijderen van een vooraf bepaald gedeelte van de nitridelaag 7 en de oxidelaag 9 door het conventionele fotolithografische proces. Het isolatiegebied kan worden gedefinieerd tot in het submicronbereik, d.w.z. tot de grens van de fotolithografie, waarbij de niet-verwijderde restdelen van de nitridelaag 7 en de oxidelaag 9 actieve gebieden worden.
40 Volgens figuur 1(B) wordt een kanaafstopelement 11 aan het substraatoppervlak gevormd door ionenimplantatie met een verontreiniging van het p-type met een dosis van 1x1012-1x1013 cm '2 bij 200 keV, waarbij de oxidelaag 9 op het actieve gebied als een verontreiniging-blokkerende laag werkzaam is.
Vervolgens wordt de oxidelaag 9 op het actieve gebied door nat-etsen verwijderd. Een overkappende oxidelaag 13 met een dikte van 50-100 nm wordt door thermische oxidatie van de polysiliciumlaag 5 op het 45 blootliggende isolatiegebied gevormd, waarbij de nitridelaag 7 op het actieve gebied als een de oxidatie blokkerende laag werkzaam is. De polysiliciumlaag 5 wordt tot een vooraf bepaalde dikte geoxideerd. In de volgende stap wordt de nitridelaag 7 door nat-etsen verwijderd, waarbij de overkappende oxidelaag 13 als blokkerende laag voor het etsen dient.
Zoals uit figuur 1(C) blijkt worden de oxidelagen 3 en 13 aan het oppervlak van de structuur gelijktijdig 50 verwijderd door de RIE-methode. Gedurende het etsen van zowel de oxidelaag 3 op het isolatiegebied en de overkappende oxidelaag 13 op het actieve gebied vormt de polysiliciumlaag 5 een isolatieoxidelaag 15 als een beschermende laag. Deze achterblijvende oxidelaag wordt gebruikt als een isolatielaag 15. Bij het hierboven beschreven proces kan de vogelbek en dislocatie, die het gevolg zijn van thermische groei van plaatselijk oxide, worden geëlimineerd, aangezien de isolatielaag 15 niet door thermisch oxideren wordt 55 gevormd. Bovendien wordt het diffunderen van de door ionenimplantatie verkregen verontreiniging van het kanaalstopelement in het substraat 1 onderdrukt
Volgens figuur 1(D) wordt een afstandsdeel 17 bij een zijwand van de isolatielaag 15 gevormd door
Claims (4)
1. Werkwijze voor de vervaardiging van een halfgeleiderinrichting voorzien van een isolatiegebied, 35 omvattende: - het aanbrengen van een eerste oxidelaag op een halfgeleidersubstraat van een eerste geleidingstype, - het vormen van een meerlagig samenstel omvattende een polysiliciumlaag die de eerste oxidelaag overdekt, alsmede een nltridelaag die de genoemde polysiliciumlaag overdekt, - het verwijderen van een deel van de nitridelaag om een deel van de polysiliciumlaag bloot te leggen, 40 welk blootgelegde deel boven een isolatiegebied van het halfgeleidersubstraat is gelegen, waarbij een afgedekt deel is gelegen boven een actief gebied van het halfgeleidersubstraat en - het vormen van een kanaalstopelement in het Isolatiegebied van het halfgeleidersubstraat door Ionenimplantatie via het blootgelegde deel van de polysiliciumlaag, met het kenmerk, dat de werkwijze verder omvat 45. het oxideren van het blootgelegde deel van de polysiliciumlaag (5) ter vorming van een overkappende oxidelaag (13) boven het isolatiegebied, - het verwijderen van het boven het actieve gebied gelegen meerlagige samenstel (5, 7) en het vormen van een isolatiegebiedpatroon, omvattende de eerste oxidelaag (3) door het verwijderen van de overkappende oxidelaag (13) en een deel van de eerste oxidelaag (3) gelegen boven het actieve gebied, 50. het vormen van een afstandsdeel (17) bij een 2ijwand van het isolatiegebied door het aanbrengen van een tweede oxidelaag over het gehele oppervlak van de structuur en het selectief wegetsen van de tweede oxidelaag, - het vormen van een poort-oxidelaag (19) op het halfgeleidersubstraat (1) boven het actieve gebied daarvan, 55. het vormen van een poort-elektrode (21) op de poort-oxidelaag (19) en - het vormen van gebieden (23) van een tweede geleidingstype in het deel van het halfgeleidersubstraat (1) gelegen onder de poort-elektrode (21). 194107 4
2. Werkwijze volgens conclusie 1, met het kenmerk, dat het meertagige samenstel een derde laag (9) omvat op de nitridelaag (7) en de stappen omvat van het verwijderen van een deel van de derde laag (9) ter blootlegging van het deel van de polysiliciumlaag (5) en het verwijderen van het boven het actieve gebied gelegen deel van de derde laag (9) voordat de overkappende oxidelaag (13) wordt aangebracht.
3. Werkwijze volgens conclusie 1, met het kenmerk, dat de dikte van de geoxideerde blootgelegde polysiliciumlaag geringer is dan de gehele dikte van de blootgelegde polysiliciumlaag (5) voor het achterlaten van een overblijvend gedeelte van de polysiliciumlaag boven het isolatiegebied.
3 194107 terugetsen na het afzetten van een oxidelaag over het gehele oppervlak van de structuur. De polysilicium-laag 5 op de isolatielaag 15 wordt verwijderd gedurende het terugetsen en het daaropvolgende oxidatiepro-ces. Vervolgens wordt een poort-oxidelaag 19 gevormd op het blootliggende oppervlak van het substraat 1 en wordt een poort-elektrode 21 gevormd op een vooraf bepaalde positie op de poort-oxidelaag 19. Een 5 diffusiegebied 23 wordt gevormd door ionenimplantatie van een verontreiniging van het n-type, zoals fosfor of arseen, welk gebied wordt gebruikt als source en drain. Met oppervlak van het substraat 1 onder de poort-elektrode 21 wordt gebruikt als kanaalgebied 25 voor het elektrisch verbinden van de diffusiegebieden. Het diffusiegebied 23 wordt niet overlapt door het kanaalstopelement 11, waardoor de doorslagspanning wordt verhoogd.
10 Figuur 2 toont een dwarsdoorsnede van de poort-elektrode uit figuur 1 (D). Overeenkomstige onderdelen zijn met dezelfde verwijzingscijfers als in figuur 1(D) aangegeven. In figuur 2 kan het smalle kanaaleffect worden voorkomen doordat het door implanteren van een verontreiniging verkregen gebied 11, dat als kanaalstopelement wordt gebruikt, niet diffundeert in het actieve gebied, teneinde de reductie van de breedte van het kanaal 25 te voorkomen, doordat de isolatielaag niet door thermische oxidatie wondt 15 gevormd. Het meerlagige samenstel wordt gevormd door nitride- en oxidelagen doch ook andere samenstellingen vallen binnen het kader der uitvinding zolang de nitride- en oxidelagen elkaar opvolgen. Zoals uit het bovenstaande blijkt, wordt de isolatielaag slechts gevormd door CVD- en fotolithografische methoden, zodat de vogelbek en dislocatie ten gevolge van de spanning kan worden voorkomen en de verontreiniging van het door ionenimplantatie verkregen gebied, dat als kanaalstopelement dient, niet door 20 diffusie in het actieve gebied komt. Het afstandsdeel, dat bij de zijwand van de isolatielaag wordt gevormd, voorkomt dat het diffusiegebied, dat door de ionenimplantatie is gevormd, het kanaalstopelement zal raken. De onderhavige uitvinding verschaft derhalve een belangrijk voordeel, aangezien geen thermische oxidatie wordt toegepast bij het vormen van de isolatielaag. De grenswaarde van de isolatie kan worden verlegd tot in het submicronbereik door te voorkomen dat de 25 vogelbek wordt gevormd en de stroomlekkage te vermijden die wordt veroorzaakt door dislocatie ten gevolge van mechanische spanningen. Bovendien kan het effect van kanaalversmalling doeltreffend worden vermeden, aangezien de verontreiniging van het ionenimplantatiegebied niet kan diffunderen in het actieve gebied. Hierdoor kan de doorslagspanning worden verhoogd, aangezien contact tussen het diffusiegebied en het ionenimplantatiegebied door het afstandsdeel wordt verhinderd. 30
4. Werkwijze volgens conclusie 3, met het kenmerk, dat de verwijdering van een deel van de eerste oxidelaag (3) gelegen boven het actieve gebied wordt uitgevoerd met gebruikmaking van een reactief ionen 10 etsproces (RIE) zonder verwijdering van het overige deel van de polysiliciumlaag (5) gelegen boven het isolatiegebied. Hierbij 1 blad tekening i
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900012905A KR930004125B1 (ko) | 1990-08-18 | 1990-08-18 | 반도체장치의 소자 분리방법 |
| KR900012905 | 1990-08-18 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NL9002505A NL9002505A (nl) | 1992-03-16 |
| NL194107B NL194107B (nl) | 2001-02-01 |
| NL194107C true NL194107C (nl) | 2001-06-05 |
Family
ID=19302584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL9002505A NL194107C (nl) | 1990-08-18 | 1990-11-16 | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5141884A (nl) |
| JP (1) | JPH0783049B2 (nl) |
| KR (1) | KR930004125B1 (nl) |
| CN (1) | CN1020991C (nl) |
| DE (1) | DE4036999A1 (nl) |
| FR (1) | FR2665981B1 (nl) |
| GB (1) | GB2247106B (nl) |
| IT (1) | IT1243916B (nl) |
| NL (1) | NL194107C (nl) |
| RU (1) | RU2053586C1 (nl) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5641705A (en) * | 1994-06-08 | 1997-06-24 | Samsung Electronics Co., Ltd. | Device isolation method of semiconductor device |
| KR100329748B1 (ko) * | 1995-05-22 | 2002-08-27 | 주식회사 하이닉스반도체 | 드레인접합누설방지를위한엘디디(ldd)구조의모스펫(mosfet) |
| US5879994A (en) * | 1997-04-15 | 1999-03-09 | National Semiconductor Corporation | Self-aligned method of fabricating terrace gate DMOS transistor |
| KR100268435B1 (ko) * | 1998-08-10 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
| JP3793125B2 (ja) * | 2002-07-18 | 2006-07-05 | 富士通株式会社 | デバイスチップの製造方法 |
| CN103776668B (zh) * | 2012-10-26 | 2016-03-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件主动区失效分析样品的制备方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679446A (en) * | 1979-12-04 | 1981-06-30 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Production of semiconductor device |
| DE3176909D1 (en) * | 1980-03-06 | 1988-11-17 | Toshiba Kk | Semiconductor device using component insulation and method of manufacturing the same |
| JPS56158447A (en) * | 1980-05-12 | 1981-12-07 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit and its manufacture |
| JPS6211273A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｍｏｓ集積回路装置の製造方法 |
| US4762805A (en) * | 1985-12-17 | 1988-08-09 | Advanced Micro Devices, Inc. | Nitride-less process for VLSI circuit device isolation |
| US4818235A (en) * | 1987-02-10 | 1989-04-04 | Industry Technology Research Institute | Isolation structures for integrated circuits |
| DD268336A1 (de) * | 1987-12-30 | 1989-05-24 | Dresden Forschzentr Mikroelek | Verfahren zur herstellung von isolationsgebieten |
| KR930000197B1 (ko) * | 1990-03-06 | 1993-01-11 | 현대전자산업 주식회사 | 필드산화막 형성방법 |
-
1990
- 1990-08-18 KR KR1019900012905A patent/KR930004125B1/ko not_active IP Right Cessation
- 1990-11-13 US US07/612,559 patent/US5141884A/en not_active Expired - Lifetime
- 1990-11-16 NL NL9002505A patent/NL194107C/nl not_active IP Right Cessation
- 1990-11-19 JP JP2311697A patent/JPH0783049B2/ja not_active Expired - Fee Related
- 1990-11-19 RU SU904831797A patent/RU2053586C1/ru not_active IP Right Cessation
- 1990-11-20 FR FR9014436A patent/FR2665981B1/fr not_active Expired - Fee Related
- 1990-11-20 DE DE4036999A patent/DE4036999A1/de active Granted
- 1990-11-20 GB GB9025253A patent/GB2247106B/en not_active Expired - Fee Related
- 1990-11-20 CN CN90109410A patent/CN1020991C/zh not_active Expired - Fee Related
- 1990-11-20 IT IT02211090A patent/IT1243916B/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| NL9002505A (nl) | 1992-03-16 |
| DE4036999C2 (nl) | 1993-07-15 |
| CN1059424A (zh) | 1992-03-11 |
| IT1243916B (it) | 1994-06-28 |
| JPH04103127A (ja) | 1992-04-06 |
| RU2053586C1 (ru) | 1996-01-27 |
| DE4036999A1 (de) | 1992-02-20 |
| IT9022110A0 (it) | 1990-11-20 |
| US5141884A (en) | 1992-08-25 |
| FR2665981B1 (fr) | 1995-12-22 |
| CN1020991C (zh) | 1993-05-26 |
| FR2665981A1 (fr) | 1992-02-21 |
| KR920005296A (ko) | 1992-03-28 |
| KR930004125B1 (ko) | 1993-05-20 |
| GB2247106B (en) | 1995-01-18 |
| GB2247106A (en) | 1992-02-19 |
| NL194107B (nl) | 2001-02-01 |
| JPH0783049B2 (ja) | 1995-09-06 |
| IT9022110A1 (it) | 1992-05-20 |
| GB9025253D0 (en) | 1991-01-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5391907A (en) | Semiconductor device with buried inverse T-type field region | |
| EP0241059A2 (en) | Method for manufacturing a power mos transistor | |
| US5679595A (en) | Self-registered capacitor bottom plate-local interconnect scheme for DRAM | |
| JPH07202016A (ja) | ｎチャネルとｐチャネルの両方のトランジスタを有する集積回路の形成方法 | |
| JPS6140146B2 (nl) | ||
| US5089435A (en) | Method of making a field effect transistor with short channel length | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| US4577394A (en) | Reduction of field oxide encroachment in MOS fabrication | |
| NL194107C (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. | |
| EP0656645B1 (en) | Field effect transistor with a sealed diffusion junction | |
| US20030100153A1 (en) | Method of manufacturing a semiconductor memory, and method of manufacturing a semiconductor device comprising the semiconductor memory | |
| US6146977A (en) | Method of manufacturing a radiation-resistant semiconductor integrated circuit | |
| EP0516338B1 (en) | Self aligned polysilicon gate contact | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| US6096600A (en) | Method of forming a capacitative section of a semiconductor device and method of forming a capacitative section and gate section of a semiconductor device | |
| US5939758A (en) | Semiconductor device with gate electrodes having conductive films | |
| JPH0210730A (ja) | 集積回路チップ上の電界効果トランジスタ用のフィールド・アイソレーション形成方法と構造 | |
| JPS62232164A (ja) | 半導体装置およびその製造方法 | |
| US5986310A (en) | Prolonging a polysilicon layer in smaller memory cells to prevent polysilicon load punch through | |
| JP3181773B2 (ja) | 半導体装置の製造方法 | |
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| JPH01137645A (ja) | 半導体装置の製造方法 | |
| KR940008727B1 (ko) | 반도체장치 | |
| JP3253992B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1A | A request for search or an international-type search has been filed | ||
| BB | A search report has been drawn up | ||
| BC | A request for examination has been filed | ||
| V1 | Lapsed because of non-payment of the annual fee |
Effective date: 20100601 |