JPH11274300A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH11274300A JPH11274300A JP9223498A JP9223498A JPH11274300A JP H11274300 A JPH11274300 A JP H11274300A JP 9223498 A JP9223498 A JP 9223498A JP 9223498 A JP9223498 A JP 9223498A JP H11274300 A JPH11274300 A JP H11274300A
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Abstract
(57)【要約】
【課題】配線間に空隙を介在させ、配線間のキャパシン
タンスを小さくすることを課題とする。 【解決手段】Ｓｉ基板21上に複数のゲート電極24をゲー
ト酸化膜23を介して互いに離間して形成する工程と、前
記ゲート電極24を含むＳｉ基板21上に熱処理によりリフ
ローする性質を有するＢＰＳＧ膜32を形成する工程と、
反応性イオンエッチングによりゲート電極24間の前記Ｂ
ＰＳＧ膜32を選択的に除去する工程と、熱処理により前
記ＢＰＳＧ膜32をリフローさせて、膜表面を平坦化する
とともに、前記ゲート電極24間に空隙34を形成する工程
とを具備することを特徴とする半導体素子の製造方法。
タンスを小さくすることを課題とする。 【解決手段】Ｓｉ基板21上に複数のゲート電極24をゲー
ト酸化膜23を介して互いに離間して形成する工程と、前
記ゲート電極24を含むＳｉ基板21上に熱処理によりリフ
ローする性質を有するＢＰＳＧ膜32を形成する工程と、
反応性イオンエッチングによりゲート電極24間の前記Ｂ
ＰＳＧ膜32を選択的に除去する工程と、熱処理により前
記ＢＰＳＧ膜32をリフローさせて、膜表面を平坦化する
とともに、前記ゲート電極24間に空隙34を形成する工程
とを具備することを特徴とする半導体素子の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、特に配線間のキャパシンタンスを小さくする
ために配線間に空隙を形成した半導体素子の製造方法に
関する。
法に関し、特に配線間のキャパシンタンスを小さくする
ために配線間に空隙を形成した半導体素子の製造方法に
関する。
【０００２】
【従来の技術】従来、半導体素子としては、例えば図６
に示すものが知られている。
に示すものが知られている。
【０００３】図中の付番１は、表面にフィールド酸化膜
２が形成されたＳｉ基板である。このＳｉ基板１の素子
領域上には、薄い絶縁膜３を介して多結晶シリコンから
なるゲート電極４が形成されている。このゲート電極４
の側壁には、絶縁製のスペーサー５が設けられている。
Ｓｉ基板１の素子領域には、ゲート電極４と自己整合的
にＮ- 領域６ａ，６ｂ，６ｃが形成され、ゲート電極４
及びスペーサ−５と自己整合的にＮ+ 領域７ａ，７ｂ，
７ｃが形成されている。ここで、Ｎ- 領域６ａ及びＮ+
領域７ａによりソース領域８が形成され、Ｎ- 領域６ｃ
及びＮ+ 領域７ｃによりソース領域９が形成され、Ｎ-
領域６ｂ及びＮ+ 領域７ｂによりドレイン（ソース）領
域10が構成されている。前記ゲート電極４等を含むＳｉ
基板１全面には、ＮＳＧ膜11、ＢＰＳＧ（ホウ素−ケイ
酸ガラス）膜12が順次設けられている。
２が形成されたＳｉ基板である。このＳｉ基板１の素子
領域上には、薄い絶縁膜３を介して多結晶シリコンから
なるゲート電極４が形成されている。このゲート電極４
の側壁には、絶縁製のスペーサー５が設けられている。
Ｓｉ基板１の素子領域には、ゲート電極４と自己整合的
にＮ- 領域６ａ，６ｂ，６ｃが形成され、ゲート電極４
及びスペーサ−５と自己整合的にＮ+ 領域７ａ，７ｂ，
７ｃが形成されている。ここで、Ｎ- 領域６ａ及びＮ+
領域７ａによりソース領域８が形成され、Ｎ- 領域６ｃ
及びＮ+ 領域７ｃによりソース領域９が形成され、Ｎ-
領域６ｂ及びＮ+ 領域７ｂによりドレイン（ソース）領
域10が構成されている。前記ゲート電極４等を含むＳｉ
基板１全面には、ＮＳＧ膜11、ＢＰＳＧ（ホウ素−ケイ
酸ガラス）膜12が順次設けられている。
【０００４】こうした構成の半導体素子においては、素
子表面の段差緩和のため、ＢＰＳＧ膜12を堆積した後、
８００〜９５０℃の温度でアニールすることによりＢＰ
ＳＧ膜12をフローさせている。ここで、ＢＰＳＧ膜12の
フロー性は、ボロン、リンの濃度、ＢＰＳＧ膜12の膜
質、及び熱処理条件で制御される。
子表面の段差緩和のため、ＢＰＳＧ膜12を堆積した後、
８００〜９５０℃の温度でアニールすることによりＢＰ
ＳＧ膜12をフローさせている。ここで、ＢＰＳＧ膜12の
フロー性は、ボロン、リンの濃度、ＢＰＳＧ膜12の膜
質、及び熱処理条件で制御される。
【０００５】
【発明が解決しようとする課題】ところで、上記半導体
素子において、ゲート電極３間の間隔が狭くなり０．３
５μｍルールではその間隙は０．５〜０．３０μｍとな
る。従って、ゲート電極４間の静電容量が大きくなり、
信号遅延特性を大きく悪化させる。ここで、ゲート電極
４間の単位長さ辺りの容量Ｃは、下記式に示す通りであ
る。
素子において、ゲート電極３間の間隔が狭くなり０．３
５μｍルールではその間隙は０．５〜０．３０μｍとな
る。従って、ゲート電極４間の静電容量が大きくなり、
信号遅延特性を大きく悪化させる。ここで、ゲート電極
４間の単位長さ辺りの容量Ｃは、下記式に示す通りであ
る。
【０００６】Ｃ＝ｅ×（ｈ／ｄ） 但し、上式において、ｅは誘電率、ｈはゲート電極の高
さ、ｄはゲート電極間の間隔を示す。
さ、ｄはゲート電極間の間隔を示す。
【０００７】本発明はこうした事情を考慮してなされた
もので、基板上に複数の配線を第１の絶縁膜を介して互
いに離間して形成し、前記配線を含む基板上に熱処理に
よりリフローする性質を有する第２の絶縁膜を形成し、
反応性イオンエッチングにより配線間の前記第２の絶縁
膜を選択的に除去した後、熱処理により前記第２の絶縁
膜をリフローさせて、膜表面を平坦化するとともに、前
記配線間に空隙を形成することにより、配線間に十分な
空隙を形成させ、もって配線間のキャパシンタンスを小
さくしえる半導体素子の製造方法を提供することを目的
とする。
もので、基板上に複数の配線を第１の絶縁膜を介して互
いに離間して形成し、前記配線を含む基板上に熱処理に
よりリフローする性質を有する第２の絶縁膜を形成し、
反応性イオンエッチングにより配線間の前記第２の絶縁
膜を選択的に除去した後、熱処理により前記第２の絶縁
膜をリフローさせて、膜表面を平坦化するとともに、前
記配線間に空隙を形成することにより、配線間に十分な
空隙を形成させ、もって配線間のキャパシンタンスを小
さくしえる半導体素子の製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明は、基板上に複数
の配線を第１の絶縁膜を介して互いに離間して形成する
工程と、前記配線を含む基板上に熱処理によりリフロー
する性質を有する第２の絶縁膜を形成する工程と、反応
性イオンエッチングにより配線間の前記第２の絶縁膜を
選択的に除去する工程と、熱処理により前記第２の絶縁
膜をリフローさせて、膜表面を平坦化するとともに、前
記配線間に空隙を形成する工程とを具備することを特徴
とする半導体素子の製造方法である。
の配線を第１の絶縁膜を介して互いに離間して形成する
工程と、前記配線を含む基板上に熱処理によりリフロー
する性質を有する第２の絶縁膜を形成する工程と、反応
性イオンエッチングにより配線間の前記第２の絶縁膜を
選択的に除去する工程と、熱処理により前記第２の絶縁
膜をリフローさせて、膜表面を平坦化するとともに、前
記配線間に空隙を形成する工程とを具備することを特徴
とする半導体素子の製造方法である。
【０００９】本発明において、熱処理によりリフローす
る性質を有する第２の絶縁膜としては、例えばＢＰＳＧ
膜が挙げられる。
る性質を有する第２の絶縁膜としては、例えばＢＰＳＧ
膜が挙げられる。
【００１０】［作用］現在配線間隔が０．５〜０．３０
μｍと狭くなっているが、配線間のリフロー性を有する
第２の絶縁膜（例えばＢＰＳＧ膜）を除去した後、熱処
理することにより、第２の絶縁膜に表面張力が働き、配
線間に図５に示すような空隙が形成される。従って、配
線間のキャパシンタンスを小さくでき、信号遅延特性の
悪化を回避できる。
μｍと狭くなっているが、配線間のリフロー性を有する
第２の絶縁膜（例えばＢＰＳＧ膜）を除去した後、熱処
理することにより、第２の絶縁膜に表面張力が働き、配
線間に図５に示すような空隙が形成される。従って、配
線間のキャパシンタンスを小さくでき、信号遅延特性の
悪化を回避できる。
【００１１】
【発明の実施の形態】以下、本発明の実施例について、
図１〜図５を参照して説明する。
図１〜図５を参照して説明する。
【００１２】(1) まず、常法によりｐ型のＳｉ基板21の
表面にフィールド酸化膜22を形成した。つづいて、フィ
ールド酸化膜22で囲まれた素子領域上にゲート酸化膜23
を介して配線としての多結晶シリコンからなるゲート電
極24を形成した。ここで、ゲート電極間の間隔は、０．
５〜０．３０μｍである。更に、ゲート電極24を介して
素子領域にｎ型不純物を導入し、深いＮ- 型領域25ａ，
25ｂ，25ｃを形成した（図１参照）。
表面にフィールド酸化膜22を形成した。つづいて、フィ
ールド酸化膜22で囲まれた素子領域上にゲート酸化膜23
を介して配線としての多結晶シリコンからなるゲート電
極24を形成した。ここで、ゲート電極間の間隔は、０．
５〜０．３０μｍである。更に、ゲート電極24を介して
素子領域にｎ型不純物を導入し、深いＮ- 型領域25ａ，
25ｂ，25ｃを形成した（図１参照）。
【００１３】(2) 次に、全面に厚い絶縁膜を形成した
後、反応性イオンエッチングによりこの絶縁膜をエッチ
ング除去し、ゲート電極24の側壁にのみ前記絶縁膜を残
存させて、スペーサ−26を形成した。つづいて、前記ゲ
ート電極24及びスペーサ−26をマスクとして前記素子領
域にｎ型不純物を導入し、前記Ｎ- 型領域25ａ，25ｂ，
25ｃより浅いＮ+ 型領域27ａ，27ｂ，27ｃを形成した。
ここで、Ｎ- 型領域25ａ及びＮ+ 型領域27ａよりソース
領域28が構成され、Ｎ- 型領域25ｃ及びＮ+ 型領域27ｃ
よりドレイン領域29が構成され、Ｎ- 型領域25ｂ及びＮ
+ 型領域27ｂよりドレイン（ソース）領域30が構成され
ている（図２参照）。そして、ソース領域28、ドレイン
領域30及びゲート電極24によりＭＯＳ型トランジスタが
構成され、ソース領域30、ドレイン領域29及びゲート電
極24により別なＭＯＳ型トランジスタが構成され (3) 次に、全面に厚さ１４０ｎｍのＮＳＧ（ノンドープ
シリカガラス）膜31を形成した。ここで、このＮＳＧ膜
31は、その後の熱処理工程で上層膜（特にＢＰＳＧ膜）
からの不純物がソース，ドレイン領域に拡散するのを阻
止することを目的とする。つづいて、全面に厚さ８００
ｎｍのＢＰＳＧ膜32を形成した。つづいて、ＢＰＳＧ膜
32上にゲート電極24間の領域に対応する部分が選択的に
開口されたレジスト33を形成した（図３参照）。
後、反応性イオンエッチングによりこの絶縁膜をエッチ
ング除去し、ゲート電極24の側壁にのみ前記絶縁膜を残
存させて、スペーサ−26を形成した。つづいて、前記ゲ
ート電極24及びスペーサ−26をマスクとして前記素子領
域にｎ型不純物を導入し、前記Ｎ- 型領域25ａ，25ｂ，
25ｃより浅いＮ+ 型領域27ａ，27ｂ，27ｃを形成した。
ここで、Ｎ- 型領域25ａ及びＮ+ 型領域27ａよりソース
領域28が構成され、Ｎ- 型領域25ｃ及びＮ+ 型領域27ｃ
よりドレイン領域29が構成され、Ｎ- 型領域25ｂ及びＮ
+ 型領域27ｂよりドレイン（ソース）領域30が構成され
ている（図２参照）。そして、ソース領域28、ドレイン
領域30及びゲート電極24によりＭＯＳ型トランジスタが
構成され、ソース領域30、ドレイン領域29及びゲート電
極24により別なＭＯＳ型トランジスタが構成され (3) 次に、全面に厚さ１４０ｎｍのＮＳＧ（ノンドープ
シリカガラス）膜31を形成した。ここで、このＮＳＧ膜
31は、その後の熱処理工程で上層膜（特にＢＰＳＧ膜）
からの不純物がソース，ドレイン領域に拡散するのを阻
止することを目的とする。つづいて、全面に厚さ８００
ｎｍのＢＰＳＧ膜32を形成した。つづいて、ＢＰＳＧ膜
32上にゲート電極24間の領域に対応する部分が選択的に
開口されたレジスト33を形成した（図３参照）。
【００１４】(4) 次に、前記レジスト33をマスクとして
前記ＢＰＳＧ膜32を反応性イオンエッチングにより除去
した（図４参照）。つづいて、前記レジスト33を除去
後、８００〜９５０℃の温度で熱処理を行い、ＢＰＳＧ
膜32をリフローさせた。これにより、ＢＰＳＧ膜32の表
面が平坦化するとともに、表面張力によりゲート電極24
間に空隙33が形成された（図５参照）。
前記ＢＰＳＧ膜32を反応性イオンエッチングにより除去
した（図４参照）。つづいて、前記レジスト33を除去
後、８００〜９５０℃の温度で熱処理を行い、ＢＰＳＧ
膜32をリフローさせた。これにより、ＢＰＳＧ膜32の表
面が平坦化するとともに、表面張力によりゲート電極24
間に空隙33が形成された（図５参照）。
【００１５】上記実施例によれば、複数のゲート電極2
4，スペーサー26を形成し、更にＮＳＧ膜31，ＢＰＳＧ
膜32を形成し、この後ゲート電極24間の領域に対応する
ＢＰＳＧ膜32を選択的に除去してから熱処理を行うた
め、ＢＰＳＧ膜32の表面を平坦化できるとともに、ゲー
ト電極24間に空隙33を形成することができる。従って、
ゲート電極24間に十分な空隙を形成させ、もって配線間
のキャパシンタンスを小さくできる。また、ＢＰＳＧ膜
32は基板21上にＮＳＧ膜31を介して形成されているた
め、ＢＰＳＧ膜32の熱処理工程でＢＰＳＧ膜32からの不
純物がソース，ドレイン領域に拡散するのを阻止するこ
とができる。
4，スペーサー26を形成し、更にＮＳＧ膜31，ＢＰＳＧ
膜32を形成し、この後ゲート電極24間の領域に対応する
ＢＰＳＧ膜32を選択的に除去してから熱処理を行うた
め、ＢＰＳＧ膜32の表面を平坦化できるとともに、ゲー
ト電極24間に空隙33を形成することができる。従って、
ゲート電極24間に十分な空隙を形成させ、もって配線間
のキャパシンタンスを小さくできる。また、ＢＰＳＧ膜
32は基板21上にＮＳＧ膜31を介して形成されているた
め、ＢＰＳＧ膜32の熱処理工程でＢＰＳＧ膜32からの不
純物がソース，ドレイン領域に拡散するのを阻止するこ
とができる。
【００１６】なお、上記実施例では、配線がゲート電極
である場合につて述べたが、これに限らず、端子同士を
電気的に接続するような通常の配線である場合でもよ
い。また、基板もＳｉ基板である場合に限らず、例えば
サファイア基板上に非晶質シリコン層を形成したような
ものでもよい。更に、第１の絶縁膜がゲート酸化膜であ
る場合について述べたが、これに限らない。
である場合につて述べたが、これに限らず、端子同士を
電気的に接続するような通常の配線である場合でもよ
い。また、基板もＳｉ基板である場合に限らず、例えば
サファイア基板上に非晶質シリコン層を形成したような
ものでもよい。更に、第１の絶縁膜がゲート酸化膜であ
る場合について述べたが、これに限らない。
【００１７】
【発明の効果】以上詳述したように本発明によれば、基
板上に複数の配線を第１の絶縁膜を介して互いに離間し
て形成し、前記配線を含む基板上に熱処理によりリフロ
ーする性質を有する第２の絶縁膜を形成し、反応性イオ
ンエッチングにより配線間の前記第２の絶縁膜を選択的
に除去した後、熱処理により前記第２の絶縁膜をリフロ
ーさせて、膜表面を平坦化するとともに、前記配線間に
空隙を形成することにより、配線間に十分な空隙を形成
させ、もって配線間のキャパシンタンスを小さくしえる
半導体素子の製造方法を提供できる。
板上に複数の配線を第１の絶縁膜を介して互いに離間し
て形成し、前記配線を含む基板上に熱処理によりリフロ
ーする性質を有する第２の絶縁膜を形成し、反応性イオ
ンエッチングにより配線間の前記第２の絶縁膜を選択的
に除去した後、熱処理により前記第２の絶縁膜をリフロ
ーさせて、膜表面を平坦化するとともに、前記配線間に
空隙を形成することにより、配線間に十分な空隙を形成
させ、もって配線間のキャパシンタンスを小さくしえる
半導体素子の製造方法を提供できる。
【図１】本発明の一実施例に係る半導体素子の製造方法
の一工程図を示し、素子領域にＮ- 領域を形成するまで
の状態を示す断面図。
の一工程図を示し、素子領域にＮ- 領域を形成するまで
の状態を示す断面図。
【図２】本発明の一実施例に係る半導体素子の製造方法
の一工程図を示し、素子領域にＮ+ 領域を形成するまで
の状態を示す断面図。
の一工程図を示し、素子領域にＮ+ 領域を形成するまで
の状態を示す断面図。
【図３】本発明の一実施例に係る半導体素子の製造方法
の一工程図を示し、レジストを形成するまでの状態を示
す断面図。
の一工程図を示し、レジストを形成するまでの状態を示
す断面図。
【図４】本発明の一実施例に係る半導体素子の製造方法
の一工程図を示し、レジストをマスクとしてＢＰＳＧ膜
を選択的にエッチングするまでの状態を示す断面図。
の一工程図を示し、レジストをマスクとしてＢＰＳＧ膜
を選択的にエッチングするまでの状態を示す断面図。
【図５】本発明の一実施例に係る半導体素子の製造方法
の最終工程を示す断面図。
の最終工程を示す断面図。
【図６】従来の半導体素子の断面図。
21…Ｓｉ基板、 22…フィールド酸化膜、 23…ゲート酸化膜、 24…ゲート電極、 25ａ，25ｂ，25ｃ…Ｎ- 領域、 26…スペーサー、 27ａ，27ｂ，27ｃ…Ｎ+ 領域、 28…ソース領域、 29…ドレイン領域、 30…ドレイン（ソース）領域、 31…ＮＳＧ膜、 32…ＢＰＳＧ膜、 34…空隙。
Claims (2)
- 【請求項１】 基板上に複数の配線を第１の絶縁膜を介
して互いに離間して形成する工程と、 前記配線を含む基板上に熱処理によりリフローする性質
を有する第２の絶縁膜を形成する工程と、 反応性イオンエッチングにより配線間の前記第２の絶縁
膜を選択的に除去する工程と、 熱処理により前記第２の絶縁膜をリフローさせて、膜表
面を平坦化するとともに、前記配線間に空隙を形成する
工程とを具備することを特徴とする半導体素子の製造方
法。 - 【請求項２】 前記第２の絶縁膜はホウ素−ケイ酸ガラ
スであることを特徴とする請求項１記載の半導体素子の
製造方法。路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223498A JPH11274300A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223498A JPH11274300A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274300A true JPH11274300A (ja) | 1999-10-08 |
Family
ID=14048756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9223498A Pending JPH11274300A (ja) | 1998-03-23 | 1998-03-23 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11274300A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305302A (ja) * | 2001-04-06 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2016219792A (ja) * | 2015-05-19 | 2016-12-22 | キヤノン株式会社 | 固体撮像装置、固体撮像装置の製造方法、および撮像システム |
-
1998
- 1998-03-23 JP JP9223498A patent/JPH11274300A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002305302A (ja) * | 2001-04-06 | 2002-10-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2016219792A (ja) * | 2015-05-19 | 2016-12-22 | キヤノン株式会社 | 固体撮像装置、固体撮像装置の製造方法、および撮像システム |
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