KR100514172B1 - 반도체 소자 형성방법 - Google Patents
반도체 소자 형성방법 Download PDFInfo
- Publication number
- KR100514172B1 KR100514172B1 KR10-2004-0003766A KR20040003766A KR100514172B1 KR 100514172 B1 KR100514172 B1 KR 100514172B1 KR 20040003766 A KR20040003766 A KR 20040003766A KR 100514172 B1 KR100514172 B1 KR 100514172B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- semiconductor substrate
- gate electrode
- film
- silicon nitride
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 101
- 238000000034 method Methods 0.000 title claims abstract description 89
- 239000000758 substrate Substances 0.000 claims abstract description 105
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 71
- 229910052802 copper Inorganic materials 0.000 claims abstract description 65
- 239000010949 copper Substances 0.000 claims abstract description 65
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 39
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 39
- 125000006850 spacer group Chemical group 0.000 claims description 36
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 17
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 238000001312 dry etching Methods 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 58
- 230000008569 process Effects 0.000 description 41
- 239000011229 interlayer Substances 0.000 description 20
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005452 bending Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B22—CASTING; POWDER METALLURGY
- B22D—CASTING OF METALS; CASTING OF OTHER SUBSTANCES BY THE SAME PROCESSES OR DEVICES
- B22D33/00—Equipment for handling moulds
- B22D33/04—Bringing together or separating moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/928—Front and rear surface processing
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Mechanical Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
저농도 소오스/드레인 영역이 형성되기 전에 구리 확산 방지막을 형성하는 반도체 소자 형성방법에 관한 것이다. 반도체 기판 후면(back surface)에 구리 확산 방지막을 형성하는 단계와 상기 반도체 기판의 전면(front surface)의 표면 부위에 트랜지스터의 불순물 영역을 형성하는 단계와 상기 트랜지스터와 접속하는 구리 배선을 형성하는 단계를 구비하는 것이 특징이다. 이로써, 구리원자의 확산을 방지할 뿐만 아니라 저농도 소오스/드레인 영역에 주입된 불순물의 측면 확산(lateral diffusion)을 줄여 단채널효과(SCE, short channel effect)를 억제한다.
Description
본 발명은 반도체 소자 형성방법을 제공하는 것이다. 보다 구체적으로는 저농도 소오스/드레인 영역이 형성되기 전에 구리 확산 방지막을 형성하는 반도체 소자 형성방법에 관한 것이다.
종래에는 반도체 소자의 배선으로써 낮은 접촉 저항과 공정의 용이함이라는 잇점 때문에 알루미늄(Al)을 이용하였다. 그러나 최근 반도체 소자의 집적도가 높아 짐에 따라 배선폭은 줄어들고, 배선 길이는 늘어나고 있다. 그로 인하여 배선 저항이 증가하고 기생 용량(parasitic capacitance)이 증가되는 문제가 대두되고 있으며, 그러한 문제를 해결하기 위하여, 알루미늄 배선에 비해 저항이 낮고, 전자이동도(electromigration)특성이 우수한 금속들로 종래의 알루미늄 배선재료를 대체해가는 경향이 있다. 그와 같은 이유로, 특히 비저항이 낮고(약 1.6μΩ·㎝) 전자이동 특성이 우수한 구리가 주요 관심사가 되어 구리배선을 제조하여 사용하게 되었다.
그러나, 구리배선의 단점으로 구리배선이 형성되는 공정 중에, 또는 구리배선이 형성된 후에 구리 원자가 소자 내로 확산되어 소자의 특성을 열화 시킨다.
특히, 이러한 소자의 특성을 열화 시키는 구리 원자의 후방확산을 방지하기 위하여 구리배선이 형성되기 전에 반도체 기판의 후면(back surface)에 확산방지막을 형성하는 공정이 사용되고 있다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 구리배선 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 1a를 참조하면, 실리콘 기판인 반도체 기판(10) 상에 활성영역과 필드영역을 정의한 후, 상기 필드 영역에 소자격리막(12)을 형성한다. 이어서, 상기 활성영역에 선택적으로 게이트 절연막 패턴(14)을 구비한 게이트 전극(16)을 형성한다.
이어서, 도1b를 참조하면, 게이트 전극(16)를 마스크로 이용하여 저농도 불순물(18) 도핑 공정을 통해 게이트 전극(16)의 양측의 반도체 기판(10)에 저농도 소오스/드레인 영역(20)을 형성한다. 이로써, 후속에 전압이 인가되면서 채널영역(22)이 저농도 소오스/드레인 영역(20) 간과 게이트 전극(16) 하부에 형성된다.
이어서, 도1c를 참조하면, 게이트 전극(16)이 형성된 반도체 기판(10)의 전면(front surface)과 후면(back surface)에 후속에 구리배선 공정에서 구리원자에 의한 반도체 기판(10)의 후방확산을 방지하기 위하여 구리 확산방지막 및 게이트 스페이서막(24)을 형성한다. 게이트 스페이서막(24)은 LPCVD(low pressure chemical vapor deposition) 장비에서 고온에서 진행되어 형성된다. 이때, 저농도 소오스/드레인 영역(20)에 이온 주입된 불순물(18)이 고온에 영향을 받아 반도체 기판의 내부로 확산되어 간다. 이로써, 도시된바와 같이 넓어진 저농도 소오스/드레인 영역(20a)과 좁아진 채널영역(22a)을 형성한다.
이어서, 도1d를 참조하면, 게이트 스페이서막(24) 에치백하여 게이트 스페이서(24a)를 형성한다. 계속하여, 게이트 전극(16) 및 게이트 스페이서(24a)를 이용하여 고농도 불순물 도핑 공정을 통해 게이트 전극(16)의 양측의 반도체 기 판(10)에 고농도 소오스/드레인 영역(26)을 형성한다. 계속하여, 게이트 전극(16) 및 고농도 소오스/드레인 영역(26) 상면에 실리사이드막(28a, 28b)를 형성한다.
이어서, 도1e를 참조하면, 실리사이드막(28a, 28b)이 형성된 반도체 기판(10) 상에 층간절연막을 증착한 후에 사진식각공정을 이용하여 게이트 전극(16) 및 실리사이드막(28a, 28b)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 복수개의 콘택홀이 형성된 층간절연막 패턴(30)를 형성한다. 계속하여, 상기 콘택홀을 포함한 제2절연막 패턴(30) 상에 구리 금속막을 증착하고 선택적으로 패터닝하여 구리배선(32)을 형성한다.
그러나, 도 1c에서 도시된 바와 같이, 구리 확산방지막 및 게이트 스페이서로 사용되는 제1절연막을 형성 시에 저농도 소오스/드레인 영역(20)에 도핑된 불순물(18)이 고온에 영향을 받아 반도체 기판의 내부로 확산되어 채널영역(22a) 길이가 감소되면서 펀치쓰루(punch through) 발생과 문턱 전압(threshold voltage) 감소 등의 문제가 있다. 이러한 문제를 단채널효과(Short Channel Effect : SCE)라 한다.
상기 단채널효과를 개선하고 위하여 저농도 소오스/드레인 영역에 주입된 불순물들의 측면 확산(lateral dffusion)을 감소시키기 위하여 열의 영향을 줄이기 위하여 저열 공정들이 연구되고 있다.
본 발명의 목적은 새로운 반도체 소자 형성방법을 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 제1실시예는 반도체 기판 후면(back surface)에 구리 확산 방지막을 형성하는 단계와 상기 반도체 기판의 전면(front surface)의 표면 부위에 트랜지스터의 불순물 영역을 형성하는 단계와 상기 트랜지스터와 접속하는 구리 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법을 제공하는 것이다.
여기서, 상기 구리 확산 방지막은 실리콘 질화막일 수 있다. 상기 실리콘 질화막은 LPCVD(low pressure chemical vapor deposition) 방법으로 증착될 수 있다. 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 일 수 있다. 상기 반도체 기판은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다.
본 발명의 제2실시예는 반도체 기판 후면에 구리 확산 방지막을 형성하는 단계와 상기 반도체 기판의 전면에 정의된 활성 영역에 게이트 전극을 형성하는 단계와 상기 게이트 전극을 이용하여 반도체 기판의 표면 부위에 저농도 불순물을 도핑하여 저농도 소오스/드레인 영역을 형성하는 단계와 상기 게이트 전극의 양측에 게이트 스페이서를 형성하는 단계와 상기 게이트 전극 및 게이트 스페이서를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스/드레인 영역을 형성하는 단계와 상기 게이트 전극 및 고농도 소오스/드레인 영역 상면에 접속하는 구리배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법을 제공하는 것이다.
여기서, 상기 구리 확산 방지막은 실리콘 질화막일 수 있다. 상기 실리콘 질화막은 LPCVD 방법으로 증착될 수 있다. 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 일 수 있다.
상기 게이트 스페이서을 형성하는 단계는 상기 게이트 전극이 형성된 반도체 기판 전면에 실리콘 질화막을 형성하는 단계와 상기 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계로 구비할 수 있다.
상기 리콘 질화막은 PECVD(Plasma enhanced chemical vapor deposition) 방법으로 증착될 수 있다. 상기 PECVD의 온도조건은 500℃ 이하일 수 있다. 상기 반도체 기판은 실리콘 기판 또는 SOI 기판일 수 있다.
본 발명의 제3실시예는 소자분리막이 형성된 반도체 기판 전면 상에 게이트 절연막, 폴리실리콘막 및 버퍼 산화막를 차례로 형성하는 단계와 상기 버퍼 산화막이 형성된 반도체 기판 전면과 후면에 동시에 구리 확산 방지막을 형성하는 단계와 상기 반도체 기판 전면 상에 형성된 구리 확산 방지막 및 버퍼 산화막을 제거하는 단계와 상기 폴리실리콘막 및 상기 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계와 상기 게이트 전극을 이용하여 반도체 기판에 저농도 불순물을 도핑하여 저농도 소오스/드레인 영역을 형성하는 단계와 상기 게이트 전극의 양측에 게이트 스페이서를 형성하는 단계와 상기 게이트 전극 및 게이트 스페이서를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스/드레인 영역을 형성하는 단계와 상기 게이트 전극 및 고농도 소오스/드레인 영역 상면에 접속하는 구리배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법을 제공하는 것이다. 여기서, 상기 구리 확산 방지막은 실리콘 질화막일 수 있다. 상기 실리콘 질화막은 LPCVD 방법으로 증착될 수 있다. 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 일 수 있다.
상기 구리 확산 방지막은 건식 식각 방법에 의해 제거되며, 상기 버퍼 산화막은 습식 식각 방법에 의해 제거될 수 있다.
상기 게이트 스페이서를 형성하는 단계는 상기 게이트 전극이 형성된 반도체 기판 전면에 실리콘 질화막을 형성하는 단계와 상기 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계로 구비할 수 있다.
상기 실리콘 질화막은 PECVD 방법으로 증착될 수 있다. 상기 PECVD의 온도조건은 500℃ 이하일 수 있다. 상기 반도체 기판은 실리콘 기판 또는 SOI 기판일 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부하는 도면을 참조하여 상세하게 설명한다.
<실시예1>
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 2a를 참조하면, 실리콘 기판인 반도체 기판(100) 전면(front surface)과 후면(back surface)에 제1 실리콘 질화막을 소자분리막(도 2b 참조) 형성용으로 사용되는 하드 마스크막(110a)의 용도 및 구리 확산 방지막 용도로 제1 실리콘 질화막(110b)을 동시에 형성한다. 제1 실리콘 질화막의 증착조건은 LPCVD(low pressure chemical vapor deposition) 방법으로 700℃ 내지 750℃의 온도조건에서 수행된다. 미도시하였지만, 제1 실리콘 질화막을 증착 하기 전에 반도체 기판(100) 전면에 실리콘 산화막을 패드 산화막으로 형성할 수 있다.
이어서, 도 2b를 참조하면, 반도체 기판(100)의 전면에 형성된 하드 마스크막(110a)을 통상의 사진식각공정을 이용하여 패터닝하여 하드 마스크막 패턴을 형성한다. 계속하여, 상기 하드 마스크막 패턴를 마스크로 소자분리막이 형성될 영역인 반도체 기판에 얕은 트렌치를 형성한다. 계속하여, 상기 트렌치 내부 및 반도체 기판 전면에 USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma Oxide)막 등의 실리콘 산화막을 증착하여 트렌치를 매립한다. 계속하여, 상기 트렌치에 매립된 실리콘 산화막을 화학기계적 연마(CMP) 또는 에치백 공정을 진행하여 상기 결과물을 평탄화한다. 계속하여 하드 마스크막 패턴을 건식 식각 공정을 이용하여 제거하여 활성영역과 필드영역을 정의하는 소자분리막(120)을 형성한다.
이어서, 도 2c를 참조하면, 소자분리막(120)이 형성된 반도체 기판(100) 전면에 게이트 절연막 및 폴리실리콘막을 증착한다. 계속하여, 폴리실리콘막 및 게이트 절연막을 패터닝하여 상기 활성영역에 선택적으로 게이트 절연막 패턴(130)을 구비한 게이트 전극(140)을 형성한다.
이어서, 도 2d를 참조하면, 게이트 전극(140)를 마스크로 이용하여 저농도 불순물(150) 도핑 공정을 통해 게이트 전극(140)의 양측의 반도체 기판(100)에 저농도 소오스/드레인 영역(160)을 형성한다. 이로써, 후속에 전압이 인가되면서 채널영역(170)이 저농도 소오스/드레인 영역(160) 간과 게이트 전극(140) 하부에 형성된다.
이어서, 도 2e를 참조하면, 게이트 전극(140)이 형성된 반도체 기판(100)의 전면에 제2 실리콘 질화막을 게이트 스페이서막(180)으로 형성한다. 제2 실리콘 질화막은 PECVD(Plasma enhanced chemical vapor deposition) 방법으로 500℃ 이하의 온도조건에서 증착된다. 본 발명의 효과로서, 상기 PECVD 방법은 저온 공정으로 저농도 소오스/드레인 영역(160)에 주입된 불순물(150)의 확산이 적어 채널영역(170)의 크기에 변화가 없다.
이어서, 도2f를 참조하면, 제2 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서(180a)를 형성한다. 계속하여, 게이트 전극(140) 및 게이트 스페이서(180a)를 이용하여 고농도 불순물(미도시) 도핑 공정을 통해 게이트 전극(140)의 양측의 반도체 기판(100)에 고농도 소오스/드레인 영역(190)을 형성한다. 계속하여, 게이트 전극(140) 및 고농도 소오스/드레인 영역(190) 상면에 실리사이드막(200a, 200b)를 형성한다.
이어서, 도2g를 참조하면, 실리사이드막(200a, 200b)이 형성된 반도체 기판(100) 전면에 층간절연막를 증착한 후에 사진식각공정을 이용하여 실리사이드막(200a, 200b)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 복수개의 콘택홀이 형성된 층간절연막 패턴(210)를 형성한다. 계속하여, 상기 콘택홀을 포함한 층간절연막 패턴(210) 상에 구리 금속막을 증착하고 선택적으로 패터닝하여 구리배선(220)을 형성한다.
그리고 도면에는 도시하지 않았지만, 구리배선(220) 형성 후에 반도체 기판(100)의 후면(back surface)에 증착된 구리 확산방지막(110b)을 제거한다.
<실시예2>
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
상기 도면에 있어서, 상기 도 2a 내지 도 2g의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
그리고, 제2실시예에서는 상술한 제1실시예에서 사용한 실리콘 기판과는 달리 SOI(Silicon On Insulator) 기판을 사용한다. SOI 기판은 지지수단인 실리콘 기판과 베리드 산화막(Buried OXide, 일명 BOX) 및 소자가 형성될 단결정 실리콘막의 적층구조를 갖는다. 이러한 구조에서는 절연층인 베리드 산화막에 의하여, 실리콘 기판이 단결정 실리콘막에 미치는 영향이 제거되므로 단결정 실리콘막의 가공, 효율 및 특성을 대폭 향상시킬 수 있다.
도 3a를 참조하면, 실리콘 기판(230)과 베리드 산화막(240) 및 단결정 실리콘막(250)이 순차 적층된 반도체 기판(260)의 전면(front surface)과 후면(back surface)에 제1 실리콘 질화막을 소자분리막(도 3b 참조) 형성용으로 사용되는 하드마스크막(110a)의 용도 및 구리 확산 방지막(110b) 용도로 형성한다.
이어서, 도 3b를 참조하면, 반도체 기판(260)의 전면에 형성된 하드 마스크막(110a)를 패터닝하여 하드 마스크막 패턴을 형성한다. 계속하여, 하드 마스크막 패턴을 식각 마스크로 하여 단결정 실리콘막(250)을 식각함으로써, 상기 베리드 산화막(240)을 노출시키는 트렌치를 형성한다.
계속하여, 상기 트렌치 내부 및 반도체 기판(260) 전면에 USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma Oxide)막 등의 실리콘 산화막을 증착하여 트렌치를 매립한다. 계속하여, 상기 트렌치에 매립된 실리콘 산화막을 화학기계적 연마(CMP) 또는 에치백 공정을 진행하여 상기 결과물을 평탄화한다. 계속하여 하드 마스크막 패턴을 건식 식각 공정을 이용하여 제거하여 활성영역과 필드영역을 정의하는 소자분리막(270)을 형성한다.
이어서, 도 3c를 참조하면, 반도체 기판(260) 상에 게이트 절연막 패턴(130)을 구비한 게이트 전극(140)을 형성한다. 계속하여, 게이트 전극(140)를 마스크로 이용하여 저농도 불순물(150) 도핑 공정을 통해 저농도 소오스/드레인 영역(160)을 형성한다. 이로써, 후속에 전압이 인가되면서 채널영역(170)이 저농도 소오스/드레인 영역(160) 간과 게이트 전극(140) 하부에 형성된다. 계속하여, 게이트 전극(140)이 형성된 반도체 기판(260)의 전면(front surface)에 제2 실리콘 질화막을 게이트 스페이서막(180)으로 형성한다. 계속하여 제2 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서(180a)를 형성한다.
계속하여, 게이트 전극(140) 및 게이트 스페이서(180a)를 이용하여 고농도 불순물 도핑 공정을 통해 고농도 소오스/드레인 영역(190)을 형성한다. 계속하여, 게이트 전극(140) 및 고농도 소오스/드레인 영역(190) 상면에 실리사이드막(200a, 200b)를 형성한다.
계속하여, 실리사이드막(200a, 200b)이 형성된 반도체 기판(260) 전면에 층간절연막를 증착한 후에 사진식각공정을 이용하여 실리사이드막(200a, 200b)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 복수개의 콘택홀이 형성된 층간절연막 패턴(210)를 형성한다. 계속하여, 상기 콘택홀을 포함한 층간절연막 패턴(210) 상에 구리 금속막을 증착하고 선택적으로 패터닝하여 구리배선(220)을 형성한다.
그리고 도면에는 도시하지 않았지만, 구리배선(220) 형성 후에 반도체 기판(260)의 후면(back surface)에 증착된 구리 확산방지막(110b)을 제거한다.
<실시예3>
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
상기 도면에 있어서, 상기 도 2a 내지 도 2g의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 4a를 참조하면, 실리콘 기판인 반도체 기판(100)에 소자분리막(310) 형성용으로 사용되는 하드마스크막의 용도로 패드산화막(미도시)과 하드마스크막(미도시)을 형성한다. 이어서, 상기 하드마스크막과 패드산화막을 통상의 사진식각공정을 이용하여 패터닝하여 하드 마스크막 패턴을 형성한다. 계속하여, 상기 하드 마스크막 패턴를 마스크로 소자분리막(310)이 형성될 영역인 반도체 기판(100)에 얕은 트렌치를 형성한다. 계속하여, 상기 트렌치 내부 및 반도체 기판 전면에 USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma Oxide)막 등의 실리콘 산화막을 증착하여 트렌치를 매립한다. 계속하여, 상기 트렌치에 매립된 실리콘 산화막을 화학기계적 연마(CMP) 또는 에치백 공정을 진행하여 상기 결과물을 평탄화한다. 계속하여 하드 마스크막 패턴을 습식 식각 공정을 이용하여 제거하여 활성영역과 필드영역을 정의하는 소자분리막(310)을 형성할 수 있다.
이어서, 도 4b를 참조하면, 소자분리막(310)이 형성된 반도체 기판(100) 전면에 게이트 절연막(320), 폴리실리콘막(330) 및 버퍼 산화막(340)을 증착한다.
이어서, 도 4c를 참조하면, 버퍼산화막(340)이 형성된 반도체 기판(100)의 전면(front surface)과 후면(back surface)에 제1 실리콘 질화막을 구리 확산방지막(350a, 350b)으로 형성한다. 제1 실리콘 질화막의 증착조건은 LPCVD 방법으로 700℃ 내지 750℃의 온도조건에서 수행된다.
이어서, 도 4d를 참조하면, 반도체 기판(100)의 전면에 증착된 구리 확산방지막(350a)을 건식식각을 이용하여 제거한다. 계속하여, 버퍼 산화막(340)을 습식식각으로 제거한다. 여기서, 버퍼 산화막(340)를 습식식각을 이용하여 제거하는 이유는 폴리실리콘막(330)의 표면 손상(attack)을 보호하기 위함이다. 또한 버퍼 산화막(340)이 없다면, 반도체 기판(100) 전면에 증착된 구리 확산방지막(350a)을 건식식각을 사용하게 제거하면서 폴리실리콘막(330)의 표면에 손상(attack)이 발생하여 후속에 실리사이드막에 굴곡이 발생한다.
이어서, 도 4e를 참조하면, 폴리실리콘막(330) 및 게이트 절연막(320)을 패터닝하여 상기 활성영역에 선택적으로 게이트 절연막 패턴(320a)을 구비한 게이트 전극(330a)을 형성한다.
이어서, 도 4f를 참조하면, 게이트 전극(330a)를 마스크로 이용하여 저농도 불순물(150) 도핑 공정을 통해 게이트 전극(330a) 양측의 반도체 기판(100)에 저농도 소오스/드레인 영역(160)을 형성한다. 이로써, 후속에 전압이 인가되면서 채널영역(170)이 저농도 소오스/드레인 영역(160) 간과 게이트 전극(330a) 하부에 형성된다.
계속하여, 게이트 전극(330a)이 형성된 반도체 기판(100)의 전면(front surface)에 제2 실리콘 질화막을 게이트 스페이서막(180)으로 형성한다. 계속하여 제2 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서(180a)를 형성한다.
계속하여, 게이트 전극(140) 및 게이트 스페이서(180a)를 이용하여 고농도 불순물 도핑 공정을 통해 고농도 소오스/드레인 영역(190)을 형성한다. 계속하여, 게이트 전극(140) 및 고농도 소오스/드레인 영역(190) 상면에 실리사이드막(200a, 200b)를 형성한다.
계속하여, 실리사이드막(200a, 200b)이 형성된 반도체 기판(100) 전면에 층간절연막를 증착한 후에 사진식각공정을 이용하여 실리사이드막(200a, 200b)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 복수개의 콘택홀이 형성된 층간절연막 패턴(210)를 형성한다. 계속하여, 상기 콘택홀을 포함한 층간절연막 패턴(210) 상에 구리 금속막을 증착하고 선택적으로 패터닝하여 구리배선(220)을 형성한다.
그리고 도면에는 도시하지 않았지만, 구리배선(220) 형성 후에 반도체 기판(260)의 후면(back surface)에 증착된 구리 확산방지막(350b)을 제거한다.
<실시예4>
도 5a 내지 도 5b는 본 발명의 제4실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
상기 도면에 있어서, 상기 도 2a 내지 도 2g 및 도 4a 내지 도 4g의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다.
도 5a를 참조하면, 실리콘 기판(230)과 베리드 산화막(240) 및 단결정 실리콘막(250)이 순차 적층된 반도체 기판(260), 즉 SOI 기판에 소자분리막 형성용으로 사용되는 하드마스크막의 용도로 패드산화막(미도시)과 하드 마스크막(미도시)을 형성한다. 이어서, 상기 하드마스크막을 통상의 사진식각공정을 이용하여 패터닝하여 하드 마스크막 패턴을 형성한다. 계속하여, 상기 하드 마스크막 패턴를 식각 마스크로 하여 단결정 실리콘막(250)을 식각함으로써, 상기 베리드 산화막(240)을 노출시키는 트렌치를 형성한다. 계속하여, 상기 트렌치 내부 및 반도체 기판(260) 전면에 USG(Undoped Silicate Glass)막 또는 HDP(High Density Plasma Oxide)막 등의 실리콘 산화막을 증착하여 트렌치를 매립한다. 계속하여, 상기 트렌치에 매립된 실리콘 산화막을 화학기계적 연마(CMP) 또는 에치백 공정을 진행하여 상기 결과물을 평탄화한다. 계속하여 하드 마스크층 패턴을 습식 식각 공정을 이용하여 제거하여 활성영역과 필드영역을 정의하는 소자분리막(410)을 형성한다.
이어서, 도 5b를 참조하면, 소자분리막(410)이 형성된 반도체 기판(260) 전면에 게이트 절연막(320), 폴리실리콘막(330) 및 버퍼산화막(340)을 증착한다. 계속하여, 버퍼산화막(340)이 형성된 반도체 기판(260)의 전면(front surface)과 후면(back surface)에 제1 실리콘 질화막을 구리 확산방지막(350a, 350b)으로 증착한다.
계속하여, 반도체 기판(260)의 전면에 증착된 구리 확산방지막(350a)을 제3실시예와 같이 건식식각을 이용하여 제거한다. 계속하여, 버퍼 산화막(340)을 제3실시예와 같이 습식식각으로 제거한다.
계속하여, 폴리실리콘막(330) 및 게이트 절연막(320)을 패터닝하여 상기 활성영역에 선택적으로 게이트 절연막 패턴(320a)을 구비한 게이트 전극(330a)을 형성한다. 계속하여, 게이트 전극(330a)를 마스크로 이용하여 저농도 불순물(150) 도핑 공정을 통해 게이트 전극(330a) 양측의 반도체 기판(100)에 저농도 소오스/드레인 영역(160)을 형성한다. 이로써, 후속에 전압이 인가되면서 채널영역(170)이 저농도 소오스/드레인 영역(160) 간과 게이트 전극(330a) 하부에 형성된다.
계속하여, 게이트 전극(330a)이 형성된 반도체 기판(260)의 전면(front surface)에 제2 실리콘 질화막을 게이트 스페이서막(180)으로 형성한다. 계속하여, 제2 실리콘 질화막을 에치백하여 상기 게이트 전극(330a) 양측에 게이트 스페이서(180a)를 형성한다. 계속하여, 게이트 전극(330a) 및 게이트 스페이서(180a)를 이용하여 고농도 불순물(미도시) 도핑 공정을 통해 게이트 전극(330a)의 양측의 반도체 기판(260)에 고농도 소오스/드레인 영역(190)을 형성한다. 계속하여, 게이트 전극(330a) 및 고농도 소오스/드레인 영역(190) 상면에 실리사이드막(200a, 200b)를 형성한다.
계속하여, 실리사이드막(200a, 200b)이 형성된 반도체 기판(260) 전면에 층간절연막를 증착한 후에 사진식각공정을 이용하여 실리사이드막(350a, 350b)이 노출되도록 상기 층간절연막을 선택적으로 식각하여 복수개의 콘택홀이 형성된 층간절연막 패턴(210)를 형성한다. 계속하여, 상기 콘택홀을 포함한 층간절연막 패턴(210) 상에 구리 금속막을 증착하고 선택적으로 패터닝하여 구리배선(220)을 형성한다.
그리고 도면에는 도시하지 않았지만, 구리배선(220) 형성 후에 반도체 기판(260)의 후면(back surface)에 증착된 구리 확산방지막(350b)을 제거한다.
이로써, 저농도 소오스/드레인 영역이 형성되기 전에 구리 확산 방지막을 형성함으로 구리원자의 확산을 방지할 뿐만 아니라 저농도 소오스/드레인 영역에 주입된 불순물의 측면 확산(lateral diffusion)을 줄여 단 채널 효과를 억제한다.
본 발명에 의하면, 저농도 소오스/드레인 영역이 형성되기 전에 구리 확산 방지막을 형성함으로 구리원자의 확산을 방지할 뿐만 아니라 저농도 소오스/드레인 영역에 주입된 불순물의 측면 확산(lateral diffusion)을 줄여 단채널효과(SCE, short channel effect)를 억제한다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 2a 내지 도 2g는 본 발명의 제1실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 4a 내지 도 4f는 본 발명의 제3실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
도 5a 내지 도 5b는 본 발명의 제4실시예에 따른 반도체 소자 형성방법을 나타낸 공정 중간 단계 구조물의 단면도들이다.
<주요 도면의 부호에 대한 설명>
10, 100, 260 : 반도체 기판 12, 120, 270, 310, 410 : 소자분리막
14, 130, 320a : 게이트 절연막 패턴 16, 140 : 게이트 전극
18, 150 : 저농도 불순물 20, 160 : 저농도 소오스/드레인 영역
20a : 넓어진 저농도 소오스/드레인 영역
22, 170 : 채널영역 22a : 좁아진 채널영역
24, 180 : 게이트 스페이서막 24a, 180a : 게이트 스페이서
26, 190 : 고농도 소오스/드레인 영역 28a, 28b, 200a, 200b : 실리사이드막
30, 210 : 층간절연막 패턴 32, 220 : 구리배선
110a : 하드 마스크막 110b, 350a, 350b : 구리 확산방지막
230 : 실리콘 기판
240 : 베리드 산화막 250 : 단결정 실리콘막
320 : 게이트 절연막 330 : 폴리실리콘막
340 : 버퍼 산화막
Claims (22)
- 반도체 기판 후면(back surface)에 구리 확산 방지막을 형성하는 단계;상기 반도체 기판의 전면(front surface)의 표면 부위에 트랜지스터의 불순물 영역을 형성하는 단계; 및상기 트랜지스터와 접속하는 구리 배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제1항에 있어서, 상기 구리 확산 방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제2항에 있어서, 상기 실리콘 질화막은 LPCVD(low pressure chemical vapor deposition) 방법으로 증착되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제3항에 있어서, 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제1항에 있어서, 상기 반도체 기판은 실리콘 기판 또는 SOI(Silicon On Insulator) 기판인 것을 특징으로 하는 반도체 소자 형성 방법.
- 반도체 기판 후면에 구리 확산 방지막을 형성하는 단계;상기 반도체 기판의 전면에 정의된 활성 영역에 게이트 전극을 형성하는 단계;상기 게이트 전극을 이용하여 반도체 기판의 표면 부위에 저농도 불순물을 도핑하여 저농도 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극의 양측에 게이트 스페이서를 형성하는 단계;상기 게이트 전극 및 게이트 스페이서를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극 및 고농도 소오스/드레인 영역 상면에 접속하는 구리배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제6항에 있어서, 상기 구리 확산 방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제7항에 있어서, 상기 실리콘 질화막은 LPCVD 방법으로 증착되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제8항에 있어서, 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제6항에 있어서, 상기 게이트 스페이서을 형성하는 단계는,상기 게이트 전극이 형성된 반도체 기판 전면에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제10에 있어서, 상기 실리콘 질화막은 PECVD(Plasma enhanced chemical vapor deposition) 방법으로 증착되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제11항에 있어서, 상기 PECVD의 온도조건은 500℃ 이하인 것을 특징으로 하는 반도체소자 형성 방법.
- 제6항에 있어서, 상기 반도체 기판은 실리콘 기판 또는 SOI 기판인 것을 특징으로 하는 반도체 소자 형성 방법.
- 소자분리막이 형성된 반도체 기판 전면 상에 게이트 절연막, 폴리실리콘막 및 버퍼 산화막를 차례로 형성하는 단계;상기 버퍼 산화막이 형성된 반도체 기판 전면과 후면에 동시에 구리 확산 방지막을 형성하는 단계;상기 반도체 기판 전면 상에 형성된 구리 확산 방지막 및 버퍼 산화막을 제거하는 단계;상기 폴리실리콘막 및 상기 게이트 절연막을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극을 이용하여 반도체 기판에 저농도 불순물을 도핑하여 저농도 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극의 양측에 게이트 스페이서를 형성하는 단계;상기 게이트 전극 및 게이트 스페이서를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 고농도 소오스/드레인 영역을 형성하는 단계; 및상기 게이트 전극 및 고농도 소오스/드레인 영역 상면에 접속하는 구리배선을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제14항에 있어서, 상기 구리 확산 방지막은 실리콘 질화막인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제15항에 있어서, 상기 실리콘 질화막은 LPCVD 방법으로 증착되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제16항에 있어서, 상기 LPCVD의 온도조건은 700℃ 내지 750℃ 인 것을 특징으로 하는 반도체 소자 형성 방법.
- 제14항에 있어서, 상기 구리 확산 방지막은 건식 식각 방법에 의해 제거되며, 상기 버퍼 산화막은 습식 식각 방법에 의해 제거되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제14항에 있어서, 상기 게이트 스페이서를 형성하는 단계는,상기 게이트 전극이 형성된 반도체 기판 전면에 실리콘 질화막을 형성하는 단계; 및상기 실리콘 질화막을 에치백하여 상기 게이트 전극 양측에 게이트 스페이서를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제19항에 있어서, 상기 실리콘 질화막은 PECVD 방법으로 증착되는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제20항에 있어서, 상기 PECVD의 온도조건은 500℃ 이하인 것을 특징으로 하는 반도체소자 형성 방법.
- 제14항에 있어서, 상기 반도체 기판은 실리콘 기판 또는 SOI 기판인 것을 특징으로 하는 반도체 소자 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0003766A KR100514172B1 (ko) | 2004-01-19 | 2004-01-19 | 반도체 소자 형성방법 |
| US11/034,981 US7364987B2 (en) | 2004-01-19 | 2005-01-14 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2004-0003766A KR100514172B1 (ko) | 2004-01-19 | 2004-01-19 | 반도체 소자 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050076001A KR20050076001A (ko) | 2005-07-26 |
| KR100514172B1 true KR100514172B1 (ko) | 2005-09-09 |
Family
ID=34747866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-0003766A KR100514172B1 (ko) | 2004-01-19 | 2004-01-19 | 반도체 소자 형성방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7364987B2 (ko) |
| KR (1) | KR100514172B1 (ko) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296385A (en) * | 1991-12-31 | 1994-03-22 | Texas Instruments Incorporated | Conditioning of semiconductor wafers for uniform and repeatable rapid thermal processing |
| US5757063A (en) * | 1994-03-25 | 1998-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device having an extrinsic gettering film |
| JPH0897163A (ja) * | 1994-07-28 | 1996-04-12 | Hitachi Ltd | 半導体ウエハの製造方法、半導体ウエハ、半導体集積回路装置の製造方法および半導体集積回路装置 |
| US5656510A (en) * | 1994-11-22 | 1997-08-12 | Lucent Technologies Inc. | Method for manufacturing gate oxide capacitors including wafer backside dielectric and implantation electron flood gun current control |
| US5716873A (en) * | 1996-05-06 | 1998-02-10 | Micro Technology, Inc. | Method for cleaning waste matter from the backside of a semiconductor wafer substrate |
| US6118163A (en) * | 1998-02-04 | 2000-09-12 | Advanced Micro Devices, Inc. | Transistor with integrated poly/metal gate electrode |
| US6358821B1 (en) * | 2000-07-19 | 2002-03-19 | Chartered Semiconductor Manufacturing Inc. | Method of copper transport prevention by a sputtered gettering layer on backside of wafer |
| KR100642420B1 (ko) | 2000-12-26 | 2006-11-03 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
| JP4184686B2 (ja) * | 2001-03-28 | 2008-11-19 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100740780B1 (ko) | 2001-12-14 | 2007-07-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
| US7176571B2 (en) * | 2004-01-08 | 2007-02-13 | Taiwan Semiconductor Manufacturing Company | Nitride barrier layer to prevent metal (Cu) leakage issue in a dual damascene structure |
-
2004
- 2004-01-19 KR KR10-2004-0003766A patent/KR100514172B1/ko not_active IP Right Cessation
-
2005
- 2005-01-14 US US11/034,981 patent/US7364987B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050076001A (ko) | 2005-07-26 |
| US20050158984A1 (en) | 2005-07-21 |
| US7364987B2 (en) | 2008-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7442598B2 (en) | Method of forming an interlayer dielectric | |
| KR20000019876A (ko) | 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법 | |
| US6847086B2 (en) | Semiconductor device and method of forming the same | |
| US7649218B2 (en) | Lateral MOS transistor and method for manufacturing thereof | |
| KR100514172B1 (ko) | 반도체 소자 형성방법 | |
| KR100589490B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020056285A (ko) | 반도체 소자의 게이트 제조방법 | |
| KR100464271B1 (ko) | 반도체 소자의 모스전계효과 트랜지스터의 제조방법 | |
| KR100369865B1 (ko) | 플러그 형성 방법 | |
| JP2009212364A (ja) | 半導体装置およびその製造方法 | |
| KR20000060603A (ko) | 고집적 자기 정렬 콘택 패드 형성 방법 | |
| KR20040059738A (ko) | 반도체 소자의 모스형 트랜지스터 제조 방법 | |
| KR100589498B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100368971B1 (ko) | 에스오아이 소자의 게이트 및 그 제조방법 | |
| KR100562744B1 (ko) | 반도체 소자의 층간 절연막 제조방법 | |
| KR100588896B1 (ko) | 저전력 정적 램 소자 제조 방법 | |
| KR100307296B1 (ko) | 반도체장치의 콘택 형성방법 | |
| KR20040095075A (ko) | 반도체 소자에서 게이트 형성 방법 | |
| KR100400320B1 (ko) | 반도체소자의 게이트전극 형성 방법 | |
| KR20010011651A (ko) | 반도체장치의 콘택 형성방법 | |
| KR20000027911A (ko) | 반도체 장치의 콘택 형성 방법 | |
| KR20000027680A (ko) | 반도체 장치 제조 방법 | |
| JP2001250943A (ja) | 電界効果型トランジスタとその製造方法 | |
| KR20020051504A (ko) | 반도체소자의 콘택 형성 방법 | |
| KR20050054027A (ko) | 반도체소자의 층간절연막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080901 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |