KR100505628B1 - 반도체장치의 트랜치형 소자분리막 형성방법 - Google Patents

반도체장치의 트랜치형 소자분리막 형성방법 Download PDF

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KR100505628B1 KR10-1999-0005784A KR19990005784A KR100505628B1 KR 100505628 B1 KR100505628 B1 KR 100505628B1 KR 19990005784 A KR19990005784 A KR 19990005784A KR 100505628 B1 KR100505628 B1 KR 100505628B1
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Abstract

반도체 장치의 트랜치형 소자분리막 형성방법에 관해 개시되어 있다. 본 발명은 기판에 활성영역과 필드영역을 설정하는 단계; 상기 필드영역에 트랜치를 형성하는 단계; 상기 트랜치를 채우는 절연막을 형성하는 단계; 상기 절연막을 어닐링하는 단계; 상기 절연막을 상기 트랜치 안으로 리세스시켜 소자분리막을 형성하고 상기 기판과 상기 트랜치 상부 측벽을 노출시키는 단계; 상기 기판의 전면에 희생 산화막을 열적 성장시키는 단계; 및 상기 트랜치의 상부 측벽에 상기 소자분리막과 연결되는 산화막 팁(tip)을 형성하는 단계를 포함하는 소자분리막 형성방법을 제공한다.

Description

반도체 장치의 트랜치형 소자분리막 형성방법{Method for forming trench type isolation films of a semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것으로서, 자세하게는 트랜치형 소자분리막 형성방법에 관한 것이다.
반도체 장치가 고집적화되면서, 기판에서 소자가 형성될 수 있는 활성영역이 좁아지고 있다. 이에 따라, 기판에서 활성영역을 가능한 넓게 확보하기 위한 여러 방법이 연구되고 있다.
트랜치형 소자분리막은 로코스형 소자분리막에 비해 기판에서 차지하는 영역이 좁다. 따라서, 로코스형 대신 트랜치형 소자분리막을 사용함으로써 반도체 장치가 고집적화되는 상황에서 소자들간의 절연성을 확보함과 동시에 기판의 활성영역을 더욱 넓게 사용할 수 있는 잇점이 있다.
도 1을 참조하면, 트랜치형 소자분리막(12)은 기판(10)에 트랜치(11)를 형성한 후, 상기 트랜치(11)에 소자분리용 절연물질을 채움으로써 형성된다.
그런데, 상기 트랜치형 소자분리막(12)을 이용하는 경우, 다음과 같은 문제점이 있다. 즉, 상기 소자분리막(12)을 형성한 후, 상기 기판(10) 상에 게이트 산화막(14)을 형성할 때, 상기 트랜치(11)의 측벽과 상기 소자분리막(12)이 접하는 영역(16)에서 상기 게이트 산화막(14)의 두께가 다른 부분에 비해 얇아지는 현상이 나타난다.
이와 같은 현상은 상기 소자분리막(12)이 상기 게이트 산화막(14)을 성장시키는 과정에서 장애물로 작용하기 때문이다. 즉, 상기 게이트 산화막(14)은 산소(O2)와 상기 기판(10)의 실리콘(Si)이 반응하여 성장되는데, 이 과정에서 상기 게이트 산화막(14)은 상기 기판(10)의 표면에 수직 및 수평한 방향으로 성장된다. 그런데, 상기 트랜치(11) 측벽에 형성되는 게이트 산화막은 상기 트랜치(11)에 채워진 소자분리막(12)으로 인해 트랜치(11)의 아래쪽, 즉 상기 트랜치(11)의 측벽을 따라 아래쪽으로 성장되는 것이 방해된다. 이는 상기 소자분리막(12)이 밀려가기 어렵기 때문이다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위한 것으로서, 소자분리막 형성후, 게이트 산화막이 균일한 두께로 성장될 수 있게 하여 상기 게이트 산화막의 신뢰성을 높일 수 있고, 소자분리막에 형성된 결함을 제거할 수 있는 반도체 장치의 트랜치형 소자분리막 형성방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 장치의 트랜치형 소자분리막 형성방법을 제공한다.
즉, 기판에 활성영역과 필드영역을 설정한다. 상기 필드영역에 트랜치를 형성한다. 상기 트랜치를 채우는 절연막을 형성한 다음, 상기 절연막을 어닐링한다. 상기 절연막을 상기 트랜치 안으로 리세스시켜 소자분리막을 형성하고 상기 기판과 상기 트랜치 상부 측벽을 노출시킨다. 상기 기판의 노출된 전면에 희생 산화막을 열적 성장시킨 후, 상기 트랜치의 상부 측벽에 상기 소자분리막과 연결되는 산화막 팁(tip)을 형성한다. 이 과정에서, 상기 절연막의 어닐링은 1100℃∼1200℃의 온도와 질소분위기하에서 실시한다. 바람직하게는 1150℃ 정도에서 어닐링한다.
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본 발명의 실시예에 의하면, 상기 희생 산화막은 저온에서 가능한 두껍게 성장시키는 것이 바람직한데, 특히 상기 소자분리막과 상기 트랜치의 측벽이 만나는 근처의 두께가 다른 부분에 비해 얇아질 정도로 충분한 두께로 성장시킨다. 예컨대, 상기 희생 산화막은 150Å∼400Å 정도의 두께로 형성하는 것이 바람직하나, 더욱 바람직하게는 240Å 정도의 두께로 형성한다.
이와 같은 상기 희생 산화막은 드라이 산소(dry O2)분위기 및 800℃∼850℃ 정도의 온도에서 성장시키는 것이 바람직하다.
본 발명의 실시예에 의하면, 상기 기판은 상기 트랜치의 측벽의 결정면이 (110)인 기판을 사용하는 것이 바람직하다.
또한, 상기 산화막 팁은 상기 희생 산화막을 습식식각함으로써 형성된다.
이와 같은 방법으로 소자분리막을 형성하면, 소자분리막에 결함이 형성되는 것을 방지함과 동시에 그 프로화일(profile)도 개선되며 후속 게이트 산화막이 형성될 때, 기판의 어느 특정영역에서 게이트 산화막이 얇아지는 것을 방지할 수 있어, 균일한 두께의 게이트 산화막을 형성할 수 있다. 이 결과, 게이트 산화막의 신뢰성이 높아진다.
이하, 본 발명의 실시예에 의한 트랜치형 소자분리막 형성방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다.
첨부된 도면들 중, 도 2 내지 도 8은 본 발명의 실시예에 의한 트랜치형 소자분리막 형성방법을 단계별로 나타낸 단면도이고,
도 9 및 도 10은 각각 본 발명의 실시예 및 종래 기술에 의한 트랜치형 소자분리막 형성방법에 따라 형성된 소자분리막 위에 형성된 게이트 산화막의 특성을 비교하기 위한 단면도들이며,
도 11은 본 발명의 실시예 및 종래 기술에 의한 트랜치형 소자분리막 형성방법에 따라 형성된 소자분리막 위에 형성된 게이트 산화막의 특성을 비교하기 위한 그래프이다.
도 2를 참조하면, 기판(40)에 필드영역과 활성영역으로 설정한다. 상기 기판(40) 상에 패드 산화막(42), 제1 절연막(44)을 순차적으로 형성한다. 상기 패드 산화막(42)은 상기 기판(40)의 전면에 성장된 실리콘 산화막으로서 열팽창에 의해 상기 기판(40)과 상기 제1 절연막(44) 사이에 나타나는 스트레스를 완화시키는 역할을 한다. 상기 제1 절연막(44)은 질화막(Si3N4)으로 형성한다. 상기 제1 절연막(44)의 전면에 감광막(미도시), 예컨대 포토레지스트막을 도포한다. 상기 감광막을 패터닝하여 상기 기판(40)의 필드영역을 덮고 있는 상기 제1 절연막(44)을 노출시키는 감광막 패턴(미도시)을 형성한다. 따라서, 상기 제1 절연막(44)의 활성영역을 덮고 있는 부분은 상기 감광막 패턴에 의해 덮여진다. 상기 감광막 패턴을 식각마스크로 사용하여 상기 제1 절연막(44) 노출된 전면을 상기 기판(40)이 노출될 때 까지 이방성식각한다. 상기 감광막 패턴을 제거한다. 이 결과, 상기 기판(40)의 필드영역이 노출된다. 상기 기판(40) 상에 남아 상기 활성영역을 덮고 있는 상기 제1 절연막(44)과 상기 패드 산화막(42)은 후속 공정에서 식각마스크로 사용된다.
도 3을 참조하면, 상기 패드 산화막(42) 및 상기 제1 절연막(44)을 식각마스크로 사용하여 상기 기판(40)을 정해진 시간동안 이방성식각한다. 이 결과, 상기 기판(40)의 노출된 부분 즉, 필드영역에 소정의 깊이로 트랜치(46)가 형성된다. 상기 트랜치(46)의 기하학적 형태, 즉 상기 트랜치(46)의 깊이와 폭은 반도체 장치의 집적도에 따라 달라질 수 있다. 계속해서, 상기 제1 절연막(44) 상에 상기 트랜치(46)를 채우는 제2 절연막(48)을 형성한다. 상기 제2 절연막(48)은 CVD(Chemical Vapor Deposition) 산화막으로 형성한다. 상기 트랜치를 채우는 상기 제2 절연막(48)을 형성한 후, 그 결과물을 소정의 온도에서 어닐링한다. 예컨대 상기 결과물을 1100℃∼1200℃에서, 바람직하게는 1150℃ 정도에서 어닐링하되 질소분위기(N)분위기하에서 1시간 정도 실시한다. 상기 어닐링에 의해, 상기 트랜치(46)에 채워진 상기 제2 절연막(48)은 치밀화(densification)되어 상기 소자분리막(48a)내의 결함, 예컨대 보이드(void)가 제거된다. 이어서, 상기 제2 절연막(48)의 전면을 평탄화한다. 상기 평탄화는 상기 제1 절연막(44)이 노출될 때까지 실시된다. 상기 평탄화는 CMP(Chemical Mechanical Polishing)방법 또는 에치 백(etch back) 방법을 이용하여 실시한다.
도 4를 참조하면, 상기 평탄화에 의해, 상기 제1 절연막(44) 상에서 상기 제2 절연막(48)이 제거되고, 상기 제2 절연막(48)은 상기 트랜치(46)에만 남게 되어 상기 트랜치(46)에 소자분리막(48a)이 형성된다.
도 5를 참조하면, 식각마스크로 사용된 상기 제1 절연막(44)을 제거한다. 상기 제1 절연막(44)은 인산을 이용한 습식식각으로 제거한다. 계속해서, 상기 패드 산화막(42)도 제거한다. 이 과정에서 상기 소자분리막(48a)의 전면도 식각되어 상기 소자분리막(48a)의 표면은 인접한 기판(40)의 표면보다 낮아진다. 즉, 소자분리막(48a)은 트랜치(46) 안으로 리세스되어 기판(40)과 트랜치(46) 상부 측벽을 노출시킨다.
도 6을 참조하면, 상기 제1 절연막(44)이 제거된 기판(40) 상에 희생 산화막(50)을 열적 성장시킨다. 상기 희생 산화막은 상기 트랜치의 노출된 측벽에도 형성된다. 상기 희생 산화막(50)은 가능한 두껍게 형성한다. 이렇게 되면, 상기 소자분리막(48a)과 상기 트랜치(46)의 노출된 측벽이 만나는 경계에서 상기 희생 산화막(50)의 두께가 얇아지는 부분(52)이 나타난다. 이 부분은 상기 희생 산화막(50)이 성장하는 과정에서 상기 소자분리막(48a)이 밀려나기 어렵기 때문에 형성된다. 상기 희생 산화막(50)은 산소(O2)분위기하에서 상기 기판(40)을 가열함으로써 상기 기판(40)을 구성하는 실리콘(Si)과 산소의 반응에 의해 상기 기판(40)의 표면에 형성된다. 이때, 상기 희생 산화막(50)은 상기 기판(40)의 산화되는 두께의 두 배 정도가 성장된다. 특히, 상기 기판(40)은 그 표면의 결정면이 (100)이고, 상기 트랜치(46) 측벽의 결정면이 (110)인 기판이다. (110)면에서 산화막의 성장이 빨라지므로, 상기 트랜치(46) 측벽의 노출된 부분에 형성되는 희생산화막의 두께는 다른 부분에 비해 두꺼워진다. 상기 희생 산화막(50)은 저온에서 형성한다. 예를 들면, 상기 희생 산화막(50)은 드라이 산소(dry O2)분위기에서 800℃∼850℃에서 형성하는 것이 바람직하다. 또한, 상기 희생 산화막(50)은 150Å∼400Å 정도의 두께로 형성하는 것이 바람직하나, 더욱 바람직하게는 240Å 정도의 두께로 형성한다.
한편, 상기 희생 산화막(50)의 전체 두께중에서 상기 기판(40)의 실리콘(Si)과 SiO2의 계면으로부터 50Å 정도까지는 산소함유량이 낮아서 습식식각율이 낮다(참조: "Effects of Annealing on Oxygen Depth Process and Chemical Etching Rates of Thermally Grown Silicon Oxides" by Yoshio Watanabe, J. Electrochem. Soc., Vol. 145, No. 4, pp1306-1309, April 1998).
즉, 상기 희생 산화막(50)의 표면으로 갈수록 습식식각율은 높아지고, 상기 기판(40)의 계면으로 갈수록 습식식각율은 낮아진다.
계속해서, 상기 희생 산화막(50)의 전면을 습식식각한다. 상기 소자분리막(48a) 계면 근처의 상기 희생산화막(50)의 얇은 부분은 상술한 희생 산화막(50)의 성질에 의해, 다른 부분에 비해 습식식각율이 낮다. 따라서, 상기 습식식각에 의해, 도 7에 도시한 바와 같이, 상기 트랜치(46)의 노출된 측벽을 따라 상기 희생 산화막(50)의 패턴, 즉 산화막 팁(tip, 53)이 형성된다. 상기 팁은 도면에 점원으로 도시되어 있다. 이렇게 하여, 트랜치 측벽을 따라 산화막 팁을 갖는 소자분리막(48a)이 형성된다.
도 8을 참조하면, 상기 기판(40)의 노출된 전면에 게이트 산화막(54)을 형성한다. 이 과정에서, 상기 게이트 산화막(54)이 상기 트랜치(46)영역에서 균일한 두께로 형성됨을 알 수 있다. 따라서, 게이트 산화막(54)의 특성이 개선된다. 예컨대, 게이트 산화막의 브레이크 다운 전압이 높아진다. 이는 상기 소자분리막(48a)의 양단에 형성된 산화막 팁에 의한 것으로, 상기 게이트 산화막(40)의 성장에 대한 상기 소자분리막(48a)의 저항이 최소로 되기 때문이다.
도 9는 본 발명의 상기 희생 산화막(50)을 240Å 정도의 두께로 성장한 다음 후속 공정을 진행한 후, 상기 기판(40)의 노출된 표면에 형성된 게이트 산화막(gate oxide)를 형성한 실험예를 나타낸다. 이때, 상기 게이트 산화막은 균일한 두께로 형성되었고, 특히 상기 트랜치와 접한 기판 영역(화살표 참조)에서도 균일하게 형성되었다. 참조번호 56은 게이트 형성물질층을 나타낸다.
반면 도 10은 상기 희생 산화막(50)을 110Å 정도의 두께로 형성한 실험예를 나타낸다. 이때, 상기 기판(40) 상에서는 상기 게이트 산화막이 균일한 두께로 형성되었지만, 상기 트랜치(46)에 접한 기판영역(7)에서는 상기 게이트 산화막의 두께가 다른 부분에 비해 얇아졌다. 참조번호 12는 상기 트랜치를 채우는 소자분리막을 나타낸다.
도 11은 이러한 결과를 종합적으로 나타낸 것으로, 가로 축은 브레이크 다운을 일으키는 전하밀도(C/㎠)를, 세로 축은 누적 결함율(cumulative failure, %)을 나타낸다.
도면에서 제1 그래프(60)는 110Å 정도의 두께로 상기 희생 산화막(50)을 형성하였을 때의 게이트 산화막의 특성, 즉 브레이크 다운 특성 변화를 나타내고, 제2 그래프(62)는 상기 희생 산화막(50)을 240Å 정도의 두께로 형성하였을 때의 상기 게이트 산화막의 특성변화를 나타낸다.
상기 제1 및 제2 그래프(60, 62)를 참조하면, 상기 희생 산화막(50)을 240Å 정도의 두께로 형성한 후, 게이트 산화막을 형성할 때가 110Å 정도의 두께로 희생 산화막(50)을 형성한 후, 게이트 산화막을 형성할 때보다 상기 게이트 산화막이 브레이크 다운될 전압이 높다.
이러한 결과로 볼 때, 본 발명의 실시예에 따라 트랜치형 소자분리막을 형성하는 경우, 상기 게이트 산화막에 결함(fail)이 형성되는 것은 더 이상 패턴의 어느 특정지점(예컨대 트랜치와 접한 기판의 가장자리)으로 한정되지 않는다. 이것은 상기 게이트 산화막의 어느 영역에서나 결함이 발생될 가능성은 동등하다는 것을 의미한다. 바꿔 말하면, 상기 게이트 산화막에 결함이 발생되는 것은 더 이상 게이트 산화막이 형성되는 형태에 의존하는 것이 아니라, 외적요인, 특히 게이트 형성과정에서 나타나는 특이 현상에 전적으로 의존한다는 의미이다.
예를 들면, 상기 게이트 산화막을 형성한 후, 게이트를 형성하는 과정에서 상기 게이트 형성재료로써 텅스텐 실리사이드(WSi)가 널리 사용된다. 상기 텅스텐 실리사이드를 증착하는 과정에서 불소(F) 트랩(trap)이 나타나고 이것에 의해 상기 게이트 산화막의 결함 형성여부가 결정된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 희생 산화막 형성조건을 약간씩 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 소자분리방법은 트랜치를 형성한 후, 상기 트랜치에 절연막을 채운 다음, 그 결과물을 어닐링한다. 이어, 상기 절연막의 전면을 평탄화하여 상기 트랜치에 소자분리막을 형성한다. 이렇게 함으로써 소자분리막에 결함이 형성되는 것이 방지된다. 또한, 상기 소자분리막 형성후에, 상기 기판의 노출된 전면에 희생 산화막을 열적 성장한 후, 습식식각함으로써, 상기 트랜치의 측벽에 산화막 팁이 형성된다. 이러한 결과물 상에 게이트 산화막을 형성함으로써 기판의 어느 특정영역, 예컨대 상기 소자분리막과 트랜치의 측벽이 만나는 영역에서 게이트 산화막이 얇게 형성되는 것을 방지할 수 있다. 즉, 균일한 두께로 게이트 산화막을 형성할 수 있고, 이에 따라 게이트 산화막의 신뢰성이 높아진다.
도 1은 종래 기술에 의한 트랜치형 소자분리막 형성방법을 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 실시예에 의한 트랜치형 소자분리막 형성방법을 단계별로 나타낸 단면도이다.
도 9 및 도 10은 각각 본 발명의 실시예 및 종래 기술에 의한 트랜치형 소자분리막 형성방법에 따라 형성된 소자분리막 위에 형성된 게이트 산화막의 특성을 비교하기 위한 단면도들이다.
도 11은 본 발명의 실시예 및 종래 기술에 의한 트랜치형 소자분리막 형성방법에 따라 형성된 소자분리막 위에 형성된 게이트 산화막의 특성을 비교하기 위한 그래프이다.
*도면의 주요 부분에 대한 부호설명*
40:기판. 42:패드 산화막.
44, 48:제1 및 제2 절연막. 46:트랜치.
48a:소자분리막. 50:희생 산화막.
53:산화막 팁(tip). 54:게이트 산화막.
60, 62:제1 및 제2 그래프.

Claims (7)

  1. 기판에 활성영역과 필드영역을 설정하는 단계;
    상기 필드영역에 트랜치를 형성하는 단계;
    상기 트랜치를 채우는 절연막을 형성하는 단계;
    상기 절연막을 어닐링하는 단계;
    상기 절연막을 상기 트랜치 안으로 리세스시켜 소자분리막을 형성하고 상기 기판과 트랜치 상부 측벽을 노출시키는 단계;
    상기 기판의 노출된 전면에 희생 산화막을 열적 성장시키는 단계; 및
    상기 트랜치의 상부 측벽에 상기 소자분리막과 연결되는 산화막 팁(tip)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  2. 제1항에 있어서, 상기 희생 산화막은 상기 소자분리막과 상기 트랜치의 측벽이 만나는 근처의 두께가 다른 부분에 비해 얇아질 정도로 충분히 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  3. 제2항에 있어서, 상기 희생 산화막은 드라이 산소(dry O2)분위기 및 800℃∼850℃ 정도의 온도에서 150Å∼400Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  4. 제1항에 있어서, 상기 기판은 상기 트랜치의 측벽의 결정면이 (110)인 기판을 사용하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  5. 제1항에 있어서, 상기 상기 절연막을 어닐링하는 단계는 1100℃∼1200℃의 온도와 질소분위기 하에서 수행하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  6. 제1항에 있어서, 상기 산화막 팁은 상기 희생 산화막을 습식식각함으로써 형성하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
  7. 제2항에 있어서, 상기 희생 산화막을 습식식각하되 상기 희생 산화막 중 두께가 얇은 부분의 습식식각율을 낮춰 잔류시킴으로써 상기 트랜치의 노출된 측벽을 따라 상기 산화막 팁을 형성하는 것을 특징으로 하는 반도체 장치의 트랜치형 소자분리막 형성방법.
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