JPH0748547B2 - トレンチ型キヤパシタの製造方法 - Google Patents
トレンチ型キヤパシタの製造方法Info
- Publication number
- JPH0748547B2 JPH0748547B2 JP61262263A JP26226386A JPH0748547B2 JP H0748547 B2 JPH0748547 B2 JP H0748547B2 JP 61262263 A JP61262263 A JP 61262263A JP 26226386 A JP26226386 A JP 26226386A JP H0748547 B2 JPH0748547 B2 JP H0748547B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- capacitor
- coating material
- based glass
- glass coating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、イオン注入法によるメモリーセルのトレンチ
型キャパシタの製造方法に関するものである。
型キャパシタの製造方法に関するものである。
従来の技術 ４メガビットダイナミックARM以上の集積度を持ったメ
モリー素子においては、α線等の放射線が入射してメモ
リーに蓄積された電荷が消失するためにおこる誤動作
（ソフトエラー）に対する対策として、セルキャパシタ
の容量を大きくする必要がある。しかし、チップ表面を
キャパシタとして用いるプレーナー型のキャパシタで
は、チップ面積が大きくなり、集積度を上げる点で問題
がある。そのため、基板に溝（トレンチ）を堀り、そこ
にメモリーセル用キャパシタを形成する。いわゆる、ト
レンチキャパシタ技術が必要不可欠のものである。トレ
ンチキャパシタにおいては、トレンチ側壁に不純物拡散
層を一様に形成しなければ、近接トレンチ間におけるリ
ーク等の不良の原因となる。従来、トレンチキャパシタ
におけるトレンチ側壁へのドーピング法として、固相拡
散法や、気相拡散法が検討されている。固相拡散法は、
第２図の断面図に示すように、半導体基板５にドライエ
ッチング工程によりトレンチ４を形成した後に、このト
レンチ４の内部へ、P,As,Bなどのを含むシリコン（Si）
系ガラス６を一様に形成し、熱処理工程により、Si系ガ
ラス６中の不純物を、トレンチ側壁へ固相から拡散さ
せ、不純物拡散層２を形成する方法である。気相拡散法
は第３図の断面図に示すように、半導体基板５にドライ
エッチング工程によりトレンチ４を形成した後に、高温
雰囲気中で、P,As,Bなどの不純物系のガス７を流し、不
純物をこの気相から半導体基板５中へ拡散させ、不純物
拡散層２を形成する方法である。
モリー素子においては、α線等の放射線が入射してメモ
リーに蓄積された電荷が消失するためにおこる誤動作
（ソフトエラー）に対する対策として、セルキャパシタ
の容量を大きくする必要がある。しかし、チップ表面を
キャパシタとして用いるプレーナー型のキャパシタで
は、チップ面積が大きくなり、集積度を上げる点で問題
がある。そのため、基板に溝（トレンチ）を堀り、そこ
にメモリーセル用キャパシタを形成する。いわゆる、ト
レンチキャパシタ技術が必要不可欠のものである。トレ
ンチキャパシタにおいては、トレンチ側壁に不純物拡散
層を一様に形成しなければ、近接トレンチ間におけるリ
ーク等の不良の原因となる。従来、トレンチキャパシタ
におけるトレンチ側壁へのドーピング法として、固相拡
散法や、気相拡散法が検討されている。固相拡散法は、
第２図の断面図に示すように、半導体基板５にドライエ
ッチング工程によりトレンチ４を形成した後に、このト
レンチ４の内部へ、P,As,Bなどのを含むシリコン（Si）
系ガラス６を一様に形成し、熱処理工程により、Si系ガ
ラス６中の不純物を、トレンチ側壁へ固相から拡散さ
せ、不純物拡散層２を形成する方法である。気相拡散法
は第３図の断面図に示すように、半導体基板５にドライ
エッチング工程によりトレンチ４を形成した後に、高温
雰囲気中で、P,As,Bなどの不純物系のガス７を流し、不
純物をこの気相から半導体基板５中へ拡散させ、不純物
拡散層２を形成する方法である。
トレンチキャパシタにおいては、トレンチ側壁へ、制御
性良く不純物を注入することが重要な技術となってい
る。特に、濃度制御性の問題が重要である。気相拡散法
は、不純物系ガス７をトレンチ底部まで一様に流すとい
う技術が濃度制御性を困難にしている。一方、固相拡散
法は、Si系ガラス６中の不純物濃度にばらつきがあり、
均一な不純物拡散層の形成が困難である。その上、プロ
セスも、専用の装置が必要となったり、工程が複雑にな
るという問題が存在する。ところで、これに代わる方法
としてイオン注入法が用いられるが、この方法は、製造
プロセスは簡単であるが、第４図に示すように、イオン
ビーム３がトレンチ側壁で弾性散乱され、この散乱ビー
ム８がトレンチ底部に多量に注入され、これにより、ト
レンチ底部の拡散層が深くなる。
性良く不純物を注入することが重要な技術となってい
る。特に、濃度制御性の問題が重要である。気相拡散法
は、不純物系ガス７をトレンチ底部まで一様に流すとい
う技術が濃度制御性を困難にしている。一方、固相拡散
法は、Si系ガラス６中の不純物濃度にばらつきがあり、
均一な不純物拡散層の形成が困難である。その上、プロ
セスも、専用の装置が必要となったり、工程が複雑にな
るという問題が存在する。ところで、これに代わる方法
としてイオン注入法が用いられるが、この方法は、製造
プロセスは簡単であるが、第４図に示すように、イオン
ビーム３がトレンチ側壁で弾性散乱され、この散乱ビー
ム８がトレンチ底部に多量に注入され、これにより、ト
レンチ底部の拡散層が深くなる。
発明が解決しようとする問題点 実際のメモリー素子においては、トレンチが近接して存
在するために、第４図に示すような不純物拡散層２の形
状がトレンチ底部で深くなったものであると、後の熱処
理工程により隣接セル間で、トレンチ底部の拡散層が極
度に接近し、その隣接セル間のトレンチでリークを起こ
し易くなるという問題がある。
在するために、第４図に示すような不純物拡散層２の形
状がトレンチ底部で深くなったものであると、後の熱処
理工程により隣接セル間で、トレンチ底部の拡散層が極
度に接近し、その隣接セル間のトレンチでリークを起こ
し易くなるという問題がある。
問題点を解決するための手段 この問題を解決するために、本発明は、半導体基板にト
レンチを形成した後に、Si系ガラスコート材をトレンチ
底部のみに形成し、その後、イオンビームをトレンチ側
壁に対して、所定の角度傾けた状態でイオン注入を行
い、ついで、前記Si系ガラスコート材が形成された状態
でアニールを行う方法を用いるものである。
レンチを形成した後に、Si系ガラスコート材をトレンチ
底部のみに形成し、その後、イオンビームをトレンチ側
壁に対して、所定の角度傾けた状態でイオン注入を行
い、ついで、前記Si系ガラスコート材が形成された状態
でアニールを行う方法を用いるものである。
作用 本発明によれば、トレンチ底部にのみ、Si系ガラスコー
ト材を形成することによって、イオンビームが、トレン
チ底部に、多量に注入されることを防止する。また、そ
の後のアニールをSi系ガラスコート材の形成された状態
で行うことによって、トレンチ底部は、Si系ガラスコー
ト材中に注入された多量の不純物イオンが固相中より拡
散される。このことによって、トレンチ内面への一様な
不純物拡散層が形成でき、近接したトレンチ間のリーク
がなくなる。
ト材を形成することによって、イオンビームが、トレン
チ底部に、多量に注入されることを防止する。また、そ
の後のアニールをSi系ガラスコート材の形成された状態
で行うことによって、トレンチ底部は、Si系ガラスコー
ト材中に注入された多量の不純物イオンが固相中より拡
散される。このことによって、トレンチ内面への一様な
不純物拡散層が形成でき、近接したトレンチ間のリーク
がなくなる。
実施例 本発明のイオン注入によるトレンチ型メモリーセルの製
造方法を、第１図ａ〜ｃの工程順断面図を参照して、実
施例により説明する。まず、第１図ａのように、単結晶
シリコン基板５にドライエッチング工程により、1.0×
1.0μｍ２で深さ４μｍ程度のトレンチ４を形成し、次
に、このシリコン基板５の面に、Si系ガラスコート材１
をスピンコート法により、回転数6000〜8000rpmで塗布
し、第２図ｂのように、トレンチ４の底部のみにSi系ガ
ラスコート材１の層を形成した。その後、Asイオンビー
ム３は、トレンチ４の側壁面に対して、約10°傾けた状
態で、加速エネルギー80kev程度、ドーズ量１×1016cm
-2程度で、シリコン基板５を、90°ずつ逐次４回回転さ
せる方法で注入を行う。その後、前記Si系ガラスコート
材が形成されている状態で1000℃,20分間アニールを行
い、第１図ｃのように、均一深さの不純物拡散層２を形
成する。このときの拡散層深さは、側壁部で1000Å〜20
00Å、底部で1000Å程度となり、４メガビットダイナミ
ックRAMレベルのセルキャパシタにおいても、隣接トレ
ンチ間のリークがなく、また、ソフトエラーも確実に排
除することができる。
造方法を、第１図ａ〜ｃの工程順断面図を参照して、実
施例により説明する。まず、第１図ａのように、単結晶
シリコン基板５にドライエッチング工程により、1.0×
1.0μｍ２で深さ４μｍ程度のトレンチ４を形成し、次
に、このシリコン基板５の面に、Si系ガラスコート材１
をスピンコート法により、回転数6000〜8000rpmで塗布
し、第２図ｂのように、トレンチ４の底部のみにSi系ガ
ラスコート材１の層を形成した。その後、Asイオンビー
ム３は、トレンチ４の側壁面に対して、約10°傾けた状
態で、加速エネルギー80kev程度、ドーズ量１×1016cm
-2程度で、シリコン基板５を、90°ずつ逐次４回回転さ
せる方法で注入を行う。その後、前記Si系ガラスコート
材が形成されている状態で1000℃,20分間アニールを行
い、第１図ｃのように、均一深さの不純物拡散層２を形
成する。このときの拡散層深さは、側壁部で1000Å〜20
00Å、底部で1000Å程度となり、４メガビットダイナミ
ックRAMレベルのセルキャパシタにおいても、隣接トレ
ンチ間のリークがなく、また、ソフトエラーも確実に排
除することができる。
発明の効果 以上のように、本発明によれば、トレンチ底部のみをSi
系ガラスコート材でマスクし、イオン注入を行い、アニ
ールすることによって、再現性よく、一様な拡散層をト
レンチ内面に形成することができる。このことにより、
高集積化に適したトレンチキャパシタが提供できる。
系ガラスコート材でマスクし、イオン注入を行い、アニ
ールすることによって、再現性よく、一様な拡散層をト
レンチ内面に形成することができる。このことにより、
高集積化に適したトレンチキャパシタが提供できる。
第１図ａ〜ｃは本発明によるイオン注入を用いたトレン
チ型メモリーセルの製造方法の工程順断面図、第２図は
従来の固相拡散法によるトレンチ断面図、第３図は従来
の気相拡散法によるトレンチ断面図、第４図は従来のイ
オン注入によるトレンチ断面図である。 １……Si系ガラスコート材、２……不純物拡散層、３…
…イオンビーム、４……トレンチ、５……半導体基板、
６……Si系ガラス、７……不純物系ガス、８……散乱ビ
ーム。
チ型メモリーセルの製造方法の工程順断面図、第２図は
従来の固相拡散法によるトレンチ断面図、第３図は従来
の気相拡散法によるトレンチ断面図、第４図は従来のイ
オン注入によるトレンチ断面図である。 １……Si系ガラスコート材、２……不純物拡散層、３…
…イオンビーム、４……トレンチ、５……半導体基板、
６……Si系ガラス、７……不純物系ガス、８……散乱ビ
ーム。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｄ
Claims (1)
- 【請求項１】半導体基板にメモリーセルのキャパシタ形
成用トレンチを形成した後に、同トレンチの底部にシリ
コン系ガラスコート材層を形成し、その後、所定導電型
付与のための不純物のイオンビームを、前記トレンチ側
壁に対して、所定の角度傾けた状態で打ち込み、前記シ
リコン系ガラスコート材層が形成された状態でアニール
を行うことを特徴とするトレンチ型キャパシタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262263A JPH0748547B2 (ja) | 1986-11-04 | 1986-11-04 | トレンチ型キヤパシタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61262263A JPH0748547B2 (ja) | 1986-11-04 | 1986-11-04 | トレンチ型キヤパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63115359A JPS63115359A (ja) | 1988-05-19 |
| JPH0748547B2 true JPH0748547B2 (ja) | 1995-05-24 |
Family
ID=17373352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61262263A Expired - Lifetime JPH0748547B2 (ja) | 1986-11-04 | 1986-11-04 | トレンチ型キヤパシタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748547B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
-
1986
- 1986-11-04 JP JP61262263A patent/JPH0748547B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63115359A (ja) | 1988-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62142318A (ja) | 半導体装置の製造方法 | |
| JPS6367730A (ja) | 半導体基板に作られた溝に対するド−ピング方法 | |
| JPH0387023A (ja) | イオン注入方法及び本方法を用いた半導体装置の製造方法 | |
| US4377901A (en) | Method of manufacturing solar cells | |
| JPH0727877B2 (ja) | イオン注入法 | |
| JPH0748547B2 (ja) | トレンチ型キヤパシタの製造方法 | |
| JPS63239939A (ja) | 半導体基体内への不純物導入方法及び装置 | |
| JPS63133664A (ja) | 半導体装置の製造方法 | |
| JPS6372114A (ja) | メモリ−セルの製造方法 | |
| US4380113A (en) | Process for fabricating a high capacity memory cell | |
| JPH05129217A (ja) | 半導体装置の製造方法 | |
| JPH0793373B2 (ja) | メモリーセルの製造方法 | |
| JP2694957B2 (ja) | 半導体装置の製造方法 | |
| JPH02111062A (ja) | 半導体メモリの製造方法 | |
| JP3229067B2 (ja) | 半導体装置およびその製造方法 | |
| US5914517A (en) | Trench-isolation type semiconductor device | |
| JP2506830B2 (ja) | 半導体装置の製造方法 | |
| KR900008620B1 (ko) | 반도체 메모리장치의 제조방법 | |
| JPS62279666A (ja) | 半導体装置の製造方法 | |
| JP2774535B2 (ja) | 半導体装置の製造方法 | |
| JPS63102352A (ja) | 半導体装置の製造方法 | |
| JPH0722138B2 (ja) | 半導体装置の製造方法 | |
| JP2735601B2 (ja) | 半導体装置の製造方法 | |
| JPS61288462A (ja) | 半導体装置の製造方法 | |
| EP0326432A2 (en) | Semiconductor device having a defect-containing zone in the substrate |