CN112930422A - 器件制作用晶圆的制造方法 - Google Patents

器件制作用晶圆的制造方法 Download PDF

Info

Publication number
CN112930422A
CN112930422A CN201980069147.7A CN201980069147A CN112930422A CN 112930422 A CN112930422 A CN 112930422A CN 201980069147 A CN201980069147 A CN 201980069147A CN 112930422 A CN112930422 A CN 112930422A
Authority
CN
China
Prior art keywords
wafer
basal plane
dislocation density
plane dislocation
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980069147.7A
Other languages
English (en)
Inventor
矢吹纪人
坂口卓也
神野明香
野上晓
北畠真
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyo Tanso Co Ltd
Original Assignee
Toyo Tanso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyo Tanso Co Ltd filed Critical Toyo Tanso Co Ltd
Publication of CN112930422A publication Critical patent/CN112930422A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Thermal Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

在器件制作用晶圆(43)的制造方法中，对在SiC晶圆(40)上形成有单晶SiC的外延层(41)的SiC外延晶圆(42)，进行使存在于该SiC外延晶圆(42)的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器件而使用的器件制作用晶圆(43)。在基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不于SiC外延晶圆(42)上形成盖层，而是在Si蒸气压力下加热SiC外延晶圆(42)，一边抑制表面粗化一边降低基面位错密度。

Description

器件制作用晶圆的制造方法
技术领域
本发明主要要涉及一种在SiC外延晶圆上进行基面位错密度降低工序而降低外延层中的基面位错密度的方法。
背景技术
过往，已知在SiC外延晶圆中存在基面位错的情况下，使用SiC晶圆制作的半导体器件的通电性能容易劣化。专利文献1公开了一种用以降低此基面位错密度的方法。
专利文献1记载有以下的方法：通过在SiC外延晶圆上形成碳盖，且以例如高于1750℃且低于1875℃的温度进行加热，降低外延层中包含的基面位错密度。
另外，专利文献2中记载有以下的方法：通过在Si蒸气压力下加热将离子注入外延层的SiC外延晶圆，而进行离子的激活及表面的平坦化。
在非专利文献1中记载有在不形成碳盖的情况及形成碳盖的情况下比较表面粗糙度的结果。在非专利文献1中记载有通过形成碳盖而使晶圆的表面粗糙度降低的内容。
[现有技术文献]
[专利文献]
专利文献1：日本特表2017-517138号公报
专利文献2：日本特开2014-101238号公报
[非专利文献]
非专利文献1：T.Kimoto et al,“碳化硅技术的基本概念”,2014年,Wiley-IEEEPress,pp.201-203
发明内容
发明所要解决的技术问题
在不形成盖层对SiC外延晶圆进行加热以降低基面位错密度的情况下，会产生表面粗化。然而，在如专利文献1或非专利文献1那样形成盖层的情况下，由于需要形成盖层的工序、及去除盖层的工序，因此处理所需的时间增加。另外，根据条件不同，存在即使形成盖层也不能防止表面粗化或盖层与外延层产生反应的可能。再者，专利文献2既未记载亦未提示有关降低基面位错密度的处理。
有鉴于此，本发明的主要目的，在于提供一种不形成盖层且一边抑制表面粗化一边降低SiC外延晶圆的基面位错密度的方法。
解决问题所使用的技术方案
本发明所欲解决的问题诚如上述，以下对用以解决该问题的手段及其功效进行说明。
根据本发明的观点，提供以下的器件制作用晶圆的制造方法。也就是说，在该制造方法中，对在SiC晶圆上形成有单晶SiC的外延层的SiC外延晶圆，进行使存在于该SiC外延晶圆的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器件而使用的器件制作用晶圆。在所述基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不在所述SiC外延晶圆上形成盖层，而是在Si蒸气压力下加热所述SiC外延晶圆，一边抑制表面粗化一边降低基面位错密度。
由此，由于在Si蒸气压力下加热SiC外延晶圆，不易产生表面粗化，因此在基面位错密度降低工序时不需要盖层。因此，能一边省却与盖层的形成及去除有关的工序一边抑制SiC外延晶圆的表面粗化。
所述器件制作用晶圆的制造方法中，优选採用如下的方法。也就是说，该器件制作用晶圆的制造方法，包含离子注入工序、及激活平坦化工序。在所述离子注入工序中，对所述SiC外延晶圆注入离子。在所述激活平坦化工序中，通过在Si蒸气压力下加热在所述离子注入工序中已注入了所述离子的所述SiC外延晶圆，激活该离子并将所述SiC外延晶圆的表面平坦化。所述基面位错密度降低工序，是与所述激活平坦化工序不同的工序。
由此，能在特别适合于去除基面位错的条件下进行基面位错密度降低工序。另外，在离子注入后通过在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或升高激活时的加热温度的情况下，也能抑制表面粗糙度的上升且改善电特性。
在所述器件制作用晶圆的制造方法中，优选在所述离子注入工序之前进行所述基面位错密度降低工序。
由此，由于在通过离子注入改变外延层的性质之前进行基面位错密度降低工序，因此能够更确实地去除基面位错。
在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的温度高于所述激活平坦化工序中的温度。
由此，能在相对较高的温度下进行基面位错密度降低工序，以充分降低基面位错密度。
在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的蚀刻速率慢于所述激活平坦化工序中的蚀刻速率。
由此，能在基面位错密度降低工序中防止过剩地去除SiC外延晶圆的外延层。
在所述器件制作用晶圆的制造方法中，优选採用如下的方法。也就是说，包含将离子注入所述SiC外延晶圆的离子注入工序。在所述离子注入工序之后进行所述基面位错密度降低工序。在所述基面位错密度降低工序中，进一步激活在所述离子注入工序中注入的所述离子，并且将所述SiC外延晶圆的表面平坦化。
由此，能够减少工序数。另外，通过在离子注入后在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或升高激活时的加热温度的情况下，也能抑制表面粗糙度的上升且改善电特性。
在所述器件制作用晶圆的制造方法中，优选所述SiC外延晶圆，相对于＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
由此，能更确实地抑制离子激活时的表面粗糙度的上升。
在所述器件制作用晶圆的制造方法中，优选所述基面位错密度降低工序中的温度为1950℃以上且2200℃以下。
由此，能够充分降低基面位错密度。
在所述器件制作用晶圆的制造方法中，优选在进行所述基面位错密度降低工序之后且所述器件制作用晶圆的表面粗糙度(Ra)为0.4nm以下的处理环境及处理时间内，进行该基面位错密度降低工序。
由此，由于不会在器件制作用晶圆上产生阶梯束(step bunching)的可能性高，因此能制造高品质的器件制作用晶圆。
在所述器件制作用晶圆的制造方法中，优选通过所述基面位错密度降低工序，所述SiC外延晶圆的外延层中的基面位错密度降低97％以上。
由此，能制造基面位错非常少的器件制作用晶圆。
附图说明
图1是说明本发明的基面位错密度降低工序等中使用的高温真空炉的概要的图；
图2是示意显示对本实施方式的晶圆进行的处理的图；
图3是显示TED及BPD的位错方向的图；
图4是以1800℃进行基面位错密度降低工序时的PL成像方法的测量结果的放大图；
图5是以1900℃进行基面位错密度降低工序时的PL成像方法的测量结果的放大图；
图6是以2000℃进行基面位错密度降低工序时的PL成像方法的测量结果的放大图；
图7是显示通过PL成像法对以多个温度分别进行了基面位错密度降低工序之后的晶圆进行测量而获得的BPD的数量的变化的图；
图8是显示基面位错密度降低工序的温度与BPD的降低率的关系的图表；
图9是显示因表面粗糙度超过0.4nm而在晶圆上产生阶梯束的情况的第1图；
图10是显示因表面粗糙度超过0.4nm而在晶圆上产生阶梯束的情况的第2图；
图11是示意显示在离子注入工序之后进行基面位错密度降低工序的处理的图；
图12是显示在形成盖层且激活离子的情况下根据离子注入量与加热温度的表面粗糙度的值的图表；
图13是显示在通过Si蒸气压力下的加热而使离子激活的情况下响应离子注入量与加热温度的表面粗糙度的值的图表；和
图14是显示在图12及图13中A、B、C所示的条件下以扫描型白色干涉显微镜观察晶圆的表面的结果的图。
具体实施方式
下面，参照附图说明本发明的实施方式。首先，参照图1，对本实施方式的单晶SiC的制造方法等中使用的高温真空炉10进行说明。
如图1所示，高温真空炉10，包含主加热室21及预热室22。主加热室21能够以1000℃以上且2300℃以下的温度加热处理对象。处理对象即晶圆，是至少表面由单晶SiC(例如4H-SiC或6H-SiC)构成的SiC晶圆40、或在SiC晶圆40上形成有单晶SiC的外延层41的SiC外延晶圆42。预热室22是用以在主加热室21内加热SiC晶圆40等之前对SiC晶圆40进行预热的空间。
在主加热室21上连接有真空形成用阀23、惰性气体注入用阀24及真空计25。真空形成用阀23，能够调节主加热室21的真空度。惰性气体注入用阀24，能够调节主加热室21内的惰性气体的压力。在本实施方式中，惰性气体例如为Ar等18族元素(稀有气体元素)的气体、即与固态的SiC的反应性差的气体，且为不含氮气的气体。真空计25能够测定主加热室21内的真空度。
在主加热室21的内部具备加热器26。另外，在主加热室21的侧壁及天花板固定有省略图示的热反射金属板，该热反射金属板被构成为使加热器26的热量朝主加热室21的中央部反射。由此，能够有力且均匀地加热SiC晶圆40等，能使温度升高至1000℃以上且2300℃以下的温度。再者，作为加热器26，例如能够使用电阻加热型的加热器或高频感应加热型的加热器。
高温真空炉10，加热收容在坩埚(收容容器)30内的SiC晶圆40等。收容容器30载置于适宜的支撑台等上，且被构成为通过移动该支撑台而至少能自预热室移动至主加热室。收容容器30具备能相互嵌合的上部容器31及下部容器32。设在收容容器30的下部容器32的支撑部33，能够以使SiC晶圆40等的主表面及背面两者露出的方式支撑该SiC晶圆40等。SiC晶圆40等的主表面为Si面，以结晶面表示时则为(0001)面。SiC晶圆40等的背面为C面，以结晶面表示时则为(000-1)面。另外，SiC晶圆40等也能相对于所述Si面、C面具有偏移角。更详细而言，相对于＜11-20＞方向或＜1-100＞方向具有例如4度以下的偏移角。另外，也能将C面作为主表面。其中，主表面是SiC晶圆40等的表面中的面积最大的2面(图1的上面及下面)中的一个表面，且是在后工序中形成有外延层的面。背面是主表面的背面侧的表面。
收容容器30，在构成收容有SiC晶圆40等的内部空间的壁面(上面、侧面、底面)的部分上，从外部侧起朝内部空间侧依序由钽层(Ta)、碳化钽层(TaC及Ta2C)、及钽硅化物层(TaSi2或Ta5Si3等)构成。
钽硅化物层，通过进行加热而朝收容容器30的内部空间供给Si。另外，由于收容容器30内含有钽层及碳化钽层，因此能取入周围的C蒸气。由此，能在加热时将内部空间内设定为高纯度的Si气体环境。再者，也能在内部空间配置固态Si等的Si源，以代替设置钽硅化物层。在该情况下，通过固态的Si在加热时升华，能将内部空间内设定为高纯度的Si蒸气压力。
当加热SiC晶圆40等时，首先，如图1的点划线所示将收容容器30配置在高温真空炉10的预热室22内，以适宜的温度(例如约800℃)进行预热。随后，使收容容器30朝被预先升温至设定温度(例如，约1800℃)的主加热室21移动。然后，一边调节压力等一边加热SiC晶圆40等。再者，也能省略预热。
其次，参照图2，说明对SiC晶圆40进行的处理。图2为示意显示对本实施方式的SiC晶圆40进行的处理的图。
SiC晶圆40由晶锭4制作。晶碇4是通过公知的升华法或溶液生长法等制作的单晶SiC块。如图2所示，通过钻石线等切割手段以既定的间隔切割SiC的晶碇，从晶碇制作多片SiC晶圆40(晶圆制作工序)。SiC晶圆40例如为圆板状。在图2中，示意显示沿厚度方向切割SiC晶圆40的剖视图。
再者，也能够以其他方法制作SiC晶圆40。例如，能在以激光照射等在晶碇上设置损伤层之后，作成晶圆形状取出。另外，能通过使自晶碇等获得的单晶SiC基板与多晶SiC基板贴合之后，根据需要进行剥离等的处理，而制作至少表面为单晶SiC的SiC晶圆。
接着，对SiC晶圆40进行研削工序及抛光工序。在研削工序中，例如进行以下的处理(研削)：通过钻石砂轮等对SiC晶圆40的至少主表面进行机械研削。在抛光工序中，例如通过化学机械抛光等，对SiC晶圆40的至少主表面进行抛光。再者，研削工序及抛光工序，例如，也能通过后述的Si蒸气压力蚀刻等的化学蚀刻而进行。
接着，对SiC晶圆40进行外延层形成工序。在外延层形成工序中，例如，通过MSE方法(亚稳态溶媒外延方法)等的溶液生长法或CVD(化学气相沉积法)等，在SiC晶圆40的主表面形成外延层41。再者，在MSE方法中，使用由多晶SiC等构成的晶种基板、由自由能较晶种基板高的单晶SiC等构成的馈源基板、及Si熔液。以对置的方式配置晶种基板与馈源基板，且在其之间隔着Si熔液的状态下在真空下进行加热，使晶种基板的表面生长单晶SiC的外延层41。另外，CVD是指将SiC晶圆40配置在承载盘等的处理装置，且通过在高温环境下导入原料气体，在SiC晶圆40上生长短晶SiC的外延层41。另外，如上所述，形成有外延层41的SiC晶圆40，是SiC外延晶圆42。
接着，对SiC外延晶圆42进行基面位错密度降低工序。在基面位错密度降低工序中，通过在Si蒸气压力下加热SiC外延晶圆42，以降低SiC外延晶圆42的外延层中的基面位错密度。
在详细说明基面位错密度降低工序之前，参照图3对基面位错进行说明。另外，在下面的说明中，将基面位错称为BPD。BPD是Basal Plane Dislocation的缩写。
其中，BPD包含广义的BPD及狭义的BPD，在本说明书中简称为BPD时，视作为显示广义的BPD者。广义BPD包含以下4个位错。
广义BPD的第1个位错，是伯格斯向量为b＝＜11-20＞/3的位错，且是作为完全位错的BPD。第1个位错相当于狭义的BPD。再者，如图3所示，是位错的方向与SiC的(0001)面平行的位错。该(0001)面相当于基面。另外，第1个位错的稳定方向是＜11-20＞。即，第1个位错的稳定方向，是[11-20]、[-1-120]、[-2110]、[2-1-10]、[-12-10]、[1-210]的6个。因此，第1个位错存在6种类(由于第1及第2、第3及第4、第5及第6分别基本相同，因此能将这些视为一个而为3种类)。
广义BPD的第2个位错，是将第1个位错分解为伯格斯向量b＝＜1-100＞/3型的2个肖克莱部分位错且存在于基面的位错(肖克莱型缺陷)。广义BPD的第3个位错，是在所述伯格斯向量的b中包含C成分的弗兰克缺陷的部分位错。广义BPD的第4个位错，是存在于层积缺陷与完全晶体的边界的部分位错。
在BPD密度高的情况下，半导体器件的通电性能容易劣化。如图3所示，TED(threading edge dislocation；刃位错)，是平行于SiC的＜0001＞方向的一种位错。因此，TED是以垂直贯通基面的方式形成。TED不会影响半导体器件的性能。
通过加热SiC外延晶圆42，存在于其表面的BPD之前端变化为TED。另外，通过TED在基面内滑动以缩短BPD，从而自SiC外延晶圆42的表面去除BPD。另外，为了在基面内充分产生TED的滑动，需要高能量。因此，优选在基面位错密度降低工序中升高温度。
其中，在以高温加热SiC外延晶圆42的情况下，因Si自表面脱离，表面会变得粗糙。然而，在为了防止Si的脱离而在表面形成盖层的情况下，则需要形成盖层的工序、及去除盖层的工序，因此会增加处理所需的时间。另外，根据条件不同，存在即使形成盖层也不能防止表面粗化、或盖层与外延层反应的可能。考虑到所述情况，在本实施方式中，不进行形成盖层的工序，而是通过在Si蒸气压力下加热SiC外延晶圆42，进行基面位错密度降低工序。
在本实施方式中，基面位错密度降低工序，是通过在Si蒸气压力下加热SiC外延晶圆42的Si蒸气压力蚀刻而进行。具体而言，将SiC外延晶圆42收容在收容容器30内，且在Si蒸气压力下使用高温真空炉10以高温(具体的温度容待后述)进行加热。再者，在该加热时，除了Si蒸气外，也能供给惰性气体。通过供给惰性气体，能够降低SiC外延晶圆42的蚀刻速率。再者，除了Si蒸气及惰性气体外，不使用其他蒸气的产生源。通过在此条件下加热SiC外延晶圆42，一边将表面平坦化一边进行蚀刻。具体而言，进行以下所示的反应。简单地说明如下：通过在Si蒸气压力下加热SiC外延晶圆42，SiC外延晶圆42的SiC一边热分解一边与Si化学反应而成为Si2C或SiC2等进行升华，同时Si气体环境下的Si，在SiC外延晶圆42的表面与C结合后产生自组织化进而被平坦处理。
(1)SiC(s)→Si(v)+C(s)
(2)2SiC(s)→Si(v)+SiC2(v)
(3)SiC(s)+Si(v)→Si2C(v)
由此，通过进行Si蒸气压力蚀刻，即使在假定产生Si的脱离的情况下，通过产生自组织化，仍能维持SiC外延晶圆42的表面的平坦度或者能改善平坦度。因此，在基面位错密度降低工序中，不需要形成盖层。如上所述，能降低SiC外延晶圆42的外延层中的BPD。另外，进行基面位错密度降低工序的时间长度，能考虑实验及处理条件等而预先确定。再者，在下面的说明中，有时会将进行基面位错密度降低工序之后的SiC外延晶圆42称为器件制作用晶圆43。
接着，对器件制作用晶圆43进行离子注入工序。在离子注入工序中，使用具有将离子注入对象物的功能的离子注入装置，对器件制作用晶圆43注入离子。由此，选择性地将作为杂质的离子(铝离子等)注入器件制作用晶圆43(具体为外延层41)的整个表面或一部分表面。
通过对器件制作用晶圆43注入离子，形成离子注入区域44。另外，尽管还取决于注入的离子的能量等，但通常会在离子注入区域44的表面近旁存在离子浓度不足的区域。
接着，对器件制作用晶圆43进行激活平坦化工序。在激活平坦化工序中，进行所述Si蒸气压力蚀刻。由于在高温下进行Si蒸气压力蚀刻，因此将注入器件制作用晶圆43的离子激活。另外，通过在激活平坦化工序中进行蚀刻，去除器件制作用晶圆43表面的离子浓度不足的区域。再者，即使在器件制作用晶圆43产生有阶梯束(以多个SiC层成束的方式形成的阶梯，例如高度为1nm以上的阶梯)的情况，也能将其分解去除。然后，通过进行将器件制作用晶圆43分割为器件单元、或进行响应制作的器件的处理的器件制作工序，制作半导体器件。
基面位错密度降低工序与激活平坦化工序的共同点在于，在Si蒸气压力下加热晶圆，但由于目的不同，因此处理条件也不同。具体而言，由于通过高温加热更容易降低BPD密度，因此，基面位错密度降低工序中的温度，高于激活平坦化工序中的温度。另外，由于在基面位错密度降低工序中不需要蚀刻，若进行高速蚀刻，反而会无用地去除外延层，因此优选蚀刻速率为慢速。相对于此，在激活平坦化工序中，由于去除距表面约数十至100nm的深度的离子浓度不足的区域，因此允许较基面位错密度降低工序高速的蚀刻速率。因此，基面位错密度降低工序中的蚀刻速率慢于激活平坦化工序的蚀刻速率。其中，蚀刻速率通常会随着温度的升高而增加。因此，在升高基面位错密度降低工序中的温度的情况下，蚀刻速率变快。其中，Si蒸气压力蚀刻，具有随着惰性气体压力增高而蚀刻速率变慢的性质。因此，在本实施方式中，通过将基面位错密度降低工序中的惰性气体压力设为高于激活平坦化工序中的惰性气体压力，能同时满足高温及慢蚀刻速率的双方的要求。
另外，基面位错密度降低工序中的温度、蚀刻速率或惰性气体压力，例如既能够是在基面位错密度降低工序中测得的值的平均值，也能够是目标值(设定值)。
接着，参照图4至图8，对在各种条件下进行本实施方式的基面位错密度降低工序的实验结果进行说明。在本实验中，通过在基面位错密度降低工序之前后对准备的SiC外延晶圆42进行PL(光致发光)成像方法，评估BPD降低了多少程度。
另外，本实验中使用的SiC外延晶圆42，是偏移角为4度且多晶形为4H-SiC，且在(0001)Si面形成10μm的外延层41。另外，在SiC外延晶圆42中掺杂有氮离子，且载子浓度为1×1016atoms/cm3。另外，在PL成像方法中，使用由Lasertec Co.,Ltd制的SICA88且将灯波长设为313nm及将带通滤波器设为400nm至678nm后观察BPD。另外，在基面位错密度降低工序中，惰性气体压力为13kPa，处理时间为3分钟。另外，为了调查基面位错密度降低工序的温度与BPD密度的降低率之间的关系，将温度变更为1700℃、1800℃、1900℃、1950℃、2000℃及2050℃进行该实验。
图4、图5及图6为显示分别在1800℃、1900℃及2000℃下进行基面位错密度降低工序的情况下通过PL成像方法获得的测量结果的放大图。如这些图所示，通过进行PL成像方法，能判定BPD是否消失、或BPD是否变短等。
图7显示在1800℃、1900℃、1950℃及2000℃的4个温度下通过PL成像方法获得的晶圆整体的测量结果。如图7所示，随着温度升高，BPD的个数大幅减少。特别是，在温度为1900℃的情况，具有1073个的BPD减少为213个，因此BPD的降低率为80.1％。另外，在温度为1950℃的情况，具有164个的BPD减少为4个，因此BPD降低率为97.6％。另外，在温度为2000℃的情况，具有836个的BPD减少为10个，因此BPD的降低率为98.8％。另外，图8显示在进行本次实验的所有温度下的BPD的降低率。
如图7及图8所示，晶圆上的大致全部BPD，以1950℃为界限而消失。因此，优选在1950℃以上进行基面位错密度降低工序，更优选在2000℃以上进行。
如上所述，狭义的BPD存在6种类型(3种类)。狭义的6种类的BPD，能够被认为在某种程度上均匀地存在而无大的偏差。在此，显而易见，由于通过本实施方式的方法实现了高达98.8％的BPD的降低率，因此，通过本实施方式的基面位错密度降低工序能去除狭义的6种类BPD的每一者。另外，广义BPD存在4种类。虽然这些的存在比率不同，但由于通过本实施方式的方法实现了高达98.8％的BPD的降低率，因此能够推断通过本实施方式的基面位错密度降低工序能去除广义的4种类BPD中的每一者。
另外，根据基面位错密度降低工序的处理环境及处理时间，有可能在晶圆表面产生阶梯束。例如，在以蚀刻速率过低的条件进行过剩的蚀刻的情况下(即，例如在温度高的条件下长时间进行处理、或在惰性气体的压力低的条件下长时间进行处理的情况)，容易产生阶梯束。因此，优选在不产生阶梯束的处理环境及处理时间中进行基面位错密度降低工序。
图9显示在与所述实验相同的条件下观察3分钟处理时间的晶圆及15分钟处理时间的晶圆的表面的结果。由于在3分钟的处理时间的晶圆上几乎不能确认直线状的部分，因此完全或几乎不存在阶梯束。相对于此，在15分钟的处理时间的晶圆上存在有沿图的上下的直线状的部分，这些显示阶梯束。另外，具有因产生阶梯束而造成表面粗糙度(算术平均粗糙度Ra)增加的倾向。图9中，不存在阶梯束的晶圆的表面粗糙度为0.13nm，存在阶梯束的晶圆的表面粗糙度为0.43nm。另外，图10显示在进一步改变条件的下进行基面位错密度降低工序之后的晶圆表面的观察结果及表面粗糙度的测量结果。如图10所示，在表面粗糙度为0.51nm及0.47nm的情况下产生阶梯束，且在表面粗糙度为0.44nm时局部(箭头所示的部位)产生阶梯束，在表面粗糙度为0.38nm时不产生阶梯束。根据以上说明，能够认为表面粗糙度因产生阶梯束而超过0.4nm。因此，「在基面位错密度降低工序之后不产生阶梯束的处理环境及处理时间」与「在基面位错密度降低工序之后表面粗糙度为0.4nm以下的处理环境及处理时间」大致相同。
再者，随着外延层的厚度增加，晶圆的表面具有容易粗化的可能性。然而，经申请人确认，现在通常使用的厚度(10μm、30μm)，表面粗化的产生容易度不会产生很大变化。另外，即使在形成这些以外的厚度的外延层的情况下，只要设定基面位错密度降低工序后的表面粗糙度为0.4nm以下的处理环境及处理时间，仍能一边抑制阶梯束等的表面粗化，一边充分降低BPD。再者，优选根据要求的晶圆的品质等，设定基面位错密度降低工序之后的表面粗糙度为0.1nm以下、0.2nm以下或0.3nm以下的处理环境及处理时间。
接着，参照图11，对同时进行基面位错密度降低工序及激活平坦化工序的变形例进行说明。在本实施方式中，在离子注入工序之前进行基面位错密度降低工序，但在本变形例中，在离子注入工序之后进行基面位错密度降低工序。再者，在本实施方式中，尽管目的和条件不同，但基面位错密度降低工序及激活平坦化工序，皆为在Si蒸气压力下的加热。因此，在本变形例中，同时进行基面位错密度降低工序及激活平坦化工序。由此，由于能减少工序数，因此能减少制造时间及制造成本。
即使进行基面位错密度降低工序的时间不同，但优选的处理条件及达成的表面粗糙度与本实施方式相同。因此，在本变形例中，也优选在1950℃以上进行基面位错密度降低工序，更优选在2000℃以上进行。另外，在本变形例中，也能实现0.4nm以下的表面粗糙度。
接着，说明离子注入工序中的离子注入量及激活时的加热温度对晶圆的表面粗糙度的影响。在此，非专利文献1记载有激活后的表面粗糙度会随着离子注入量的增加而增加。另外，在非专利文献1中记载有通过形成碳盖以降低激活后的表面粗糙度，但还记载有例如在离子注入量多的情况下，表面粗糙度(Rms)超过0.4nm的资料。因此，期望改善激活后的表面粗糙度。
本案的发明人，着眼于通过本实施方式及变形例的方法制作的晶圆的表面粗糙度低的情况，进行了实验以验证离子注入量及激活时的加热温度对表面粗糙度的影响。具体而言，通过改变离子注入量或改变加热温度而进行激活，且测量出激活后的表面粗糙度。另外，对先前的碳盖方法、本实施方式及变型例的方法(在Si蒸气压力下的加热)的任一方法皆进行此实验，且比较结果。再者，在使用碳盖方法的情况下，测量出去除了碳盖后的表面粗糙度。
另外，激活时的加热温度，在本实施方式中是指激活平坦化工序中的加热温度，在所述变形例中是指基面位错密度降低工序中的加热温度。另外，离子注入量是指每单位面积注入的离子数。因此，也能将离子注入量称为离子注入密度。
本实验的加热条件为：激活时的加热温度为1700℃～2000℃的4点，加热时间为2分钟，压力为13kPa(Ar气体环境)。另外，实验中使用的晶圆为多晶形4H-SiC，偏移角为4度且主表面为Si面，在CMP的抛光后，形成有10μm的外延层(n型1×1016/cm3)。另外，离子注入是在晶圆的温度为500℃的状况下分多阶段注入Al离子，且离子注入量为1×1014atoms/cm2～1×1016atoms/cm2的4点。另外，使用扫描型白色干涉显微镜(CSI)评估表面粗糙度。
图12为显示通过碳盖方法进行激活的情况的实验结果的图表。图12的图表中，横轴为离子注入量，纵轴为表面粗糙度(Ra)。另外，图表中的各绘制点上记载的温度为激活时的加热温度。另外，下侧的图表是变更上侧的图表的纵轴的刻度后的图表。如图12所示，表面粗糙度基本上随着加热温度的升高而增加，特别是加热温度为2000℃时，表面粗糙度特别高。另外，关于离子注入量，例如在加热温度为2000℃的情况下，随着离子注入量的增加，表面粗糙度增大，特别是在离子注入量为5×1015atoms的情况下，表面粗糙度变得非常高。另外，即使在加热温度为1900℃的情况，在1×1015atoms的条件下，表面粗糙度也超过所述的0.4nm，而产生有阶梯束(参照图14的A)。根据以上结果及非专利文献1的资料，可知在加热温度为高温(例如1900℃以上)且离子注入量大(例如大于1×1015atoms)的情况下，表面粗糙度可能变高。进一步而言，由于在此种的处理条件下有可能不能满足为了制作半导体器件而要求的规格，因此实际上不能採用这样的处理条件，不得不降低加热温度或离子注入量。
再者，在专利文献2的实施例1中，关于离子注入量，记载为“1×1019atoms/cm3，且距离晶圆表面500nm的条件”。严格地讲，离子注入量的单位为显示每单位面积的原子注入量的「atoms/cm2」，但有时也能使用显示每单位体积的原子注入量的「atoms/cm3」。若在将专利文献2的1×1019atoms/cm3的离子注入距离晶圆表面500nm处的条件下转换单位，则成为5×1014atoms/cm2。因此，在专利文献2记载的离子注入量中，存在几乎不产生起因于离子注入量的表面粗化的可能性。另外，在专利文献2的图6中，尽管也记载有表面粗糙度为0.4nm以下的晶圆，但图6是使用偏移角为0°的晶圆时的实验结果，由于在偏移角为0°的晶圆与具有偏移角的晶圆中用以降低表面粗糙度的条件不同，因此即使进行与专利文献2相同的处理，仍有可能在0°偏移角的晶圆中无法实现相同程度的表面粗糙度的情况。
图13为显示通过本实施方式及变形例的方法进行激活的情况下的实验结果的图表。如该图表所示，可知无论加热温度及离子注入量如何，皆能实现充分低(0.4nm以下)的表面粗糙度。另外，在任何的情况下皆不产生阶梯束(例如，参照图13及图14的B及C)。因此，即使在过往因表面粗糙度增高而不能採用的处理条件下，仍能够通过利用本实施方式及变形例的方法进行激活，实现充分低的表面粗糙度。其结果，能够以高加热温度或大离子注入量进行处理。其中，通过在高加热温度下进行激活，能制作电特性优异的晶圆。具体而言，能实现低表面电阻、高电子迁移率及高通道迁移率。
另外，离子注入量根据生产厂商、器件的特性等而变化。本实施方式及变形例的方法，不仅能应用在大量的离子注入量，当然也能应用在少量的离子注入量，因此具有高度的通用性。
如上所述，优选基面位错密度降低工序是在1950℃以上进行。假定在使用碳盖方法与基面位错密度降低工序同时进行激活的情况下，若将加热温度设定为1950℃以上，则表面粗糙度有可能变得非常高。这点在图11的变形例中，即使在1950℃以上，表面粗糙度也不会增加。因此，在本变形例中，能够同时实现工序数的减少、低基面位错密度、低表面粗糙度及提高电特性。
另外，以本实施方式及变形例的方法制造的晶圆，特别对MOS(金属氧化物半导体)型的器件或萧特基二极管的制造特别有用。具体而言，在MOS型的器件中要求的离子注入量，是根据每一个区域而变化。因此，能有效地利用能应对各种离子注入量的方法。另外，以本方法制作的晶圆的表面粗糙度低，换言之，阶梯束少。其中，阶梯束在氧化膜的形成时会导致氧化膜的厚度不匀。具体而言，在阶梯束的产生部位近旁的膜厚薄的部分与膜厚厚的部分之间的交界部位上容易产生会导致MOS器件或萧特基二极管故障的电场集中。因此，阶梯束少的本实施方式及变形例的晶圆(或者通过分割晶圆而制作的晶片)特别适合于可靠度高的MOS器件或萧特基二极管的制造。另外，如上所述，由于该晶圆具有优异的电特性，因此根据该观点也适合于可靠度高的MOS器件或萧特基二极管的制造。具体而言，通过使用该晶圆，能够制造具有低表面电阻、高电子迁移率及高通道迁移率的MOS器件或萧特基二极管。
如以上说明，在本实施方式或变形例的器件制作用晶圆43的制造方法中，对在SiC晶圆40上形成有单晶SiC外延层41的SiC外延晶圆42，进行使存在于该SiC外延晶圆42的外延层中的基面位错密度降低的基面位错密度降低工序，以制造为了制作半导体器件而使用的器件制作用晶圆43。在基面位错密度降低工序中，通过不在SiC外延晶圆42上形成盖层，而是在为了降低基面位错密度而需要的既定时间内，在Si蒸气压力下加热SiC外延晶圆42，一边抑制表面粗化一边降低基面位错密度。
由此，由于在Si蒸气压力下加热SiC外延晶圆，不易产生表面粗化，因此在基面位错密度降低工序时不需要盖层。因此，能一边省却与盖层的形成及去除有关的工序一边抑制表面粗化。
另外，本实施方式的器件制作用晶圆43的制造方法，包含离子注入工序及激活平坦化工序。在离子注入工序中，对SiC外延晶圆42注入离子。在激活平坦化工序中，通过在Si蒸气压力下加热在离子注入工序中注入离子的SiC外延晶圆42，使该离子激活并抑制SiC外延晶圆42的表面粗化。基面位错密度降低工序，是与激活平坦化工序不同的工序。
因此，能够在特别适合于去除基面位错的条件下进行基面位错密度降低工序。另外，通过在离子注入后在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或提高激活时的加热温度的情况下，也能抑制表面粗糙度的上升及改善电特性。
另外，在本实施方式的器件制作用晶圆43的制造方法中，在离子注入工序之前进行基面位错密度降低工序。
由此，由于在因注入离子而引起外延层41的特性变化之前，进行基面位错密度降低工序，因而能更确实地去除基面位错。
另外，在本实施方式的器件制作用晶圆43的制造方法中，基面位错密度降低工序中的温度高于激活平坦化工序中的温度。
由此，能够在相对较高的温度下进行基面位错密度降低工序，以充分降低基面位错密度。
在本实施方式的器件制作用晶圆43的制造方法中，基面位错密度降低工序中的蚀刻速率慢于激活平坦化工序中的蚀刻速率。
由此，在基面位错密度降低工序中，能防止过剩地去除SiC外延晶圆42的外延层41。
另外，在变形例的器件制作用晶圆43的制造方法中，在基面位错密度降低工序中，将在离子注入工序中注入的离子激活，并且使SiC外延晶圆42的表面平坦化。
由此，能够减少工序数。另外，通过在离子注入后在Si蒸气压力下加热而进行激活，即使在假定增加离子注入量或提高激活时的加热温度的情况下，也能抑制表面粗糙度的上升且改善电特性。
另外，在本实施方式或变形例的器件制作用晶圆43的制造方法中，优选SiC外延晶圆42相对于＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
由此，能更确实地抑制离子的激活时的表面粗糙度的上升。
在本实施方式或变形例的器件制作用晶圆43的制造方法中，基面位错密度降低工序中的温度为1950℃以上且2200℃以下。
由此，能充分降低基面位错密度。
另外，在本实施方式或变形例的器件制作用晶圆43的制造方法中，在进行基面位错密度降低工序后的器件制作用晶圆的表面粗糙度(Ra)为0.4nm以下的处理环境及处理时间内，进行该基面位错密度降低工序。
由此，由于不会在器件制作用晶圆43上产生阶梯束的可能性高，因此能制造高品质的器件制作用晶圆43。
另外，在本实施方式或变形例的器件制作用晶圆43的制造方法中，通过所述基面位错密度降低工序，SiC外延晶圆42的外延层中的基面位错密度降低97％以上。
由此，能够制造基面位错非常少的器件制作用晶圆43。
上面对本发明的优选实施方式进行了说明，但所述构成例如能变更如下。
所述实施方式中说明的制造工序是一例而已，能改变工序的顺序、或能省略一部分的工序、或能追加其他的工序。例如，如参照图11所作的说明，基面位错密度降低工序，也能在离子注入工序之后进行。在此情况下，例如，能够同时进行激活平坦化工序及基面位错密度降低工序。
所述说明的温度条件及压力条件等是一例而已，能适宜地变更。另外，也能够使用除所述高温真空炉10以外的加热装置、或使用多晶SiC晶圆40、或者、也能使用形状或材料与收容容器30不同的容器。例如，收容容器的外形不限于圆柱状，也能为立方体形状或长方体形状。
附图标记说明
10：高温真空炉；40：SiC晶圆；41：外延层；42：SiC外延晶圆；43：器件制作用晶圆。

Claims (10)

1.一种器件制作用晶圆的制造方法，是对在SiC晶圆上形成有单晶SiC的外延层的SiC外延晶圆，进行使存在于该SiC外延晶圆的外延层中的基面位错密度降低的基面位错密度降低工序，而制造为了制作半导体器件而使用的器件制作用晶圆的方法，其包含：
在所述基面位错密度降低工序中，通过在为了降低基面位错密度而需要的既定时间内，不于所述SiC外延晶圆上形成盖层，而是在Si蒸气压力下加热所述SiC外延晶圆，一边抑制表面粗化一边降低基面位错密度。
2.根据权利要求1所述的器件制作用晶圆的制造方法，其中，包含：
离子注入工序，对所述SiC外延晶圆注入离子；及
激活平坦化工序，通过在Si蒸气压力下加热在所述离子注入工序中已注入了所述离子的所述SiC外延晶圆，以激活该离子并将所述SiC外延晶圆的表面平坦化，
所述基面位错密度降低工序，是与所述激活平坦化工序不同的工序。
3.根据权利要求2所述的器件制作用晶圆的制造方法，其中，在所述离子注入工序之前进行所述基面位错密度降低工序。
4.根据权利要求2所述的器件制作用晶圆的制造方法，其中，所述基面位错密度降低工序中的温度高于所述激活平坦化工序中的温度。
5.根据权利要求2所述的器件制作用晶圆的制造方法，其中，所述基面位错密度降低工序中的蚀刻速率慢于所述激活平坦化工序中的蚀刻速率。
6.根据权利要求1所述的器件制作用晶圆的制造方法，其中，包含将离子注入所述SiC外延晶圆的离子注入工序，
在所述离子注入工序之后进行所述基面位错密度降低工序，
在所述基面位错密度降低工序中，进一步激活在所述离子注入工序中注入的所述离子，并且将所述SiC外延晶圆的表面平坦化。
7.根据权利要求2所述的器件制作用晶圆的制造方法，其中，所述SiC外延晶圆，相对于＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
8.根据权利要求1所述的器件制作用晶圆的制造方法，其中，所述基面位错密度降低工序中的温度为1950℃以上且2200℃以下。
9.根据权利要求1所述的器件制作用晶圆的制造方法，其中，在进行所述基面位错密度降低工序之后且所述器件制作用晶圆的表面粗糙度(Ra)为0.4nm以下的处理环境及处理时间内，进行该基面位错密度降低工序。
10.根据权利要求1所述的器件制作用晶圆的制造方法，其中，通过所述基面位错密度降低工序，所述SiC外延晶圆的外延层中的基面位错密度降低97％以上。
CN201980069147.7A 2018-09-21 2019-09-19 器件制作用晶圆的制造方法 Pending CN112930422A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2018-178074 2018-09-21
JP2018178074 2018-09-21
JP2018-209202 2018-11-06
JP2018209202 2018-11-06
PCT/JP2019/036803 WO2020059810A1 (ja) 2018-09-21 2019-09-19 デバイス作製用ウエハの製造方法

Publications (1)

Publication Number Publication Date
CN112930422A true CN112930422A (zh) 2021-06-08

Family

ID=69888483

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980069147.7A Pending CN112930422A (zh) 2018-09-21 2019-09-19 器件制作用晶圆的制造方法

Country Status (6)

Country Link
US (1) US20220002905A1 (zh)
EP (1) EP3854916A4 (zh)
JP (1) JPWO2020059810A1 (zh)
CN (1) CN112930422A (zh)
TW (1) TW202033849A (zh)
WO (1) WO2020059810A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115058765A (zh) * 2022-05-18 2022-09-16 北京青禾晶元半导体科技有限责任公司 一种碳化硅复合基板的制造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11987902B2 (en) * 2020-07-27 2024-05-21 Globalwafers Co., Ltd. Manufacturing method of silicon carbide wafer and semiconductor structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012028446A (ja) * 2010-07-21 2012-02-09 Kwansei Gakuin ＳｉＣ半導体ウエーハ熱処理装置
JP2012246168A (ja) * 2011-05-26 2012-12-13 Central Research Institute Of Electric Power Industry 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
CN104854678A (zh) * 2012-11-16 2015-08-19 东洋炭素株式会社 收容容器、收容容器的制造方法、半导体的制造方法以及半导体制造装置
US20150249025A1 (en) * 2014-02-28 2015-09-03 Toyo Tanso Co., Ltd. Semiconductor device manufacturing apparatus
US20160118257A1 (en) * 2013-06-13 2016-04-28 Kwansei Gakuin Educational Foundation Method for treating surface of silicon-carbide substrate
CN107002288A (zh) * 2014-11-18 2017-08-01 学校法人关西学院 碳化硅基板的表面处理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI600081B (zh) * 2012-11-16 2017-09-21 Toyo Tanso Co Ltd Surface treatment method of single crystal silicon carbide substrate and single crystal silicon carbide substrate
JP5934633B2 (ja) 2012-11-16 2016-06-15 東洋炭素株式会社 単結晶ＳｉＣ基板の表面処理方法及び単結晶ＳｉＣ基板の製造方法
JP6232329B2 (ja) * 2014-03-31 2017-11-15 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法
CN105244255B (zh) * 2015-08-27 2019-03-05 中国电子科技集团公司第十三研究所 一种碳化硅外延材料及其生产方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012028446A (ja) * 2010-07-21 2012-02-09 Kwansei Gakuin ＳｉＣ半導体ウエーハ熱処理装置
JP2012246168A (ja) * 2011-05-26 2012-12-13 Central Research Institute Of Electric Power Industry 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
CN104854678A (zh) * 2012-11-16 2015-08-19 东洋炭素株式会社 收容容器、收容容器的制造方法、半导体的制造方法以及半导体制造装置
US20160118257A1 (en) * 2013-06-13 2016-04-28 Kwansei Gakuin Educational Foundation Method for treating surface of silicon-carbide substrate
US20150249025A1 (en) * 2014-02-28 2015-09-03 Toyo Tanso Co., Ltd. Semiconductor device manufacturing apparatus
CN107002288A (zh) * 2014-11-18 2017-08-01 学校法人关西学院 碳化硅基板的表面处理方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115058765A (zh) * 2022-05-18 2022-09-16 北京青禾晶元半导体科技有限责任公司 一种碳化硅复合基板的制造方法

Also Published As

Publication number Publication date
TW202033849A (zh) 2020-09-16
EP3854916A1 (en) 2021-07-28
WO2020059810A1 (ja) 2020-03-26
EP3854916A4 (en) 2022-06-22
JPWO2020059810A1 (ja) 2021-08-30
US20220002905A1 (en) 2022-01-06

Similar Documents

Publication Publication Date Title
US11015263B2 (en) Defect reduction in seeded aluminum nitride crystal growth
TWI746468B (zh) 薄型ＳｉＣ晶圓之製造方法及薄型ＳｉＣ晶圓
JP4964672B2 (ja) 低抵抗率炭化珪素単結晶基板
JP5607781B2 (ja) 大面積で均一な低転位密度ＧａＮ基板およびその製造プロセス
CN107059116B (zh) 引晶的氮化铝晶体生长中的缺陷减少
JP5304713B2 (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
JP4987792B2 (ja) エピタキシャル炭化珪素単結晶基板の製造方法
CN110431654B (zh) 改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法
EP2554718B1 (en) Method for producing single crystal 3c-sic substrate
CN107002288B (zh) 碳化硅基板的表面处理方法
JP6757955B2 (ja) ｎ型ＳｉＣ単結晶基板及びその製造方法、並びにＳｉＣエピタキシャルウェハ
US11081347B2 (en) Method for manufacturing silicon-carbide semiconductor element
JP2008016691A (ja) 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP5360639B2 (ja) 表面改質単結晶ＳｉＣ基板、エピ成長層付き単結晶ＳｉＣ基板、半導体チップ、単結晶ＳｉＣ成長用種基板及び単結晶成長層付き多結晶ＳｉＣ基板の製造方法
WO2020022415A1 (ja) ＳｉＣウエハの製造方法
CN112930422A (zh) 器件制作用晶圆的制造方法
EP3967793A1 (en) Diamond crystal substrate and production method for diamond crystal substrate
JP7194407B2 (ja) 単結晶の製造方法
JP2021187727A (ja) ウエハの製造方法、エピタキシャルウエハの製造方法、これによって製造されたウエハ及びエピタキシャルウエハ
KR20130025629A (ko) 박막 성장방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210608