TW202033849A - 裝置製作用晶圓之製造方法 - Google Patents

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Abstract

於裝置製作用晶圓(43)之製造方法中，對在SiC晶圓(40)上形成有單晶SiC之磊晶層(41)的SiC磊晶晶圓(42)，進行使存在於該SiC磊晶晶圓(42)之磊晶層中的基面位錯密度減低之基面位錯密度減低步驟，以製造為了製作半導體裝置而使用的裝置製作用晶圓(43)。於基面位錯密度減低步驟中，藉由在為了減低基面位錯密度而需要之既定時間內，不於SiC磊晶晶圓(42)上形成蓋層，而是於Si蒸氣壓力下加熱SiC磊晶晶圓(42)，一面抑制表面粗化一面減低基面位錯密度。

Description

裝置製作用晶圓之製造方法
本發明主要關於一種在SiC磊晶晶圓上進行基面位錯密度減低步驟以減低磊晶層中之基面位錯密度的方法。
過往，已知於SiC磊晶晶圓中存在基面位錯之情況下，使用SiC晶圓製作之半導體裝置的通電性能容易劣化。專利文獻1揭示一種用以減低此基面位錯密度之方法。
專利文獻1記載有以下之方法：藉由在SiC磊晶晶圓上形成碳蓋，且以例如高於1750℃且低於1875℃的溫度進行加熱，以減低磊晶層中包含之基面位錯密度。
此外，專利文獻2中記載有以下之方法：藉由在Si蒸氣壓力下對將離子植入磊晶層之SiC磊晶晶圓進行加熱，以進行離子之活化及表面之平坦化。
於非專利文獻1中記載有在不形成碳蓋之情況及形成碳蓋之情況下比較表面粗糙度的結果。於非專利文獻1中記載有藉由形成碳蓋以減低晶圓之表面粗糙度。 [先前技術文獻] [專利文獻]
專利文獻1：日本特表2017-517138號公報 專利文獻2：日本特開2014-101238號公報 [非專利文獻]
非專利文獻1：T.Kimoto et al,“碳化矽技術之基本概念”, 2014年,Wiley-IEEE Press, pp. 201-203
(發明所欲解決的問題)
於不形成蓋層對SiC磊晶晶圓進行加熱以減低基面位錯密度的情況下，會產生表面粗化。然而，於如專利文獻1或非專利文獻1那樣形成蓋層之情況下，由於需要形成蓋層之步驟、及去除蓋層的步驟，因此處理所需的時間變長。此外，根據條件不同，存在即使形成蓋層也不能防止表面粗化或蓋層與磊晶層產生反應之可能。再者，專利文獻2既未記載亦未示唆有關減低基面位錯密度之處理。
有鑑於此，本發明之主要目的，在於提供一種不形成蓋層且一面抑制表面粗化一面減低SiC磊晶晶圓之基面位錯密度的方法。 (解決問題的技術手段)
本發明所欲解決的問題誠如上述，以下對用以解決該問題的手段及其功效進行說明。
根據本發明之觀點，提供以下之裝置製作用晶圓之製造方法。亦即，於該製造方法中，對在SiC晶圓上形成有單晶SiC之磊晶層的SiC磊晶晶圓，進行使存在於該SiC磊晶晶圓之磊晶層中的基面位錯密度減低之基面位錯密度減低步驟，以製造為了製作半導體裝置而使用的裝置製作用晶圓。於上述基面位錯密度減低步驟中，藉由在為了減低基面位錯密度而需要之既定時間內，不於上述SiC磊晶晶圓上形成蓋層，而是於Si蒸氣壓力下加熱上述SiC磊晶晶圓，一面抑制表面粗化一面減低基面位錯密度。
藉此，由於在Si蒸氣壓力下加熱SiC磊晶晶圓，不易產生表面粗化，因此在基面位錯密度減低步驟時不需要蓋層。因此，可一面省卻與蓋層之形成及去除有關的步驟一面抑制SiC磊晶晶圓的表面粗化。
上述裝置製作用晶圓之製造方法中，較佳可採用如下之方法。亦即，該裝置製作用晶圓之製造方法，包含離子植入步驟、及活性平坦化步驟。於上述離子植入步驟中，將離子植入上述SiC磊晶晶圓。於上述活性平坦化步驟中，藉由在Si蒸氣壓力下將在上述離子植入步驟中被植入了上述離子之上述SiC磊晶晶圓加熱，以活化該離子並將上述SiC磊晶晶圓的表面平坦化。上述基面位錯密度減低步驟，係與上述活性平坦化步驟不同之步驟。
藉此，可於特別適合於去除基面位錯的條件下進行基面位錯密度減低步驟。此外，藉由在離子植入後於Si蒸氣壓力下加熱而進行活化，即使於假定增加離子植入量或提高活化時之加熱溫度之情況下，也可抑制表面粗糙度的上升且改善電氣特性。
於上述裝置製作用晶圓之製造方法中，較佳為，於上述離子植入步驟之前進行上述基面位錯密度減低步驟。
藉此，由於在藉由離子植入改變磊晶層之性質之前進行基面位錯密度減低步驟，因此可更確實地去除基面位錯。
於上述裝置製作用晶圓之製造方法中，較佳為，上述基面位錯密度減低步驟中之溫度高於上述活性平坦化步驟中的溫度。
藉此，可在相對較高的溫度下進行基面位錯密度減低步驟，以充分減低基面位錯密度。
於上述裝置製作用晶圓之製造方法中，較佳為，上述基面位錯密度減低步驟中之蝕刻速率，係較上述活性平坦化步驟中之蝕刻速率慢。
藉此，可於基面位錯密度減低步驟中防止過剩地去除SiC磊晶晶圓的磊晶層。
於上述裝置製作用晶圓之製造方法中，可採用如下之方法。亦即，包含將離子植入上述SiC磊晶晶圓之離子植入步驟。於上述離子植入步驟之後進行上述基面位錯密度減低步驟。於上述基面位錯密度減低步驟中，再將在上述離子植入步驟中植入的上述離子活化，並且將上述SiC磊晶晶圓的表面平坦化。
藉此，可以減少步驟數。此外，藉由在離子植入後在Si蒸氣壓力下加熱而進行活化，即使於假定增加離子植入量或提高活化時之加熱溫度之情況下，也可抑制表面粗糙度的上升且改善電氣性質。
於上述裝置製作用晶圓之製造方法中，較佳為，上述SiC磊晶晶圓，相對於＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
藉此，可更確實地抑制離子活化時之表面粗糙度的上升。
於上述裝置製作用晶圓之製造方法中，較佳為，上述基面位錯密度減低步驟中的溫度為1950℃以上且2200℃以下。
藉此，可充分減低基面位錯密度。
於上述裝置製作用晶圓之製造方法中，較佳為，於進行上述基面位錯密度減低步驟之後的上述裝置製作用晶圓之表面粗糙度(Ra)為0.4nm以下之處理環境及處理時間內，進行該基面位錯密度減低步驟。
藉此，由於不會在裝置製作用晶圓上產生階梯束(step bunching)之可能性高，因此可製造高品質之裝置製作用晶圓。
於上述裝置製作用晶圓之製造方法中，較佳為，上述SiC磊晶晶圓之磊晶層中的基面位錯密度，藉由上述基面位錯密度減低步驟而減低97%以上。
藉此，可製造基面位錯非常少的裝置製作用晶圓。
以下，參照圖式對本發明之實施形態進行說明。首先，參照圖1，對本實施形態之單晶SiC之製造方法等中使用之高溫真空爐10進行說明。
如圖1所示，高溫真空爐10，包含本加熱室21及預備加熱室22。本加熱室21可以1000℃以上且2300℃以下的溫度加熱處理對象。處理對象即晶圓，係至少表面由單晶SiC(例如4H-SiC或6H-SiC)構成之SiC晶圓40、或於SiC晶圓40上形成有單晶SiC之磊晶層41之SiC磊晶晶圓42。預備加熱室22，係用以於本加熱室21內加熱SiC晶圓40等之前對SiC晶圓40進行預備加熱的空間。
於本加熱室21上連接有真空形成用閥23、惰性氣體注入用閥24及真空計25。真空形成用閥23，可以調節本加熱室21之真空度。惰性氣體注入用閥24，可以調節本加熱室21內之惰性氣體的壓力。於本實施形態中，惰性氣體例如為Ar等18族元素(稀有氣體元素)之氣體、即與固態之SiC的反應性差的氣體，且為不含氮氣的氣體。真空計25可測定本加熱室21內的真空度。
於本加熱室21之內部具備加熱器26。此外，於本加熱室21之側壁及天花板固定有省略圖示之熱反射金屬板，該熱反射金屬板，係被構成為使加熱器26之熱量朝本加熱室21的中央部反射。藉此，可有力且均勻地加熱SiC晶圓40等，可使溫度升高至1000℃以上且2300℃以下的溫度。再者，作為加熱器26，例如可使用電阻加熱型之加熱器或高頻感應加熱型之加熱器。
高溫真空爐10，對收容於坩堝(收容容器)30內之SiC晶圓40等進行加熱。收容容器30係載置於適宜之支撐台等上，且被構成為藉由移動該支撐台而至少能自預備加熱室移動至本加熱室。收容容器30具備能相互嵌合的上部容器31及下部容器32。設於收容容器30之下部容器32的支撐部33，可以使SiC晶圓40等之主面及背面兩者露出的方式支撐該SiC晶圓40等。SiC晶圓40等的主面為Si面，以結晶面表示時則為(0001)面。SiC晶圓40等的背面為C面，以結晶面表示時則為(000-1)面。此外，SiC晶圓40等也可相對於上述Si面、C面具有偏移角。更詳細而言，相對於＜11-20＞方向或＜1-100＞方向具有例如4度以下之偏移角。此外，也可將C面作為主面。其中，主面係SiC晶圓40等之表面中的面積最大的2面(圖1之上面及下面)中的一個面，且是於後步驟中形成有磊晶層的面。背面係主面之背面側的表面。
收容容器30係於構成收容有SiC晶圓40等之內部空間的壁面(上面、側面、底面)的部分，自外部側起朝內部空間側依序由鉭層(Ta)、碳化鉭層(TaC及Ta2 C)、及鉭矽化物層(TaSi2 或Ta5 Si3 等)構成。
鉭矽化物層，係藉由進行加熱而朝收容容器30之內部空間供給Si。此外，由於收容容器30內含有鉭層及碳化鉭層，因此可取入周圍的C蒸氣。藉此，可於加熱時將內部空間內設定為高純度的Si氣體環境。再者，也可於內部空間配置固態Si等之Si源，以代替設置鉭矽化物層。於該情況下，藉由固態的Si於加熱時升華，可將內部空間內設定為高純度的Si蒸氣壓力。
當加熱SiC晶圓40等時，首先，如圖1之點劃線所示將收容容器30配置於高溫真空爐10的預備加熱室22內，以適宜的溫度(例如約800℃)進行預備加熱。其次，使收容容器30朝被預先升溫至設定溫度(例如，約1800℃)的本加熱室21移動。然後，一面調節壓力等一面加熱SiC晶圓40等。再者，也可省略預備加熱。
其次，參照圖2，說明對SiC晶圓40進行之處理。圖2為示意顯示對本實施形態之SiC晶圓40進行的處理之圖。
SiC晶圓40係由晶錠4製作。晶碇4係藉由公知之昇華法或溶液生長法等製作的單晶SiC塊。如圖2所示，藉由鑽石線等切割手段以既定之間隔切割SiC的晶碇，自晶碇製作複數片SiC晶圓40(晶圓製作步驟)。SiC晶圓40例如為圓板狀。於圖2中，示意顯示沿厚度方向切割SiC晶圓40之剖視圖。
再者，也可以其他方法製作SiC晶圓40。例如，可於以雷射照射等於晶碇上設置損傷層之後，作成晶圓形狀取出。此外，可藉由使自晶碇等獲得的單晶SiC基板與多晶SiC基板貼合之後，根據需要進行剝離等的處理，而製作至少表面為單晶SiC的SiC晶圓。
接著，對SiC晶圓40進行研削步驟及研磨步驟。於研削步驟中，例如進行以下的處理(研削)：藉由鑽石砂輪等對SiC晶圓40之至少主面進行機械研削。於研磨步驟中，例如藉由化學機械研磨等，對SiC晶圓40之至少主面進行研磨。再者，研削步驟及研磨步驟，例如，也可藉由後述之Si蒸氣壓力蝕刻等之化學蝕刻而進行。
接著，對SiC晶圓40進行磊晶層形成步驟。於磊晶層形成步驟中，例如，藉由MSE方法(亞穩態溶媒磊晶方法)等之溶液生長法或CVD(化學氣相沉積法)等，於SiC晶圓40之主面形成磊晶層41。再者，於MSE方法中，使用由多晶SiC等構成之晶種基板、由自由能較晶種基板高的單晶SiC等構成之饋源基板、及Si熔液。以對向之方式配置晶種基板與饋源基板，且以於其之間插入Si熔液的狀態在真空下進行加熱，使晶種基板的表面生長單晶SiC之磊晶層41。此外，CVD係指將SiC晶圓40配置於承載盤等的處理裝置，且於高溫環境下導入原料氣體，於SiC晶圓40上生長短晶SiC的磊晶層41。此外，如上述，形成有磊晶層41之SiC晶圓40，係SiC磊晶晶圓42。
接著，對SiC磊晶晶圓42進行基面位錯密度減低步驟。於基面位錯密度減低步驟中，藉由在Si蒸氣壓力下加熱SiC磊晶晶圓42，以減低SiC磊晶晶圓42之磊晶層中的基面位錯密度。
於詳細說明基面位錯密度減低步驟之前，參照圖3對基面位錯進行說明。此外，於以下之說明中，將基面位錯稱為BPD。BPD係Basal Plane Dislocation的縮寫。
其中，BPD包含廣義之BPD及狹義之BPD，於本說明書中簡稱為BPD時，視作為顯示廣義的BPD者。廣義BPD包含以下4個位錯。
廣義BPD之第1個位錯，係伯格斯向量為b=＜11-20＞/3之位錯，且是作為完全位錯的BPD。第1個位錯相當於狹義的BPD。再者，如圖3所示，位錯之方向與SiC之(0001)面平行的位錯。該(0001)面相當於基面。此外，第1個位錯之穩定方向係＜11-20＞。即，第1個位錯之穩定方向，係[11-20]、[-1-120]、[-2110]、[2-1-10]、   [-12-10]、[1-210]之6個。因此，第1個位錯存在6種類(由於第1及第2、第3及第4、第5及第6分別基本相同，因此可將其等視為一個而為3種類)。
廣義BPD之第2個位錯，係將第1個位錯分解為伯格斯向量b=＜1-100＞/3型之2個肖克萊部分位錯且存在於基面之位錯(肖克萊型缺陷)。廣義BPD之第3個位錯，係於上述伯格斯向量之b中包含C成分的弗蘭克缺陷的部分位錯。廣義BPD之第4個位錯，係存在於層積缺陷與完全晶體之邊界之部分位錯。
於BPD密度高之情況下，半導體裝置之通電性能容易劣化。如圖3所示，TED(threading edge dislocation；刃位錯)，係平行於SiC之＜0001＞方向的一種位錯。因此，TED係以垂直貫通基面之方式形成。TED不會影響半導體裝置的性能。
藉由加熱SiC磊晶晶圓42，存在於其表面之BPD的前端變化為TED。此外，藉由TED在基面內滑動以縮短BPD，進而自SiC磊晶晶圓42之表面去除BPD。此外，為了在基面內充分產生TED之滑動，需要高能量。因此，較佳為提高在基面位錯密度減低步驟中之溫度。
其中，於以高溫加熱SiC磊晶晶圓42之情況下，因Si自表面脫離，表面會變得粗糙。然而，於為了防止Si之脫離而於表面形成蓋層之情況下，則需要形成蓋層之步驟、及去除蓋層的步驟，因此會增加處理所需的時間。此外，根據條件不同，存在即使形成蓋層也不能防止表面粗化、或蓋層與磊晶層反應之可能。考慮到上述情況，於本實施形態中，不進行形成蓋層的步驟，而是藉由在Si蒸氣壓力下加熱SiC磊晶晶圓42，進行基面位錯密度減低步驟。
於本實施形態中，基面位錯密度減低步驟，係藉由在Si蒸氣壓力下加熱SiC磊晶晶圓42之Si蒸氣壓力蝕刻而進行。具體而言，將SiC磊晶晶圓42收容於收容容器30內，且在Si蒸氣壓力下使用高溫真空爐10以高溫(具體之溫度容待後述)進行加熱。再者，於該加熱時，除了Si蒸氣外，也可供給惰性氣體。藉由供給惰性氣體，可降低SiC磊晶晶圓42的蝕刻速率。再者，除了Si蒸氣及惰性氣體外，不使用其他蒸氣之產生源。藉由在此條件下加熱SiC磊晶晶圓42，一面將表面平坦化一面進行蝕刻。具體而言，進行以下所示之反應。簡單地說明如下：藉由在Si蒸氣壓力下加熱SiC磊晶晶圓42，SiC磊晶晶圓42之SiC一面熱分解一面與Si化學反應而成為Si2 C或SiC2 等進行昇華，同時Si氣體環境下的Si，在SiC磊晶晶圓42的表面與C結合後產生自組織化進而被平坦處理。
Figure 02_image001
因此，藉由進行Si蒸氣壓力蝕刻，即使於假定產生Si之脫離之情況下，藉由產生自組織化，仍可維持SiC磊晶晶圓42之表面的平坦度或者可改善平坦度。因此，於基面位錯密度減低步驟中，不需要形成蓋層。如上述，可減低SiC磊晶晶圓42之磊晶層中的BPD。此外，進行基面位錯密度減低步驟之時間長度，可考慮實驗及處理條件等而預先確定。再者，於以下之說明中，有時會將進行基面位錯密度減低步驟之後的SiC磊晶晶圓42稱為裝置製作用晶圓43。
接著，對裝置製作用晶圓43進行離子植入步驟。於離子植入步驟中，使用具有將離子植入對像物的功能之離子植入裝置，將離子植入裝置製作用晶圓43。藉此，選擇性地將作為雜質之離子(鋁離子等)植入裝置製作用晶圓43(具體為磊晶層41)之整個表面或一部分表面。
藉由將離子植入裝置製作用晶圓43，形成離子植入區域44。此外，儘管還取決於植入之離子的能量等，但通常會於離子植入區域44之表面近旁存在離子濃度不足的區域。
接著，對裝置製作用晶圓43進行活性平坦化步驟。於活性平坦化步驟中，進行上述Si蒸氣壓力蝕刻。由於在高溫下進行Si蒸氣壓力蝕刻，因此植入裝置製作用晶圓43的離子產生活化。此外，藉由在活性平坦化步驟中進行蝕刻，以去除裝置製作用晶圓43之表面之離子濃度不足的區域。再者，即使於裝置製作用晶圓43產生有階梯束(以複數個SiC層成束之方式形成的階梯，例如高度為1nm以上的階梯)之情況，也可將其分解去除。然後，藉由進行將裝置製作用晶圓43分割為裝置單元、或進行根據製作之裝置的處理之裝置製作步驟，製作半導體裝置。
基面位錯密度減低步驟及活性平坦化步驟之共同點在於，在Si蒸氣壓力下加熱晶圓，但由於目的不同，因此處理條件也不同。具體而言，由於藉由高溫加熱更容易減低BPD密度，因此，基面位錯密度減低步驟中之溫度，高於活性平坦化步驟中的溫度。此外，由於在基面位錯密度減低步驟中不需要蝕刻，若進行高速蝕刻，反而會無用地去除磊晶層，因此較佳為將蝕刻速率設為慢速。與此相對，於活性平坦化步驟中，由於去除距表面約數十至100nm之深度的離子濃度不足之區域，因此允許較基面位錯密度減低步驟高的蝕刻速率。因此，基面位錯密度減低步驟中之蝕刻速率，係較活性平坦化步驟的蝕刻速率慢。其中，通常蝕刻速率會隨著溫度的升高而增加。因此，於提高基面位錯密度減低步驟中的溫度之情況下，蝕刻速率變快。其中，Si蒸氣壓力蝕刻，具有隨著惰性氣體壓力增高而蝕刻速率變慢的性質。因此，於本實施形態中，藉由將基面位錯密度減低步驟中之惰性氣體壓力設為高於活性平坦化步驟中的惰性氣體壓力，可同時滿足高溫及慢蝕刻速率之雙方的要求。
此外，基面位錯密度減低步驟中之溫度、蝕刻速率或惰性氣體壓力，例如既可為於基面位錯密度減低步驟中測得之值的平均值，也可為目標值(設定值)。
接著，參照圖4至圖8，對在各種條件下進行本實施形態之基面位錯密度減低步驟的實驗結果進行說明。於本實驗中，藉由在基面位錯密度減低步驟之前後對準備的SiC磊晶晶圓42進行PL(光致發光)成像方法，評估BPD減低了多少程度。
此外，本實驗中使用之SiC磊晶晶圓42，係偏移角為4度且多晶形為4H-SiC，且於(0001)Si面形成10μm的磊晶層41。此外，於SiC磊晶晶圓42中摻雜有氮離子，且載子濃度為1×1016 atoms/cm3 。此外，於PL成像方法中，使用由Lasertec Co.,Ltd製之SICA88且將燈波長設為313nm及將帶通濾波器設為400nm至678nm後觀察BPD。此外，於基面位錯密度減低步驟中，惰性氣體壓力為13kPa，處理時間為3分鐘。此外，為了調查基面位錯密度減低步驟之溫度與BPD密度之減低率之間的關係，將溫度變更為1700℃、1800℃、1900℃、1950℃、2000℃及2050℃進行該實驗。
圖4、圖5及圖6為顯示分別於1800℃、1900℃及2000℃下進行基面位錯密度減低步驟之情況下藉由PL成像方法獲得的測量結果之放大圖。如其等圖所示，藉由進行PL成像方法，可判定BPD是否消失、或BPD是否變短等。
圖7顯示在1800℃、1900℃、1950℃及2000℃之4個溫度下藉由PL成像方法獲得之晶圓整體的測量結果。如圖7所示，隨著溫度升高，BPD的個數大幅減少。尤其是，於溫度為1900℃之情況，具有1073個之BPD減少為213個，因此BPD之減低率為80.1%。 此外，於溫度為1950℃之情況，具有164個之BPD減少為4個，因此BPD減低率為97.6%。此外，於溫度為2000℃之情況，具有836個之BPD減少為10個，因此BPD之減低率為98.8%。此外，圖8顯示在進行本次實驗之所有溫度下的BPD之減低率。
如圖7及圖8所示，晶圓上之大致全部BPD，以1950℃為界限而消失。因此，較佳為，在1950℃以上進行基面位錯密度減低步驟，更佳為在2000℃以上進行。
如上述，狹義之BPD存在6種類型(3種類)。狹義之6種類的BPD，可以被認為在某種程度上均勻地存在而無大的偏差。在此，顯而易見，由於藉由本實施形態之方法實現了高達98.8%的BPD之減低率，因此，藉由本實施形態之基面位錯密度減低步驟能去除狹義之6種類BPD之每一者。此外，廣義BPD存在4種類。雖然其等之存在比率不同，但由於藉由本實施形態之方法實現了高達98.8%的BPD之減低率，因此可以推斷藉由本實施形態之基面位錯密度減低步驟可去除廣義之4種類BPD中的每一者。
此外，根據基面位錯密度減低步驟之處理環境及處理時間，有可能於晶圓表面產生階梯束。例如，於以蝕刻速率過低之條件進行過剩之蝕刻之情況下(即，例如於溫度高的條件下長時間進行處理、或於惰性氣體之壓力低的條件下長時間進行處理之情況)，容易產生階梯束。因此，較佳為，於不產生階梯束之處理環境及處理時間中進行基面位錯密度減低步驟。
圖9顯示在與上述實驗相同的條件下觀察3分鐘處理時間之晶圓及15分鐘處理時間的晶圓之表面的結果。由於在3分鐘之處理時間的晶圓上幾乎不能確認直線狀之部分，因此完全或幾乎不存在階梯束。與此相對，於15分鐘之處理時間的晶圓上存在有沿圖之上下的直線狀之部分，其等顯示階梯束。此外，具有因產生階梯束而造成表面粗糙度(算術平均粗糙度Ra)增加之傾向。圖9中，不存在階梯束之晶圓的表面粗糙度為0.13nm，存在階梯束之晶圓的表面粗糙度為0.43nm。此外，圖10顯示在進一步改變條件之下進行基面位錯密度減低步驟之後的晶圓表面之觀察結果及表面粗糙度的測量結果。如圖10所示，於表面粗糙度為0.51nm及0.47nm之情況下產生階梯束，且於表面粗糙度為0.44nm時局部(箭頭所示之部位)產生階梯束，於表面粗糙度為0.38 nm時不產生階梯束。根據以上說明，可以認為表面粗糙度因產生階梯束而超過0.4nm。因此，「在基面位錯密度減低步驟之後不產生階梯束的處理環境及處理時間」與「在基面位錯密度減低步驟之後表面粗糙度為0.4nm以下的處理環境及處理時間」大致相同。
再者，隨著磊晶層的厚度增加，晶圓之表面有可能容易粗化。然而，經申請人確認，當前通常使用之厚度(10μm、30μm)，表面粗化之產生容易度不會產生很大變化。此外，即使於形成其等以外之厚度的磊晶層之情況下，只要設定基面位錯密度減低步驟後之表面粗糙度為0.4nm以下之處理環境及處理時間，仍可一面抑制階梯束等之表面粗化，一面充分減低 BPD。再者，較佳為，根據要求之晶圓的品質等，設定基面位錯密度減低步驟之後之表面粗糙度為0.1nm以下、0.2nm以下或0.3nm以下之處理環境及處理時間。
接著，參照圖11，對同時進行基面位錯密度減低步驟及活性平坦化步驟之變形例進行說明。於本實施形態中，在離子植入步驟之前進行基面位錯密度減低步驟，但於本變形例中，在離子植入步驟之後進行基面位錯密度減低步驟。再者，於本實施形態中，儘管目的及條件不同，但基面位錯密度減低步驟及活性平坦化步驟，皆為在Si蒸氣壓力下之加熱。因此，於本變形例中，同時進行基面位錯密度減低步驟及活性平坦化步驟。藉此，由於可減少步驟數，因此可減少製造時間及製造成本。
即使進行基面位錯密度減低步驟之時間不同，但較佳之處理條件及達成之表面粗糙度與本實施形態相同。因此，於本變形例中，較佳為，也是於1950℃以上進行基面位錯密度減低步驟，更佳為在2000℃以上進行。此外，於本變形例中，也可實現0.4nm以下的表面粗糙度。
接著，說明離子植入步驟中之離子植入量及活化時的加熱溫度對晶圓之表面粗糙度的影響。在此，非專利文獻1記載有活化後之表面粗糙度會隨著離子植入量的增加而增加。此外，於非專利文獻1中記載有藉由形成碳蓋以減低活化後的表面粗糙度，但還記載有例如於離子植入量多的情況下，表面粗糙度(Rms)超過0.4nm的資料。因此，期望改善活化後之表面粗糙度。
本案之發明人，著眼於藉由本實施形態及變形例之方法製作之晶圓的表面粗糙度低之情況，進行了實驗以驗證離子植入量及活化時之加熱溫度對表面粗糙度的影響。具體而言，藉由改變離子植入量或改變加熱溫度而進行活化，且測量出活化後的表面粗糙度。此外，對先前之碳蓋方法、本實施形態及變型例的方法(在Si蒸氣壓力下之加熱)之任一方法皆進行此實驗，且比較結果。再者，於使用碳蓋方法的情況下，測量出去除碳蓋後之表面粗糙度。
此外，活化時之加熱溫度，於本實施形態中係指活性平坦化步驟中的加熱溫度，於上述變形例中係指基面位錯密度減低步驟中的加熱溫度。此外，離子植入量係指每單位面積植入的離子數。因此，亦可將離子植入量稱為離子植入密度。
本實驗之加熱條件為：活化時之加熱溫度為1700℃〜2000℃之4點，加熱時間為2分鐘，壓力為13kPa(Ar氣體環境)。此外，實驗中使用之晶圓為多晶形4H-SiC，偏移角為4度且主面為Si面，於CMP之研磨後，形成有10μm的磊晶層(n型1×1016 /cm3 )。此外，離子植入係於晶圓之溫度為500℃的狀況下分多階段植入Al離子，且離子植入量為1×1014 atoms/cm2 〜1×1016 atoms/cm2 的4點。此外，使用掃描型白色干涉顯微鏡(CSI)評估表面粗糙度。
圖12為顯示藉由碳蓋方法進行活化之情況的實驗結果的圖表。圖12之圖表中，橫軸為離子植入量，縱軸為表面粗糙度(Ra)。此外，圖表中之各繪製點上記載之溫度為活化時的加熱溫度。此外，下側之圖表係變更上側之圖表的縱軸之刻度後的圖表。如圖12所示，表面粗糙度基本上隨著加熱溫度的升高而增加，尤其是加熱溫度為2000℃時，表面粗糙度特別高。此外，關於離子植入量，例如於加熱溫度為2000℃的情況下，隨著離子植入量的增加，表面粗糙度增大，尤其是在離子植入量為5×1015 atoms之情況下，表面粗糙度變得非常高。此外，即使於加熱溫度為1900℃之情況，於1×1015 atoms的條件下，表面粗糙度也超過上述之0.4nm，而產生有階梯束(參照圖14之A)。根據以上結果及非專利文獻1的資料，可知於加熱溫度為高溫(例如1900℃以上)且離子植入量大(例如大於1×1015 atoms)之情況下，表面粗糙度可能變高。進一步而言，由於在此種之處理條件下有可能不能滿足為了製作半導體裝置而要求的規格，因此實際上不能採用這樣的處理條件，不得不減低加熱溫度或離子植入量。
再者，於專利文獻2之實施例1中，關於離子植入量，記載為「1×1019 atoms/cm3 ，且距離晶圓表面500nm之條件」。嚴格地講，離子植入量之單位為顯示每單位面積之原子植入量的「atoms/cm2 」，但有時也可使用顯示每單位體積之原子植入量的「atoms/cm3 」。若於將專利文獻2之1×1019 atoms/cm3 之離子植入距離晶圓表面500nm處的條件下轉換單位，則成為5×1014 atoms/cm2 。因此，於專利文獻2記載之離子植入量中，存在幾乎不產生起因於離子植入量的表面粗化之可能性。此外，於專利文獻2之圖6中，儘管也記載有表面粗糙度為0.4nm以下的晶圓，但圖6係使用偏移角為0°的晶圓時的實驗結果，由於在偏移角為0°的晶圓與具有偏移角之晶圓中用以減低表面粗糙度的條件不同，因此即使進行與專利文獻2相同的處理，仍有可能於0°偏移角之晶圓中無法實現相同程度的表面粗糙度的情況。
圖13為顯示藉由本實施形態及變形例之方法進行活化之情況下的實驗結果的圖表。如該圖表所示，可知無論加熱溫度及離子植入量如何，皆可實現充分低(0.4nm以下)的表面粗糙度。此外，於任何之情況下皆不產生階梯束(例如，參照圖13及圖14之B及C)。因此，即使於過往因表面粗糙度增高而不能採用的處理條件下，仍可藉由利用本實施形態及變形例的方法進行活化，實現充分低的表面粗糙度。其結果，可以高加熱溫度或大離子植入量進行處理。其中，藉由在高加熱溫度下進行活化，可製作電氣特性優異之晶圓。具體而言，可實現低表面電阻、高電子遷移率及高通道遷移率。
此外，離子植入量根據生產廠商、裝置特性等而變化。本實施形態及變形例之方法，不僅可應用於大量的離子植入量，當然也可應用於少量的離子植入量，因此具有高度的通用性。
如上述，較佳為，基面位錯密度減低步驟係在1950℃以上進行。假定於使用碳蓋方法與基面位錯密度減低步驟同時進行活化之情況下，若將加熱溫度設定為1950℃以上，則表面粗糙度有可能變得非常高。這點於圖11之變形例中，即使在1950℃以上，表面粗糙度也不會增加。因此，於本變形例中，可同時實現步驟數的減少、低基面位錯密度、低表面粗糙度及提高電氣特性。
此外，以本實施形態及變形例之方法製造的晶圓，尤其對MOS(金屬氧化物半導體)型之裝置或蕭特基二極體之製造特別有用。具體而言，於MOS型之裝置中要求的離子植入量，係根據每一個區域而變化。因此，可有效地利用能應對各種離子植入量的方法。此外，以本方法製作之晶圓的表面粗糙度低，換言之，階梯束少。其中，階梯束在氧化膜之形成時會導致氧化膜的厚度不勻。具體而言，於階梯束之產生部位近旁之膜厚薄的部分與膜厚厚的部分之間之交界部位上容易產生會導致MOS裝置或蕭特基二極體故障的電場集中。因此，階梯束少之本實施形態及變形例之晶圓(或者藉由分割晶圓而製作的晶片)尤其適合於可靠度高之MOS裝置或蕭特基二極體的製造。此外，如上述，由於該晶圓具有優異的電氣特性，因此根據該觀點也適合於可靠度高之MOS裝置或蕭特基二極體的製造。具體而言，藉由使用該晶圓，可製造具有低表面電阻、高電子遷移率及高通道遷移率的MOS裝置或蕭特基二極體。
如以上說明，於本實施形態或變形例之裝置製作用晶圓43的製造方法中，對在SiC晶圓40上形成有單晶SiC磊晶層41的SiC磊晶晶圓42，進行使存在於該SiC磊晶晶圓42之磊晶層中的基面位錯密度減低的基面位錯密度減低步驟，以製造為了製作半導體裝置而使用的裝置製作用晶圓43。於基面位錯密度減低步驟中，藉由不在SiC磊晶晶圓42上形成蓋層，而是於為了減低基面位錯密度而需要之既定時間內，在Si蒸氣壓力下加熱SiC磊晶晶圓42，一面抑制表面粗化一面減低基面位錯密度。
藉此，由於在Si蒸氣壓力下加熱SiC磊晶晶圓，不易產生表面粗化，因此在基面位錯密度減低步驟時不需要蓋層。因此，可一面省卻與蓋層之形成及去除有關的步驟一面抑制表面粗化。
此外，本實施形態之裝置製作用晶圓43的製造方法，包含離子植入步驟及活性平坦化步驟。於離子植入步驟中，將離子植入SiC磊晶晶圓42。於活性平坦化步驟中，藉由在Si蒸氣壓力下將在離子植入步驟中植入離子的SiC磊晶晶圓42加熱，使該離子活化並抑制SiC磊晶晶圓42的表面粗化。基面位錯密度減低步驟，係與活性平坦化步驟不同之步驟。
因此，可於特別適合於去除基面位錯的條件下進行基面位錯密度減低步驟。此外，藉由在離子植入後於Si蒸氣壓力下加熱而進行活化，即使於假定增加離子植入量或提高活化時之加熱溫度之情況下，也可抑制表面粗糙度的上升及改善電氣特性。
此外，於本實施形態之裝置製作用晶圓43的製造方法中，於離子植入步驟之前進行基面位錯密度減低步驟。
藉此，由於在因植入離子而引起磊晶層41之特性變化之前，進行基面位錯密度減低步驟，因而可更確實地去除基面位錯。
此外，於本實施形態之裝置製作用晶圓43的製造方法中，基面位錯密度減低步驟中的溫度高於活性平坦化步驟中的溫度。
藉此，可以在相對較高的溫度下進行基面位錯密度減低步驟，以充分減低基面位錯密度。
於本實施形態之裝置製作用晶圓43的製造方法中，基面位錯密度減低步驟中的蝕刻速率較活性平坦化步驟中的蝕刻速率慢。
藉此，於基面位錯密度減低步驟中，可防止過剩地去除SiC磊晶晶圓42之磊晶層41。
此外，於變形例之裝置製作用晶圓43的製造方法中，在基面位錯密度減低步驟中，將在離子植入步驟中植入的離子活化，並且使SiC磊晶晶圓42的表面平坦化。
藉此，可以減少步驟數。此外，藉由在離子植入後於Si蒸氣壓力下加熱而進行活化，即使於假定增加離子植入量或提高活化時之加熱溫度之情況下，也可抑制表面粗糙度之上升且改善電氣特性。
此外，於本實施形態或變形例之裝置製作用晶圓43的製造方法中，較佳為，SiC磊晶晶圓42相對於＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
藉此，可更確實地抑制離子之活化時的表面粗糙度的上升。
於本實施形態或變形例之裝置製作用晶圓43的製造方法中，基面位錯密度減低步驟中的溫度為1950℃以上且2200℃以下。
藉此，可充分減低基面位錯密度。
此外，於本實施形態或變形例之裝置製作用晶圓43的製造方法中，於進行基面位錯密度減低步驟後之裝置製作用晶圓的表面粗糙度(Ra)為0.4nm以下的處理環境及處理時間內，進行該基面位錯密度減低步驟。
藉此，由於不會在裝置製作用晶圓43上產生階梯束之可能性高，因此可製造高品質之裝置製作用晶圓43。
此外，於本實施形態或變形例之裝置製作用晶圓43的製造方法中，SiC磊晶晶圓42之磊晶層中的基面位錯密度，藉由上述基面位錯密度減低步驟而減低97%以上。
藉此，可製造基面位錯非常少的裝置製作用晶圓43。
以上，對本發明之較佳實施形態進行了說明，但上述構成例如可變更如下。
上述實施實施形態中說明之製造步驟係一例而已，可改變步驟之順序、或可省略一部分之步驟、或可追加其他之步驟。例如，如參照圖11所作之說明，基面位錯密度減低步驟，也可於離子植入步驟之後進行。於此情況下，例如，可同時進行活性平坦化步驟及基面位錯密度減低步驟。
上述說明之溫度條件及壓力條件等係一例而已，可適宜地變更。此外，也可使用除上述高溫真空爐10以外的加熱裝置、或使用多晶SiC晶圓40、或者、也可使用形狀或材料與收容容器30不同的容器。例如，收容容器之外形不限於圓柱狀，也可為立方體形狀或長方體形狀。
10:高溫真空爐 40:SiC晶圓 41:磊晶層 42:SiC磊晶晶圓 43:裝置製作用晶圓
[圖1]為說明本發明之基面位錯密度減低步驟等中使用之高溫真空爐的概要之圖。 [圖2]為示意顯示對本實施形態之晶圓進行的處理之圖。 [圖3]為顯示TED及BPD之位錯方向之圖。 [圖4]為以1800℃進行基面位錯密度減低步驟時之PL成像方法的測量結果之放大圖。 [圖5]為以1900℃進行基面位錯密度減低步驟時之PL成像方法的測量結果之放大圖。 [圖6]為以2000℃進行基面位錯密度減低步驟時之PL成像方法的測量結果之放大圖。 [圖7]為顯示藉由PL成像法對以多個溫度分別進行了基面位錯密度減低步驟之後的晶圓進行測量而獲得之BPD的個數之變化之圖。 [圖8]為顯示基面位錯密度減低步驟之溫度與BPD之減低率之關係的圖表。 [圖9]為顯示因表面粗糙度超過0.4nm而於晶圓上產生階梯束的情況之第1圖。 [圖10]為顯示因表面粗糙度超過0.4nm而於晶圓上產生階梯束的情況之第2圖。 [圖11]為示意顯示在離子植入步驟之後進行基面位錯密度減低步驟之處理的圖。 [圖12]為顯示在形成蓋層且使離子活化之情況下根據離子植入量與加熱溫度之表面粗糙度的值之圖表。 [圖13]為顯示在藉由Si蒸氣壓力下之加熱而使離子活化之情況下根據離子植入量與加熱溫度之表面粗糙度的值之圖表。 [圖14]為顯示在圖12及圖13中A、B、C所示的條件下以掃描型白色干涉顯微鏡觀察晶圓之表面的結果之圖。
40:SiC晶圓
41:磊晶層
42:SiC磊晶晶圓
43:裝置製作用晶圓
44:離子植入區域

Claims (10)

  1. 一種裝置製作用晶圓之製造方法，係對在SiC晶圓上形成有單晶SiC之磊晶層的SiC磊晶晶圓，進行使存在於該SiC磊晶晶圓之磊晶層中的基面位錯密度減低之基面位錯密度減低步驟，以製造為了製作半導體裝置而使用的裝置製作用晶圓之方法，其包含： 於上述基面位錯密度減低步驟中，藉由在為了減低基面位錯密度而需要之既定時間內，不於上述SiC磊晶晶圓上形成蓋層，而是於Si蒸氣壓力下加熱上述SiC磊晶晶圓，一面抑制表面粗化一面減低基面位錯密度。
  2. 如請求項1之裝置製作用晶圓之製造方法，其中，包含： 離子植入步驟，將離子植入上述SiC磊晶晶圓；及 活性平坦化步驟，藉由在Si蒸氣壓力下將在上述離子植入步驟中被植入了上述離子之上述SiC磊晶晶圓加熱，以活化該離子並將上述SiC磊晶晶圓的表面平坦化， 上述基面位錯密度減低步驟，係與上述活性平坦化步驟不同之步驟。
  3. 如請求項2之裝置製作用晶圓之製造方法，其中，於上述離子植入步驟之前進行上述基面位錯密度減低步驟。
  4. 如請求項2之裝置製作用晶圓之製造方法，其中，上述基面位錯密度減低步驟中之溫度高於上述活性平坦化步驟中的溫度。
  5. 如請求項2之裝置製作用晶圓之製造方法，其中，上述基面位錯密度減低步驟中之蝕刻速率，係較上述活性平坦化步驟中之蝕刻速率慢。
  6. 如請求項1之裝置製作用晶圓之製造方法，其中，包含將離子植入上述SiC磊晶晶圓之離子植入步驟， 於上述離子植入步驟之後進行上述基面位錯密度減低步驟， 於上述基面位錯密度減低步驟中，再將在上述離子植入步驟中植入的上述離子活化，並且將上述SiC磊晶晶圓的表面平坦化。
  7. 如請求項2之裝置製作用晶圓之製造方法，其中，上述SiC磊晶晶圓，相對於＜11-20＞方向或＜1-100＞方向具有4度以下的偏移角。
  8. 如請求項1之裝置製作用晶圓之製造方法，其中，上述基面位錯密度減低步驟中的溫度為1950℃以上且2200℃以下。
  9. 如請求項1之裝置製作用晶圓之製造方法，其中，於進行上述基面位錯密度減低步驟之後的上述裝置製作用晶圓之表面粗糙度(Ra)為0.4nm以下之處理環境及處理時間內，進行該基面位錯密度減低步驟。
  10. 如請求項1之裝置製作用晶圓之製造方法，其中，上述SiC磊晶晶圓之磊晶層中的基面位錯密度，藉由上述基面位錯密度減低步驟而減低97%以上。
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