JP7008063B2 - 改質ＳｉＣウエハの製造方法及びエピタキシャル層付きＳｉＣウエハの製造方法 - Google Patents

改質ＳｉＣウエハの製造方法及びエピタキシャル層付きＳｉＣウエハの製造方法 Download PDF

Info

Publication number
JP7008063B2
JP7008063B2 JP2019507719A JP2019507719A JP7008063B2 JP 7008063 B2 JP7008063 B2 JP 7008063B2 JP 2019507719 A JP2019507719 A JP 2019507719A JP 2019507719 A JP2019507719 A JP 2019507719A JP 7008063 B2 JP7008063 B2 JP 7008063B2
Authority
JP
Japan
Prior art keywords
sic wafer
epitaxial layer
modified
bpd
untreated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019507719A
Other languages
English (en)
Other versions
JPWO2018174105A1 (ja
Inventor
聡 鳥見
悠介 須藤
正人 篠原
陽次 寺元
卓也 坂口
暁 野上
真 北畠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyo Tanso Co Ltd
Original Assignee
Toyo Tanso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyo Tanso Co Ltd filed Critical Toyo Tanso Co Ltd
Publication of JPWO2018174105A1 publication Critical patent/JPWO2018174105A1/ja
Application granted granted Critical
Publication of JP7008063B2 publication Critical patent/JP7008063B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/20—Epitaxial-layer growth characterised by the substrate the substrate being of the same materials as the epitaxial layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、主として、ＢＰＤ密度が低いＳｉＣウエハの製造方法に関する。
従来から、ＳｉＣウエハを用いて作製される半導体デバイスの性能に影響する値としてＢＰＤ密度が知られている。ＢＰＤとは、ｂａｓａｌ ｐｌａｎｅ ｄｉｓｌｏｃａｔｉｏｎの略称であり、ＳｉＣの（０００１）面内に平行な転位である基底面転位である。ＢＰＤ密度が高い場合、半導体デバイスの通電が劣化し易くなる。特許文献１は、このＢＰＤ密度を低減するための方法を開示する。
特許文献１では、エピタキシャル層を成長させる前のＳｉＣ基板を不活性ガス雰囲気において加熱することで、ＳｉＣ基板の内部のＢＰＤの先端部をＴＥＤ（ｔｈｒｅａｄｉｎｇ ｅｄｇｅ ｄｉｓｌｏｃａｔｉｏｎ、貫通刃状転位）に変化させる方法が開示されている。同様に、ＳｉＣ基板に形成したエピタキシャル層についても同様に不活性ガス雰囲気で加熱することで、ＢＰＤの先端部をＴＥＤに変化させる方法が開示されている。このＳｉＣ基板にエピタキシャル成長を行った場合において、先端部がＴＥＤであるため、ＢＰＤではなくＴＥＤがエピタキシャル層に伝播することとなる。また、ＴＥＤは半導体デバイスの性能の劣化に影響しない。従って、この方法を用いることにより、ＳｉＣ基板のＢＰＤ密度を低下させることができる。
非特許文献１は、特許文献１と同様にＳｉＣ基板をアルゴン（不活性ガス）雰囲気において加熱することで、ＳｉＣ基板の内部のＢＰＤをＴＥＤに変換することにより、ＢＰＤ密度、及びエピタキシャル成長後のＢＰＤ密度を低下させることが記載されている。
特許第５９５８９４９号公報
「Ｍｉｔｉｇａｔｉｏｎ ｏｆ ＢＰＤ ｂｙ Ｐｒｅ－Ｅｐｉｇｒｏｗｔｈ Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｕｂｓｔｒａｔｅ Ａｎｎｅａｌｉｎｇ」、Ｎ．Ａ．Ｍａｈａｄｉｋ， ｅｔ． ａｌ．、 Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、 ２０１６、 Ｖｏｌ． ８５８、 ｐｐ ２３３－２３６
ここで、特許文献１及び非特許文献１では、ＳｉＣウエハ（ＳｉＣ基板）又はエピタキシャル層の内部でＢＰＤをＴＥＤに変換することによりＢＰＤを低減させることが記載されている。しかし、この方法では、ＳｉＣウエハ又はエピタキシャル層の内部に熱を伝える必要があるため、処理時間が長くなる傾向にある。
本発明は以上の事情に鑑みてされたものであり、その主要な目的は、エピタキシャル層を形成した際に、ＢＰＤ密度が低いエピタキシャル層が形成される構成のＳｉＣウエハを短時間で作製するための製造方法を提供することにある。
 課題を解決するための手段及び効果
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
本発明の第１の観点によれば、エピタキシャル層を形成する前の処理前ＳｉＣウエハを処理して表面が改質された改質ＳｉＣウエハを製造する改質ＳｉＣウエハの製造方法において、以下の表面改質工程を含む方法が提供される。前記処理前ＳｉＣウエハの少なくとも表面には（０００１）面内に平行な転位である基底面転位が含まれている。前記表面改質工程では、前記処理前ＳｉＣウエハの表面の前記基底面転位が、エピタキシャル層の形成時に貫通刃状転位として伝播する割合が、前記表面改質工程の前と比較して前記表面改質工程の後において高くなるように前記処理前ＳｉＣウエハの表面の性質を変化させる。前記表面改質工程では、前記処理前ＳｉＣウエハの表面に、分子層ステップの垂直に立ち上がる面が｛１－１００｝面である｛１－１００｝系分子層ステップを形成する。
これにより、処理前ＳｉＣウエハの内部ではなく表面の性質を変化させて改質ＳｉＣウエハとし、この改質ＳｉＣウエハにエピタキシャル層を成長させることで、半導体デバイスの性質を劣化させるＢＰＤが、半導体デバイスの性能に影響しないＴＥＤに変化し易くなる。従って、高性能な半導体デバイスの製造に適した改質ＳｉＣウエハを作製することができる。特に、処理前ＳｉＣウエハの内部ではなく表面の性質を変化させることで、短い処理時間でＢＰＤを低減できる。また、前記表面改質工程にて前記処理前ＳｉＣウエハの表面に｛１－１００｝系分子層ステップを形成することにより、ＢＰＤの低減が促進される可能性がある。
本発明の第２の観点によれば、エピタキシャル層を形成する前の処理前ＳｉＣウエハを処理して表面が改質された改質ＳｉＣウエハを製造する改質ＳｉＣウエハの製造方法において、以下の表面改質工程を含む方法が提供される。前記処理前ＳｉＣウエハの少なくとも表面には（０００１）面内に平行な転位である基底面転位が含まれている。前記表面改質工程では、前記処理前ＳｉＣウエハの表面に、分子層ステップの垂直に立ち上がる面が｛１－１００｝面である｛１－１００｝系分子層ステップを形成することで表面を改質する。前記表面改質工程では、前記処理前ＳｉＣウエハの表面に生じている前記基底面転位を貫通刃状転位に変換する。
前記の改質ＳｉＣウエハの製造方法においては、前記表面改質工程において、前記処理前ＳｉＣウエハに対して、平坦化も同時に行われることが好ましい。
これにより、平坦化処理と表面改質処理とが同時に行われることとなるので、製造工程を短縮することができる。
前記の改質ＳｉＣウエハの製造方法においては、前記表面改質工程が行われることで、前記エピタキシャル層の形成後の表面の算術平均粗さ（Ｒａ）が１ｎｍ以下となることが好ましい。
これにより、表面粗さを良好にしつつＢＰＤ密度が低いＳｉＣウエハを作製できるので、より高性能な半導体デバイスを製造できる。
前記の改質ＳｉＣウエハの製造方法においては、前記表面改質工程では、前記処理前ＳｉＣウエハをＳｉ蒸気圧下で加熱することが好ましい。
これにより、改質ＳｉＣウエハの表面を結晶欠陥が少なく分子的に安定な状態にできるので、エピタキシャル層を形成する方法に殆ど関係なく、表面が平坦なエピタキシャル層を形成できる。
本発明の第２の観点によれば、前記改質ＳｉＣウエハの製造方法を用いて製造された改質ＳｉＣウエハに対して、前記エピタキシャル層を形成するエピタキシャル層形成工程を行うエピタキシャル層付きＳｉＣウエハの製造方法が提供される。
また、前記のエピタキシャル層付きＳｉＣウエハの製造方法においては、前記処理前ＳｉＣウエハに前記表面改質工程を行って｛１－１００｝系分子層ステップを形成すること、及び、前記改質ＳｉＣウエハに前記エピタキシャル層形成工程を行って、当該形成の初期段階において前記基底面転位のサイズを小さくすることで実現される、前記基底面転位から貫通刃状転位への変換率（％）が、前記処理前ＳｉＣウエハに化学機械研磨を行った後に前記エピタキシャル層を形成した場合の変換率（％）よりも５％以上高いことが好ましい。また、同様の特徴を有するエピタキシャル層付きＳｉＣウエハが実現される。
本発明の表面改質工程等で用いる高温真空炉の概要を説明する図。 従来例のエピタキシャル層付きＳｉＣウエハの製造工程を模式的に示す図。 本実施形態のエピタキシャル層付きＳｉＣウエハの製造工程を模式的に示す図。 ＴＥＤ及びＢＰＤの転位の方向を示す図。 ＳｉＣウエハにエピタキシャル層を形成したときに転位が維持又は変化する様子を示す図。 Ｓｉ蒸気圧下での加熱後の改質ＳｉＣウエハに形成されるステップ構造を模式的に示す図。 ＣＭＰ後のＳｉＣウエハの表面に生じているＢＰＤが、Ｓｉ蒸気圧下での加熱後の改質ＳｉＣウエハで分解されていることを示すＳＥＭ像。 ＰＬ法を用いてＢＰＤを評価した実験の結果を示す図。 エッチピット法を用いてＢＰＤを評価した実験の結果を示す図。 Ｓｉ蒸気圧下での加熱後の改質ＳｉＣウエハに形成したエピタキシャル層について、白色干渉顕微鏡で表面粗さを計測した結果を示す図。
次に、図面を参照して本発明の実施形態を説明する。初めに、図１を参照して、本実施形態の加熱処理で用いる高温真空炉１０について説明する。
図１に示すように、高温真空炉１０は、本加熱室２１と、予備加熱室２２と、を備えている。本加熱室２１は、少なくとも表面が単結晶４Ｈ－ＳｉＣ等で構成される単結晶ＳｉＣ基板（処理前ＳｉＣウエハ４０）を１０００℃以上２３００℃以下の温度に加熱することができる。予備加熱室２２は、処理前ＳｉＣウエハ４０を本加熱室２１で加熱する前に予備加熱を行うための空間である。
本加熱室２１には、真空形成用バルブ２３と、不活性ガス注入用バルブ２４と、真空計２５と、が接続されている。真空形成用バルブ２３は、本加熱室２１の真空度を調整することができる。不活性ガス注入用バルブ２４は、本加熱室２１内の不活性ガス（例えばＡｒガス等の希ガス蒸気、即ち、固体のＳｉＣに対して反応性が乏しいガスであって窒素ガスを除く）の圧力を調整することができる。真空計２５は、本加熱室２１内の真空度を測定することができる。
本加熱室２１の内部には、ヒータ２６が備えられている。また、本加熱室２１の側壁及び天井には図略の熱反射金属板が固定されており、この熱反射金属板は、ヒータ２６の熱を本加熱室２１の中央部に向けて反射させるように構成されている。これにより、処理前ＳｉＣウエハ４０を強力かつ均等に加熱し、１０００℃以上２３００℃以下の温度まで昇温させることができる。なお、ヒータ２６としては、例えば、抵抗加熱式のヒータ又は高周波誘導加熱式のヒータを用いることができる。
高温真空炉１０は、坩堝（収容容器）３０に収容された処理前ＳｉＣウエハ４０に対して加熱を行う。坩堝３０は、適宜の支持台等に載せられており、この支持台が動くことで、少なくとも予備加熱室から本加熱室まで移動可能に構成されている。坩堝３０は、互いに嵌合可能な上容器３１と下容器３２とを備えている。坩堝３０の下容器３２は、処理前ＳｉＣウエハ４０の主面及び裏面の両方を露出させるように、当該処理前ＳｉＣウエハ４０を支持可能である。処理前ＳｉＣウエハ４０の主面はＳｉ面であり、結晶面で表現すると（０００１）面である。処理前ＳｉＣウエハ４０の裏面はＣ面であり、結晶面で表現すると（０００－１）面である。また、処理前ＳｉＣウエハ４０は上記のＳｉ面、Ｃ面に対してオフ角を有していても良い。ここで、主面とは、処理前ＳｉＣウエハ４０の面のうち面積が最も大きい２面（図１の上面及び下面）のうちの一方であり、後工程でエピタキシャル層が形成される面のことである。裏面とは、主面の裏側の面である。
坩堝３０は、処理前ＳｉＣウエハ４０が収容される内部空間の壁面（上面、側面、底面）を構成する部分において、外部側から内部空間側の順に、タンタル層（Ｔａ）、タンタルカーバイド層（ＴａＣ及びＴａ2Ｃ）、及びタンタルシリサイド層（ＴａＳｉ2又はＴａ5Ｓｉ3等）から構成されている。
このタンタルシリサイド層は、加熱を行うことで、坩堝３０の内部空間にＳｉを供給する。また、坩堝３０にはタンタル層及びタンタルカーバイド層が含まれるため、周囲のＣ蒸気を取り込むことができる。これにより、加熱時に内部空間内を高純度のＳｉ雰囲気とすることができる。なお、タンタルシリサイド層を設けることに代えて、固体のＳｉ等のＳｉ源を内部空間に配置しても良い。この場合、加熱時に固体のＳｉが昇華することで、内部空間内を高純度のＳｉ蒸気圧下とすることができる。
処理前ＳｉＣウエハ４０を加熱する際には、初めに、図１の鎖線で示すように坩堝３０を高温真空炉１０の予備加熱室２２に配置して、適宜の温度（例えば約８００℃）で予備加熱する。次に、予め設定温度（例えば、約１８００℃）まで昇温させておいた本加熱室２１へ坩堝３０を移動させる。その後、圧力等を調整しつつ処理前ＳｉＣウエハ４０を加熱する。なお、予備加熱を省略しても良い。
次に、インゴット４から、エピタキシャル層付きＳｉＣウエハ４３を製造する工程について説明する。初めに、本実施形態の製造工程について、従来の製造工程と比較しながら説明する。図２は、従来のエピタキシャル層付きＳｉＣウエハ４３の製造工程を模式的に示す図である。図３は、本実施形態のエピタキシャル層付きＳｉＣウエハ４３の製造工程を模式的に示す図である。
インゴット４は、公知の昇華法又は溶液成長法等によって作製される単結晶ＳｉＣの塊である。図２及び図３に示すように、初めにダイヤモンドワイヤ等の切断手段によってＳｉＣのインゴット４を所定の間隔で切断することで、インゴット４から複数の処理前ＳｉＣウエハ４０を作製する（ウエハ作製工程）。なお、処理前ＳｉＣウエハ４０を別の方法で作製しても良い。例えば、インゴット４にレーザー照射等でダメージ層を設けた後に、ウエハ形状にして取り出すことができる。また、インゴット等から得られた単結晶ＳｉＣ基板と多結晶ＳｉＣ基板とを貼り合わせた後に、必要に応じて剥離等の処理を行うことで、少なくとも表面が単結晶ＳｉＣのＳｉＣウエハを作製できる。
本実施形態では、後述の表面改質工程が行われる前のＳｉＣウエハを処理前ＳｉＣウエハ４０と称する。処理前ＳｉＣウエハ４０の主面及び裏面には、ウエハ作製工程時に形成された大きな表面荒れが存在している。なお、表面改質工程が行われた後のＳｉＣウエハを改質ＳｉＣウエハ４１と称する。また、処理前ＳｉＣウエハ４０と改質ＳｉＣウエハ４１を総称してＳｉＣウエハと称する。
次に、処理前ＳｉＣウエハ４０に対して、機械加工工程を行う。機械加工工程では、例えば、研削、機械研磨等が行われる。研削とは、処理前ＳｉＣウエハ４０の主面又は裏面を、ダイヤモンドホイール等により機械的に削ることであり、処理前ＳｉＣウエハ４０を目標の厚みにするために行う処理である。この研削を行った場合であっても、依然として処理前ＳｉＣウエハ４０の表面は大きく荒れたままである。従って、研削よりも細かい砥粒を用いる機械加工である機械研磨（化学機械研磨を除く、以下同じ）を行って、処理前ＳｉＣウエハ４０の表面を平坦化する。
ここまでの工程は、従来例と本実施形態とで同じである（詳細は後述するが、本実施形態では、機械加工工程の一部を省略可能である）。機械研磨が行われた後であっても処理前ＳｉＣウエハ４０の表面はある程度荒れている。従って、従来例では、化学機械研磨（ＣＭＰ）を行って、処理前ＳｉＣウエハ４０の表面を更に平坦にする。化学機械研磨とは、砥粒による機械的な研磨と、研磨液に含まれる成分による化学的な作用と、により表面を平坦化する処理である。
一般的には、化学機械研磨工程後に表面改質工程を行わずにエピタキシャル層形成工程を行うこともあるが、特許文献１等に示すように、ＢＰＤ低減工程を行う方法も知られている。ＢＰＤ低減工程とは、処理前ＳｉＣウエハ４０に処理を行って、ＢＰＤを低減する工程である。また、本実施形態では、特に処理前ＳｉＣウエハ４０の表面に処理を行うため、本実施形態のＢＰＤ低減工程を特に表面改質工程と称する。これらの工程を行うことで、その後に形成するエピタキシャル層４２のＢＰＤ密度（単位面積あたりのＢＰＤの数）が低くなる。
ここで、ＢＰＤ及びＴＥＤについて図４及び図５を参照して説明する。図４は、ＴＥＤ及びＢＰＤの転位の方向を示す図である。図５は、ＳｉＣウエハにエピタキシャル層を形成したときに転位が維持又は変化する様子を示す図である。
ＢＰＤは、図４に示すように、ＳｉＣの（０００１）面内に平行な転位である。この（０００１）面が基底面に相当する。ＢＰＤ密度が高い場合、半導体デバイスの通電性能が劣化し易くなる。ＴＥＤは、図４に示すように、ＳｉＣの＜０００１＞方向に平行な転位の１種である。従って、ＴＥＤは基底面を垂直に貫通するように形成されている。ＴＥＤは、半導体デバイスの性能に影響がないとされている。
処理前ＳｉＣウエハ４０は、インゴット４を基底面に対して所定角度（オフ角度）だけ傾斜させて切断することで、作製される。所定角度は、例えば＜１１－２０＞方向又は＜１－１００＞方向に対して０．１°以上であって、４°以下又は８°以下であることが好ましい。従って、図５に示すように、ＳｉＣウエハの表面（主面）は基底面に対して傾斜している。
また、ＳｉＣウエハにエピタキシャル層を形成することで、転位がそのまま伝播したり、別の転位に変化して伝播する。具体的には、図５に示すように、ＴＥＤがＴＥＤのまま伝播したり、ＢＰＤがＴＥＤに変化して伝播したり、ＢＰＤがＢＰＤのまま伝播するケースが存在する。ＢＰＤがＴＥＤに変化することで、半導体デバイスの性能を低下させるＢＰＤを減らすことができる。本実施形態の表面改質工程を行うことにより、その後のエピタキシャル層の形成時において、表面改質工程前にＢＰＤであった部分がエピタキシャル層形成時にＴＥＤとして伝播する確率を上げることができる。具体的には、表面改質工程の終了時の改質ＳｉＣウエハ４１の表面において、ＢＰＤがＴＥＤに変換されているか、ＢＰＤがＴＥＤに変換され易いように性質が変化しているか、又はその両方が生じていると考えられる。また、本実施形態の表面改質工程を行うことで、ＢＰＤが伝播しにくくなるケースが生じることがある。具体的には、表面改質工程の終了時の改質ＳｉＣウエハ４１の表面において、ＢＰＤがエピタキシャル層４２に伝播しにくくなるように、改質ＳｉＣウエハ４１の表面の性質が変化していると考えられる。
従来例では、この表面改質工程として、不活性ガス下での加熱を行う。これにより、ＳｉＣウエハの表面のＢＰＤ（先端側のＢＰＤ）がＴＥＤに変化する。その結果、エピタキシャル層４２にはＴＥＤが伝播することとなるため、エピタキシャル層４２のＢＰＤ密度が低下する。しかし、特許文献１では、不活性ガス（又は真空中）で加熱を行うと記載されており、ＳｉＣウエハの周囲をＳｉ蒸気圧下にすることは記載されていない。そのため、加熱を行うことで、ＳｉＣウエハからＳｉ蒸気が昇華したりその他の反応が生じたりすることで、従来の改質ＳｉＣウエハ４１には、表面荒れが発生し平坦度が低下することとなる。
この改質ＳｉＣウエハ４１の表面荒れは、その上に形成されるエピタキシャル層４２にも伝播する。このように、従来例で得られるエピタキシャル層４２は表面荒れが発生しており平坦度が低いため、この従来例のエピタキシャル層４２を用いて製造した半導体デバイスは、電界の局所集中等によって半導体素子としての性能が低下する可能性がある。
これに対し、本実施形態の表面改質工程はＳｉ蒸気圧下での加熱処理である。具体的には、オフ角を有する処理前ＳｉＣウエハ４０を坩堝３０に収容し、Ｓｉ蒸気圧下で１５００℃以上２２００℃以下、望ましくは１６００℃以上２０００℃以下の温度範囲で高温真空炉１０を用いて加熱を行う。なお、この加熱時において、Ｓｉ蒸気以外にも不活性ガスを供給しても良い。不活性ガスを供給することで処理前ＳｉＣウエハ４０のエッチング速度を低下させることができる。なお、Ｓｉ蒸気及び不活性ガス以外には、他の蒸気の発生源は使用されない。この条件で処理前ＳｉＣウエハ４０が加熱されることで、表面が平坦化されつつエッチングされる。具体的には、以下に示す反応が行われる。簡単に説明すると、処理前ＳｉＣウエハ４０がＳｉ蒸気圧下で加熱されることで、処理前ＳｉＣウエハ４０のＳｉＣが熱分解ならびにＳｉとの化学反応によってＳｉ2Ｃ又はＳｉＣ2等になって昇華するとともに、Ｓｉ雰囲気下のＳｉが処理前ＳｉＣウエハ４０の表面でＣと結合して自己組織化が起こり平坦化される。
（１） ＳｉＣ（ｓ） → Ｓｉ（ｖ）I ＋ Ｃ（ｓ）I
（２） ２ＳｉＣ（ｓ） → Ｓｉ（ｖ）II ＋ ＳｉＣ2（ｖ）
（３） ＳｉＣ（ｓ） ＋ Ｓｉ（ｖ）I+II → Ｓｉ2Ｃ（ｖ）
このようにして処理前ＳｉＣウエハ４０が平坦化されることで、図７に示すような｛１－１００｝系分子層ステップが形成される。本実施形態で製造される改質ＳｉＣウエハ４１は、｛１－１００｝系分子層ステップが形成されたＳｉＣウエハである。また、この｛１－１００｝系分子層ステップは、同じ高さのステップで終端した表面を有している。ここで、ＳｉＣ単結晶は、図６に示すように、積層方向（Ｓｉ－Ｃからなる分子層が積み重なる方向）が半周期毎に＜１－１００＞方向又はその反対方向へと折り返す構成である。４Ｈ－ＳｉＣの場合、Ｓｉ原子及びＣ原子の積層方向における距離をＬとすると、Ｓｉ原子及びＣ原子の積層配向は２Ｌ毎に（ハーフユニット毎に）反転する。本実施形態の表面改質工程を行うことで、４Ｈ－ＳｉＣの場合、各ステップの高さは、ハーフユニット（２分子層）又はフルユニット（４分子層）で終端する。図６には、４Ｈ－ＳｉＣの場合であって、各ステップの高さがハーフユニットで終端している改質ＳｉＣウエハ４１の模式図が示されている。なお、６Ｈ－ＳｉＣの場合、Ｓｉ原子及びＣ原子の積層配向は３Ｌ毎に（ハーフユニット毎に）反転する。
従って、本実施形態の表面改質工程を行うことで、改質ＳｉＣウエハ４１の表面は分子レベルで平坦となる。そのため、本実施形態では、化学機械研磨工程が不要となる。図７は、機械研磨（ダイヤモンド研磨）後にＣＭＰを行ったＳｉＣウエハと、機械研磨後にＳｉ蒸気圧下での加熱を行った改質ＳｉＣウエハ４１と、について、エピタキシャル成長の初期段階を確認するために主面に微量（５００ｎｍ）のエピタキシャル層を形成した後にＢＰＤに起因する形状を走査型電子顕微鏡で確認した結果を示している。ＣＭＰ後の微量のエピタキシャル層付きＳｉＣウエハの表面（主面）に生じていたＢＰＤに起因する形状と比較して、Ｓｉ蒸気圧下での加熱後の微量のエピタキシャル層付きＳｉＣウエハの表面に生じているＢＰＤに起因する形状は、サイズが大幅に（例えば、１／２以下、１／３以下）小さくなっている事が分かる。また、ＣＭＰ後のＳｉＣウエハでは、細長い形状のＢＰＤに起因する形状が確認されたが、本実施形態の改質ＳｉＣウエハ４１では主として略円形のＢＰＤに起因する形状が確認された。ＢＰＤに起因する形状とは、ＳｉＣウエハのうちＢＰＤが現れていた部分にエピタキシャル層を形成することで形成されるモホロジーである。そのため、ＢＰＤからＴＥＤへの変換が発生している場合は、この種のモホロジーが小さくなる。以上により、本実施形態の改質ＳｉＣウエハ４１ではＢＰＤからＴＥＤへの変換が発生していると推測できる。
このように、本実施形態の改質ＳｉＣウエハ表面ではＢＰＤの先端部に｛１－１００｝系分子層ステップが形成されることにより、「ＢＰＤ→ＴＥＤ」が生じる。また、エピタキシャル層成長の初期段階（エピタキシャル層の厚みが１μｍ以下）においても、改質ＳｉＣウエハ表面から伝播するＢＰＤの先端が小さくなるので、「ＢＰＤ→ＴＥＤ」が生じ易くなり、「ＢＰＤ→ＢＰＤ」は生じない。つまり、表面改質工程を行わなかった場合は「ＢＰＤ→ＢＰＤ」となっていた部分について「ＢＰＤ→ＴＥＤ」を生じさせることができる。言い換えれば、「ＢＰＤ→ＴＥＤ」と変化する割合が高くなるように処理前ＳｉＣウエハ４０の表面の性質を変化させて、改質ＳｉＣウエハ４１を生成することができる。
また、本実施形態の表面改質工程では、微量のエピタキシャル層を形成した時点でＢＰＤのサイズが小さくなっていることから、主としてエピタキシャル層４２の形成開始直後においてＢＰＤがＴＥＤに変化していると考えられるため、改質ＳｉＣウエハ４１とエピタキシャル層４２の界面近傍でＢＰＤからＴＥＤへの変換が生じていることが分かる。
次に、改質ＳｉＣウエハ４１に対して、エピタキシャル層形成工程を行う。エピタキシャル層４２の形成方法は任意であり、例えば、ＭＳＥ法等の溶液成長法又はＣＶＤ法等の気相成長方法を用いることができる。上述のように、改質ＳｉＣウエハ４１は、処理前ＳｉＣウエハ４０と比較して、「ＢＰＤ→ＴＥＤ」が発生し易いため、本実施形態で形成されるエピタキシャル層４２もＢＰＤ密度が低くなる。また、特許文献１では、エピタキシャル層上に更にエピタキシャル層を形成する処理を行う方法が開示されているが、本実施形態では、１層のみのエピタキシャル層４２を形成する。ここで、１層のエピタキシャル層とは、分子層が１層という意味ではなく、１回のエピタキシャル層形成処理（中断することなく連続したエピタキシャル層形成処理）により形成されるエピタキシャル層を意味する。
次に、本実施形態の表面改質工程（Ｓｉ蒸気圧下での加熱）を行うことで、どの程度ＢＰＤが低減するかを確かめた実験について説明する。ＢＰＤ密度はＳｉＣウエハ毎に異なるため、この実験では、同じＳｉＣウエハに対して異なる処理を行ってＢＰＤを評価した。具体的には、以下の実験１から実験３を行った。実験１では、ＳｉＣウエハに対してＳｉ蒸気圧下での加熱を行った後に、エピタキシャル層を形成し、ＰＬ法（フォトルミネッセンス法）及びエッチピット法のそれぞれによりＢＰＤの評価を行った。実験２では、実験１で用いたＳｉＣウエハを研磨することでエピタキシャル層を除去し、その後にＣＭＰを行った後に、エピタキシャル層を形成し、ＰＬ法及びエッチピット法のそれぞれによりＢＰＤの評価を行った。実験３では、実験２で用いたＳｉＣウエハを再び研磨することでエピタキシャル層を除去し、その後にＣＭＰを行った後に、エピタキシャル層を形成することなくエッチピット法によりＢＰＤの評価を行った。
これらの実験で用いたＳｉＣウエハはオフ角を持つ２インチのウエハである。また、エピタキシャル層は、モノシラン（ＳｉＨ4）ガスとプロパン（Ｃ3Ｈ8）ガスを用いた化学蒸着法（ＣＶＤ法）を１５００～１６００℃の範囲で行うことで形成した。また、エピタキシャル層の厚みは約９μｍである。また、ＰＬ法で用いたレーザーは、レーザーテック株式会社製のＳＩＣＡ８８であり、励起波長は３１３ｎｍ、検出波長は７５０ｎｍ以上である。また、エッチピット法では、まず、溶融アルカリを用いた欠陥検出エッチングを行って欠陥（ＢＰＤ、ＴＥＤ、ＴＳＤ等）を可視化した後に、光学顕微鏡を用いてＳｉＣウエハを観察して各種欠陥の数量を数えた。なお、ＴＳＤ（螺旋転位）は、ｔｈｒｅａｄｉｎｇ ｓｃｒｅｗ ｄｉｓｌｏｃａｔｉｏｎのことである。また、溶融アルカリとしては、水酸化カリウム（ＫＯＨ）と過酸化ナトリウム（Ｎａ2Ｏ2）を５０対３の比率で混合した液体を用いた。また、欠陥検出エッチングの処理温度は５１０℃である。
図８には、上記のＰＬ法によりＢＰＤを評価した結果が示されている。図８（ａ）には、実験１と実験２のＰＬ法で得られたＢＰＤの分布と、ＢＰＤ密度と、が示されている。図８（ｂ）には、ＰＬ法で観測されたＢＰＤ（ＢＰＤが存在する部分からの発光）が示されている。なお、ＳｉＣウエハの端部（図８（ａ）に示すリング状の部分）には切断及び研削等に伴うダメージが存在する。従って、ＳｉＣウエハの端部から３ｍｍを除いてＢＰＤを評価している。Ｓｉ蒸気圧下での加熱後にエピタキシャル層を形成したＳｉＣウエハ（実験１）ではＢＰＤ密度が５．６３（ｃｍ-2）であり、ＣＭＰ後にエピタキシャル層を形成したＳｉＣウエハ（実験２）ではＢＰＤ密度が１７．８６（ｃｍ-2）であった。
図９には、上記のエッチピット法によりＢＰＤを評価した結果が示されている。図９（ａ）には実験結果を示す表が記載されている。図９（ｂ）には、光学顕微鏡で観察された欠陥が示されている。ＴＥＤ及びＴＳＤは基底面に垂直な転位であるため、ＳｉＣウエハの厚み方向に略平行な略円形のピットが形成されている。なお、ＴＥＤはＴＳＤと比較して径が小さい。一方、ＢＰＤは基底面に平行な転位であるため、オフ角を持つＳｉＣウエハの場合には厚み方向に対して傾斜したピットが形成されるため、このピットは形状が若干潰れている。このように、エッチピット法によりＴＥＤ、ＴＳＤ、及びＢＰＤを区別することができる。
また、図９（ａ）には、実験１から実験３で観測されたＢＰＤの数及びＢＰＤ密度が記載されている。ここで、実験３では、実験１及び実験２等で形成されたエピタキシャル層が研磨により除去されているため、実験１又は２で用いたＳｉＣウエハのエピタキシャル層の形成前のＢＰＤの数及びＢＰＤ密度が示されている。また、ＢＰＤは、ＢＰＤのままエピタキシャル層を伝播するか、ＴＥＤに変換されて伝播するかの何れかである。以上により、「実験１で観測されたＢＰＤ密度（又は数）」を「実験３で観測されたＢＰＤ密度（又は数）」で除してパーセント表示に変換することにより、残存したＢＰＤの割合（％）を計算できる。また、この残存したＢＰＤの割合を１００から減ずることでＴＥＤに変換されたＢＰＤの割合（即ち変換率）を計算できる。以上の処理で求められた実験１の変換率と実験２の変換率が図９（ａ）に記載されている。また、エッチピット法においても、ＰＬ法と同様の理由でＳｉＣウエハの端部から２ｍｍを除いてＢＰＤを評価している。
エッチピット法によって評価された、実験１でのＢＰＤ密度は５．９２（ｃｍ-2）であり、実験２でのＢＰＤ密度が２０．４１（ｃｍ-2）であった。この値はＰＬ法で評価された値と近似するため、検出結果が妥当であることが確かめられた。また、両者の値を比較すると、実験１（本実施形態）では、実験２（従来例）と比較して、ＢＰＤ密度が１／２以下（詳細には１／３以下）である。
また、実験１での変換率は９７．７％であり、実験２での変換率は９１．９％であった。即ち、実験１でのＢＰＤの残存率は２．３％であり、実験２でのＢＰＤの残存率は７．１％であった。従って、実験１（本実施形態）では、実験２（従来例）とは異なり、ＢＰＤの残存率が５％以下となっている。以上により、本実施形態の表面改質工程を行うことで、ＳｉＣウエハの表面のＢＰＤがエピタキシャル層の形成時にＴＥＤに変化し易くなることが確かめられた。
また、実験１での変換率（９７．７％）から実験２での変換率（９１．９％）を減算すると、５．８％となる。これは、Ｓｉ蒸気圧エッチングでの加熱を行うことで、ＣＭＰを行う場合と比較して、全体の５．８％のＢＰＤが更にＴＥＤに変換されている（変換率が５．８％向上している）ことを示している。つまり、上述した、（１）ＢＰＤの先端部に｛１－１００｝系分子層ステップが形成されることによる「ＢＰＤ→ＴＥＤ」の変換、及び、（２）エピタキシャル層成長の初期段階においてＢＰＤの先端が小さくなることに起因する「ＢＰＤ→ＴＥＤ」の変換の促進が起こること、の２つにより、変換率が５％以上（詳細には５．８％）向上している。なお、ＣＭＰを行う場合の変換率は条件によって異なるが９０％前後であることを考慮すると、変換率を向上させる余地（変換率の向上の上限）は最大で１０％である。
また、上述のように改質ＳｉＣウエハ４１の表面は非常に平坦度が高いため、本実施形態で形成されるエピタキシャル層４２も非常に平坦度が高くなる。具体的に説明すると、上記の条件２で得られたエピタキシャル層４２の表面について、白色干渉顕微鏡を用いて９４３μｍ×７０８μｍの矩形の測定領域の表面粗さを計測した結果、図１０に示すように表面粗さ（算術平均粗さ）がＲａ＝０．３２ｎｍであった。このように、本実施形態の改質ＳｉＣウエハ４１にエピタキシャル層４２を形成することで、表面粗さが１ｎｍ以下、条件によっては更に低い０．５ｎｍ以下のエピタキシャル層４２が形成できる。なお、非特許文献１で示す方法では、単位は異なるが表面粗さがＲｍｓ＝１．５ｎｍであることが記載されている。これは、エピタキシャル層を形成する前の加熱処理によりＳｉＣウエハの表面粗さが悪化し、その影響でエピタキシャル層の表面粗さが悪化するためである。
このように、本実施形態の方法を行うことにより、ＢＰＤ密度が低く、更に、平坦度が高いエピタキシャル層４２を有するエピタキシャル層付きＳｉＣウエハ４３を生成することができる。このエピタキシャル層付きＳｉＣウエハ４３を用いることで、ＰＩＮダイオードやＩＧＢＴなどのバイポーラ形半導体素子において通電劣化が生じにくく、電界集中等も起きにくい高性能の半導体デバイスが製造できる。このような半導体デバイスは、例えば高耐電圧（数ｋＶ～数十ｋＶ）が要求されるスイッチング素子等の用途に特に適している。
なお、本実施形態の表面改質工程では、処理前ＳｉＣウエハ４０が平坦されるとともに、表面がエッチングされる。この工程では、加熱速度が高くなるほど、不活性ガスの圧力が低くなるほど、Ｓｉの圧力が高くなるほどエッチング速度が高くなる。従って、上記を考慮して高速のエッチングを行うことで、機械加工工程の少なくとも一部を省略することができる。
以上に説明したように、本実施形態の改質ＳｉＣウエハ４１の製造方法（ＳｉＣウエハの表面処理方法）では、エピタキシャル層４２を形成する前の処理前ＳｉＣウエハ４０を処理して表面が改質された改質ＳｉＣウエハ４１を製造する方法において、以下の表面改質工程を行う。即ち、処理前ＳｉＣウエハ４０には（０００１）面内に平行な転位であるＢＰＤと、ＴＥＤと、が含まれており、処理前ＳｉＣウエハ４０の表面のＢＰＤであった部分が、エピタキシャル層４２の形成時にＴＥＤとして伝播する割合が高くなるように表面の性質を変化させる。
これにより、処理前ＳｉＣウエハ４０の内部ではなく表面の性質を変化させて改質ＳｉＣウエハ４１とし、上記のようにして製造された改質ＳｉＣウエハ４１にエピタキシャル層を成長させることで、半導体デバイスの性質を劣化させるＢＰＤを、半導体デバイスの性能に影響しないＴＥＤに変化させることができる。従って、高性能な半導体デバイスの製造に適した改質ＳｉＣウエハ４１を作製することができる。特に、処理前ＳｉＣウエハの内部ではなく表面の性質を変化させることで、短い処理時間でＢＰＤを低減できる。
また、本実施形態の改質ＳｉＣウエハ４１の製造方法において、インゴット４からウエハ形状に加工された後に機械加工が行われるとともに化学機械研磨が行われていない処理前ＳｉＣウエハ４０に対して、表面改質工程が行われる。
これにより、上記の表面改質工程では、エピタキシャル層４２の形成時のＢＰＤ密度を低下させるだけでなく、表面が平坦化されるため、化学機械研磨が不要となる。従って、改質ＳｉＣウエハ４１の製造時の工程数を減らすことができる。
また、本実施形態の改質ＳｉＣウエハ４１の製造方法において、表面改質工程が行われることで、エピタキシャル層の形成後の表面の算術平均粗さが１ｎｍ以下となる。
これにより、表面を平坦化しつつＢＰＤ密度が低いＳｉＣウエハを作製できるので、高性能な半導体デバイスを製造できる。
また、本実施形態では、改質ＳｉＣウエハ４１に対して、エピタキシャル層４２を形成するエピタキシャル層形成工程を行ってエピタキシャル層付きＳｉＣウエハ４３を製造する。
また、本実施形態では、処理前ＳｉＣウエハ４０に表面改質工程を行って｛１－１００｝系分子層ステップを形成すること、及び、改質ＳｉＣウエハ４１にエピタキシャル層形成工程を行って、当該形成の初期段階においてＢＰＤのサイズを小さくすることで実現される、ＢＰＤからＴＥＤへの変換率が、処理前ＳｉＣウエハ４０にＣＭＰを行った後にエピタキシャル層４２を形成した場合の変換率よりも５％以上高い。
以上により、ＢＰＤ密度が低いエピタキシャル層付きＳｉＣウエハ４３を製造できる。
また、本実施形態の表面改質工程では、処理前ＳｉＣウエハ４０の表面に生じているＢＰＤをＴＥＤに変換している。
また、本実施形態のエピタキシャル層付きＳｉＣウエハ４３は、改質ＳｉＣウエハ４１と１層のエピタキシャル層４２とを備える。改質ＳｉＣウエハ４１の表面にはＢＰＤが含まれている。エピタキシャル層４２の表面のＢＰＤ密度は、改質ＳｉＣウエハ４１の表面（詳細には表面改質工程の影響が生じていない表面よりも僅かに内部側、即ち表面直下）のＢＰＤ密度の５％以下である。
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。
図３等で説明した製造工程は一例であり、工程の順序を入れ替えたり、一部の工程を省略したり、他の工程を追加したりすることができる。例えば、水素エッチングによる表面のクリーニング工程を例えば表面改質工程後かつエピタキシャル層の形成前に行っても良いし、エピタキシャル層形成工程後にＢＰＤ密度を検査する処理を行っても良い。
上記で説明した温度条件及び圧力条件等は一例であり、適宜変更することができる。また、上述した高温真空炉１０以外の加熱装置（例えば内部空間が複数存在する高温真空炉）を用いたり、多結晶のＳｉＣウエハを用いたり、坩堝３０と異なる形状又は素材の容器を用いたりしても良い。例えば、収容容器の外形は円柱状に限られず、立方体状又は直方体状であっても良い。
４ インゴット
１０ 高温真空炉
３０ 坩堝
４０ 処理前ＳｉＣウエハ
４１ 改質ＳｉＣウエハ
４２ エピタキシャル層
４３ エピタキシャル層付きＳｉＣウエハ

Claims (7)

  1. エピタキシャル層を形成する前の処理前ＳｉＣウエハを処理して表面が改質された改質ＳｉＣウエハを製造する方法において、
    表面改質工程を行い、
    前記処理前ＳｉＣウエハの少なくとも表面には（０００１）面内に平行な転位である基底面転位が含まれており、
    前記表面改質工程では、前記処理前ＳｉＣウエハの表面の前記基底面転位が、エピタキシャル層の形成時に貫通刃状転位として伝播する割合が、前記表面改質工程の前と比較して前記表面改質工程の後において高くなるように前記処理前ＳｉＣウエハの表面の性質を変化させ、
    前記表面改質工程では、前記処理前ＳｉＣウエハの表面に、分子層ステップの垂直に立ち上がる面が｛１－１００｝面である｛１－１００｝系分子層ステップを形成することを特徴とする改質ＳｉＣウエハの製造方法。
  2. エピタキシャル層を形成する前の処理前ＳｉＣウエハを処理して表面が改質された改質ＳｉＣウエハを製造する方法において、
    表面改質工程を行い、
    前記処理前ＳｉＣウエハの少なくとも表面には（０００１）面内に平行な転位である基底面転位が含まれており、
    前記表面改質工程では、前記処理前ＳｉＣウエハの表面に、分子層ステップの垂直に立ち上がる面が｛１－１００｝面である｛１－１００｝系分子層ステップを形成することで表面を改質し、
    前記表面改質工程では、前記処理前ＳｉＣウエハの表面に生じている前記基底面転位を貫通刃状転位に変換することを特徴とする改質ＳｉＣウエハの製造方法。
  3. 請求項２に記載の改質ＳｉＣウエハの製造方法であって、
    前記表面改質工程において、前記処理前ＳｉＣウエハに対して、平坦化も同時に行われることを特徴とする改質ＳｉＣウエハの製造方法。
  4. 請求項２に記載の改質ＳｉＣウエハの製造方法であって、
    前記表面改質工程が行われることで、前記エピタキシャル層の形成後の表面の算術平均粗さ（Ｒａ）が１ｎｍ以下となることを特徴とする改質ＳｉＣウエハの製造方法。
  5. 請求項４に記載の改質ＳｉＣウエハの製造方法であって、
    前記表面改質工程では、前記処理前ＳｉＣウエハをＳｉ蒸気圧下で加熱することを特徴とする改質ＳｉＣウエハの製造方法。
  6. 請求項１に記載の改質ＳｉＣウエハの製造方法を用いて製造された改質ＳｉＣウエハに対して、前記エピタキシャル層を形成するエピタキシャル層形成工程を行うことを特徴とするエピタキシャル層付きＳｉＣウエハの製造方法。
  7. 請求項６に記載のエピタキシャル層付きＳｉＣウエハの製造方法であって、
    前記処理前ＳｉＣウエハに前記表面改質工程を行って前記｛１－１００｝系分子層ステップを形成すること、及び、前記改質ＳｉＣウエハに前記エピタキシャル層形成工程を行って、当該形成の初期段階において前記基底面転位のサイズを小さくすることで実現される、前記基底面転位から貫通刃状転位への変換率（％）が、
    前記処理前ＳｉＣウエハに化学機械研磨を行った後に前記エピタキシャル層を形成した場合の変換率（％）よりも５％以上高いことを特徴とするエピタキシャル層付きＳｉＣウエハの製造方法。
JP2019507719A 2017-03-22 2018-03-20 改質ＳｉＣウエハの製造方法及びエピタキシャル層付きＳｉＣウエハの製造方法 Active JP7008063B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2017055240 2017-03-22
JP2017055240 2017-03-22
JP2017210585 2017-10-31
JP2017210585 2017-10-31
PCT/JP2018/011221 WO2018174105A1 (ja) 2017-03-22 2018-03-20 改質ＳｉＣウエハの製造方法、エピタキシャル層付きＳｉＣウエハ、その製造方法、及び表面処理方法

Publications (2)

Publication Number Publication Date
JPWO2018174105A1 JPWO2018174105A1 (ja) 2020-01-30
JP7008063B2 true JP7008063B2 (ja) 2022-01-25

Family

ID=63584533

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019507719A Active JP7008063B2 (ja) 2017-03-22 2018-03-20 改質ＳｉＣウエハの製造方法及びエピタキシャル層付きＳｉＣウエハの製造方法

Country Status (7)

Country Link
US (1) US11261539B2 (ja)
EP (1) EP3605585A4 (ja)
JP (1) JP7008063B2 (ja)
KR (1) KR102604446B1 (ja)
CN (1) CN110431654B (ja)
TW (1) TW201903225A (ja)
WO (1) WO2018174105A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7278550B2 (ja) * 2018-11-05 2023-05-22 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
JP7331869B2 (ja) 2019-01-08 2023-08-23 住友電気工業株式会社 炭化珪素再生基板および炭化珪素半導体装置の製造方法
WO2020203516A1 (ja) * 2019-03-29 2020-10-08 学校法人関西学院 温度勾配反転手段を備える半導体基板の製造装置及び半導体基板の製造方法
WO2021025084A1 (ja) * 2019-08-06 2021-02-11 学校法人関西学院 ＳｉＣ種結晶及びその製造方法、当該ＳｉＣ種結晶を成長させたＳｉＣインゴット及びその製造方法、並びに、当該ＳｉＣインゴットより製造されるＳｉＣウェハ、エピタキシャル膜付きＳｉＣウェハ及びこれらの製造方法
WO2021025085A1 (ja) * 2019-08-06 2021-02-11 学校法人関西学院 ＳｉＣ基板、ＳｉＣエピタキシャル基板、ＳｉＣインゴット及びこれらの製造方法
US11932967B2 (en) 2019-09-27 2024-03-19 Kwansei Gakuin Educational Foundation SiC single crystal manufacturing method, SiC single crystal manufacturing device, and SiC single crystal wafer
FR3118284B1 (fr) * 2020-12-17 2022-11-04 Commissariat Energie Atomique Dispositif électronique en siliciure de carbone et son procédé de fabrication
WO2024034448A1 (ja) * 2022-08-09 2024-02-15 学校法人関西学院 フォトルミネッセンス測定におけるバックグラウンドの発光強度のバラツキを抑制する方法及び半導体基板の評価方法
CN117637463A (zh) * 2024-01-26 2024-03-01 希科半导体科技(苏州)有限公司 碳化硅衬底的位错缺陷的处理方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006028016A (ja) 2004-07-19 2006-02-02 Norstel Ab 低オフアクシスＳｉＣウエハ上のＳｉＣのホモエピタキシャル成長
JP2008016691A (ja) 2006-07-07 2008-01-24 Kwansei Gakuin 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP2008311541A (ja) 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板の製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP2010265126A (ja) 2009-05-12 2010-11-25 Kwansei Gakuin 単結晶ＳｉＣ基板、エピタキシャル成長層付き単結晶ＳｉＣ基板、ＳｉＣ基板、炭素供給フィード基板及び炭素ナノ材料付きＳｉＣ基板
JP2013107788A (ja) 2011-11-18 2013-06-06 Central Research Institute Of Electric Power Industry 炭化珪素ウェハの製造方法、炭化珪素ウェハ及び炭化珪素半導体素子並びに電力変換装置
JP2015002218A (ja) 2013-06-13 2015-01-05 学校法人関西学院 ＳｉＣ基板の表面処理方法
US20150129897A1 (en) 2011-11-23 2015-05-14 University Of South Carolina Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial Films
JP2015196616A (ja) 2014-03-31 2015-11-09 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法
WO2017018533A1 (ja) 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5958949B2 (ja) 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
US9644288B2 (en) * 2011-11-23 2017-05-09 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
WO2017053518A1 (en) * 2015-09-25 2017-03-30 The Government Of The Usa, As Represented By The Secretary Of The Navy Removal of basal plane dislocations from silicon carbide substrate surface by high temperature annealing and preserving surface morphology

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006028016A (ja) 2004-07-19 2006-02-02 Norstel Ab 低オフアクシスＳｉＣウエハ上のＳｉＣのホモエピタキシャル成長
JP2008016691A (ja) 2006-07-07 2008-01-24 Kwansei Gakuin 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP2008311541A (ja) 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板の製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP2010265126A (ja) 2009-05-12 2010-11-25 Kwansei Gakuin 単結晶ＳｉＣ基板、エピタキシャル成長層付き単結晶ＳｉＣ基板、ＳｉＣ基板、炭素供給フィード基板及び炭素ナノ材料付きＳｉＣ基板
JP2013107788A (ja) 2011-11-18 2013-06-06 Central Research Institute Of Electric Power Industry 炭化珪素ウェハの製造方法、炭化珪素ウェハ及び炭化珪素半導体素子並びに電力変換装置
US20150129897A1 (en) 2011-11-23 2015-05-14 University Of South Carolina Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial Films
JP2015002218A (ja) 2013-06-13 2015-01-05 学校法人関西学院 ＳｉＣ基板の表面処理方法
JP2015196616A (ja) 2014-03-31 2015-11-09 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法
WO2017018533A1 (ja) 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法

Also Published As

Publication number Publication date
EP3605585A4 (en) 2020-12-30
JPWO2018174105A1 (ja) 2020-01-30
CN110431654A (zh) 2019-11-08
KR102604446B1 (ko) 2023-11-22
EP3605585A1 (en) 2020-02-05
US11261539B2 (en) 2022-03-01
KR20190129104A (ko) 2019-11-19
WO2018174105A1 (ja) 2018-09-27
US20200095703A1 (en) 2020-03-26
CN110431654B (zh) 2023-07-21
TW201903225A (zh) 2019-01-16

Similar Documents

Publication Publication Date Title
JP7008063B2 (ja) 改質ＳｉＣウエハの製造方法及びエピタキシャル層付きＳｉＣウエハの製造方法
JP5304713B2 (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
CN107709635B (zh) 外延碳化硅单晶晶片的制造方法
JP4946264B2 (ja) 炭化珪素半導体エピタキシャル基板の製造方法
US9957638B2 (en) Method for manufacturing silicon carbide semiconductor device
JP5377212B2 (ja) 単結晶ダイヤモンド基板の製造方法
JP5316612B2 (ja) 炭化珪素半導体エピタキシャル基板の製造方法
CN107002288B (zh) 碳化硅基板的表面处理方法
JP7107951B2 (ja) Ｉｉｉ族窒化物単結晶基板
JP6142145B2 (ja) ダイヤモンド基板及びダイヤモンド基板の製造方法
JP2009218575A (ja) 半導体基板の製造方法
JP6450920B2 (ja) ダイヤモンド基板及びダイヤモンド基板の製造方法
WO2006048957A1 (ja) 単結晶ダイヤモンド
JP2011029429A (ja) シリコンウェーハの熱処理方法
WO2018216657A1 (ja) ＳｉＣウエハの製造方法、エピタキシャルウエハの製造方法、及びエピタキシャルウエハ
WO2020059810A1 (ja) デバイス作製用ウエハの製造方法
JP5145488B2 (ja) サファイア単結晶基板及びその製造方法
JP2009239103A (ja) 平坦化処理方法
JP2005225746A (ja) ダイヤモンド単結晶基板の製造方法およびダイヤモンド単結晶基板
JP6569605B2 (ja) 積層基板の製造方法および積層基板
JP4375495B2 (ja) ダイヤモンド単結晶基板およびダイヤモンド単結晶の製造方法
JP5042134B2 (ja) ダイヤモンド薄膜
US20150376776A1 (en) Variable-temperature material growth stages and thin film growth
JP2017160088A (ja) ダイヤモンド基板及びダイヤモンド基板の製造方法
JP2010254483A (ja) 窒化物系半導体基板及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220107

R150 Certificate of patent or registration of utility model

Ref document number: 7008063

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313114

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350