KR102604446B1 - 개질 SiC 웨이퍼의 제조 방법, 에피택셜층 부착 SiC 웨이퍼, 그의 제조 방법, 및 표면 처리 방법 - Google Patents

개질 SiC 웨이퍼의 제조 방법, 에피택셜층 부착 SiC 웨이퍼, 그의 제조 방법, 및 표면 처리 방법 Download PDF

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마코토 기타바타케
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Abstract

개질 SiC 웨이퍼(41)의 제조 방법(SiC 웨이퍼의 표면 처리 방법)에서는, 에피택셜층(42)을 형성하기 전의 처리전 SiC 웨이퍼(40)를 처리하여 표면이 개질된 개질 SiC 웨이퍼(41)를 제조하는 방법에 있어서, 이하의 표면 개질 공정을 수행한다. 즉, 처리전 SiC 웨이퍼(40)에는 (0001) 면내에 평행한 전위인 BPD와, TED가 포함되어 있고, 처리전 SiC 웨이퍼(40) 표면의 BPD이었던 부분이 에피택셜층(42)의 형성시에 TED로서 전파되는 비율이 높아지도록 표면의 성질을 변화시킨다.

Description

개질 SiC 웨이퍼의 제조 방법, 에피택셜층 부착 SiC 웨이퍼, 그의 제조 방법, 및 표면 처리 방법
본 발명은 주로 BPD 밀도가 낮은 SiC 웨이퍼의 제조 방법에 관한 것이다.
종래부터, SiC 웨이퍼를 이용하여 제작되는 반도체 디바이스의 성능에 영향을 주는 값으로 BPD 밀도가 알려져 있다. BPD란, basal　plane　dislocation의 약칭으로, SiC의 (0001) 면내에 평행한 전위(轉位)인 기저면 전위이다. BPD 밀도가 높은 경우, 반도체 디바이스의 통전(通電)이 열화되기 쉽다. 특허문헌 1은 이 BPD 밀도를 저감하기 위한 방법을 개시한다.
　특허문헌 1에서는 에피택셜층을 성장시키기 전의 SiC 기판을 불활성 가스 분위기에서 가열함으로써, SiC 기판 내부의 BPD 선단부(先端部)를 TED(threading　edge　dislocation, 관통 인상 전위)로 변화시키는 방법이 개시되어 있다. 마찬가지로, SiC 기판에 형성한 에피택셜층에 대해서도 마찬가지로 불활성 가스 분위기에서 가열함으로써, BPD의 선단부를 TED로 변화시키는 방법이 개시되어 있다. 이 SiC 기판에 에피택셜 성장을 수행한 경우에 있어서, 선단부가 TED이기 때문에 BPD가 아닌 TED가 에피택셜층으로 전파되게 된다. 또, TED는 반도체 디바이스의 성능 열화에 영향이 없다. 따라서, 이 방법을 이용함으로써, SiC 기판의 BPD 밀도를 저하시킬 수 있다.
비특허문헌 1은 특허문헌 1과 마찬가지로 SiC 기판을 아르곤(불활성 가스) 분위기에서 가열함으로써, SiC 기판 내부의 BPD를 TED로 변환하는 것에 의해 BPD 밀도, 및 에피택셜 성장 후의 BPD 밀도를 저하시키는 것이 기재되어 있다.
일본 특허 제5958949호 공보
「Mitigation　of　BPD　by　Pre-Epigrowth　High　Temperature　Substrate Annealing」, N.A. Mahadik,　et.　al.,　Materials　Science　Forum,　2016,　Vol.　858,　pp　233-236」
여기서, 특허문헌 1 및 비특허문헌 1에서는 SiC 웨이퍼(SiC 기판) 또는 에피택셜층의 내부에서 BPD를 TED로 변환하는 것에 의해 BPD를 저감시키는 것이 기재되어 있다. 그러나, 이 방법에서는 SiC 웨이퍼 또는 에피택셜층의 내부에 열을 전달할 필요가 있기 때문에, 처리 시간이 길어지는 경향이 있다.
　본 발명은 이상의 사정을 감안하여 이루어진 것으로, 그 주요한 목적은 에피택셜층을 형성할 때에, BPD 밀도가 낮은 에피택셜층이 형성되는 구성의 SiC 웨이퍼를 단시간에 제작하기 위한 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이상과 같으며, 다음에 이 과제를 해결하기 위한 수단과 그 효과를 설명한다.
본 발명의 제1의 관점에 따르면, 에피택셜층을 형성하기 전의 처리전 SiC 웨이퍼를 처리하여 표면이 개질된 개질 SiC 웨이퍼를 제조하는 개질 SiC 웨이퍼의 제조 방법에 있어서, 이하의 표면 개질 공정을 포함하는 방법이 제공된다. 상기 처리전 SiC 웨이퍼의 적어도 표면에는 (0001) 면내에 평행한 전위인 기저면 전위가 포함되어 있고, 상기 표면 개질 공정에서는, 상기 처리전 SiC 웨이퍼 표면의 상기 기저면 전위가, 에피택셜층의 형성시에 관통 인상 전위로서 전파되는 비율이 높아지도록 상기 처리전 SiC 웨이퍼 표면의 성질을 변화시킨다.
이것에 의해, 처리전 SiC 웨이퍼의 내부가 아닌 표면의 성질을 변화시켜 개질 SiC 웨이퍼로 하고, 이 개질 SiC 웨이퍼에 에피택셜층을 성장시킴으로써 반도체 디바이스의 성질을 열화시킨 BPD가 반도체 디바이스의 성능에 영향이 없는 TED로 변화하기 쉽게 된다. 따라서, 고성능 반도체 디바이스의 제조에 적합한 개질 SiC 웨이퍼를 제작할 수 있다. 특히, 처리전 SiC 웨이퍼의 내부가 아닌 표면의 성질을 변화시킴으로써, 짧은 처리 시간에 BPD를 저감할 수 있다.
상기 개질 SiC 웨이퍼의 제조 방법에 있어서는, 상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼의 표면에 {1-100}계 분자층 스텝을 형성하는 것이 바람직하다.
이것에 의해, BPD의 저감이 촉진될 가능성이 있다.
상기 개질 SiC 웨이퍼의 제조 방법에 있어서는, 상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼의 표면에 생겨 있는 상기 기저면 전위를 관통 인상 전위로 변환하는 것이 바람직하다.
상기의 개질 SiC 웨이퍼의 제조 방법에 있어서는, 상기 표면 개질 공정에 있어서, 상기 처리전 SiC 웨이퍼에 대해, 평탄화도 동시에 수행되는 것이 바람직하다.
이것에 의해, 평탄화 처리와 표면 개질 처리가 동시에 수행되게 되므로, 제조 공정을 단축할 수 있다.
상기 개질 SiC 웨이퍼의 제조 방법에 있어서는, 상기 표면 개질 공정이 수행됨으로써, 상기 에피택셜층 형성 후의 표면의 산술 평균 조도(Ra)가 1㎚ 이하로 되는 것이 바람직하다.
이것에 의해, 표면 조도를 양호하게 하면서 BPD 밀도가 낮은 SiC 웨이퍼를 제작할 수 있으므로, 보다 고성능의 반도체 디바이스를 제조할 수 있다.
상기의 개질 SiC 웨이퍼의 제조 방법에 있어서는, 상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼를 Si 증기압 하에서 가열하는 것이 바람직하다.
이것에 의해, 개질 SiC 웨이퍼의 표면을 결정 결함이 적고 분자적으로 안정한 상태로 할 수 있으므로, 에피택셜층을 형성하는 방법에 거의 관계없이, 표면이 평탄한 에피택셜층을 형성할 수 있다.
본 발명의 제2의 관점에 따르면, 상기 개질 SiC 웨이퍼의 제조 방법을 이용하여 제조된 개질 SiC 웨이퍼에 대해, 상기 에피택셜층을 형성하는 에피택셜층 형성 공정을 수행하는 에피택셜층 부착 SiC 웨이퍼의 제조 방법이 제공된다.
또, 상기의 에피택셜층 부착 SiC 웨이퍼의 제조 방법에 있어서는, 상기 처리전 SiC 웨이퍼에 상기 표면 개질 공정을 수행하여 {1-100}계 분자층 스텝을 형성하는 것, 및 상기 개질 SiC 웨이퍼에 상기 에피택셜층 형성 공정을 수행하여, 해당 형성의 초기 단계에 있어서 상기 기저면 전위의 사이즈를 작게 함으로써 실현되는 상기 기저면 전위로부터 관통 인상 전위로의 변환율(%)이, 상기 처리전 SiC 웨이퍼에 화학 기계 연마를 수행한 후에 상기 에피택셜층을 형성한 경우의 변환율(%) 보다도 5% 이상 높은 것이 바람직하다. 또, 같은 특징을 가진 에피택셜층 부착 SiC 웨이퍼가 실현된다.
또, 본 발명의 제3의 관점에 따르면, 이하 구성의 에피택셜층 부착 SiC 웨이퍼가 제공된다. 즉, SiC 웨이퍼와, 해당 SiC 웨이퍼에 형성된 에피택셜층을 포함한다. 상기 SiC 웨이퍼의 표면에는 (0001) 면내에 평행한 전위인 기저면 전위가 포함되어 있다. 상기 에피택셜층 표면의 상기 기저면 전위의 밀도는 상기 SiC 웨이퍼 표면의 상기 기저면 전위 밀도의 5% 이하이다.
이상에 의해, BPD 밀도가 낮은 에피택셜층 부착 SiC 웨이퍼를 실현할 수 있다.
상기 에피택셜층 부착 SiC 웨이퍼에 있어서는, 상기 SiC 웨이퍼의 상기 에피택셜층 표면의 산술 평균 조도(Ra)가 1㎚ 이하인 것이 바람직하다.
이것에 의해, 표면 조도를 양호하게 하면서 BPD 밀도가 낮은 SiC 웨이퍼를 제작할 수 있으므로, 보다 고성능의 반도체 디바이스를 제조할 수 있다.
상기의 에피택셜층 부착 SiC 웨이퍼에 있어서는, 이하의 구성으로 하는 것이 바람직하다. 즉, 상기 SiC 웨이퍼 상에 에피택셜층이 1층만 형성되어 있다. 상기 에피택셜층 표면의 BPD 밀도는 상기 SiC 웨이퍼 표면의 BPD 밀도의 5% 이하이다.
이것에 의해, 특허문헌 1과 상이하게, 에피택셜층을 1층만 형성한 경우에 있어서도 BPD 밀도가 낮은 에피택셜층 부착 SiC 웨이퍼를 실현할 수 있다.
본 발명의 제4의 관점에 따르면, 이하의 표면 처리 방법이 제공된다. 즉, 상기 SiC 웨이퍼에는 (0001) 면내에 평행한 전위인 기저면 전위가 포함되어 있다. 또, 상기 기저면 전위였던 부분이 에피택셜층의 형성 시에 관통 인상 전위로서 전파되는 비율이 높아지도록 표면의 성질을 변화시키는 표면 개질 공정을 수행한다.
이것에 의해, 처리전 SiC 웨이퍼의 내부가 아닌 표면의 성질을 변화시켜 개질 SiC 웨이퍼로 하고, 이 개질 SiC 웨이퍼에 에피택셜층을 성장시킴으로써, 반도체 디바이스의 성질을 열화시킨 BPD가 반도체 디바이스의 성능에 영향이 없는 TED로 변화되기 쉽게 된다. 따라서, 고성능 반도체 디바이스의 제조에 적합한 개질 SiC 웨이퍼를 제작할 수 있다. 특히, 처리전 SiC 웨이퍼의 내부가 아닌 표면의 성질을 변화시킴으로써, 짧은 처리 시간에 BPD를 저감할 수 있다.
도 1은 본 발명의 표면 개질 공정 등에서 이용하는 고온 진공로(眞空爐)의 개요를 설명하는 도면이다.
도 2는 종래예의 에피택셜층 부착 SiC 웨이퍼의 제조 공정을 모식적으로 나타낸 도면이다.
도 3은 본 실시형태의 에피택셜층 부착 SiC 웨이퍼의 제조 공정을 모식적으로 나타낸 도면이다.
도 4는 TED 및 BPD의 전위 방향을 나타낸 도면이다.
도 5는 SiC 웨이퍼에 에피택셜층을 형성했을 때에 전위가 유지 또는 변화하는 모양을 나타낸 도면이다.
도 6은 Si 증기압 하에서의 가열 후 개질 SiC 웨이퍼에 형성되는 스텝 구조를 모식적으로 나타낸 도면이다.
도 7은 CMP 후 SiC 웨이퍼의 표면에 생겨 있는 BPD가 Si 증기압 하에서의 가열 후 개질 SiC 웨이퍼에서 분해되어 있는 것을 나타낸 SEM 사진이다.
도 8은 PL법을 이용하여 BPD를 평가한 실험의 결과를 나타낸 도면이다.
도 9는 에치 피트(Etch-Pit)법을 이용하여 BPD를 평가한 실험의 결과를 나타낸 도면이다.
도 10은 Si 증기압 하에서의 가열 후 개질 SiC 웨이퍼에 형성한 에피택셜층에 대하여, 백색 간섭 현미경으로 표면 조도를 계측한 결과를 나타낸 도면이다.
다음으로, 도면을 참조하여 본 발명의 실시형태를 설명한다. 먼저, 도 1을 참조하여, 본 실시형태의 가열 처리에서 이용하는 고온 진공로(10)에 대해 설명한다.
도 1에 나타낸 바와 같이, 고온 진공로(10)는 본 가열실(21)과 예비 가열실(22)을 구비하고 있다. 본 가열실(21)은 적어도 표면이 단결정 4H-SiC 등으로 구성되는 단결정 SiC 기판(처리전 SiC 웨이퍼 (40))을 1000℃ 이상 2300℃ 이하의 온도로 가열할 수 있다. 예비 가열실(22)은 처리전 SiC 웨이퍼(40)를 본 가열실(21)에서 가열하기 전에 예비 가열을 수행하기 위한 공간이다.
본 가열실(21)에는 진공 형성용 밸브(23)와, 불활성 가스 주입용 밸브(24)와, 진공계(25)가 접속되어 있다. 진공 형성용 밸브(23)는 본 가열실(21)의 진공도를 조정할 수 있다. 불활성 가스 주입용 밸브(24)는 본 가열실(21) 내의 불활성 가스(예를 들면 Ar 가스 등의 희유 가스 증기, 즉, 고체의 SiC에 대해 반응성이 결여된 가스로서 질소 가스를 제외함)의 압력을 조정할 수 있다. 진공계(25)는 본 가열실(21) 내의 진공도를 측정할 수 있다.
본 가열실(21)의 내부에는 히터(26)가 구비되어 있다. 또, 본 가열실(21)의 측벽 및 천정에는 도면에서 생략된 열반사 금속판이 고정되어 있으며, 이 열반사 금속판은 히터(26)의 열을 본 가열실(21)의 중앙부를 향해 반사시키도록 구성되어 있다. 이것에 의해, 처리전 SiC 웨이퍼(40)를 강력하고 균등하게 가열하여, 1000℃ 이상 2300℃ 이하의 온도까지 승온시킬 수 있다. 또한, 히터(26)로서는, 예를 들면, 저항 가열식의 히터 또는 고주파 유도 가열식의 히터를 이용할 수 있다.
고온 진공로(10)는 도가니(수용 용기)(30)에 수용된 처리전 SiC 웨이퍼(40)에 대해 가열을 수행한다. 도가니(30)는 적절한 지지대 등에 얹혀 있고, 이 지지대가 움직임으로써, 적어도 예비 가열실에서 본 가열실까지 이동 가능하게 구성되어 있다. 도가니(30)는 서로 감합 가능한 윗 용기(31)와 아랫 용기(32)를 구비하고 있다. 도가니(30)의 아랫 용기(32)는 처리전 SiC 웨이퍼(40)의 주면 및 이면의 양방을 노출시키도록, 해당 처리전 SiC 웨이퍼(40)를 지지 가능하다. 처리전 SiC 웨이퍼(40)의 주면은 Si면이며, 결정면으로 표현하면 (0001) 면이다. 처리전 SiC 웨이퍼(40)의 이면은 C면이며, 결정면으로 표현하면 (000-1) 면이다. 또, 처리전 SiC 웨이퍼(40)는 상기의 Si면, C면에 대해 오프 각(off angle)을 가지고 있어도 된다. 여기서, 주면이란 처리전 SiC 웨이퍼(40)의 면 중 면적이 가장 큰 2 면(도 1의 상면 및 하면) 중 일방이며, 후속 공정에서 에피택셜층이 형성되는 면이다. 이면이란 주면의 뒤쪽 면이다.
도가니(30)는 처리전 SiC 웨이퍼(40)가 수용되는 내부 공간의 벽면(윗면, 측면, 바닥면)을 구성하는 부분에 있어서, 외부쪽에서 내부 공간쪽의 순서로 탄탈룸층(Ta), 탄탈룸 카바이드층(TaC 및 Ta2C), 및 탄탈룸 실리사이드층(TaSi2 또는 Ta5Si3 등)으로 구성되어 있다.
이 탄탈룸 실리사이드층은 가열을 수행함으로써 도가니(30)의 내부 공간에 Si를 공급한다. 또, 도가니(30)에는 탄탈룸층 및 탄탈룸 카바이드층이 포함되기 때문에, 주위의 C 증기를 거둬 들일 수 있다. 이것에 의해, 가열시에 내부 공간 내를 고순도의 Si 분위기로 할 수 있다. 또한, 탄탈룸 실리사이드층을 마련하는 것 대신에, 고체 Si 등의 Si원을 내부 공간에 배치해도 된다. 이 경우, 가열시에 고체의 Si가 승화함으로써, 내부 공간 내를 고순도의 Si 증기압 하로 할 수 있다.
처리전 SiC 웨이퍼(40)를 가열할 때에는 처음에 도 1의 쇄선으로 나타낸 바와 같이 도가니(30)를 고온 진공로(10)의 예비 가열실(22)에 배치하고, 적절한 온도(예를 들면, 약 800℃)에서 예비 가열한다. 다음으로, 사전 설정 온도(예를 들면, 약 1800℃)까지 승온시켜 놓은 본 가열실(21)로 도가니(30)를 이동시킨다. 그 후, 압력 등을 조정하면서 처리전 SiC 웨이퍼(40)를 가열한다. 또한, 예비 가열을 생략해도 된다.
다음으로, 잉곳(4)으로부터 에피택셜층 부착 SiC 웨이퍼(43)를 제조하는 공정에 대하여 설명한다. 처음에, 본 실시형태의 제조 공정에 대하여, 종래의 제조 공정과 비교하면서 설명한다. 도 2는 종래의 에피택셜층 부착 SiC 웨이퍼(43)의 제조 공정을 모식적으로 나타낸 도면이다. 도 3은 본 실시형태의 에피택셜층 부착 SiC 웨이퍼(43)의 제조 공정을 모식적으로 나타낸 도면이다.
잉곳(4)은 공지의 승화법 또는 용액 성장법 등에 의해서 제작되는 단결정 SiC의 덩어리이다. 도 2 및 도 3에 나타낸 바와 같이, 처음에 다이아몬드 와이어 등의 절단 수단에 의해서 SiC의 잉곳(4)을 소정의 간격으로 절단함으로써, 잉곳(4)으로부터 복수의 처리전 SiC 웨이퍼(40)를 제작한다(웨이퍼 제작 공정). 또한, 처리전 SiC 웨이퍼(40)를 다른 방법으로 제작해도 된다. 예를 들면, 잉곳(4)에 레이저 조사 등으로 데미지층을 마련한 후에, 웨이퍼 형상으로 취출(取出)할 수 있다. 또, 잉곳 등으로부터 얻어진 단결정 SiC 기판과 다결정 SiC 기판을 접합한 후에, 필요에 따라서 박리 등의 처리를 수행함으로써, 적어도 표면이 단결정 SiC인 SiC 웨이퍼를 제작할 수 있다.
본 실시형태에서는 후술하는 표면 개질 공정이 수행되기 전의 SiC 웨이퍼를 처리전 SiC 웨이퍼(40)라 칭한다. 처리전 SiC 웨이퍼(40)의 주면 및 이면에는 웨이퍼 제작 공정시에 형성된 큰 표면 굴곡이 존재하고 있다. 또한, 표면 개질 공정이 수행된 후의 SiC 웨이퍼를 개질 SiC 웨이퍼(41)라 칭한다. 또, 처리전 SiC 웨이퍼(40)와 개질 SiC 웨이퍼(41)를 총칭하여 SiC 웨이퍼라 칭한다.
다음으로, 처리전 SiC 웨이퍼(40)에 대해 기계 가공 공정을 수행한다. 기계 가공 공정에서는, 예를 들면, 연삭, 기계 연마 등이 수행된다. 연삭이란 처리전 SiC 웨이퍼(40)의 주면 또는 이면을 다이아몬드 포일 등에 의해 기계적으로 깎는 것이며, 처리전 SiC 웨이퍼(40)를 목표 두께로 하기 위해 수행하는 처리이다. 이 연삭을 수행한 경우에도, 여전히 처리전 SiC 웨이퍼(40)의 표면은 크게 굴곡진 그대로이다. 따라서, 연삭 보다도 미세한 연마 입자를 이용하는 기계 가공인 기계 연마(화학 기계 연마를 제외함, 이하 동일)를 수행하여, 처리전 SiC 웨이퍼(40)의 표면을 평탄화한다.
여기까지의 공정은 종래예와 본 실시형태에서 동일하다(자세한 것은 후술 하지만, 본 실시형태에서는 기계 가공 공정의 일부를 생략 가능함). 기계 연마가 수행된 후라 하더라도 처리전 SiC 웨이퍼(40)의 표면은 어느 정도 굴곡이 있다. 따라서, 종래예에서는 화학 기계 연마(CMP)를 수행하여, 처리전 SiC 웨이퍼(40)의 표면을 더욱 평탄하게 한다. 화학 기계 연마란 연마 입자에 의한 기계적인 연마와, 연마액에 포함된 성분에 의한 화학적인 작용에 의해 표면을 평탄화하는 처리이다.
일반적으로는, 화학 기계 연마 공정 후에 표면 개질 공정을 수행하지 않고 에피택셜층 형성 공정을 수행하기도 하지만, 특허문헌 1 등에 나타난 바와 같이, BPD 저감 공정을 수행하는 방법도 알려져 있다. BPD 저감 공정이란 처리전 SiC 웨이퍼(40)에 처리를 수행하여 BPD를 저감하는 공정이다. 또, 본 실시형태에서는 특별히 처리전 SiC 웨이퍼(40)의 표면에 처리를 수행하기 때문에, 본 실시형태의 BPD 저감 공정을 특별히 표면 개질 공정이라 칭한다. 이들 공정을 수행함으로써, 그 후에 형성하는 에피택셜층(42)의 BPD 밀도(단위면적당 BPD의 수)가 낮아진다.
여기서, BPD 및 TED에 대하여 도 4 및 도 5를 참조하여 설명한다. 도 4는 TED 및 BPD의 전위 방향을 나타내는 도면이다. 도 5는 SiC 웨이퍼에 에피택셜층을 형성했을 때에 전위가 유지 또는 변화하는 모습을 나타내는 도면이다.
BPD는, 도 4에 나타낸 바와 같이, SiC의 (0001) 면내에 평행한 전위이다. 이 (0001) 면이 기저면에 상당한다. BPD 밀도가 높은 경우, 반도체 디바이스의 통전 성능이 열화하기 쉬워진다. TED는, 도 4에 나타낸 바와 같이, Si의 <0001> 방향에 평행한 전위의 1종이다. 따라서, TED는 기저면을 수직으로 관통하도록 형성되어 있다. TED는 반도체 디바이스의 성능에 영향이 없다고 되어 있다.
처리전 SiC 웨이퍼(40)는, 잉곳(4)을 기저면에 대해 소정 각도(오프 각도) 만큼 경사시켜 절단함으로써 제작된다. 소정 각도는, 예를 들면 <11-20> 방향 또는 <1-100> 방향에 대해 0.1° 이상이고, 4° 이하 또는 8° 이하인 것이 바람직하다. 따라서, 도 5에 나타낸 바와 같이, SiC 웨이퍼의 표면(주면)은 기저면에 대해 경사져 있다.
또, SiC 웨이퍼에 에피택셜층을 형성함으로써, 전위가 그대로 전파되거나, 다른 전위로 변화하여 전파된다. 구체적으로는, 도 5에 나타낸 바와 같이, TED가 TED인 그대로 전파되거나, BPD가 TED로 변화하여 전파되거나, BPD가 BPD인 그대로 전파되는 케이스가 존재한다. BPD가 TED로 변화함으로써, 반도체 디바이스의 성능을 저하시키는 BPD를 감소시킬 수 있다. 본 실시형태의 표면 개질 공정을 수행함으로써, 그 후의 에피택셜층의 형성시에 있어서, 표면 개질 공정 전에 BPD였던 부분이 에피택셜층 형성시에 TED로서 전파되는 확률을 올릴 수 있다. 구체적으로는, 표면 개질 공정 종료시의 개질 SiC 웨이퍼(41)의 표면에 있어서, BPD가 TED로 변환되어 있거나, BPD가 TED로 변환되기 쉽도록 성질이 변화하거나, 또는 양방이 일어난다고 생각된다. 또, 본 실시형태의 표면 개질 공정을 수행함으로써, BPD가 전파되기 어렵게 되는 케이스가 생길 수 있다. 구체적으로는, 표면 개질 공정 종료시의 개질 SiC 웨이퍼(41)의 표면에 있어서, BPD가 에피택셜층(42)으로 전파되기 어렵게 되도록, 개질 SiC 웨이퍼(41)의 표면 성질이 변화되어 있다고 생각된다.
종래예에서는 이 표면 개질 공정으로서 불활성 가스 하에서의 가열을 수행한다. 이것에 의해, SiC 웨이퍼 표면의 BPD(선단측의 BPD)가 TED로 변화한다. 그 결과, 에피택셜층(42)에는 TED가 전파되기 때문에, 에피택셜층(42)의 BPD 밀도가 저하된다. 그러나, 특허문헌 1에서는 불활성 가스(또는 진공 중)에서 가열을 수행한다고 기재되어 있고, SiC 웨이퍼의 주위를 Si 증기압 하로 하는 것은 기재되어 있지 않다. 그 때문에, 가열을 수행함으로써, SiC 웨이퍼로부터 Si 증기가 승화하거나 그 외의 반응이 발생하거나 함으로써, 종래의 개질 SiC 웨이퍼(41)에는 표면 굴곡이 발생하고 평탄도가 저하된다.
이 개질 SiC 웨이퍼(41)의 표면 굴곡은 그 위에 형성되는 에피택셜층(42)에도 전파된다. 이와 같이, 종래예에서 얻어지는 에피택셜층(42)은 표면 굴곡이 발생하고 있고 평탄도가 낮기 때문에, 이 종래예의 에피택셜층(42)을 이용하여 제조한 반도체 디바이스는 전계의 국소 집중 등에 의해서 반도체 소자로서의 성능이 저하될 가능성이 있다.
이것에 대해, 본 실시형태의 표면 개질 공정은 Si 증기압 하에서의 가열 처리이다. 구체적으로는, 오프 각을 갖는 처리전 SiC 웨이퍼(40)를 도가니(30)에 수용하고, Si 증기압 하에서 1500℃ 이상 2200℃ 이하, 바람직하게는 1600℃ 이상 2000℃ 이하의 온도 범위에서 고온 진공로(10)를 이용하여 가열을 수행한다. 또한, 이 가열시에 있어서, Si 증기 이외에도 불활성 가스를 공급해도 된다. 불활성 가스를 공급함으로써 처리전 SiC 웨이퍼(40)의 에칭 속도를 저하시킬 수 있다. 또한, Si 증기 및 불활성 가스 이외에는 다른 증기의 발생원은 사용되지 않는다. 이 조건에서 처리전 SiC 웨이퍼(40)가 가열됨으로써, 표면이 평탄화되면서 에칭된다. 구체적으로는, 이하에 나타낸 반응이 수행된다. 간단히 설명하면, 처리전 SiC 웨이퍼(40)가 Si 증기압 하에서 가열됨으로써, 처리전 SiC 웨이퍼(40)의 SiC가 열분해 및 Si와의 화학반응에 의해서 Si2C 또는 SiC2 등으로 되어 승화하는 동시에, Si분위기 하의 Si가 처리전 SiC 웨이퍼(40)의 표면에서 C와 결합하여 자기 조직화가 일어나 평탄화된다.
(1)　SiC(s) → Si(v)I + C(s)I
(2)　2SiC(s) → Si(v)II + SiC2(v)
(3)　SiC(s) + Si(v)I+II → Si2C(v)
이와 같이 하여 처리전 SiC 웨이퍼(40)가 평탄화됨으로써, 도 7에 나타낸 바와 같은 {1-100}계 분자층 스텝이 형성된다. 본 실시형태에서 제조되는 개질 SiC 웨이퍼(41)는 {1-100}계 분자층 스텝이 형성된 SiC 웨이퍼이다. 또, 이 {1-100}계 분자층 스텝은 동일한 높이의 스텝에서 종단(終端)된 표면을 가지고 있다. 여기서, SiC 단결정은, 도 6에 나타낸 바와 같이, 적층 방향(Si-C로 이루어진 분자층이 겹쳐 쌓이는 방향)이 반주기 마다 <1-100> 방향 또는 그 반대 방향으로 되풀이되는 구성이다. 4H-SiC의 경우, Si 원자 및 C 원자의 적층 방향에서의 거리를 L이라 하면, Si 원자 및 C 원자의 적층 배향은 2L마다(하프 유닛마다) 반전된다. 본 실시형태의 표면 개질 공정을 수행함으로써, 4H-SiC의 경우, 각 스텝의 높이는 하프 유닛(2 분자층) 또는 풀 유닛(4 분자층)에서 종단된다. 도 6에는 4H-SiC의 경우로서, 각 스텝의 높이가 하프 유닛에서 종단되고 있는 개질 SiC 웨이퍼(41)의 모식도가 나타나 있다. 또한, 6H-SiC의 경우, Si 원자 및 C 원자의 적층 배향은 3L마다(하프 유닛마다) 반전된다.
따라서, 본 실시형태의 표면 개질 공정을 수행함으로써, 개질 SiC 웨이퍼(41)의 표면은 분자 레벨에서 평탄하게 된다. 그 때문에, 본 실시형태에서는 화학 기계 연마 공정이 불요하게 된다. 도 7은 기계 연마(다이아몬드 연마) 후에 CMP를 수행한 SiC 웨이퍼와, 기계 연마 후에 Si 증기압 하에서의 가열을 수행한 개질 SiC 웨이퍼(41)에 대하여, 에피택셜 성장의 초기 단계를 확인하기 위해 주면에 미량(500㎚)의 에피택셜층을 형성한 후에 BPD에 기인하는 형상을 주사형 전자현미경으로 확인한 결과를 나타내고 있다. CMP 후 미량의 에피택셜층 부착 SiC 웨이퍼의 표면(주면)에 생겨 있는 BPD에 기인하는 형상과 비교하여, Si 증기압 하에서의 가열 후 미량의 에피택셜층 부착 SiC 웨이퍼의 표면에 생겨 있는 BPD에 기인하는 형상은 사이즈가 큰폭으로(예를 들면, 1/2 이하, 1/3 이하) 작아져 있는 것을 알 수 있다. 또, CMP 후의 SiC 웨이퍼에서는 가늘고 긴 형상의 BPD에 기인하는 형상이 확인되었지만, 본 실시형태의 개질 SiC 웨이퍼(41)에서는 주로 대략 원형의 BPD에 기인하는 형상이 확인되었다. BPD에 기인하는 형상이란, SiC 웨이퍼 중 BPD가 나타난 부분에 에피택셜층을 형성함으로써 형성되는 모폴로지이다. 그 때문에, BPD로부터 TED로의 변환이 발생하고 있는 경우에는 이 같은 종류의 모폴로지가 작아진다. 이상에 의해, 본 실시형태의 개질 SiC 웨이퍼(41)에서는 BPD로부터 TED로의 변환이 발생하고 있다고 추측할 수 있다.
이와 같이, 본 실시형태의 개질 SiC 웨이퍼 표면에서는 BPD의 선단부에 {1-100}계 분자층 스텝이 형성되는 것에 의해, 「BPD→TED」가 발생된다. 또, 에피택셜층 성장의 초기 단계(에피택셜층의 두께가 1㎛ 이하)에 있어서도, 개질 SiC 웨이퍼 표면으로부터 전파되는 BPD의 선단이 작아지기 때문에, 「BPD→TED」가 발생되기 쉽고, 「BPD→BPD」는 발생되지 않는다. 즉, 표면 개질 공정을 수행하지 않은 경우에는 「BPD→BPD」가 되었던 부분에 대하여 「BPD→TED」를 생기게 할 수 있다. 바꾸어 말하면, 「BPD→TED」로 변화되는 비율이 높아지도록 처리전 SiC 웨이퍼(40)의 표면 성질을 변화시켜서, 개질 SiC 웨이퍼(41)를 생성할 수 있다.
또, 본 실시형태의 표면 개질 공정에서는 미량의 에피택셜층을 형성한 시점에서 BPD의 사이즈가 작아지는 것으로부터, 주로 에피택셜층(42)의 형성 개시 직후에 있어서 BPD가 TED로 변화하고 있다고 생각되기 때문에, 개질 SiC 웨이퍼(41)와 에피택셜층(42)의 계면 근방에서 BPD로부터 TED로의 변환이 생기고 있는 것을 알 수 있다.
다음으로, 개질 SiC 웨이퍼(41)에 대해 에피택셜층 형성 공정을 수행한다. 에피택셜층(42)의 형성 방법은 임의이며, 예를 들면, MSE법 등의 용액 성장법 또는 CVD법 등의 기상 성장 방법을 이용할 수 있다. 상술한 바와 같이, 개질 SiC 웨이퍼(41)는 처리전 SiC 웨이퍼(40)과 비교하여 「BPD→TED」가 발생하기 쉽기 때문에, 본 실시형태에서 형성되는 에피택셜층(42)도 BPD 밀도가 낮아진다. 또, 특허문헌 1에는 에피택셜층 위에 추가로 에피택셜층을 형성하는 처리를 수행하는 방법이 개시되어 있지만, 본 실시형태에서는 1층만의 에피택셜층(42)을 형성한다. 여기서, 1층의 에피택셜층이란 분자층이 1층이라고 하는 의미가 아니고, 1회의 에피택셜층 형성 처리(중단하는 일 없이 연속한 에피택셜층 형성 처리)에 의해 형성되는 에피택셜층을 의미한다.
다음으로, 본 실시형태의 표면 개질 공정(Si 증기압 하에서의 가열)을 수행함으로써, 어느 정도 BPD가 저감되는지를 확인한 실험에 대하여 설명한다. BPD 밀도는 SiC 웨이퍼마다 상이하기 때문에, 이 실험에서는 동일한 SiC 웨이퍼에 대해 상이한 처리를 수행하여 BPD를 평가하였다. 구체적으로는, 이하의 실험 1에서부터 실험 3을 수행하였다. 실험 1에서는 SiC 웨이퍼에 대해 Si 증기압 하에서의 가열을 수행한 후에 에피택셜층을 형성하고, PL법(포토루미네센스법) 및 에치 피트법 각각에 의해 BPD의 평가를 수행하였다. 실험 2에서는 실험 1에서 이용한 SiC 웨이퍼를 연마함으로써 에피택셜층을 제거하고, 그 후에 CMP를 수행한 후에 에피택셜층을 형성하고, PL법 및 에치 피트법 각각에 의해 BPD의 평가를 수행하였다. 실험 3에서는 실험 2에서 이용한 SiC 웨이퍼를 다시 연마함으로써 에피택셜층을 제거하고, 그 후에 CMP를 수행한 후에 에피택셜층을 형성하는 일 없이 에치 피트법에 의해 BPD의 평가를 수행하였다.
이들 실험에서 이용한 SiC 웨이퍼는 오프 각을 갖는 2인치의 웨이퍼이다. 또, 에피택셜층은 모노실란(SiH4) 가스와 프로판(C3H8) 가스를 이용한 화학 증착법(CVD법)을 1500~1600℃의 범위에서 수행함으로써 형성하였다. 또, 에피택셜층의 두께는 약 9㎛이다. 또, PL법에서 이용한 레이저는 레이저테크 주식회사제의 SICA88이며, 여기 파장은 313㎚, 검출 파장은 750㎚ 이상이다. 또, 에치 피트법에서는 우선 용융 알칼리를 이용한 결함 검출 에칭을 수행하여 결함(BPD, TED, TSD 등)을 가시화한 후에, 광학 현미경을 이용하여 SiC 웨이퍼를 관찰하고 각종 결함의 수량을 세었다. 또한, TSD(나선 전위)는, threading　screw　dislocation이다. 또, 용융 알칼리로서는 수산화칼륨(KOH)과 과산화나트륨(Na2O2)을 50 대 3의 비율로 혼합한 액체를 이용하였다. 또, 결함 검출 에칭의 처리 온도는 510℃이다.
도 8에는 상기의 PL법에 의해 BPD를 평가한 결과가 나타나 있다. 도 8(a)에는 실험 1과 실험 2의 PL법에서 얻어진 BPD의 분포와, BPD 밀도가 나타나 있다. 도 8(b)에는 PL법에서 관측된 BPD(BPD가 존재하는 부분으로부터의 발광)가 나타나 있다. 또한, SiC 웨이퍼의 단부(도 8(a)에 나타난 링 형상의 부분)에는 절단 및 연삭 등에 수반하는 데미지가 존재한다. 따라서, SiC 웨이퍼의 단부로부터 3㎜를 제외하고 BPD를 평가하고 있다. Si 증기압 하에서의 가열 후에 에피택셜층을 형성한 SiC 웨이퍼(실험 1)에서는 BPD 밀도가 5.63(㎝-2)이며, CMP 후에 에피택셜층을 형성한 SiC 웨이퍼(실험 2)에서는 BPD 밀도가 17.86(㎝-2)이었다.
도 9에는 상기의 에치 피트법에 의해 BPD를 평가한 결과가 나타나 있다. 도 9(a)에는 실험 결과를 나타낸 표가 기재되어 있다. 도 9(b)에는 광학 현미경으로 관찰된 결함이 나타나 있다. TED 및 TSD는 기저면에 수직인 전위이기 때문에, SiC 웨이퍼의 두께 방향으로 대략 평행한 대략 원형의 피트가 형성되어 있다. 또한, TED는 TSD와 비교하여 지름이 작다. 한편, BPD는 기저면에 평행한 전위이기 때문에, 오프 각을 갖는 SiC 웨이퍼의 경우에는 두께 방향에 대해 경사진 피트가 형성되므로, 이 피트는 형상이 약간 찌그러져 있다. 이와 같이, 에치 피트법에 의해 TED, TSD, 및 BPD를 구별할 수 있다.
또, 도 9(a)에는 실험 1에서부터 실험 3에서 관측된 BPD의 수 및 BPD 밀도가 기재되어 있다. 여기서, 실험 3에서는 실험 1 및 실험 2 등에서 형성된 에피택셜층이 연마에 의해 제거되기 때문에, 실험 1 또는 2에서 이용한 SiC 웨이퍼의 에피택셜층 형성 전의 BPD의 수 및 BPD 밀도가 나타나 있다. 또, BPD는 BPD 그대로 에피택셜층을 전파하거나, TED로 변환되어 전파하거나 중 어느 것이다. 이상에 의해, 「실험 1에서 관측된 BPD 밀도(또는 수)」를 「실험 3에서 관측된 BPD 밀도(또는 수)」로 나누어 퍼센트 표시로 변환함으로써 잔존한 BPD의 비율(%)을 계산할 수 있다. 또, 이 잔존한 BPD의 비율을 100에서 뺌으로써 TED로 변환된 BPD의 비율(즉, 변환율)을 계산할 수 있다. 이상의 처리로 구해진 실험 1의 변환율과 실험 2의 변환율이 도 9(a)에 기재되어 있다. 또, 에치 피트법에 있어서도 PL법과 같은 이유로 SiC 웨이퍼의 단부로부터 2㎜를 제외하고 BPD를 평가하고 있다.
에치 피트법에 따라 평가된 실험 1에서의 BPD 밀도는 5.92(㎝-2)이고, 실험 2에서의 BPD 밀도는 20.41(㎝-2)이었다. 이 값은 PL법에서 평가된 값과 근사하기 때문에, 검출 결과가 타당하다는 것이 확인되었다. 또, 양자의 값을 비교하면, 실험 1(본 실시형태)에서는 실험 2(종래예)와 비교하여 BPD 밀도가 1/2 이하(상세하게는 1/3 이하)이다.
또, 실험 1에서의 변환율은 97.7%이고, 실험 2에서의 변환율은 91.9%이었다. 즉, 실험 1에서의 BPD의 잔존율은 2.3%이고, 실험 2에서의 BPD의 잔존율은 7.1%이었다. 따라서, 실험 1(본 실시형태)에서는 실험 2(종래예)와는 달리 BPD의 잔존율이 5% 이하로 되어 있다. 이상에 의해, 본 실시형태의 표면 개질 공정을 수행함으로써, SiC 웨이퍼 표면의 BPD가 에피택셜층의 형성시에 TED로 변화되기 쉬워지는 것이 확인되었다.
또, 실험 1에서의 변환율(97.7%)로부터 실험 2에서의 변환율(91.9%)를 감산하면 5.8%가 된다. 이것은 Si 증기압 에칭에서의 가열을 수행함으로써 CMP를 수행하는 경우와 비교하여, 전체 중 5.8%의 BPD가 추가로 TED로 변환되어 있는(변환율이 5.8% 향상되고 있는) 것을 나타내고 있다. 즉, 상술한 (1) BPD의 선단부에 {1-100}계 분자층 스텝이 형성되는 것에 의한 「BPD→TED」의 변환, 및 (2) 에피택셜층 성장의 초기 단계에 있어서 BPD의 선단이 작아지는 것에 기인하는 「BPD→TED」 변환의 촉진이 일어나는 것의 두 개에 의해 변환율이 5% 이상(상세하게는 5.8%) 향상되고 있다. 또한, CMP를 수행하는 경우의 변환율은 조건에 따라서 상이하지만 90% 전후인 것을 고려하면, 변환율을 향상시키는 여지(변환율의 향상의 상한)는 최대로 10%이다.
또, 상술한 바와 같이 개질 SiC 웨이퍼(41)의 표면은 비상하게 평탄도가 높기 때문에, 본 실시형태에서 형성되는 에피택셜층(42)도 비상하게 평탄도가 높아진다. 구체적으로 설명하면, 상기의 조건 2에서 얻어진 에피택셜층(42)의 표면에 대하여, 백색 간섭 현미경을 이용하여 943㎛×708㎛의 직사각형의 측정 영역의 표면 조도를 계측한 결과, 도 10에 나타낸 바와 같이 표면 조도(산술 평균 조도)가 Ra=0.32㎚이었다. 이와 같이, 본 실시형태의 개질 SiC 웨이퍼(41)에 에피택셜층(42)을 형성함으로써, 표면 조도가 1㎚ 이하, 조건에 따라서는 더욱 낮은 0.5㎚ 이하의 에피택셜층(42)을 형성할 수 있다. 또한, 비특허문헌 1에 나타난 방법에서는 단위는 상이하지만 표면 조도가 Rms=1.5㎚인 것이 기재되어 있다. 이것은 에피택셜층을 형성하기 전의 가열 처리에 의해 SiC 웨이퍼의 표면 조도가 악화되고, 그 영향으로 에피택셜층의 표면 조도가 악화되기 때문이다.
이와 같이, 본 실시형태의 방법을 수행함으로써, BPD 밀도가 낮고, 나아가 평탄도가 높은 에피택셜층(42)을 갖는 에피택셜층 부착 SiC 웨이퍼(43)를 생성할 수 있다. 이 에피택셜층 부착 SiC 웨이퍼(43)를 이용함으로써, PIN 다이오드나 IGBT 등의 바이폴라형 반도체 소자에 있어서 통전 열화가 발생하기 어렵고, 전계 집중 등도 일어나기 어려운 고성능의 반도체 디바이스를 제조할 수 있다. 이와 같은 반도체 디바이스는, 예를 들면 높은 내전압(수 kV~수십 kV)이 요구되는 스위칭 소자 등의 용도에 특히 적합하다.
또한, 본 실시형태의 표면 개질 공정에서는 처리전 SiC 웨이퍼(40)가 평탄해지는 동시에 표면이 에칭된다. 이 공정에서는 가열 속도가 높아질수록, 불활성 가스의 압력이 낮아질수록, Si의 압력이 높아질수록 에칭 속도가 높아진다. 따라서, 상기를 고려하여 고속의 에칭을 수행함으로써, 기계 가공 공정의 적어도 일부를 생략할 수 있다.
이상에서 설명한 바와 같이, 본 실시형태의 개질 SiC 웨이퍼(41)의 제조 방법(SiC 웨이퍼의 표면 처리 방법)에서는 에피택셜층(42)을 형성하기 전의 처리전 SiC 웨이퍼(40)를 처리하여 표면이 개질된 개질 SiC 웨이퍼(41)를 제조하는 방법에 있어서, 이하의 표면 개질 공정을 수행한다. 즉, 처리전 SiC 웨이퍼(40)에는 (0001) 면내에 평행한 전위인 BPD와 TED가 포함되어 있고, 처리전 SiC 웨이퍼(40) 표면의 BPD였던 부분이 에피택셜층(42)의 형성시에 TED로서 전파되는 비율이 높아지도록 표면의 성질을 변화시킨다.
이것에 의해, 처리전 SiC 웨이퍼(40)의 내부가 아닌 표면의 성질을 변화시켜 개질 SiC 웨이퍼(41)로 하고, 상기와 같이 하여 제조된 개질 SiC 웨이퍼(41)에 에피택셜층을 성장시킴으로써, 반도체 디바이스의 성질을 열화시키는 BPD를 반도체 디바이스의 성능에 영향이 없는 TED로 변화시킬 수 있다. 따라서, 고성능의 반도체 디바이스 제조에 적합한 개질 SiC 웨이퍼(41)를 제작할 수 있다. 특히, 처리전 SiC 웨이퍼의 내부가 아닌 표면의 성질을 변화시킴으로써, 짧은 처리 시간에 BPD를 저감할 수 있다.
또, 본 실시형태의 개질 SiC 웨이퍼(41)의 제조 방법에 있어서, 잉곳(4)으로부터 웨이퍼 형상으로 가공된 후에 기계 가공이 수행되는 동시에 화학 기계 연마가 수행되지 않은 처리전 SiC 웨이퍼(40)에 대해 표면 개질 공정이 수행된다.
이것에 의해, 상기의 표면 개질 공정에서는 에피택셜층(42) 형성시의 BPD 밀도를 저하시킬 뿐만 아니라, 표면이 평탄화되기 때문에, 화학 기계 연마가 불요하게 된다. 따라서, 개질 SiC 웨이퍼(41)의 제조시의 공정 수를 줄일 수 있다.
또, 본 실시형태의 개질 SiC 웨이퍼(41)의 제조 방법에 있어서, 표면 개질 공정이 수행됨으로써, 에피택셜층 형성 후 표면의 산술 평균 조도가 1㎚ 이하가 된다.
이것에 의해, 표면을 평탄화하면서 BPD 밀도가 낮은 SiC 웨이퍼를 제작할 수 있으므로, 고성능의 반도체 디바이스를 제조할 수 있다.
또, 본 실시형태에서는 개질 SiC 웨이퍼(41)에 대해서 에피택셜층(42)을 형성하는 에피택셜층 형성 공정을 수행하여 에피택셜층 부착 SiC 웨이퍼(43)를 제조한다.
또, 본 실시형태에서는 처리전 SiC 웨이퍼(40)에 표면 개질 공정을 수행하여 {1-100}계 분자층 스텝을 형성하는 것, 및 개질 SiC 웨이퍼(41)에 에피택셜층 형성 공정을 수행하여 해당 형성의 초기 단계에 있어서 BPD의 사이즈를 작게 하는 것으로 실현되는 BPD로부터 TED로의 변환율이 처리전 SiC 웨이퍼(40)에 CMP를 수행한 후에 에피택셜층(42)을 형성한 경우의 변환율보다도 5% 이상 높다.
이상에 의해, BPD 밀도가 낮은 에피택셜층 부착 SiC 웨이퍼(43)를 제조할 수 있다.
또, 본 실시형태의 표면 개질 공정에서는 처리전 SiC 웨이퍼(40)의 표면에 생기는 BPD를 TED로 변환하고 있다.
또, 본 실시형태의 에피택셜층 부착 SiC 웨이퍼(43)는 개질 SiC 웨이퍼(41)와 1층의 에피택셜층(42)을 구비한다. 개질 SiC 웨이퍼(41)의 표면에는 BPD가 포함되어 있다. 에피택셜층(42) 표면의 BPD 밀도는 개질 SiC 웨이퍼(41) 표면(상세하게는 표면 개질 공정의 영향이 생기지 않는 표면보다도 약간 내부측, 즉 표면 바로 아래)의 BPD 밀도의 5% 이하이다.
이상에서 본 발명의 적합한 실시형태를 설명했지만, 상기의 구성은 예를 들면 이하와 같이 변경할 수 있다.
도 3 등에서 설명한 제조 공정은 일례이며, 공정의 순서를 교체하거나, 일부의 공정을 생략하거나, 다른 공정을 추가하거나 할 수 있다. 예를 들면, 수소 에칭에 의한 표면의 클리닝 공정을 예를 들면 표면 개질 공정 후 및 에피택셜층의 형성 전에 수행해도 되고, 에피택셜층 형성 공정 후에 BPD 밀도를 검사하는 처리를 수행해도 된다.
상기에서 설명한 온도 조건 및 압력 조건 등은 일례이며, 적절히 변경할 수 있다. 또, 상술한 고온 진공로(10) 이외의 가열 장치(예를 들면 내부 공간이 복수 존재하는 고온 진공로)를 이용하거나, 다결정의 SiC 웨이퍼를 이용하거나, 도가니(30)와 상이한 형상 또는 소재의 용기를 이용하거나 해도 된다. 예를 들면, 수용 용기의 외형은 원기둥 형상에 한정되지 않으며, 입방체 형상 또는 직육면체 형상이어도 된다.
4　잉곳
10　고온 진공로
30　도가니
40　처리전 SiC 웨이퍼
41　개질 SiC 웨이퍼
42　에피택셜층
43　에피택셜층 부착 SiC 웨이퍼

Claims (13)

  1. 에피택셜층을 형성하기 전의 처리전 SiC 웨이퍼를 처리하여 표면이 개질된 개질 SiC 웨이퍼를 제조하는 방법으로서,
    상기 처리전 SiC 웨이퍼의 적어도 표면에는 (0001) 면내에 평행한 전위인 기저면 전위가 포함되어 있고,
    상기 처리전 SiC 웨이퍼 표면의 상기 기저면 전위가 에피택셜층의 형성시에 관통 인상 전위로서 전파되는 비율이 높아지도록 상기 처리전 SiC 웨이퍼 표면의 성질을 변화시키는 표면 개질 공정을 수행하며,
    상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼의 표면에 {1-100}계 분자층 스텝을 형성하는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  2. 에피택셜층을 형성하기 전의 처리전 SiC 웨이퍼를 처리하여 표면이 개질된 개질 SiC 웨이퍼를 제조하는 방법으로서,
    상기 처리전 SiC 웨이퍼의 적어도 표면에는 (0001) 면내에 평행한 전위인 기저면 전위가 포함되어 있고,
    상기 처리전 SiC 웨이퍼의 표면에 {1-100}계 분자층 스텝을 형성함으로써 표면을 개질하는 표면 개질 공정을 수행하는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  3. 청구항 2에 있어서,
    상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼의 표면에 생겨 있는 상기 기저면 전위를 관통 인상 전위로 변환하는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  4. 청구항 3에 있어서,
    상기 표면 개질 공정에 있어서, 상기 처리전 SiC 웨이퍼에 대해 평탄화도 동시에 수행되는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  5. 청구항 3에 있어서,
    상기 표면 개질 공정이 수행됨으로써, 상기 에피택셜층 형성 후의 표면의 산술 평균 조도(Ra)가 1㎚ 이하로 되는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  6. 청구항 5에 있어서,
    상기 표면 개질 공정에서는 상기 처리전 SiC 웨이퍼를 Si 증기압 하에서 가열하는 것을 특징으로 하는 개질 SiC 웨이퍼의 제조 방법.
  7. 청구항 1에 기재된 개질 SiC 웨이퍼의 제조 방법을 이용하여 제조된 개질 SiC 웨이퍼에 대해 상기 에피택셜층을 형성하는 에피택셜층 형성 공정을 수행하는 것을 특징으로 하는 에피택셜층 부착 SiC 웨이퍼의 제조 방법.
  8. 청구항 7에 있어서,
    상기 처리전 SiC 웨이퍼에 상기 표면 개질 공정을 수행하여 {1-100}계 분자층 스텝을 형성하는 것, 및 상기 개질 SiC 웨이퍼에 상기 에피택셜층 형성 공정을 수행하여 해당 형성의 초기 단계에 있어서 상기 기저면 전위의 사이즈를 작게 함으로써 실현되는, 상기 기저면 전위로부터 관통 인상 전위로의 변환율(%)이,
    상기 처리전 SiC 웨이퍼에 화학 기계 연마를 수행한 후에 상기 에피택셜층을 형성한 경우의 변환율(%)보다도 5% 이상 높은 것을 특징으로 하는 에피택셜층 부착 SiC 웨이퍼의 제조 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202037773A (zh) * 2018-11-05 2020-10-16 學校法人關西學院 碳化矽半導體基板、碳化矽半導體基板的製造方法、碳化矽半導體基板的製造裝置以及降低碳化矽半導體基板之底面差排的方法
US11862684B2 (en) 2019-01-08 2024-01-02 Sumitomo Electric Industries, Ltd. Recycle wafer of silicon carbide and method for manufacturing silicon carbide semiconductor device
CN114174570B (zh) * 2019-03-29 2024-04-30 学校法人关西学院 具备温度梯度反转单元的半导体衬底的制造装置和半导体衬底的制造方法
US20220333270A1 (en) * 2019-08-06 2022-10-20 Kwansei Gakuin Educational Foundation SiC SEED CRYSTAL AND METHOD FOR PRODUCING SAME, SiC INGOT PRODUCED BY GROWING SAID SiC SEED CRYSTAL AND METHOD FOR PRODUCING SAME, AND SiC WAFER PRODUCED FROM SAID SiC INGOT AND SiC WAFER WITH EPITAXIAL FILM AND METHODS RESPECTIVELY FOR PRODUCING SAID SiC WAFER AND SAID SiC WAFER WITH EPITAXIAL FILM
EP4012079A4 (en) * 2019-08-06 2023-06-21 Kwansei Gakuin Educational Foundation SIC SUBSTRATE, SIC EPITALIAL SUBSTRATE, SIC BAR AND METHOD OF PRODUCTION
EP4036281A4 (en) * 2019-09-27 2023-08-02 Kwansei Gakuin Educational Foundation SIC MONOCRYSTAL MANUFACTURING METHOD, SIC MONOCRYSTAL MANUFACTURING DEVICE, AND SIC MONOCRYSTAL SLICE
FR3118284B1 (fr) * 2020-12-17 2022-11-04 Commissariat Energie Atomique Dispositif électronique en siliciure de carbone et son procédé de fabrication
WO2024034448A1 (ja) * 2022-08-09 2024-02-15 学校法人関西学院 フォトルミネッセンス測定におけるバックグラウンドの発光強度のバラツキを抑制する方法及び半導体基板の評価方法
CN117637463A (zh) * 2024-01-26 2024-03-01 希科半导体科技(苏州)有限公司 碳化硅衬底的位错缺陷的处理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311541A (ja) 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板の製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP2013107788A (ja) 2011-11-18 2013-06-06 Central Research Institute Of Electric Power Industry 炭化珪素ウェハの製造方法、炭化珪素ウェハ及び炭化珪素半導体素子並びに電力変換装置
US20150129897A1 (en) * 2011-11-23 2015-05-14 University Of South Carolina Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial Films
JP5958949B2 (ja) 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
WO2017018533A1 (ja) 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
JP5152887B2 (ja) * 2006-07-07 2013-02-27 学校法人関西学院 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
US9644288B2 (en) * 2011-11-23 2017-05-09 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP6080075B2 (ja) 2013-06-13 2017-02-15 学校法人関西学院 ＳｉＣ基板の表面処理方法
JP6232329B2 (ja) 2014-03-31 2017-11-15 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法
US10020366B2 (en) * 2015-09-25 2018-07-10 The United States Of America, As Represented By The Secretary Of The Navy Removal of basal plane dislocations from silicon carbide substrate surface by high temperature annealing and preserving surface morphology

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311541A (ja) 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板の製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP5958949B2 (ja) 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
JP2013107788A (ja) 2011-11-18 2013-06-06 Central Research Institute Of Electric Power Industry 炭化珪素ウェハの製造方法、炭化珪素ウェハ及び炭化珪素半導体素子並びに電力変換装置
US20150129897A1 (en) * 2011-11-23 2015-05-14 University Of South Carolina Pretreatment Method for Reduction and/or Elimination of Basal Plane Dislocations Close to Epilayer/Substrate Interface in Growth of SiC Epitaxial Films
WO2017018533A1 (ja) 2015-07-29 2017-02-02 新日鐵住金株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法

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