CN110431654B - 改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法 - Google Patents

改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法 Download PDF

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Abstract

在改性SiC晶片(41)的制造方法(SiC晶片的表面处理方法)中，且于制造改性SiC晶片(41)的方法中进行以下的表面改性工序，其中，该改性SiC晶片(41)，处理形成外延层(42)之前的处理前SiC晶片(40)而将表面改性。也就是说，处理前SiC晶片(40)含有平行于(0001)面的位错即BPD、和TED，且以处理前SiC晶片(40)的表面的属BPD的部分在外延层(42)的形成时作为TED进行传播的比例变高的方式使表面的性质变化。

Description

改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方 法、及表面处理方法
技术领域
本发明主要涉及一种BPD密度低的SiC晶片的制造方法。
背景技术
BPD密度作为影响使用SiC晶片而制作的半导体元件的性能的值，早已周知。BPD是basal plane dislocation的缩称，且是指平行于SiC的(0001)面的位错即基面位错。于BPD密度高的情况下，半导体元件的通电容易劣化。专利文献1公开一种用以降低此BPD密度的方法。
在专利文献1中，公开一种通过在惰性气体环境下加热使外延层生长之前的SiC基板而使SiC基板内部的BPD的尖端部变化为TED(threading edge dislocation；刃状位错)的方法。同样地，公开一种对形成于SiC基板的外延层也同样通过在惰性气体环境下进行加热而使BPD的尖端部变化为TED的方法。在该SiC基板上进行外延生长的情况下，由于尖端部为TED，因此变得不是BPD而是TED在外延层传播。另外，TED不会对半导体元件的性能的劣化产生影响。因此，通过採用该方法，能使SiC基板的BPD密度降低。
非专利文献1记载有与专利文献1同样地通过在氬气(惰性气体)环境下加热SiC基板，将SiC基板内部的BPD转换为TED，从而使BPD密度、及外延生长后的BPD密度降低。
现有技术文献
专利文献
专利文献1：日本专利第5958949号公报
非专利文献
非专利文献1：「Mitigation of BPD by Pre-Epigrowth High TemperatureSubstrate Annealing」,N.A.Mahadik,et.al.,Materials Science Forum,2016,Vol.858,pp 233-236
发明内容
发明所要解决的技术问题
其中，在专利文献1及非专利文献1中，记载有通过在SiC晶片(SiC基板)或外延层的内部将BPD转换为TED而使BPD降低的方法。然而，于该方法中，由于需要对SiC晶片或外延层的内部传送热，因此具有处理时间变长的倾向。
本发明是鉴于以上的情状而完成，其主要的目的，在于提供一种当形成外延层时，用以在短时间内制作形成有BPD密度低的外延层的构成的SiC晶片的制造方法。
解决问题所采用的技术方案及效果
本发明所要解决的问题，诚如以上的说明，下面对用以解决此问题的手段及其功效进行说明。
根据本发明的第一观点，提供一种改性SiC晶片的制造方法，于制造改性SiC晶片的制造方法中包含以下的表面改性工序，其中，该改性SiC晶片，对形成外延层之前的处理前SiC晶片进行处理而将表面改性。所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且在所述表面改性工序中，以所述处理前SiC晶片的表面的所述基面位错在外延层的形成时作为刃状位错进行传播的比例变高的方式使所述处理前SiC晶片的表面的性质变化。
由此，通过不是在处理前SiC晶片的内部而是使表面的性质变化而作为改性SiC晶片，且在该改性SiC晶片上使外延层生长，能使会造成半导体元件的性质劣化的BPD容易变化为不影响半导体元件的性能的TED。因此，能制作适合高性能的半导体元件的制造的改性SiC晶片。尤其是，通过不是在处理前SiC晶片的内部而是使表面的性质变化，能以较短的处理时间降低BPD。
在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，在所述处理前SiC晶片的表面形成{1-100}系分子层台阶。
由此，具有促进BPD的降低的可能性。
在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，将所述处理前SiC晶片的表面产生的所述基面位错转换为刃状位错。
在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，同时还对所述处理前SiC晶片进行平坦处理。
由此，由于同时进行平坦化处理与表面改性处理，因此能缩短制造工序。
在所述改性SiC晶片的制造方法中，优选通过进行所述表面改性工序，所述外延层的形成后的表面的算术平均粗糙度(Ra)成为1nm以下。
由此，能一面改善表面粗糙度一面制作BPD密度低的SiC晶片，因此能制作更高性能的半导体元件。
在所述改性SiC晶片的制造方法中，优选在所述表面改性工序中，在Si蒸气压力下加热所述处理前SiC晶片。
由此，由于能将改性SiC晶片的表面形成为晶体缺陷少且分子性稳定的状态，因此与形成外延层的方法大致无关而能够形成表面平坦的外延层。
根据本发明的第2观点，提供一种附有外延层的SiC晶片的制造方法，其进行外延层形成工序，在该外延层形成工序中，对使用所述改性SiC晶片的制造方法而被制造的改性SiC晶片形成所述外延层。
另外，优选在所述附有外延层的SiC晶片的制造方法中，从所述基面位错朝刃状位错的转换率(％)，比对所述处理前SiC晶片进行化学机械抛光之后形成所述外延层的情况的转换率(％)高5％以上，其中，该从所述基面位错朝刃状位错的转换率(％)，通过对所述处理前SiC晶片进行所述表面改性工序而形成{1-100}系分子层台阶、及对所述改性SiC晶片进行所述外延层形成工序且于该形成的初始阶段减小所述基面位错的大小而被实现。另外，能实现具有相同特征的附有外延层的SiC晶片。
另外，根据本发明的第3观点，提供一种以下构成的附有外延层的SiC晶片。也就是说，其包含SiC晶片、及形成于该SiC晶片的外延层。所述SiC晶片的表面含有平行于(0001)面的位错即基面位错。所述外延层的表面的所述基面位错的密度，是所述SiC晶片的表面的所述基面位错的密度的5％以下。
通过以上构成，能实现BPD密度低的附有外延层的SiC晶片。
优选在所述附有外延层的SiC晶片中，所述SiC晶片的所述外延层的表面的算术平均粗糙度(Ra)为1nm以下。
由此，能一面改善表面粗糙度一面制作BPD密度低的SiC晶片，因此能制造更高性能的半导体元件。
在所述附有外延层的SiC晶片中，优选设为以下的结构。也就是说，在所述SiC晶片上仅形成一层外延层。所述外延层的表面的BPD密度，是所述SiC晶片的表面的BPD密度的5％以下。
由此，与专利文献1不同，即使于仅形成一层外延层的情况下，也能实现BPD密度低的附有外延层的SiC晶片。
根据本发明的第4观点，提供一种以下的表面处理方法。也就是说，所述SiC晶片含有平行于(0001)面的位错即基面位错。另外，进行表面改性工序，于该表面改性工序中，以属所述基面位错的部分在外延层的形成时作为刃状位错进行传播的比例变高的方式使表面的性质变化。
因此，通过不是在处理前SiC晶片的内部而是使表面的性质变化而作为改性SiC晶片，且在该改性SiC晶片上使外延层生长，能使会造成半导体元件的性质劣化的BPD容易变化为不影响半导体元件的性能的TED。由此，能制作适合高性能的半导体元件的制造的改性SiC晶片。尤其是，通过不是在处理前SiC晶片的内部而是使表面的性质变化，能够以较短的处理时间降低BPD。
附图说明
图1为说明在本发明的表面改性工序等中使用的高温真空炉的概要的图。
图2为示意出示现有例的附有外延层的SiC晶片的制造工序的图。
图3为示意出示本实施方式的附有外延层的SiC晶片的制造工序的图。
图4为出示TED及BPD的位错的方向的图。
图5为出示在SiC晶片上形成外延层时维持位错或位错变化的状况的图。
图6为示意出示在Si蒸气压力下的加热后的改性SiC晶片上形成的台阶结构的图。
图7为出示CMP后的SiC晶片的表面产生的BPD在Si蒸气压力下的加热后的改性SiC晶片上被分解的情况的SEM影像。
图8为出示使用PL法评价BPD而得的实验结果的图。
图9为出示使用蚀坑法评价BPD而得的实验结果的图。
图10为出示以白色干涉显微镜对在Si蒸气压力下的加热后的改性SiC晶片上形成的外延层测量表面粗糙度的结果的图。
具体实施方式
下面，参照图式，对本发明的实施方式进行说明。首先，参照图1，对在本实施方式的加热处理中使用的高温真空炉10进行说明。
如图1所示，高温真空炉10具备主加热室21、及预加热室22。主加热室21可将至少表面由单晶4H-SiC等构成的单晶SiC基板(处理前SiC晶片40)加热为1000℃以上且2300℃以下的温度。预加热室22是于主加热室21进行加热之前用以对处理前SiC晶片40进行预热的空间。
主加热室21连接有真空形成用阀23、惰性气体注入用阀24及真空计25。真空形成用阀23可调节主加热室21的真空度。惰性气体注入用阀24，可调节主加热室21内的惰性气体(例如Ar气体等稀有气体蒸气、即对固态的SiC缺乏反应性的气体且除氮气以外)的压力。真空计25可测量主加热室21内的真空度。
主加热室21的内部具备加热器26。另外，在主加热室21的侧壁及天花板上固定有省略图示的热反射金属板，且此热反射金属板以使加热器26的热朝向主加热室21的中央部反射的方式构成。由此，可强力且均匀地加热处理前SiC晶片40，使其升温至1000℃以上且2300℃以下的温度。再者，作为加热器26，例如可使用电阻加热式的加热器或高频感应加热式的加热器。
高温真空炉10，对被收容于坩埚(收容容器)30内的处理前SiC晶片40进行加热。坩埚30被载置于适宜的支撑台等上，且被构成为通过此支撑台移动而至少能从预加热室移动至主加热室。坩埚30具备能相互嵌合的上容器31及下容器32。坩埚30的下容器32，能以使处理前SiC晶片40的主面及背面两者露出的方式支撑该处理前SiC晶片40。处理前SiC晶片40的主面为Si面，若以晶面表现则为(0001)面。处理前SiC晶片40的背面为C面，若以晶面表现则为(000-1)面。另外，处理前SiC晶片40，也可相对在所述Si面、C面而具有偏移角。其中，主面是指处理前SiC晶片40的表面中的面积最大的2面(图1的上面及下面)中的一者，且在后工序形成有外延层的表面。背面是指主面的相反侧的表面。
坩埚30在构成收容有处理前SiC晶片40的内部空间的壁面(上面、侧面、底面)的部分，从外部侧起朝内部空间侧依序由钽层(Ta)、碳化钽层(TaC及Ta2C)、及钽硅化物层(TaSi2或Ta5Si3等)构成。
此钽硅化物层通过加热而朝坩埚30的内部空间供给Si。另外，因在坩埚30内含有钽层及碳化钽层，因此可取入周围的C蒸气。由此，在加热时能够将内部空间内设定为高纯度的Si气体环境。再者，也可取代设置钽硅化物层，而在内部空间配置固态的Si等Si源。此情况下，通过加热时使固态的Si升华，能将内部空间内设定为高纯度的Si蒸气压力下。
当加热处理前SiC晶片40时，首先，如图1的点划线所示将坩埚30配置于高温真空炉10的预加热室22，以适宜的温度(例如约800℃)进行预加热。其次，使坩埚30朝被预先升温至设定温度(例如，约1800℃)的主加热室21移动。然后，一面调节压力等一面加热处理前SiC晶片40。再者，也可省略预加热。
接着，对从晶碇4制造附有外延层的SiC晶片43的工序进行说明。首先，一面与现有的制造工序比较一面对本实施方式的制造工序进行说明。图2为示意出示现有的附有外延层的SiC晶片43的制造工序的图。图3为示意出示本实施方式的附有外延层的SiC晶片43的制造工序的图。
晶碇4是根据公知的升华法或溶液生长法等而制作的单晶SiC的晶块。如图2及图3所示，首先通过金刚石线等切割手段以既定的间隔切割SiC的晶碇4，从晶碇4制作多片处理前SiC晶片40(晶片制作工序)。再者，也能够以其他的方法制作处理前SiC晶片40。例如，可通过激光照射等而在晶碇4上设置损伤层之后，作成晶片形状取出。另外，通过使从晶碇等获得的单晶SiC基板与多晶SiC基板贴合之后，根据需要进行剥离等的处理，能制作至少表面为单晶SiC的SiC晶片。
在本实施方式中，将进行后述的表面改性工序之前的SiC晶片称为处理前SiC晶片40。在处理前SiC晶片40的主面及背面存在有晶片制作工序时形成的较大的表面粗化。再者，将进行表面改性工序之后的SiC晶片称为改性SiC晶片41。另外，将处理前SiC晶片40与改性SiC晶片41统称为SiC晶片。
接着，对处理前SiC晶片40进行机械加工工序。在机械加工工序中，例如进行研削、机械抛光等。研削是指通过金刚石磨轮等对处理前SiC晶片40的主面或背面进行机械研削，用以将处理前SiC晶片40作成目标的厚度而进行的处理。即使在进行了该研削的情况下，处理前SiC晶片40的表面仍然保留较大的粗面。因此，进行使用比研削更细的砂粒的机械加工即机械抛光(除化学机械抛光外，以下相同)，对处理前SiC晶片40的表面进行平坦处理。
以上说明的工序，在现有例与本实施方式中皆相同(详细容待后述，但在本实施方式中可省略机械加工工序的一部分)。即使在进行机械抛光之后，处理前SiC晶片40的表面仍存在有某种程度的粗面化。因此，在现有例中，会进行化学机械抛光(CMP)，进一步将处理前SiC晶片40的表面平坦化。化学机械抛光，是指通过砂粒的机械抛光、及利用抛光液内含有的成分的化学作用而将表面平坦化的处理。
一般来说，有时也可在化学机械抛光工序之后不进行表面改性工序而进行外延层形成工序，但如专利文献1等所示，进行BPD降低工序的方法，也已周知。BPD降低工序，是指对处理前SiC晶片40进行处理以降低BPD的工序。另外，在本实施方式中，尤其是对处理前SiC晶片40的表面进行处理，因此特别将本实施方式的BPD降低工序称作为表面改性工序。通过进行这些工序，此后形成的外延层42的BPD密度(每单位面积的BPD的数量)变低。
在此，参照图4及图5对BPD及TED进行说明。图4为出示TED及BPD的位错的方向的图。图5为出示在SiC晶片上形成外延层时维持位错或位错变化的状况的图。
如图4所示，BPD是平行于SiC的(0001)面的位错。该(0001)面相当于基面。于BPD密度高的情况下，半导体元件的通电性能容易劣化。如图4所示，TED是平行于SiC的<0001>方向的位错的一种。因此，TED是以垂直贯穿基面的方式形成。TED不会对半导体元件的性能产生影响。
处理前SiC晶片40，通过使晶碇4相对于基面倾斜既定角度(偏移角度)进行切割而被制作。优选既定角度例如相对于＜11-20＞方向或＜1-100＞方向而为0.1°以上且4°以下或8°以下。因此，如图5所示，SiC晶片的表面(主面)相对于基面倾斜。
另外，通过于SiC晶片形成外延层，位错会直接传播、或变化为其他的位错后进行传播。具体而言，如图5所示，存在有以下的情形：TED直接以TED进行传播、或BPD变化为TED后进行传播、亦或BPD直接以BPD进行传播。通过BPD变化为TED，可减少使半导体元件的性能降低的BPD。通过进行本实施方式的表面改性工序，在其后的外延层的形成时，可提高在表面改性工序之前属BPD的部分在外延层形成时作为TED进行传播的机率。具体可以认为是，于表面改性工序结束时的改性SiC晶片41的表面，BPD已转换为TED、或BPD以容易转换为TED的方式发生性质变化、或两者皆有产生。另外，亦有产生通过进行本实施方式的表面改性工序而造成BPD变得难传播的情形。具体可以认为是，于表面改性工序结束时的改性SiC晶片41的表面，改性SiC晶片41的表面的性质已被以BPD变得难以在外延层42传播的方式变化。
在现有例中，作为该表面改性工序，进行在惰性气体下的加热。由此，SiC晶片表面的BPD(尖端侧的BPD)变化为TED。其结果，由于TED会在外延层42进行传播，因另外延层42的BPD密度降低。但在专利文献1中，虽记载为在惰性气体下(或真空中)进行加热，却并未记载将SiC晶片的周遭设定为Si蒸气压力下的内容。因此，通过进行加热，因Si蒸气会从SiC晶片升华或产生其他的反应，而会于现有的改性SiC晶片41产生表面粗化进而造成平坦度降低。
该改性SiC晶片41的表面粗化，还会在形成于其上的外延层42进行传播。由此，由于现有例中获得的外延层42会产生表面粗化且平坦度降低，因此使用现有例的外延层42制造的半导体元件，有可能因电场的局部集中等而造成作为半导体元件的性能降低。
与此相对，本实施方式的表面改性工序，是在Si蒸气压力下的加热处理。具体而言，将具有偏移角的处理前SiC晶片40收容于坩埚30内，在Si蒸气压力下且于1500℃以上且2200℃以下、优选1600℃以上且2000℃以下的温度范围内使用高温真空炉10进行加热。再者，该加热时，除了Si蒸气外还可供给惰性气体。通过供给惰性气体，可使处理前SiC晶片40的蚀刻速度降低。再者，除了Si蒸气及惰性气体外，不使用其他蒸气的产生源。通过以该条件加热处理前SiC晶片40，一面将表面平坦化一面进行蚀刻。具体而言，进行以下所示的反应。扼要说明如下，通过在Si蒸气压力下加热处理前SiC晶片40，处理前SiC晶片40的SiC，因热分解并与Si化学反应而变成Si2C或SiC2等进行升华，并且，Si气体环境下的Si，在处理前SiC晶片40的表面与C结合而引起自组织化，进而被平坦处理。
(1)SiC(s)→Si(v)I+C(s)I
(2)2SiC(s)→Si(v)II+SiC2(v)
(3)SiC(s)+Si(v)I+II→Si2C(v)
由此通过将处理前SiC晶片40平坦化，形成有如图7所示的{1-100}系分子层台阶。本实施方式中制造的改性SiC晶片41，是形成有{1-100}系分子层台阶的SiC晶片。另外，该{1-100}系分子层台阶，具有在相同高度的台阶终止的表面。其中，SiC单晶是如图6所示的构成，也就是说、层积方向(由Si-C构成的分子层的堆叠方向)每半周期朝＜1-100＞方向或其相反方向折返。在4H-SiC的情况，若将Si原子与C原子的层积方向的距离设为L，则Si原子与C原子的层积取向按每2L(每半单元)进行反转。通过进行本实施方式的表面改性工序，在4H-SiC的情况，各台阶的高度会在半单元(2分子层)或全单元(4分子层)终止。图6为出示于4H-SiC的情况下各台阶的高度在半单元终止的改性SiC晶片41的示意图。再者，在6H-SiC的情况下，Si原子与C原子的层积取向按每3L(每半单元)进行反转。
因此，通过进行本实施方式的表面改性工序，改性SiC晶片41的表面成为分子级平坦面。因此，在本实施方式中，不需要化学机械抛光工序。图7出示以扫描型电子显微镜确认为了对机械抛光(金刚石抛光)后进行了CMP的SiC晶片、与机械抛光后进行了Si蒸气压力下的加热的改性SiC晶片41确认外延生长的初始阶段而在主面形成微量(500nm)的外延层之后起因于BPD的形状而得的结果。与CMP后的附有微量外延层的SiC晶片的表面(主面)产生的起因于BPD的形状比较，可知Si蒸气压力下的加热后的附有微量外延层的SiC晶片的表面产生的起因于BPD的形状，其大小大幅(例如，1/2以下、1/3以下)变小。另外，在CMP后的SiC晶片中，确认有细长形状的起因于BPD的形状，但在本实施方式的改性SiC晶片41中，确认主要为起因于BPD的大致圆形的形状。起因于BPD的形状，是指通过在SiC晶片中的出现BPD的部分形成外延层而形成的形态。因此，在产生从BPD朝TED转换的情况下，此种形态变小。根据以上说明，估计在本实施方式的改性SiC晶片41中产生有从BPD朝TED的转换。
由此，通过在本实施方式的改性SiC晶片表面上，在BPD的尖端部形成有{1-100}系分子层台阶，而产生「BPD→TED」。另外，即使于外延层生长的初始阶段(外延层的厚度为1μm以下)，从改性SiC晶片表面传播的BPD的尖端仍变小，因此变得容易产生「BPD→TED」且不产生「BPD→BPD」。也就是说，对在不进行表面改性工序的情况下成为「BPD→BPD」的部分，可产生「BPD→TED」。换言之，可使处理前SiC晶片40的表面的性质以变化为「BPD→TED」的比例增高的方式变化，而生成改性SiC晶片41。
另外，在本实施方式的表面改性工序中，因为于形成微量的外延层时BPD的大小变小，因此可以认为BPD主要在外延层42的形成刚开始后变化为TED，因而可知在改性SiC晶片41与外延层42的界面近旁产生从BPD朝TED的转换。
然后，对改性SiC晶片41进行外延层形成工序。外延层42的形成方法可任意，例如可採用MSE法等溶液生长法或CVD法等汽相生长方法。如上所述，与处理前SiC晶片40比较，改性SiC晶片41容易产生「BPD→TED」，因此本实施方式中形成的外延层42，其BPD密度也变低。另外，在专利文献1中，虽公开有一种进行于外延层上再形成外延层的处理的方法，但本实施方式中，仅形成一层外延层42。其中，一层外延层，并不表示分子层为一层的意思，而是指通过1次的外延层形成处理(无间断且连续的外延层形成处理)而形成的外延层的意思。
接着，对用以验证通过进行本实施方式的表面改性工序(Si蒸气压力下的加热)能降低多少BPD的实验进行说明。BPD密度是根据每片SiC晶片而不同，因此在本实验中，对相同SiC晶片进行不同的处理来评价BPD。具体进行了以下的实验1～实验3。在实验1中，对SiC晶片进行了Si蒸气压力下的加热之后形成外延层，且根据PL法(光致发光法)及蚀坑法的各方法进行了BPD的评价。在实验2中，通过对实验1中使用的SiC晶片进行抛光而将外延层除去，然后于进行了CMP之后形成外延层，且根据PL法及蚀坑法的各方法进行了BPD的评价。在实验3中，通过再次对实验2中使用的SiC晶片进行抛光而将外延层除去，然后在进行了CMP之后不形成外延层，且根据蚀坑法进行了BPD的评价。
这些实验中使用的SiC晶片，是具有偏移角的2英吋晶片。另外，外延层通过在1500～1600℃的范围内进行使用了甲硅烷(SiH4)气体及丙烷(C3H8)气体的化学蒸镀法(CVD法)而形成。另外，外延层的厚度约为9μm。PL法中使用的激光，是Lasertec株式会社制的SICA88，其激励波长为313nm，检测波长为750nm以上。另外，在蚀坑法中，首先进行使用熔融硷的缺陷检测蚀刻，将缺陷(BPD、TED、TSD等)可视化之后，使用光学显微镜观察SiC晶片，且计数各种缺陷的数量。再者，TSD(螺旋位错)是指threading screw dislocation。另外，作为熔融硷，使用了以50比3的比率混合氢氧化钾(KOH)与过氧化钠(Na2O2)而成的液体。另外，缺陷检测蚀刻的处理温度为510℃。
图8出示根据所述PL法评价BPD而得的结果。图8(a)出示实验1及实验2的利用PL法获得的BPD的分布及BPD密度。图8(b)出示以PL法观测的BPD(来自存在BPD的部分的发光)。再者，在SiC晶片的端部(图8(a)所示的环状部分)存在有伴随切割及研削等的损伤。因此，从SiC晶片的端部去除3mm来评价BPD。在Si蒸气压力下的加热后形成外延层的SiC晶片(实验1)中，BPD密度为5.63(cm-2)，在CMP后形成外延层的SiC晶片(实验2)中，BPD密度为17.86(cm-2)。
图9出示根据所述蚀坑法评价BPD而得的结果。图9(a)记载有出示实验结果的表。图9(b)出示以光学显微镜观察的缺陷。TED及TSD是垂直于基面的位错，因此形成有大致平行于SiC晶片的厚度方向的大致圆形的坑洞。再者，TED的直径小于TSD。另一方面，BPD是平行于基面的位错，因此在具有偏移角的SiC晶片的情况下，形成有相对于厚度方向倾斜的坑洞，因而该坑洞的形状稍微崩塌。由此，可根据蚀坑法区别TED、TSD、及BPD。
另外，图9(a)记载有在实验1～实验3观测的BPD的数量及BPD密度。其中，在实验3中，由于通过抛光将在实验1及实验2等形成的外延层除去，因而出示在实验1或2中使用的SiC晶片的外延层形成前的BPD的数量及BPD密度。另外，BPD是直接以BPD在外延层传播、或转换为TED后进行传播的任一者。根据以上说明，通过以「在实验3中观测的BPD密度(或数量)」除「在实验1中观测的BPD密度(或数量)」且转换为百分比出示，可计算剩余的BPD的比例(％)。另外，通过100减该剩余的BPD的比例，能计算转换为TED后的BPD的比例(即转换率)。图9(a)记载有根据以上的处理求出的实验1的转换率及实验2的转换率。另外，在蚀坑法中，根据与PL法相同的理由，也从SiC晶片的端部去除2mm来评价BPD。
根据蚀坑法评价得出的实验1的BPD密度为5.92(cm-2)，实验2的BPD密度为20.41(cm-2)。该值与根据PL法评价的值近似，因而验证了检测结果合适。另外，若比较两者的值，在实验1(本实施方式)中，其BPD密度与实验2(现有例)比较而为1/2以下(详细为1/3以下)。
另外，实验1中的转换率为97.7％，实验2中的转换率为91.9％。也就是说，实验1的BPD的剩余率为2.3％，实验2的BPD的剩余率为7.1％。因此，与实验2(现有例)不同，在实验1(本实施方式)中，BPD的剩余率成为5％以下。根据以上说明，验证了通过进行本实施方式的表面改性工序，SiC晶片表面的BPD在外延层的形成时容易变化为TED。
另外，从实验1的转换率(97.7％)减去实验2的转换率(91.9％)，则成为5.8％。这出示与进行CMP的情况比较，通过进行Si蒸气压力蚀刻下的加热，全部的5.8％的BPD进一步被转换为TED(转换率提高了5.8％)。也就是说，根据所述的引起促进(1)因于BPD的尖端部形成有{1-100}系分子层台阶而产生的「BPD→TED」的转换、及(2)于外延层生长的初始阶段起因于BPD的尖端变小的「BPD→TED」的转换的2个因素，转换率提高了5％以上(详细为5.8％)。再者，考虑到进行CMP的情况的转换率虽根据条件不同而不同但在90％前后，则提高转换率的空间(提高转换率的上限)最大为10％。
另外，如上所述，改性SiC晶片41的表面平坦度非常高，因此在本实施方式中形成的外延层42也变得平坦度非常高。具体说明如下，经使用白色干涉显微镜对以所述条件2而获得的外延层42的表面测量943μm×708μm的矩形测定区域的表面粗糙度的结果，如图10所示，表面粗糙度(算术平均粗糙度)为Ra＝0.32nm。由此，通过在本实施方式的改性SiC晶片41形成外延层42，可形成表面粗糙度为1nm以下、根据条件的不同而为更低的0.5nm以下的外延层42。再者，在以非专利文献1出示的方法中，记载有虽然单位不同但表面粗糙度为Rms＝1.5nm的内容。这是因为SiC晶片的表面粗糙度会因形成外延层之前的加热处理而恶化，且因该影响而使外延层的表面粗糙度恶化。
由此，通过进行本实施方式的方法，可生成具有BPD密度低并且平坦度高的外延层42的附有外延层的SiC晶片43。通过使用该附有外延层的SiC晶片43，能制造在PIN二极管及IGBT等的双极型半导体元件中难以产生通电劣化，且也不易引起电场集中等的高性能的半导体元件。此种半导体元件，尤其适合例如要求高耐电压(数kV～数十kV)的开关元件等用途。
再者，在本实施方式的表面改性工序中，处理前SiC晶片40是被平坦处理，并且表面被蚀刻。在该工序中，加热速度越高、惰性气体的压力越低、Si的压力越高，则蚀刻速度越高。因此，通过在考虑所述因素下进行高速的蚀刻，可省略机械加工工序的至少一部分。
如以上说明，在本实施方式的改性SiC晶片41的制造方法(SiC晶片的表面处理方法)中，且于制造改性SiC晶片41的方法中进行以下的表面改性工序，其中，该改性SiC晶片41，是对形成外延层42之前的处理前SiC晶片40进行处理而将表面改性者。也就是说，处理前SiC晶片40含有平行于(0001)面的位错即BPD及TED，且以处理前SiC晶片40的表面的属BPD的部分在外延层42的形成时作为TED进行传播的比例变高的方式使表面的性质变化
因此，通过不是在处理前SiC晶片40的内部而是使表面的性质变化而作为改性SiC晶片41，且于如上所述制造的改性SiC晶片41上使外延层生长，可使会造成半导体元件的性质劣化的BPD变化为不影响半导体元件的性能的TED。因此，能制作适合高性能的半导体元件的制造的改性SiC晶片41。尤其是，通过不是在处理前SiC晶片的内部而是使表面的性质变化，可以较短的处理时间降低BPD。
另外，在本实施方式的改性SiC晶片41的制造方法中，对从晶碇4加工为晶片形状之后进行机械加工并且不进行化学机械抛光的处理前SiC晶片40，进行表面改性工序。
由此，在所述表面改性工序中，不仅可使外延层42的形成时的BPD密度降低，而且可将表面平坦化，因此变得不需要化学机械抛光。因此，可减少改性SiC晶片41的制造时的工序数。
另外，在本实施方式的改性SiC晶片41的制造方法中，通过进行表面改性工序，外延层的形成后的表面的算术平均粗糙度成为1nm以下。
由此，由于能制做将表面平坦化且BPD密度低的SiC晶片，因此能制作高性能的半导体元件。
另外，在本实施方式中，对改性SiC晶片41进行形成外延层42的外延层形成工序，来制造附有外延层的SiC晶片43。
另外，在本实施方式中，从BPD朝TED的转换率，比对处理前SiC晶片40进行CMP之后形成外延层42的情况的转换率高5％以上，其中，该从BPD朝TED的转换率，通过对处理前SiC晶片40进行表面改性工序而形成{1-100}系分子层台阶、及对改性SiC晶片41进行外延层形成工序且于该形成的初始阶段减小BPD的大小而被实现。
根据以上说明，能制作BPD密度低的附有外延层的SiC晶片43。
另外，在本实施方式的表面改性工序中，将处理前SiC晶片40的表面产生的BPD转换为TED。
另外，本实施方式的附有外延层的SiC晶片43，具有改性SiC晶片41及一层外延层42。在改性SiC晶片41的表面含有BPD。外延层42的表面的BPD密度，是改性SiC晶片41的表面(详细而言较不会产生表面改性工序的影响的表面略靠内部侧、即表面正下方)的BPD密度的5％以下。
以上，对本发明的较佳实施方式进行了说明，但所述结构例如可变更如下。
图3等说明的制造工序是一例而已，也可更换工序的顺序、或省略一部分的工序、或追加其他的工序。例如，也可在例如表面改性工序之后且外延层的形成前进行根据氢蚀刻的表面清洁工序，也可进行在外延层形成工序之后检查BPD密度的处理。
所述中说明的温度条件及压力条件等是一例而已，也可适宜地变更。另外，也可使用所述高温真空炉10以外的加热装置(例如存在多个内部空间的高温真空炉)、或使用多晶的SiC晶片、或使用与坩埚30不同的形状或材料的容器。例如，收容容器的外形不限于圆柱状，也可为立方体状或长方体状。
附图标记说明
4 晶碇
10 高温真空炉
30 坩埚
40 处理前SiC晶片
41 改性SiC晶片
42 外延层
43 附有外延层的SiC晶片

Claims (7)

1.一种改性SiC晶片的制造方法，是制造改性SiC晶片的方法，其中，该改性SiC晶片是对形成外延层之前的处理前SiC晶片进行处理而将表面改性者，该制造方法的特征在于：
所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且
进行表面改性工序，在该表面改性工序中，以所述处理前SiC晶片的表面的所述基面位错在外延层的形成时作为刃状位错进行传播的比例变高的方式使所述处理前SiC晶片的表面的性质变化，
在所述表面改性工序中，在所述处理前SiC晶片的表面形成{1-100}系分子层台阶。
2.一种改性SiC晶片的制造方法，是制造改性SiC晶片的方法，其中，该改性SiC晶片是对形成外延层之前的处理前SiC晶片进行处理而将表面改性者，该制造方法的特征在于：
所述处理前SiC晶片的至少表面含有平行于(0001)面的位错即基面位错，且
进行表面改性工序，在该表面改性工序中，通过在所述处理前SiC晶片的表面形成{1-100}系分子层台阶而将表面改性，
在所述表面改性工序中，将所述处理前SiC晶片的表面产生的所述基面位错转换为刃状位错。
3.根据权利要求2的改性SiC晶片的制造方法，其中，在所述表面改性工序中，同时还对所述处理前SiC晶片进行平坦处理。
4.根据权利要求2的改性SiC晶片的制造方法，其中，通过进行所述表面改性工序，所述外延层的形成后的表面的算术平均粗糙度(Ra)成为1nm以下。
5.根据权利要求4的改性SiC晶片的制造方法，其中，在所述表面改性工序中，在Si蒸气压力下加热所述处理前SiC晶片。
6.一种附有外延层的SiC晶片的制造方法，其特征在于：
对使用根据权利要求1的改性SiC晶片的制造方法而制造的改性SiC晶片进行形成所述外延层的外延层形成工序。
7.根据权利要求6的附有外延层的SiC晶片的制造方法，其中，从所述基面位错转换为刃状位错的转换率(％)，比对所述处理前SiC晶片进行化学机械抛光之后形成所述外延层时的转换率(％)高5％以上，其中，该从所述基面位错转换为刃状位错的转换率(％)，通过对所述处理前SiC晶片进行所述表面改性工序而形成{1-100}系分子层台阶、和对所述改性SiC晶片进行所述外延层形成工序且于该形成的初始阶段减小所述基面位错的大小而被实现。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113227465B (zh) * 2018-11-05 2024-03-29 学校法人关西学院 SiC半导体衬底及其制造方法和制造装置
CN113272480B (zh) 2019-01-08 2024-05-14 住友电气工业株式会社 碳化硅再生基板和碳化硅半导体装置的制造方法
CN114174570B (zh) * 2019-03-29 2024-04-30 学校法人关西学院 具备温度梯度反转单元的半导体衬底的制造装置和半导体衬底的制造方法
JPWO2021025084A1 (zh) * 2019-08-06 2021-02-11
WO2021025085A1 (ja) * 2019-08-06 2021-02-11 学校法人関西学院 ＳｉＣ基板、ＳｉＣエピタキシャル基板、ＳｉＣインゴット及びこれらの製造方法
US11932967B2 (en) 2019-09-27 2024-03-19 Kwansei Gakuin Educational Foundation SiC single crystal manufacturing method, SiC single crystal manufacturing device, and SiC single crystal wafer
FR3118284B1 (fr) * 2020-12-17 2022-11-04 Commissariat Energie Atomique Dispositif électronique en siliciure de carbone et son procédé de fabrication
WO2024034448A1 (ja) * 2022-08-09 2024-02-15 学校法人関西学院 フォトルミネッセンス測定におけるバックグラウンドの発光強度のバラツキを抑制する方法及び半導体基板の評価方法
CN117637463A (zh) * 2024-01-26 2024-03-01 希科半导体科技(苏州)有限公司 碳化硅衬底的位错缺陷的处理方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1619276B1 (en) * 2004-07-19 2017-01-11 Norstel AB Homoepitaxial growth of SiC on low off-axis SiC wafers
JP5152887B2 (ja) * 2006-07-07 2013-02-27 学校法人関西学院 単結晶炭化ケイ素基板の表面改質方法、単結晶炭化ケイ素薄膜の形成方法、イオン注入アニール方法及び単結晶炭化ケイ素基板、単結晶炭化ケイ素半導体基板
JP2008311541A (ja) * 2007-06-18 2008-12-25 Fuji Electric Device Technology Co Ltd 炭化珪素半導体基板の製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶ＳｉＣ基板、炭素供給フィード基板、及び炭素ナノ材料付きＳｉＣ基板
JP5958949B2 (ja) 2011-05-26 2016-08-02 一般財団法人電力中央研究所 炭化珪素基板、炭化珪素ウェハ、炭化珪素ウェハの製造方法及び炭化珪素半導体素子
JP5888774B2 (ja) 2011-11-18 2016-03-22 一般財団法人電力中央研究所 炭化珪素ウェハの製造方法
US9644288B2 (en) * 2011-11-23 2017-05-09 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
US8900979B2 (en) * 2011-11-23 2014-12-02 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP6080075B2 (ja) * 2013-06-13 2017-02-15 学校法人関西学院 ＳｉＣ基板の表面処理方法
JP6232329B2 (ja) * 2014-03-31 2017-11-15 東洋炭素株式会社 ＳｉＣ種結晶の加工変質層の除去方法、ＳｉＣ種結晶及びＳｉＣ基板の製造方法
JP6524233B2 (ja) * 2015-07-29 2019-06-05 昭和電工株式会社 エピタキシャル炭化珪素単結晶ウェハの製造方法
WO2017053518A1 (en) * 2015-09-25 2017-03-30 The Government Of The Usa, As Represented By The Secretary Of The Navy Removal of basal plane dislocations from silicon carbide substrate surface by high temperature annealing and preserving surface morphology

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