JP6763347B2 - 窒化物半導体基板の製造方法および窒化物半導体基板 - Google Patents

窒化物半導体基板の製造方法および窒化物半導体基板 Download PDF

Info

Publication number
JP6763347B2
JP6763347B2 JP2017112981A JP2017112981A JP6763347B2 JP 6763347 B2 JP6763347 B2 JP 6763347B2 JP 2017112981 A JP2017112981 A JP 2017112981A JP 2017112981 A JP2017112981 A JP 2017112981A JP 6763347 B2 JP6763347 B2 JP 6763347B2
Authority
JP
Japan
Prior art keywords
layer
nitride semiconductor
single crystal
semiconductor substrate
silicon wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017112981A
Other languages
English (en)
Other versions
JP2018203587A (ja
Inventor
祥泰 古賀
祥泰 古賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumco Corp
Original Assignee
Sumco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumco Corp filed Critical Sumco Corp
Priority to JP2017112981A priority Critical patent/JP6763347B2/ja
Publication of JP2018203587A publication Critical patent/JP2018203587A/ja
Application granted granted Critical
Publication of JP6763347B2 publication Critical patent/JP6763347B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Chemical Vapour Deposition (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

本発明は、窒化物半導体基板の製造方法および窒化物半導体基板に関する。
窒化ガリウム(GaN)に代表されるIII族窒化物半導体は、バンドギャップが大きいため、他の半導体では得ることが困難な波長域を有する発光素子として用いられ、発光ダイオード等のデバイスに応用されている。ところが、III族窒化物半導体を用いたデバイスでは、動作中に熱が発生することによってデバイス特性が劣化するという問題がある。この対策として、ダイヤモンド基板は放熱性が高いことから、ダイヤモンド基板上にIII族窒化物半導体層を形成することによって、発生した熱をダイヤモンド基板に放熱させる方法があるが、ダイヤモンド基板とIII族窒化物半導体層との間の結晶格子の不整合のため、ダイヤモンド基板上にIII族窒化物半導体層を形成するのは困難である。
特許文献1には、ダイヤモンド層とIII族窒化物半導体層との間の結晶格子の不整合をなくすために、以下の手順によって、ダイヤモンド層とIII族窒化物半導体層との間にSiC層を備える窒化物半導体基板を作製する方法が記載されている。まず、シリコンウェーハ上にSiC層を形成する。次に、SiC層上にダイヤモンド層を形成する。次に、シリコンウェーハを除去し、SiC層を露出させ、このSiC層上に直接III族窒化物半導体層を形成する。
特開2006−306719号公報
近年、発光ダイオード等のデバイス特性をさらに向上させるために、デバイスが形成されるIII族窒化物半導体層の結晶性をさらに向上させることが求められている。特許文献1では、ダイヤモンド層とIII族窒化物半導体層との間の結晶格子の不整合をなくすことによって、III族窒化物半導体層の結晶性を高めるために、上記の手順によって窒化物半導体基板を作製している。しかしながら、特許文献1では、SiC層の形成方法が記載されておらず、またSiC層の結晶構造は、単結晶、多結晶、または非晶質のいずれでもよいとしており、SiC層の結晶構造がIII族窒化物半導体層の結晶性に及ぼす影響については明らかにされていない。
そこで、本発明者らは、シリコンウェーハ上にSiC層を形成する方法として一般的な方法である堆積法を用いて窒化物半導体基板を作製することを試みた。すると、結晶格子の不整合をなくすためにシリコンウェーハ上にSiC層を形成しただけでは、III族窒化物半導体層の結晶性が近年求められる結晶性として十分ではないことを知見した。以下では、図3を参照して、この知見を得るに至った実験を説明する。ここで、堆積法としては化学蒸着(CVD:chemical vapor deposition)法を一般的な条件で使用し、III族窒化物半導体層としてGaN層を形成した。
まず、シリコンウェーハ10上にCVD法によりSiC層18を形成した(図3(A),(B))。次に、SiC層18上にプラズマCVD法によりダイヤモンド層12を形成した(図3(B),(C))。次に、図3(C),(D)に示すように、シリコンウェーハ10とダイヤモンド層12の上下を反転させた後に、シリコン部分を研削および研磨して除去して、SiC層18を露出させた(図3(D),(E))。次に、SiC層18のダイヤモンド層12が形成されていない側の表面上に有機金属気相成長(MOVPE:Metal-Organic Vapor Phase Epitaxy)法によりGaN層16を形成した(図3(E),(F))。このような手順により窒化物半導体基板300を作製すると、GaN層16の結晶性が近年求められる結晶性として十分ではないことがわかった。
そこで本発明は、上記課題に鑑み、III族窒化物半導体層の結晶性が向上した窒化物半導体基板の製造方法および窒化物半導体基板を提供することを目的とする。
本発明者らは、上記課題を解決すべく鋭意検討したところ、堆積法によりシリコンウェーハ上にSiC層を形成すると、SiC層の結晶構造は完全な単結晶とはならず、これに起因してIII族窒化物半導体層の結晶性が悪化することがわかった。そして、本発明者らがさらなる検討を進めたところ、堆積法ではなく炭化処理によってSiC層を形成すれば、単結晶構造を有するSiC層が得られ、その結果、III族窒化物半導体層の結晶性が向上することを知見した。
本発明は、上記知見に基づいて完成されたものであり、その要旨構成は以下のとおりである。
(1)シリコンウェーハ上にダイヤモンド層を形成する第1工程と、
前記第1工程の後に、前記シリコンウェーハを薄膜化する第2工程と、
前記薄膜化により残ったシリコン部分を炭化処理して単結晶SiC層とする第3工程と、
前記単結晶SiC層の前記ダイヤモンド層が形成されていない側の表面上にIII族窒化物半導体層を形成する第4工程と、
を有することを特徴とする窒化物半導体基板の製造方法。
(2)シリコンウェーハを炭化処理して、前記シリコンウェーハの表層部を単結晶SiC層とする第1工程と、
前記単結晶SiC層上にダイヤモンド層を形成する第2工程と、
前記第2工程の後、前記炭化処理により残ったシリコン部分を除去する第3工程と、
前記第3工程の後、前記単結晶SiC層の前記ダイヤモンド層が形成されていない側の表面上にIII族窒化物半導体層を形成する第4工程と、
を有することを特徴とする窒化物半導体基板の製造方法。
(3)前記シリコンウェーハの酸素濃度が5×1017atoms/cm以下である、上記(1)または(2)に記載の窒化物半導体基板の製造方法。
(4)前記シリコンウェーハの抵抗率が1000Ω・cm以上である、上記(1)〜(3)のいずれか一つに記載の窒化物半導体基板の製造方法。
(5)前記シリコンウェーハの面方位が(100)である、上記(1)〜(4)のいずれか一つに記載の窒化物半導体基板の製造方法。
(6)前記シリコンウェーハが転位クラスター及びCOPを含まないシリコンウェーハである、上記(1)〜(5)のいずれか一つに記載の窒化物半導体基板の製造方法。
(7)前記ダイヤモンド層の厚さが50μm以上5mm以下である、上記(1)〜(6)のいずれか一つに記載の窒化物半導体基板の製造方法。
(8)前記単結晶SiC層の厚さが5nm以上100nm以下である、上記(1)〜(7)のいずれか一つに記載の窒化物半導体基板の製造方法。
(9)前記ダイヤモンド層を形成する時にキャリアガスとして酸素を用いない、上記(1)〜(8)のいずれか一つに記載の窒化物半導体基板の製造方法。
(10)前記III族窒化物半導体層がGaN層である、上記(1)〜(9)のいずれか一つに記載の窒化物半導体基板の製造方法。
(11)ダイヤモンド層と、単結晶SiC層と、III族窒化物半導体層とをこの順で備える窒化物半導体基板であって、
カソードルミネッセンス法で評価した前記III族窒化物半導体層の欠陥密度が1×10個/cm以下であることを特徴とする窒化物半導体基板。
(12)カソードルミネッセンス法で評価した前記III族窒化物半導体層の欠陥密度が5×10個/cm以下である、上記(11)に記載の窒化物半導体基板。
(13)前記ダイヤモンド層、前記単結晶SiC層、及び前記III族窒化物半導体層の酸素濃度が、いずれも5×1017atoms/cm以下である、上記(11)または(12)に記載の窒化物半導体基板。
(14)前記ダイヤモンド層および前記単結晶SiC層の抵抗率が1000Ω・cm以上である、上記(11)〜(13)のいずれか一つに記載の窒化物半導体基板。
(15)前記ダイヤモンド層の厚さが50μm以上5mm以下である、上記(11)〜(14)のいずれか一つに記載の窒化物半導体基板。
(16)前記単結晶SiC層の厚さが5nm以上100nm以下である、上記(11)〜(15)のいずれか一つに記載の窒化物半導体基板。
(17)前記III族窒化物半導体層がGaN層である、上記(11)〜(16)のいずれか一つに記載の窒化物半導体基板。
本発明によれば、III族窒化物半導体層の結晶性が向上した窒化物半導体基板を得ることができる。
本発明の第1の実施形態による窒化物半導体基板100の製造方法を説明する模式断面図である。 本発明の第2の実施形態による窒化物半導体基板200の製造方法を説明する模式断面図である。 比較例1,2による窒化物半導体基板300の製造方法を説明する模式断面図である。 固液界面における温度勾配に対する引き上げ速度の比と単結晶シリコンインゴットの縦断面における欠陥分布を示す図である。
以下、図面を参照しつつ本発明の実施形態を詳細に説明する。なお、各実施形態において同一の構成要素には原則として同一の参照番号を付して、再度の説明を省略する。また、図1〜図3では説明の便宜上、実際の厚さの割合とは異なり、シリコンウェーハ10に対して、ダイヤモンド層12、単結晶SiC層14、GaN層16の厚さを誇張して示す。
(窒化物半導体基板の製造方法)
本発明の窒化物半導体基板の製造方法の第1の実施形態を図1に、第2の実施形態を図2に示す。第1及び第2の実施形態とも、III族窒化物半導体層としてGaN層を形成した。
(第1の実施形態)
図1を参照して、本発明の第1の実施形態による窒化物半導体基板100の製造方法を説明する。まず、第1工程では、シリコンウェーハ10上にダイヤモンド層12を形成する(図1(A),(B))。次に、図1(B),(C)に示すように、シリコンウェーハ10とダイヤモンド層12の上下を反転させた後に、第2工程では、シリコンウェーハ10を薄膜化する(図1(C),(D))。次に、第3工程では、薄膜化により残ったシリコン部分を炭化処理して単結晶SiC層14とする(図1(D),(E))。次に、第4工程では、単結晶SiC層14のダイヤモンド層12が形成されていない側の表面上にGaN層16を形成する(図1(E),(F))。このようにして得られた窒化物半導体基板100は、ダイヤモンド層12と、単結晶SiC層14と、GaN層16とをこの順で備える(図1(F))。
以下では、本実施形態における第1工程〜第4工程を詳細に説明する。
(第1工程:ダイヤモンド層の形成)
図1(A),(B)を参照して、第1工程では、シリコンウェーハ10上にダイヤモンド層12を形成する。ここで、シリコンウェーハ10上にダイヤモンド層12を成長させるには、予めシリコンウェーハ10の表面にダイヤモンドの成長核を形成しておく必要がある。
ダイヤモンドの成長核の形成方法としては、任意または公知の方法を用いることができ、例えば、傷付け法や種付け法や塗布法等を用いることができる。傷付け法では、平均粒径が0.01〜1μmのダイヤモンド砥粒でシリコンウェーハ10の表面に微小な傷を付けることにより、この微小な傷を成長核の発生起点とする。種付け法では、平均粒径が0.01〜1μmの超微粒のダイヤモンド粉末をシリコンウェーハ10の表面に付着させることにより、付着したダイヤモンド粉末を成長核とする。塗布法では、平均粒径が1〜10nmのナノダイヤモンドを含有する水溶液を公知のスピンコート法により、シリコンウェーハ10の表面に塗布した後に、シリコンウェーハ10に50〜100℃、1〜20分のべーク処理を施す。これにより、シリコンウェーハ10の表面に成長核が形成される。ここで、「平均粒径」とは、JIS 8819−2に従って算出されたものであり、公知のレーザー回折式粒度分布測定装置によって測定された粒度分布が正規分布に従うと仮定して算出した平均粒子径を意味する。
続いて、表面にダイヤモンドの成長核が形成されたシリコンウェーハ10上に、CVD法により一般的な条件でダイヤモンド層12を形成する。CVD法として、プラズマCVD法および熱フィラメントCVD法等を用いることができる。
プラズマCVD法を用いる場合、例えば、水素をキャリアガスとして、メタン等のソースガスをチャンバー内に導入し、基板温度を700〜1300℃として、ダイヤモンド層12をエピタキシャル成長させる。ダイヤモンド層12の厚さの均一性を向上させる観点からは、CVD法としてマイクロ波プラズマCVD法を用いることが好ましい。マイクロ波プラズマCVD法とは、プラズマチャンバー内でメタン等のソースガスをマイクロ波によって分解してプラズマ化し、これを加熱したシリコンウェーハ10上に導くことにより、ダイヤモンド層12を成長させる方法である。プラズマ密度を安定化させることによってダイヤモンド層12の厚さの均一性を向上させる観点から、プラズマチャンバー内の圧力、マイクロ波の出力、及び基板温度を以下のように設定することが好ましい。プラズマチャンバー内の圧力は、10〜1000Torrとすることが好ましく、80〜300Torrとすることがより好ましい。マイクロ波の出力は、0.1k〜100kWとすることが好ましく、1k〜10kWとすることがより好ましい。基板温度は、700〜1300℃とすることが好ましく、900〜1200℃とすることがより好ましい。
熱フィラメントCVD法を用いる場合、タングステン、タンタル、レニウム、モリブデン、イリジウム等からなるフィラメントを用いて、フィラメント温度を1900〜2300℃程度とし、メタン等の炭化水素系のソースガスから炭素ラジカルを生成する。この炭素ラジカルを加熱したシリコンウェーハ10上に導くことにより、ダイヤモンド層12を成長させる。熱フィラメントCVD法によれば、容易に大口径の窒化物半導体基板を得ることができる。炭素ラジカルを安定化させることによってダイヤモンド層12の厚さの均一性を向上させる観点から、チャンバー内の圧力、フィラメントとシリコンウェーハ10との距離、及び基板温度を以下のように設定することが好ましい。チャンバー内の圧力は、10〜1000Torrとすることが好ましい。フィラメントとシリコンウェーハ10との距離は5〜20mmとすることが好ましい。基板温度は700〜1300℃とすることが好ましい。
ダイヤモンド層12の厚さは、50μm以上5mm以下とすることが好ましい。50μm以上であれば、ダイヤモンド層を形成したウェーハをハンドリングすることができ、5mm以下であれば、GaN層を10μm以上堆積した膜厚仕様に対応することができるからである。また、ダイヤモンド層12の剥がれを抑制する観点から、ダイヤモンド層12の形成時にはキャリアガスとして酸素を用いないことが好ましい。
(第2工程:シリコンウェーハの薄膜化)
図1(B)〜(D)を参照して、シリコンウェーハ10とダイヤモンド層12の上下を反転させた後に、第2工程では、シリコンウェーハ10を研削および研磨して薄膜化する。ここで、薄膜化により残すシリコンウェーハの厚さは、第3工程で得られる所望の単結晶SiC層14の厚さと等しくなるように設定することが好ましく、5nm以上100nm以下とすることが好ましい。なお、この理由については後述する。また、研削および研磨には、任意または公知の方法を好適に用いることができ、例えばバックグラインド法によりシリコンウェーハを研削した後に、化学機械研磨(CMP:chemical mechanical polishing)法によって研磨する方法が挙げられる。
(第3工程:炭化処理)
図1(D),(E)を参照して、第3工程では、第2工程の薄膜化により残ったシリコン部分をメタンガス雰囲気中で炭化処理して単結晶SiC層14に改質させる。炭化処理時の基板温度は900〜1300℃(とすることが好ましく、炭化処理の時間は1〜100分とすることが好ましい。このような条件で炭化処理を行えば、厚さ5〜100nmで残したシリコン部分を全て単結晶SiC層に改質させることができる。5nm以上であれば、シリコン部分を炭化処理する過程において、単結晶SiC層14がシリコンウェーハ10に与える膜応力を低減することができ、100nm以下であれば、単結晶SiC層14とダイヤモンド層12との間の格子定数差に起因する単結晶SiC層14内の結晶の歪みを低減することができる。
本実施形態の特徴的部分は、堆積法ではなく炭化処理によって単結晶SiC層14を形成する第3工程であり、以下ではその技術的意義を説明する。図3(A),(B)に示すように、堆積法によってシリコンウェーハ10上に単結晶SiC層を形成しようとしても、SiとSiCとの格子定数差に起因してSiC層18の格子が乱れ、SiC層18の結晶構造は完全には単結晶とならない。そして、図3(E),(F)に示すように、このようなSiC層18上にGaN層16を形成すると、GaN層16は、SiC層18の結晶性の乱れの影響を受けて、その結晶性が悪化する。一方で、図1(D),(E)に示す炭化処理では、メタン等の雰囲気にシリコンウェーハ10を曝すことで、ダイヤモンド構造を有するSi原子の一部がC原子に置換されるだけであり、この時にSiC層の格子の乱れは生じない。そのため、得られるSiC層は、3C‐SiCの結晶構造を有する単結晶SiC層14となる。そして、図1(E),(F)に示すように、このような3C‐SiCの結晶構造を有する単結晶SiC層14上にGaN層16を形成すると、GaN層16の結晶性が向上する。
(第4工程:GaN層の形成)
図1(E),(F)を参照して、第4工程では、単結晶SiC層14上に任意または公知のMOVPE法によりGaN層16を形成する。例えば、水素をキャリアガスとして、トリメチルガリウム(TMG)とアンモニア(NH)のソースガスをチャンバー内に導入し、基板温度を1000〜1300℃として、GaN層16をエピタキシャル成長させることができる。GaN層16の厚さは、窒化物半導体基板100の用途を考慮して適宜設定することができ、5μm以上100μm以下とすることが好ましい。
以下では、本実施形態によって得られる付加的な効果を説明する。本実施形態では、結晶SiC層14を形成した直後にGaN層16を形成している。従って、単結晶SiC層14を形成する工程(第3工程)の後であって、GaN層16を形成する工程(第4工程)の前に、ダイヤモンド層12を形成する工程が含まれず、ダイヤモンド層12の形成は既に第1工程で行われている。そのため、本実施形態における単結晶SiC層14は、ダイヤモンド層12を形成する際に必要となる長時間の熱処理に伴う熱負荷や不純物混入の影響を受けない。従って、GaN層16を形成する際のSiC層14の結晶性は、第3工程で得られる3C‐SiCの単結晶構造を高度に維持しており、結果としてGaN層18の結晶性がさらに向上する。
(第2の実施形態)
図2を参照して、本発明の第2の実施形態による窒化物半導体基板200の製造方法を説明する。まず、第1工程では、シリコンウェーハ10を炭化処理して、シリコンウェーハ10の表層部を単結晶SiC層14とする(図2(A),(B))。次に、第2工程では、単結晶SiC層14上にダイヤモンド層12を形成する(図2(B),(C))。次に、図2(C),(D)に示すように、シリコンウェーハ10とダイヤモンド層12の上下を反転させた後に、第3工程では、第1工程の炭化処理により残ったシリコン部分を除去して単結晶SiC層14を露出させる(図2(D),(E))。次に、第4工程では、単結晶SiC層14のダイヤモンド層12が形成されていない側の表面上にGaN層16を形成する(図2(E),(F))。このようにして得られた窒化物半導体基板200は、ダイヤモンド層12と、単結晶SiC層14と、GaN層16とをこの順で備える(図2(F))。
以下では、本実施形態における第1工程〜第4工程を詳細に説明する。
(第1工程:炭化処理)
図2(A),(B)を参照して、第1工程では、シリコンウェーハ10を炭化処理して、シリコンウェーハ10の表層部を単結晶SiC層14に改質させる。炭化処理の方法および作用効果については、第1の実施形態の説明を援用する。
(第2工程:ダイヤモンド層の形成)
図2(B),(C)を参照して、第2工程では、単結晶SiC層14上にダイヤモンド層12を形成する。ダイヤモンド層12の厚さは、50μm以上5mm以下とすることが好ましい。本実施形態では、シリコンウェーハ10上ではなく、単結晶SiC層14上にダイヤモンド層12を形成するので、第1の実施形態とは異なりダイヤモンドの成長核を予め形成しておく必要はない。なお、これ以外の点については、第1の実施形態におけるダイヤモンド層の形成方法に関する説明を援用する。
(第3工程:シリコンウェーハの除去)
図2(C)〜(E)を参照して、シリコンウェーハ10とダイヤモンド層12の上下を反転させた後に、第3工程では、第1工程の炭化処理により残ったシリコン部分を除去して単結晶SiC層を露出させる。本実施形態では、第3工程より前に、すなわち第1工程において、シリコンウェーハ10の表層部を単結晶SiC層14に改質させている。そのため、炭化処理されず残存しているシリコン部分と単結晶SiC層14との抵抗率の違いを利用することにより、炭化処理されず残存しているシリコン部分を容易に除去することができる。具体的には、バックグラインド法によりシリコンウェーハ10の厚さの9割程度を研削した後に、公知の抵抗モニターを搭載したCMP装置を用いて、抵抗の変動およびシリコン部分の厚さをモニターしながらさらに追い込み研削および研磨を行うことによって、炭化処理されず残存しているシリコン部分を容易に除去することができる。
(第4工程:GaN層の形成)
図2(E),(F)を参照して、第4工程では、単結晶SiC層14上にGaN層16を形成する。GaN層16の厚さは、5μm以上100μm以下とすることが好ましい。なお、GaN層の形成方法については第1の実施形態の説明を援用する。
(シリコンウェーハ)
第1及び第2の実施形態におけるシリコンウェーハ10としては、シリコン単結晶からなる単結晶シリコンウェーハを用いることができる。単結晶シリコンウェーハは、チョクラルスキー法(CZ法)や浮遊帯域溶融法(FZ法)により育成された単結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。
シリコンウェーハ10の酸素濃度は、5×1017atoms/cm以下とすることが好ましい。このような低酸素のシリコンウェーハを用いると、窒化物半導体基板100,200の製造過程で、シリコンウェーハ10中の酸素が単結晶SiC層14を介してGaN層16に外方拡散するのを抑制することができる。これにより、酸素がGaN層16中でドナー化することによって生じる抵抗変動が抑制される。そのため、デバイス形成工程でGaN層16に形成されるpn接合間の、GaN層16内でのリーク電流が抑制される。
シリコンウェーハ10の抵抗率は、1000Ω・cm以上とすることが好ましい。このような高抵抗のシリコンウェーハは、ボロンやリン等のキャリアとなる不純物が少ないので、窒化物半導体基板100,200の製造過程で、これらの不純物がダイヤモンド層12や単結晶SiC層14に外方拡散するのが抑制される。そのため、デバイス形成工程でGaN層16に形成されるpn接合間の、ダイヤモンド層12や単結晶SiC層14を介したリーク電流が抑制される。
シリコンウェーハ10の面方位は、(100)とすることが好ましい。炭化処理により3C‐SiCの結晶構造を有する単結晶SiC層を容易に形成することができるからである。
GaN層16の結晶性を向上させる観点から、シリコンウェーハ10は、転位クラスターおよび空孔凝集欠陥(COP:Crystal Originated Particle)を含まないシリコンウェーハとすることが好ましい。以下では、図4を参照して、転位クラスター及びCOPを含まないシリコンウェーハの作製方法を説明する。
シリコンウェーハの素材である単結晶シリコンインゴットの製造方法として代表的なものの1つとして、CZ法を挙げることができる。CZ法による単結晶シリコンインゴットの製造では、石英ルツボ内に供給されたシリコン融液に種結晶を浸漬し、石英ルツボおよび種結晶を回転させながら種結晶を引き上げることにより、種結晶の下方に単結晶シリコンインゴットが育成される。こうして育成された単結晶シリコンインゴットには、デバイス形成工程で問題となる様々の種類のGrown−in欠陥が生じることが知られている。その代表的なものは、低速な引き上げ条件での育成により格子間シリコンが優勢な領域(以下、「I領域」ともいう)に発生する転位クラスター、および高速な引き上げ条件での育成により空孔が優勢な領域(以下、「V領域」ともいう)に発生するCOPである。また、I領域とV領域との境界付近には酸化誘起積層欠陥(OSF:Oxidation induced Stacking Fault)と呼ばれるリング状に分布する欠陥が存在する。育成された単結晶シリコンインゴットにおけるこれらの欠陥の分布は、2つの要因、すなわち、結晶の引き上げ速度Vと固液界面の温度勾配Gに依存することが知られている。図4は、固液界面における温度勾配Gに対する引き上げ速度Vの比V/Gと単結晶シリコンインゴットを構成する結晶領域との関係を示す図である。
図4に示すように、単結晶シリコンインゴットは、V/Gが大きい場合には、COPが検出される結晶領域であるCOP発生領域31に支配され、V/Gが小さくなると、特定の酸化熱処理を施すとリング状のOSF領域として顕在化するOSF潜在核領域32が形成され、このOSF領域32ではCOPは検出されない。また、高速引き上げ条件で育成した単結晶シリコンインゴットから採取されたシリコンウェーハは、ウェーハの多くをCOP発生領域31が占めるため、結晶径方向のほぼ全域に亘ってCOPが発生することになる。また、OSF潜在核領域32の内側には、酸素の析出が起きやすくCOPが検出されない結晶領域である酸素析出促進領域(以下、「Pv(1)領域」ともいう)33が形成される。
V/Gを小さくしていくと、OSF潜在核領域32の外側には、酸素析出物が存在しCOPが検出されない結晶領域である酸素析出促進領域(以下、「Pv(2)領域」ともいう)34が形成される。引き続き、V/Gを小さくしていくと、酸素の析出が起きにくくCOPが検出されない結晶領域である酸素析出抑制領域(以下、「Pi領域」ともいう)35が形成され、転位クラスターが検出される結晶領域である転位クラスター領域36が形成される。
引き上げ速度に応じてこのような欠陥分布を示す単結晶シリコンインゴットから採取されるシリコンウェーハにおいて、COP発生領域31および転位クラスター領域36以外の結晶領域は、一般的には欠陥のない無欠陥領域と見なされる結晶領域であり、これらの結晶領域からなる単結晶シリコンインゴットから採取されるシリコンウェーハは、転位クラスター及びCOPを含まないシリコンウェーハとなる。そこで、第1及び第2の実施形態においては、COP発生領域31および転位クラスター領域36以外の結晶領域、すなわち、OSF潜在核領域32、Pv(1)領域33、Pv(2)領域34、および酸素析出抑制領域(Pi領域)35の結晶領域のいずれか、あるいはそれらの組み合わせからなる単結晶シリコンインゴットから採取されるシリコンウェーハを使用することが好ましい。
ここで、本明細書における「COPを含まないシリコンウェーハ」とは、以下に説明する観察評価によってCOPが検出されないシリコンウェーハを意味する。すなわち、まず、CZ法により育成された単結晶シリコンインゴットから切り出し加工されたシリコンウェーハに対して、SC−1洗浄(すなわち、アンモニア水と過酸化水素水と超純水とを1:1:15で混合した混合液による洗浄)を行い、洗浄後のシリコンウェーハ表面を、表面欠陥検査装置としてKLA−Tenchor社製:Surfscan SP−2を用いて観察評価し、表面ピットと推定される輝点欠陥(LPD:Light Point Defect)を特定する。その際、観察モードはObliqueモード(斜め入射モード)とし、表面ピットの推定は、Wide Narrowチャンネルの検出サイズ比に基づいて行うものとする。こうして特定されたLPDに対して、原子間力顕微鏡(AFM:Atomic ForceMicroscope)を用いて、COPか否かを評価する。
一方、転位クラスターは、過剰な格子間シリコンの凝集体として形成される10μm程度の欠陥(転位ループ)であり、目視観察することが可能である。本明細書における「転位クラスターを含まないシリコンウェーハ」とは、シリコンウェーハにセコエッチングなどのエッチング処理を施したり、Cuデコレーションして、転位クラスターが目視で確認されないシリコンウェーハを意味する。
以上、第1及び第2の実施形態を例にして本発明の窒化物半導体基板の製造方法を説明したが、本発明の窒化物半導体基板の製造方法は、上記実施形態に限定されず、例えば以下のような変更を適宜加えることができる。
第1及び第2実施形態では、単結晶SiC層14上に直接GaN層16を形成したが、単結晶SiC層14とGaN層16との格子定数の差を緩衝することによってGaN層16の結晶性をさらに向上させる観点から、単結晶SiC層14とGaN層16との間にバッファ層を設けてもよい。バッファ層としては、AlN層やAlGaN層等が挙げられる。なお、バッファ層の形成方法については、任意または公知の方法を用いることができ、例えばCVD法を用いることができる。
また、III族窒化物半導体層は、GaN層に限られず、AlN層、BN層、AlGaN層、InN層等であってもよい。なお、AlN層、BN層、AlGaN層、InN層等は、GaN層と同様に、任意または公知のMOVPE法により一般的な条件で形成することができる。
(窒化物半導体基板)
図1(F)及び図2(F)を参照して、上記製造方法によって得られる窒化物半導体基板100,200について説明する。窒化物半導体基板100,200は、ともにダイヤモンド層12と、単結晶SiC層14と、GaN層16とをこの順で備える。窒化物半導体基板100,200によれば、GaN層16の結晶性を向上させることができる。図1(F)に示す窒化物半導体基板100では、カソードルミネッセンス法で評価したGaN層16の欠陥密度が5×10個/cm以下となっており、図2(F)に示す窒化物半導体基板200では、カソードルミネッセンス法で評価したGaN層16の欠陥密度が1×10個/cm以下となっている。
本明細書におけるカソードルミネッセンス法による評価は以下の定義に従う。照射する電子線としては、加速電圧:0.05〜30kV、波長:200〜1600nmの照射条件を採用することが望ましい。この条件の範囲内で、GaN層(0.1cm×0.1cmの領域)に電子線を照射することによって、サイズ100nm以上の欠陥が存在する箇所を黒点として観測する。そして、黒点として観測された箇所の数を測定領域の面積で除することにより欠陥密度を算出する。
ダイヤモンド層12の厚さは50μm以上5mm以下であることが好ましく、単結晶SiC層14の厚さは5nm以上100nm以下であることが好ましく、GaN層16の厚さは5μm以上100μm以下であることが好ましい。また、ダイヤモンド層12、単結晶SiC層14、GaN層16の酸素濃度は、いずれも5×1017atom/cm以下であることが好ましい。また、ダイヤモンド層12、単結晶SiC層14の抵抗率は、いずれも1000Ω・cm以上であることが好ましい。これらの理由については、既述の説明を援用する。
以上、窒化物半導体基板100,200を例にして本発明の窒化物半導体基板を説明したが、本発明の窒化物半導体基板は、上記実施形態に限定されず、例えば以下のような変更を適宜加えることができる。
窒化物半導体基板100,200は、単結晶SiC層14上に直接GaN層16を備えるが、単結晶SiC層14とGaN層16との間にAlN層やAlGaN層等のバッファ層を備えてもよい。また、III族窒化物半導体層は、GaN層16に限られず、AlN層、BN層、AlGaN層、InN層等であってもよい。これらの理由については、既述の説明を援用する。
(実験1)
実験1では、以下に説明する方法に従って、発明例1,2及び比較例1の窒化物半導体基板をそれぞれ3枚ずつ作製し、カソードルミネッセンス評価を行った。
(発明例1)
図1(A)〜(F)に示す工程を経て、発明例1の窒化物半導体基板を作製した。
まず、図4中のCOP発生領域31および転位クラスター領域36を含まないようにV/Gの値を公知の方法で制御して、転位クラスターおよびCOPを含まないシリコンウェーハを切り出し、直径が200mm、厚さが5mm、面方位が(100)、抵抗率が1000Ω・cm、酸素濃度(ASTM F121-1979)が5.0×1017atoms/cmであるシリコンウェーハを用意した(図1(A))。
次に、平均粒径が4nmのナノダイヤモンドを含有する水溶液をスピンコート法により、シリコンウェーハの表面に塗布した後、80℃、3分のべーク処理を行って、シリコンウェーハの表面にダイヤモンドの成長核を形成した。その後、水素をキャリアガス、メタンをソースガスとして、既述のマイクロ波プラズマCVD法を用いて、シリコンウェーハ上に厚さ150μmのダイヤモンド層を成長させた(図1(B))。ダイヤモンド層の成長では、プラズマチャンバー内の圧力を135Torr、マイクロ波の出力を5kW、基板温度を1050℃、エピタキシャル成長時間を20時間とし、キャリアガスとして酸素を用いなかった。
次に、既述のバックグラインド法およびCMP法を用いて、シリコンウェーハを研削および研磨して薄膜化した(図1(C),(D))。薄膜化により残ったシリコン部分の厚さは20nmとした。
次に、メタンガス雰囲気中で、薄膜化により残ったシリコン部分を炭化処理して、単結晶SiC層(厚さ:20nm)に改質させた(図1(E))。炭化処理中の基板温度を1000℃、炭化処理時間を70分とした。なお、得られた単結晶SiC層の結晶構造は3C‐SiCであった。
次に、水素をキャリアガス、トリメチルガリウム(TMG)とアンモニア(NH)をソースガス、基板温度を1100℃として、既述のMOVPE法により、単結晶SiC層のダイヤモンド層が形成されていない側の表面上にGaN層(厚さ:10μm)をエピタキシャル成長させた。これにより、ダイヤモンド層と、単結晶SiC層と、GaN層とをこの順で備える窒化物半導体基板を得た(図1(F))。窒化物半導体基板における各層の酸素濃度をSIMS(Secondary Ion Mass Spectrometry)分析により測定すると、いずれの層の酸素濃度もSIMS分析の下限値以下になっていた。すなわち、ダイヤモンド層の酸素濃度は5×1016atoms/cm以下、単結晶SiC層の酸素濃度は5×1016atoms/cm以下、GaN層の酸素濃度は1×1016atoms/cm以下であった。また、ダイヤモンド層の抵抗率は1×1013Ω・cm、単結晶SiC層の抵抗率は1000Ω・cmであった。
(発明例2)
図2(A)〜(F)に示す工程を経て、発明例2の窒化物半導体基板を作製した。
まず、発明例1と同様にして、直径が200mm、厚さが4mm、面方位が(100)、抵抗率が1000Ω・cm、酸素濃度(ASTM F121-1979)が5.0×1017atoms/cmである転位クラスターおよびCOPを含まないシリコンウェーハを用意した(図2(A))。
次に、メタンガス雰囲気中で、シリコンウェーハを炭化処理して、シリコンウェーハの表層部(シリコンウェーハの表面から20nmまでの領域)を単結晶SiC層に改質させた(図2(B))。炭化処理中の基板温度を1000℃、炭化処理時間を70分とした。なお、得られた単結晶SiC層の結晶構造は3C‐SiCであった。
次に、水素をキャリアガス、メタンをソースガスとして、既述のマイクロ波プラズマCVD法を用いて、単結晶SiC層上に厚さ150μmのダイヤモンド層を成長させた(図2(C))。ダイヤモンド層の成長では、プラズマチャンバー内の圧力を135Torr、マイクロ波の出力を5kW、基板温度を1050℃、エピタキシャル成長時間を20時間とし、キャリアガスとして酸素を用いなかった。
次に、既述のCMP装置を用いて抵抗の変動およびシリコン部分の厚さ(膜厚)をモニターしながら、第1工程の炭化処理により残ったシリコン部分を除去して、単結晶SiC層を露出させた(図2(D),(E))。
次に、水素をキャリアガス、トリメチルガリウム(TMG)とアンモニア(NH)をソースガス、基板温度を1100℃として、既述のMOVPE法により、単結晶SiC層のダイヤモンド層が形成されていない側の表面上にGaN層(厚さ:10μm)をエピタキシャル成長させた。これにより、ダイヤモンド層と、単結晶SiC層と、GaN層とをこの順で備える窒化物半導体基板を得た(図2(F))。窒化物半導体基板における各層の酸素濃度をSIMS分析により測定すると、いずれの層の酸素濃度もSIMS分析の下限値以下になっていた。すなわち、ダイヤモンド層の酸素濃度は5×1016atoms/cm以下、単結晶SiC層の酸素濃度は5×1016atoms/cm以下、GaN層の酸素濃度は1×1016atoms/cm以下であった。また、ダイヤモンド層の抵抗率は1×1013Ω・cm、単結晶SiC層の抵抗率は1000Ω・cmであった。
(比較例1)
図3(A)〜(F)に示す工程を経て、比較例1の窒化物半導体基板300を作製した。
まず、発明例1と同様にして、直径が200mm、厚さが5mm、面方位が(100)、抵抗率が1000Ω・cm、酸素濃度(ASTM F121-1979)が5.0×1017atoms/cmである転位クラスターおよびCOPを含まないシリコンウェーハを用意した(図3(A))。
次に、水素をキャリアガス、メタンとシランをソースガス、基板温度を1000℃として、公知のCVD法により、シリコンウェーハ10上にSiC層18(厚さ:20nm)のエピタキシャル成長を試みた(図3(B))。なお、得られたSiC層の結晶構造はTEMにて観察を行うと多結晶であった。
次に、水素をキャリアガス、メタンをソースガスとして、既述のマイクロ波プラズマCVD法を用いて、SiC層18上に厚さ150μmのダイヤモンド層12をエピタキシャル成長させた(図3(C))。ダイヤモンド層の成長では、プラズマチャンバー内の圧力を135Torr、マイクロ波の出力を5kW、基板温度を1050℃、エピタキシャル成長時間を20時間とし、キャリアガスとして酸素を用いなかった。
次に、バックグラインド法により、4.5mm程度シリコンウェーハを研削した後に、既述のCMP装置を用いて抵抗の変動およびシリコン部分の厚さ(膜厚)をモニターしながら、シリコン部分を除去して、SiC層18を露出させた(図3(D),(E))。
次に、水素をキャリアガス、トリメチルガリウム(TMG)とアンモニア(NH)をソースガス、基板温度を1100℃として、既述のMOVPE法により、単結晶SiC層18のダイヤモンド層12が形成されていない側の表面上にGaN層16(厚さ:10μm)をエピタキシャル成長させた。これにより、ダイヤモンド層12と、SiC層18と、GaN層16とをこの順で備える窒化物半導体基板300を得た(図3(F))。窒化物半導体基板300における各層の酸素濃度をSIMS分析により測定すると、いずれの層の酸素濃度もSIMS分析の下限値以下になっていた。すなわち、ダイヤモンド層12の酸素濃度は5×1016atoms/cm以下、SiC層18の酸素濃度は5×1016atoms/cm以下、GaN層16の酸素濃度は1×1016atoms/cm以下であった。また、ダイヤモンド層12の抵抗率は1×1013Ω・cm、SiC層18の抵抗率は1000Ω・cmであった。
(評価方法)
各発明例および比較例において、以下の評価を行った。
<カソードルミネッセンス評価>
各発明例および比較例において3枚の窒化物半導体基板に対して、GaN層における欠陥密度(個/cm)を既述のカソードルミネッセンス法により求めて、GaN層の結晶性を評価した。結果を表1に示す。
Figure 0006763347
(評価結果の説明)
比較例1では、堆積法によりSiC層を形成したので、SiC層は完全な単結晶層とはならず、その上に形成するGaN層の結晶性は発明例1,2に比べて悪かった。一方で、発明例1,2では、炭化処理によりSiC層を形成したので、SiC層は単結晶層となっており、SiC層上に形成するGaN層の結晶性は比較例1に比べて向上した。さらに、発明例1は、発明例2に比べてGaN層の結晶性がさらに向上した。これは、発明例1では、単結晶SiC層を形成した直後にGaN層を形成したので、長時間の熱処理に伴う単結晶SiC層への熱負荷や不純物混入の影響が発明例2に比べて低減されたことに起因する。
(実験2)
実験2では、以下に説明する方法に従って、発明例3〜9および比較例2の窒化物半導体基板を作製し、カソードルミネッセンス評価およびリーク電流の測定を行った。
発明例3〜9としては、表2に示す抵抗率および酸素濃度を有するシリコンウェーハを用いた以外は、発明例2と同様の方法で窒化物半導体基板を作製した。比較例2としては、表2に示す抵抗率および酸素濃度を有するシリコンウェーハを用いた以外は、比較例1と同様の方法で窒化物半導体基板を作製した。
(評価方法)
各発明例および比較例において、以下の評価を行った。
<カソードルミネッセンス評価>
各発明例および比較例に対して、GaN層における欠陥密度(個/cm)を既述のカソードルミネッセンス法により求めて、GaN層の結晶性を評価した。結果を表2に示す。
<リーク電流の測定>
各発明例および比較例に対して、GaN層内にpn接合を作製し、pn接合間に300Vの電圧を印加した際のリーク電流を測定した。結果を表2に示す。
Figure 0006763347
(評価結果の説明)
炭化処理によりSiC層を形成した発明例3〜9は、堆積法によりSiC層を形成した比較例2に比べて、GaN層の結晶性が向上した。また、発明例3〜6は、発明例7〜9に比べてリーク電流を抑制することができた。これは、1000Ω・cm以上の高抵抗のシリコンウェーハを用いることで、ダイヤモンド層やSiC層への不純物の外方拡散を抑制することができたこと、酸素濃度が5×1017atoms/cm以下の低酸素のシリコンウェーハを用いることで、シリコンウェーハ中の酸素がSiC層を介してGaN層内でドナー化するのを抑制することができたことに起因する。
本発明によれば、III族窒化物半導体層の結晶性が向上した窒化物半導体基板を得ることができる。
100,200 窒化物半導体基板
10 シリコンウェーハ
12 ダイヤモンド層
14 単結晶SiC層
16 GaN層
31 COP発生領域
32 OSF潜在核領域
33 酸素析出促進領域(Pv(1)領域)
34 酸素析出促進領域(Pv(2)領域)
35 酸素析出抑制領域(Pi領域)
36 転位クラスター領域

Claims (14)

  1. シリコンウェーハ上にダイヤモンド層を形成する第1工程と、
    前記第1工程の後に、前記シリコンウェーハを薄膜化する第2工程と、
    前記薄膜化により残ったシリコン部分を炭化処理して単結晶SiC層とする第3工程と、
    前記単結晶SiC層の前記ダイヤモンド層が形成されていない側の表面上にIII族窒化物半導体層を形成する第4工程と、
    を有することを特徴とする窒化物半導体基板の製造方法。
  2. シリコンウェーハを炭化処理して、前記シリコンウェーハの表層部を単結晶SiC層とする第1工程と、
    前記第1工程の後、前記単結晶SiC層上にダイヤモンド層を形成する第2工程と、
    前記第2工程の後、前記炭化処理により残ったシリコン部分を除去する第3工程と、
    前記第3工程の後、前記単結晶SiC層の前記ダイヤモンド層が形成されていない側の表面上にIII族窒化物半導体層を形成する第4工程と、
    を有し、
    前記単結晶SiC層の厚さは5nm以上100nm以下であり、かつ、前記単結晶SiC層は3C−SiCの結晶構造を有することを特徴とする窒化物半導体基板の製造方法。
  3. 前記シリコンウェーハの酸素濃度が5×1017atoms/cm以下である、請求項1または2に記載の窒化物半導体基板の製造方法。
  4. 前記シリコンウェーハの抵抗率が1000Ω・cm以上である、請求項1〜3のいずれか一項に記載の窒化物半導体基板の製造方法。
  5. 前記シリコンウェーハの面方位が(100)である、請求項1〜4のいずれか一項に記載の窒化物半導体基板の製造方法。
  6. 前記シリコンウェーハが転位クラスター及びCOPを含まないシリコンウェーハである、請求項1〜5のいずれか一項に記載の窒化物半導体基板の製造方法。
  7. 前記ダイヤモンド層の厚さが50μm以上5mm以下である、請求項1〜6のいずれか一項に記載の窒化物半導体基板の製造方法。
  8. 前記単結晶SiC層の厚さが5nm以上100nm以下である、請求項1〜7のいずれか一項に記載の窒化物半導体基板の製造方法。
  9. 前記ダイヤモンド層を形成する時にキャリアガスとして酸素を用いない、請求項1〜8のいずれか一項に記載の窒化物半導体基板の製造方法。
  10. 前記III族窒化物半導体層がGaN層である、請求項1〜9のいずれか一項に記載の窒化物半導体基板の製造方法。
  11. ダイヤモンド層と、単結晶SiC層と、III族窒化物半導体層とをこの順で備える窒化物半導体基板であって、
    前記単結晶SiC層の厚さは5nm以上100nm以下であり、かつ、前記単結晶SiC層は3C−SiCの結晶構造を有し、
    カソードルミネッセンス法で評価した前記III族窒化物半導体層の欠陥密度が5×10 個/cm 以下であり、
    前記III族窒化物半導体層がGaN層であることを特徴とする窒化物半導体基板。
  12. 前記ダイヤモンド層、前記単結晶SiC層、及び前記III族窒化物半導体層の酸素濃度が、いずれも5×1017atoms/cm以下である、請求項11に記載の窒化物半導体基板。
  13. 前記ダイヤモンド層および前記単結晶SiC層の抵抗率が1000Ω・cm以上である、請求項11または12に記載の窒化物半導体基板。
  14. 前記ダイヤモンド層の厚さが50μm以上5mm以下である、請求項11〜13のいずれか一項に記載の窒化物半導体基板。
JP2017112981A 2017-06-07 2017-06-07 窒化物半導体基板の製造方法および窒化物半導体基板 Active JP6763347B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2017112981A JP6763347B2 (ja) 2017-06-07 2017-06-07 窒化物半導体基板の製造方法および窒化物半導体基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017112981A JP6763347B2 (ja) 2017-06-07 2017-06-07 窒化物半導体基板の製造方法および窒化物半導体基板

Publications (2)

Publication Number Publication Date
JP2018203587A JP2018203587A (ja) 2018-12-27
JP6763347B2 true JP6763347B2 (ja) 2020-09-30

Family

ID=64955168

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017112981A Active JP6763347B2 (ja) 2017-06-07 2017-06-07 窒化物半導体基板の製造方法および窒化物半導体基板

Country Status (1)

Country Link
JP (1) JP6763347B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023048160A1 (ja) * 2021-09-22 2023-03-30 エア・ウォーター株式会社 半導体基板、半導体デバイス、半導体基板の製造方法、および半導体デバイスの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981818A (en) * 1990-02-13 1991-01-01 General Electric Company Polycrystalline CVD diamond substrate for single crystal epitaxial growth of semiconductors
JP3508356B2 (ja) * 1995-12-25 2004-03-22 松下電器産業株式会社 半導体結晶成長方法及び半導体薄膜
JP2002261011A (ja) * 2001-03-02 2002-09-13 Toshiba Ceramics Co Ltd デバイス用多層構造基板
JP2009167053A (ja) * 2008-01-16 2009-07-30 Sumitomo Electric Ind Ltd Iii族窒化物結晶の成長方法
US8343824B2 (en) * 2008-04-29 2013-01-01 International Rectifier Corporation Gallium nitride material processing and related device structures
JP5941523B2 (ja) * 2014-12-04 2016-06-29 Dowaエレクトロニクス株式会社 Iii族窒化物半導体エピタキシャル基板およびその製造方法

Also Published As

Publication number Publication date
JP2018203587A (ja) 2018-12-27

Similar Documents

Publication Publication Date Title
US10260166B2 (en) Method of growing high quality, thick SiC epitaxial films by eliminating silicon gas phase nucleation and suppressing parasitic deposition
JP4964672B2 (ja) 低抵抗率炭化珪素単結晶基板
JP5706823B2 (ja) SiC単結晶ウエハーとその製造方法
JP5445694B2 (ja) エピタキシャル炭化珪素単結晶基板の製造方法
JP2011219297A (ja) 炭化珪素単結晶基板、炭化珪素エピタキシャルウェハ、及び薄膜エピタキシャルウェハ
US9644288B2 (en) Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP2007230823A (ja) 炭化珪素単結晶インゴットの製造方法及び炭化珪素単結晶インゴット
US11107892B2 (en) SiC epitaxial wafer and method for producing same
JP6597493B2 (ja) pn接合シリコンウェーハの製造方法
JP2007223821A (ja) 炭化珪素単結晶育成用種結晶と炭化珪素単結晶インゴット及びこれらの製造方法
JP2021020819A (ja) ヘテロエピタキシャルウェーハの製造方法及びヘテロエピタキシャルウェーハ
JP6763347B2 (ja) 窒化物半導体基板の製造方法および窒化物半導体基板
TW202033849A (zh) 裝置製作用晶圓之製造方法
US20230203704A1 (en) Method for producing semiconductor substrate, semiconductor substrate, and method for preventing crack occurrence in growth layer
JP6913729B2 (ja) pn接合シリコンウェーハ
JP6673183B2 (ja) pn接合シリコンウェーハの製造方法
JP6569605B2 (ja) 積層基板の製造方法および積層基板
JP6665771B2 (ja) pn接合シリコンウェーハの製造方法およびpn接合シリコンウェーハ
WO2024135744A1 (ja) GaN基板
WO2024034448A1 (ja) フォトルミネッセンス測定におけるバックグラウンドの発光強度のバラツキを抑制する方法及び半導体基板の評価方法
JP2012232884A (ja) 窒化物半導体基板及びその製造方法並びにそれを用いた素子
WO2024053569A1 (ja) GaN結晶及びGaN結晶の製造方法
US20230193507A1 (en) Method for manufacturing semiconductor substrate, semiconductor substrate, and method for forming grown layer
US20230160100A1 (en) Method for manufacturing semiconductor substrate, semiconductor substrate, and method for suppressing introduction of displacement to growth layer
US11640906B2 (en) Crystal laminate, semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200512

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200811

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200824

R150 Certificate of patent or registration of utility model

Ref document number: 6763347

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250