KR20170085085A - SiC 기판의 에칭 방법 및 수용 용기 - Google Patents

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마사토 시노하라
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고지 아시다
야스노리 구츠마
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토요 탄소 가부시키가이샤
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Abstract

수용 용기의 조성에 근거하여 SiC 기판의 에칭 속도를 제어하는 방법을 제공한다. 본 발명의 에칭 방법은 도가니에 SiC 기판을 수용한 상태로 Si의 증기압 하에서 가열함으로써 SiC 기판을 에칭한다. 도가니는 탄탈 금속을 포함하여 구성되면서, 상기 탄탈 금속보다도 내부 공간측에 탄탈 카바이드층이 마련되고 상기 탄탈 카바이드층보다도 더욱 내부 공간측에 탄탈 실리사이드층이 마련되어 있다. 그리고, 탄탈 실리사이드층의 조성의 차이에 근거하여 SiC 기판의 에칭 속도가 제어된다.

Description

SiC 기판의 에칭 방법 및 수용 용기{ETCHING METHOD FOR SIC SUBSTRATE AND HOLDING CONTAINER}
본 발명은 주로 내부 공간측에 탄탈 실리사이드층이 마련된 수용 용기를 이용하여 SiC 기판을 에칭하는 방법에 관한 것이다.
종래부터 SiC 기판을 수용 용기에 수용하고, 이 수용 용기 내를 고순도의 Si 증기압으로 한 상태로 가열을 실시함으로써, SiC 기판의 표면을 에칭하는 방법이 알려져 있다(Si 증기압 에칭). 특허문헌 1 및 2는, 이런 종류의 기술을 개시한다.
특허문헌 1에서는, 수용 용기 내를 Si 증기압으로 하기 위해서, 수용 용기 내에 Si 펠렛(고체의 Si)를 배치하는 방법이 개시되어 있다. 또, 특허문헌 2에서는, 수용 용기 내를 Si 증기압으로 하기 위해서, 수용 용기의 내측의 벽면에 Si를 고착시키는 방법이 개시되어 있다.
여기서, 특허문헌 1의 방법에서는, Si의 압력 분포에 불균형이 발생할 가능성이 있다. 또, 특허문헌 2의 방법에서는, 예를 들면 수용 용기의 위쪽의 벽면에 고착한 Si가 용융하여 SiC 기판에 낙하할 가능성이 있다.
이상을 고려하여, 특허문헌 3에서는 수용 용기의 내부 공간측을 탄탈 실리사이드층으로 구성하고, 이 탄탈 실리사이드층을 Si 증기의 공급원으로 하는 방법이 제안되어 있다.
일본 특개 2011-233780호 공보 일본 특개 2008-230944호 공보 일본 특개 2014-103180호 공보
그런데, 최근에는 에칭 속도의 제어가 중요시되고 있다. 예를 들면, SiC 기판을 가열함으로써 스텝 번칭이 발생하는 경우가 있지만, 이 스텝 번칭을 제거할 수 있는지 여부는 에칭 속도에 의존하는 것이 알려져 있다. 여기서 Si 증기압 에칭을 SiC 제조 프로세스에 적용하는 것에 있어, 에피택셜 성장에 제공하는 SiC 기판의 가공 공정 및 이온 주입된 에피택셜 성장층을 가지는 SiC 기판의 활성화 어닐 공정에서의 SiC 기판의 에칭 속도에 관한 기술적 과제에 대해 설명한다.
우선 에피택셜 성장에 제공하는 SiC 기판의 가공 공정에 대해 설명한다. SiC 기판은 잉곳을 소정의 두께로 자름으로써 얻어진다. 잉곳으로부터 SiC 기판을 자른 상태에서는 표면 조도가 크기 때문에, 기계 연마(MP) 및 화학 기계 연마(CMP) 등의 가공 공정을 실시하여 표면을 평탄하게 할 필요가 있다. 그러나, 기계 연마 및 화학 기계 연마 등을 실시함으로써, SiC 기판의 표면에 잔존하는 연마 흠집은 대략 제거되지만, 일부의 깊은 연마 흠집이나 기계 연마시 및 화학 기계 연마시 등에 SiC 기판의 표면에 압력이 걸림으로써 형성하는 결정성이 흐트러진 변질층(이하, 잠상(潛傷))이 잔존할 수 있다. 이 연마 흠집이나 잠상은 경우에 따라서는 수십 μm의 깊이에 이를 가능성도 있어, 그러한 흠집을 효율적으로 제거하기 위해서는 에칭 속도를 빠르게 하는 것이 요망된다.
또, 이온 주입된 에피택셜 성장층을 가지는 SiC 기판의 활성화 어닐 공정에서는, 이온으로서 주입된 불순물(이하, 도펀트)이 SiC 결정 격자 위치에 치환(활성화)되는 충분한 고온을 부여하면서, SiC 기판의 표면으로부터 소정의 깊이까지 존재하는 도펀트 농도가 부족한 도펀트 부족 부분(약 수십 내지 수백 nm 오더)을 에칭에 의해서 정밀하게 제거할 필요가 있다. 그러나, SiC 기판을 과도하게 에칭하면 도펀트 농도가 충분한 부분도 제거되어 버린다. 따라서, 이온 주입된 에피택셜 성장층을 가지는 SiC 기판에 대해서는, 스텝 번칭이 발생하지 않는 에칭 속도에서 에칭 깊이를 정확하게 제어할 필요가 있기 때문에, 에칭 속도를 적절히 늦게 하는 것이 바람직하다.
또한 에칭 속도에 관련하는 파라미터로서는, 가열 온도, Si의 압력, 및 불활성 가스의 압력 등이 알려져 있다. 그러나, 이들 파라미터를 제어함으로써, 에칭 속도 이외에 영향을 미치는 경우도 생각되기 때문에, 여러 가지 방법으로 에칭 속도를 제어할 수 있는 것이 바람직하다.
본 발명은 이상의 사정을 감안하여 이루어진 것으로, 그 주요한 목적은 수용 용기의 조성에 근거하여 SiC 기판의 에칭 속도를 제어하는 에칭 방법을 제공하는 것에 있다.
본 발명의 해결하려고 하는 과제는 이상과 같으며, 다음에 이 과제를 해결하기 위한 수단과 그 효과를 설명한다.
본 발명의 제1 관점에 의하면, 이하의 SiC 기판의 에칭 방법이 제공된다. 즉, 이 에칭 방법은 수용 용기에 SiC 기판을 수용한 상태로 상기 SiC 기판을 Si의 증기압 하에서 가열함으로써 상기 SiC 기판을 에칭한다. 상기 수용 용기는, 탄탈 금속을 포함하여 구성되면서, 상기 탄탈 금속보다도 내부 공간측에 탄탈 카바이드층이 마련되고 상기 탄탈 카바이드층보다도 더욱 내부 공간측에 탄탈 실리사이드층이 마련되어 있다. 그리고, 상기 탄탈 실리사이드층의 조성의 차이에 근거하여 상기 SiC 기판의 에칭 속도가 제어된다.
이것에 의해, 가열 온도 및 Si의 압력 등을 변경하는 경우 없이 SiC 기판의 에칭 속도를 제어할 수 있다.
상기의 SiC 기판의 에칭 방법에서는, 상기 탄탈 실리사이드층은 TaSi2, Ta5Si3, Ta2Si, Ta3Si, Ta5Si3C0 .5의 어느 하나를 포함하는 것이 바람직하다.
이것에 의해, Ta와 Si로 구성되는 일반적인 화합물을 이용하여, 에칭 속도를 제어할 수 있다.
상기의 SiC 기판의 에칭 방법에서는, 상기 탄탈 실리사이드층의 조성이 서로 상이한 적어도 2개의 상기 수용 용기를 이용하여 실시하는 처리에 따라 상기 수용 용기를 가려서 사용하는 것이 바람직하다.
이것에 의해, 수용 용기를 변경하는 것만으로, 온도 조건 등을 변경하는 경우 없이, 요구 에칭 속도가 상이한 처리를 실시할 수 있다.
상기의 SiC 기판의 에칭 방법에서는, 이하와 같이 하는 것이 바람직하다. 즉, 고속 에칭과 저속 에칭을 실시 가능하다. 고속 에칭을 실시하는 경우에는, 상기 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 높은 쪽의 상기 수용 용기를 이용한다. 저속 에칭을 실시하는 경우에는, 상기 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 낮은 쪽의 상기 수용 용기를 이용한다.
이것에 의해, 탄탈의 비율이 높은 경우에는 분위기 중의 탄소 원자가 흡수되기 쉽기 때문에 에칭 속도가 빨라진다. 따라서, 상기와 같이 수용 용기를 가려서 사용함으로써, 적절한 속도로 에칭을 실시할 수 있다.
본 발명의 제2 관점에 의하면, 상기의 SiC 기판의 에칭 방법에서 이용되는 수용 용기가 제공된다.
이것에 의해, 가열 온도 및 Si의 압력 등을 변경하는 경우 없이 SiC 기판의 에칭 속도를 제어 가능한 수용 용기를 실현할 수 있다.
도 1은 본 발명의 에칭 방법에서 이용하는 고온 진공 로의 개요를 설명하는 도면이다.
도 2는 저속 에칭용의 도가니의 벽면의 구성 및 도가니의 X선 회절 패턴을 나타내는 도면이다.
도 3은 고속 에칭용의 도가니의 벽면의 구성 및 도가니의 X선 회절 패턴을 나타내는 도면이다.
도 4는 Si 및 Si 화합물의 온도에 따른 분압의 변화를 나타내는 그래프이다.
도 5는 도가니가 가지는 탄소 흡착 기능을 설명하는 개략도이다.
도 6은 내벽면이 TaSi2인 도가니를 이용한 경우와 내벽면이 Ta3Si5인 도가니를 이용한 경우의 에칭 속도를 비교하는 그래프이다.
도 7은 에칭을 실시할 때의 불활성 가스의 압력(즉 에칭 속도)을 바꿔 에칭을 실시했을 때에서의 SiC 기판의 표면의 현미경 사진 및 표면 조도를 나타내는 도면이다.
도 8은 SiC 기판의 표면으로부터의 깊이에 따른 도펀트 농도, 특히 도펀트 부족 부분을 나타내는 그래프이다.
도 9는 Ta-C-Si의 페이스 다이어그램이다.
다음에, 도면을 참조하여 본 발명의 실시 형태를 설명한다. 처음에, 도 1을 참조하여 본 실시 형태의 가열 처리에서 이용하는 고온 진공 로(10)에 대해 설명한다.
도 1에 나타내는 바와 같이, 고온 진공 로(10)는 본 가열실(21)과 예비 가열실(22)을 구비하고 있다. 본 가열실(21)은 적어도 표면이 단결정 SiC로 구성되는 SiC 기판(40)(단결정 SiC 기판)을 1000℃ 이상 2300℃ 이하의 온도로 가열할 수 있다. 예비 가열실(22)은, SiC 기판(40)을 본 가열실(21)에서 가열하기 전에 예비 가열을 실시하기 위한 공간이다.
본 가열실(21)에는, 진공 형성용 밸브(23)와, 불활성 가스 주입용 밸브(24)와, 진공계(25)가 접속되어 있다. 진공 형성용 밸브(23)는 본 가열실(21)의 진공도를 조정할 수 있다. 불활성 가스 주입용 밸브(24)는, 본 가열실(21) 내의 불활성 가스(예를 들면 Ar 가스)의 압력을 조정할 수 있다. 진공계(25)는, 본 가열실(21) 내의 진공도를 측정할 수 있다.
본 가열실(21)의 내부에는, 히터(26)가 구비되어 있다. 또, 본 가열실(21)의 측벽이나 천정에는 도면 생략된 열반사 금속판이 고정되어 있고, 이 열반사 금속판은 히터(26)의 열을 본 가열실(21)의 중앙부를 향해서 반사시키도록 구성되어 있다. 이것에 의해, SiC 기판(40)을 강력하고 균등하게 가열하여, 1000℃ 이상 2300℃ 이하의 온도까지 승온시킬 수 있다. 또한 히터(26)으로서는, 예를 들면 저항 가열식의 히터나 고주파 유도 가열식의 히터를 이용할 수 있다.
또, SiC 기판(40)은 도가니(수용 용기)(30)에 수용된 상태로 가열된다. 도가니(30)는 적절한 지지대 등에 실려 있고, 이 지지대가 움직임으로써, 적어도 예비 가열실로부터 본 가열실까지 이동 가능하게 구성되어 있다. 도가니(30)는 서로 감합 가능한 상 용기(31)과 하 용기(32)를 구비하고 있다. 또한 도가니(30)의 상세한 구성에 대해서는 후술한다.
SiC 기판(40)을 가열 처리할 때, 처음에 도 1의 쇄선으로 나타내는 바와 같이 도가니(30)를 고온 진공 로(10)의 예비 가열실(22)에 배치하고, 적절한 온도(예를 들면 약 800℃)로 예비 가열한다. 다음에, 미리 설정 온도(예를 들면, 약 1800℃)까지 승온시켜 놓은 본 가열실(21)로 도가니(30)를 이동시킨다. 그 후, 압력 등을 조정하면서 SiC 기판(40)을 가열한다. 또한 예비 가열을 생략해도 된다.
다음에, 도가니(30)의 벽면의 조성 및 탄탈 실리사이드층의 형성 방법에 대해 도 2 및 도 3을 참조하여 설명한다.
도가니(30)는 SiC 기판(40)이 수용되는 내부 공간의 벽면(상면, 측면, 저면)을 구성하는 부분에서, 도 2에 나타내는 구성으로 되어 있다. 구체적으로는 도가니(30)는 외부측으로부터 내부 공간측의 순서로, 탄탈층(Ta), 탄탈 카바이드층(TaC 및 Ta2C), 및 탄탈 실리사이드층(TaSi2 또는 Ta5Si3 등)으로 구성되어 있다.
이 탄탈 실리사이드층은 내부 공간에 Si를 공급한다. 또, 도가니(30)에는 탄탈층 및 탄탈 카바이드층이 포함되기 때문에, 주위의 C 증기를 도입할 수 있다. 이것에 의해, 내부 공간 내를 고순도의 Si 분위기로 할 수 있다.
탄탈층 및 탄탈 카바이드층으로 이루어지는 도가니는 종래부터 알려져 있다. 본 실시 형태에서는, 이 도가니에 탄탈 실리사이드층을 형성한다. 구체적으로는, 미리 고온 하에서 기화시킨 Si를 도가니의 내부 공간에 배치하고, 예를 들면 10 Pa 이하의 감압 하에서 1800℃에서 15분 가열함으로써, 도 2(a)에 나타내는 바와 같이, TaSi2를 조성으로 하는 탄탈 실리사이드층이 형성된다. 도 2(b)는 상기와 같이 하여 제조한 탄탈 실리사이드층의 X선 회절 패턴을 나타낸다. 도 2(b)에서 동그라미가 부착된 피크는 탄탈 카바이드를 나타내고 있고, 그 외의 피크는 TaSi2를 나타내고 있다. 이와 같이, 상기의 방법으로 탄탈 실리사이드층을 형성함으로써, TaSi2가 충분히 형성되는 것을 알 수 있다.
탄탈 실리사이드층으로서는, TaSi2 이외에도 Ta5Si3를 형성할 수 있다(도 3(a)을 참조). 이 경우, 상기와 동일하게 기화시킨 Si를 도가니의 내부 공간에 도입하고, 예를 들면 10 Pa 이하의 감압 하에서 2000℃에서 15분 가열한다. 도 3(b)은 상기와 같이 하여 제조한 탄탈 실리사이드층의 X선 회절 패턴을 나타낸다. 도 3(b)에서 동그라미가 부착된 피크는 탄탈 카바이드를 나타내고 있고, 그 외의 피크는 Ta5Si3를 나타내고 있다. 이와 같이, 상기의 방법으로 탄탈 실리사이드층을 형성함으로써, Ta5Si3가 충분히 형성되는 것을 알 수 있다.
도 4에는, Si, SiC, TaSi2, 및 Ta5Si3의 Si 증기압의 분압을 나타내는 그래프가 나타나 있다. 도 4에서는, TaSi2 및 Ta5Si3로부터 공급되는 Si 증기압이 매우 높은 압력을 나타내고 있는 것을 알 수 있다. 따라서, 탄탈 실리사이드층은 도가니(30)의 내부 공간으로의 Si의 공급원이 되는 것은 분명하다. 또, 탄탈 실리사이드층은 내부 공간을 구성하는 벽면의 전체에 걸쳐서 형성된다. 이것에 의해, 내부 공간의 Si의 압력 분포를 균일하게 할 수 있다. 따라서, SiC 기판(40)을 균일하게 에칭할 수 있다.
다음에, 본 실시 형태에서 실시되는 Si 증기압 에칭(이하, 간단하게 에칭이라고 칭함)에 대해 설명하면서, 조성이 상이한 도가니(30)를 이용한 경우의 에칭 속도의 차이에 대해 도 5 및 도 6을 참조하여 설명한다.
본 실시 형태에서는, SiC 기판(40)을 도가니(30)에 수용하고, 고순도의 Si 증기압 하에서 1500℃ 이상 2200℃ 이하, 바람직하게는 1600℃ 이상 2000℃ 이하의 온도 범위에서 고온 진공 로(10)을 이용하여 가열함으로써 SiC 기판(40)의 표면이 에칭된다. 이 에칭시에는, 이하에 나타내는 반응을 한다. 간단하게 설명하면, SiC 기판(40)이 Si 증기압 하에서 가열됨으로써, 열분해에 의해서 SiC로부터 Si 증기가 탈리한다. 또, 탄탈 실리사이드층으로부터 Si 증기가 공급된다. 열분해에 의해서 Si 증기가 탈리함으로써 잔존한 C는, Si 증기와 반응함으로써, Si2C 또는 SiC2 등이 되어 승화한다.
(1) SiC(s) → Si(v) I + C(s)
(2) TaxSiy → Si(v) II + Tax'Siy'
(3) 2C(s) + Si(v) I+II → SiC2(v)
(4) C(s) + 2Si(v) I+II → Si2C(v)
상기의 반응을 계속하면, 식(3) 및 식(4)에서 발생하는 SiC2 및 Si2C가 과잉이 되는 결과, 식(1)으로부터 (4)의 반응 속도가 저하되어 버린다. 그러나, 본 실시 형태에서는, 도 2에 나타내는 도가니(30)가 이용되고 있는 경우에는, SiC2와 TaSi2가 반응함으로써 TaC와 Si가 발생한다. 또, 도 3에 나타내는 도가니(30)가 이용되고 있는 경우에는, SiC2와 Ta5Si3가 반응함으로써 Ta2C와 TaSi2가 발생한다. 이와 같이, SiC2에 포함되는 C가 도가니(30)의 탄탈로 도입된다(도 5를 참조). 또, Si가 발생한 경우, 이 Si는 다시 SiC 기판(40)에 잔존한 C 원자를 제거하는 반응에 이용된다. 이상에 의해, 반응속도를 저하시키는 경우 없이 에칭을 계속할 수 있다.
이상을 고려하면, 에칭 속도는, SiC2 및 Si2C가 C 원자를 도입하는 속도와 밀접하게 관계한다고 생각된다. 따라서, 탄탈 실리사이드층을 구성하는 화합물에 포함되는 탄탈의 물질량의 비율이 높을수록, 에칭 속도가 빨라진다고 생각된다. 또, SiC2와 TaSi2의 반응의 압력 평형 상수는, SiC2와 Ta5Si3의 반응의 압력 평형 상수보다도 작다. 이상에 의해, 탄탈 실리사이드층이 TaSi2의 도가니(30)를 이용한 경우의 에칭 속도는, 탄탈 실리사이드층이 Ta5Si3의 도가니(30)를 이용한 경우의 에칭 속도보다도 늦다고 생각된다.
도 6은 탄탈 실리사이드층이 TaSi2인 도가니(30)와, 탄탈 실리사이드층이 Ta5Si3인 도가니(30)를 이용하고, 오프각이 4°인 4H-SiC의 (0001)면을, 고진공 하(10-4Pa)에서 1650℃ 내지 2100℃에서 에칭했을 때의 결과를 나타내는 도이다. 도 6의 그래프에서는, TaSi2를 포함하는 도가니(30)가 Ta5Si3를 포함하는 도가니(30)보다도 에칭 속도가 큰 폭으로 늦은 것이 확인된다.
이와 같이, 본 실시 형태에서는, 탄탈 실리사이드층의 조성이 상이한 도가니(30)를 가려서 사용함으로써, 가열 온도 등을 변경하는 경우 없이 에칭 속도를 용이하게 변화시킬 수 있다. 이하, 도가니(30)를 가려서 사용하는 구체적인 상황에 대해 설명한다.
출원인 등의 실험에 의하면, 에칭 속도를 소정의 임계값 이상으로 함으로써 스텝 번칭이 제거되고, 에칭 속도가 소정의 임계값보다 작은 경우에는 비록 장시간 에칭을 실시한 경우여도 스텝 번칭을 제거할 수 없는 것이 확인되고 있다. 도 7은 에칭을 실시할 때의 불활성 가스(Ar 가스)의 압력(즉 에칭 속도)을 바꿔 에칭을 실시한 경우에서의 SiC 기판(40)의 표면의 현미경 사진 및 표면 조도를 나타내는 도면이다. 도 7에 나타내는 바와 같이, 본 실험의 조건 하에서는, 불활성 가스의 압력이 1.3 kPa인 경우에는, 표면 조도가 높고, 현미경 사진으로부터도 스텝 번칭이 분명하게 잔존하고 있는 것을 알 수 있다. 불활성 가스의 압력이 133 Pa인 경우에는, 표면 조도가 현저하게 저하되어 있고 현미경 사진으로부터도 스텝 번칭의 일부가 제거되어 있는 것을 알 수 있다. 불활성 가스의 압력이 13 Pa와 1.3 Pa인 경우 및 고진공인 경우에는, 더욱 표면 조도가 저하되어 있고 현미경 사진으로부터도 스텝 번칭이 대략 모두 제거되어 있는 것을 알 수 있다. 이와 같이, 불활성 가스의 압력(즉 에칭 속도)에 따라, 스텝 번칭이 제거되는지 여부를 선택할 수 있다. 스텝 번칭이 발생하고 있지 않는 SiC 기판(40)은 전계의 국소 집중 등이 발생하지 않기 때문에, 반도체 소자로서의 성능이 높다. 그러나, 스텝 번칭이 발생하고 있는 SiC 기판(40)은 예를 들면 용액 성장법을 실시할 때에, 결정 결함(전위)의 영향을 보다 한층 해소할 수 있는 것이 알려져 있다. 따라서, 상황에 따라 스텝 번칭의 발생의 유무를 바꾸는 것이 바람직하다.
본 실시 형태에서는, 도가니(30)를 가려서 사용하는 것만으로 에칭 속도를 바꿀 수 있으므로, 스텝 번칭이 발생하고 있지 않는 SiC 기판(40)을 제조하는 경우에는, 탄탈 실리사이드층이 Ta5Si3의 도가니(30)를 이용하여 에칭(고속 에칭)을 실시하면 된다. 한편, 스텝 번칭이 발생하고 있는 SiC 기판(40)을 제조하는 경우에는, 탄탈 실리사이드층이 TaSi2의 도가니(30)를 이용하여 에칭(저속 에칭)을 실시하면 된다.
다음에, 도가니(30)를 가려서 사용하는 다른 상황을 설명한다. 우선, 에피택셜 성장에 제공하는 SiC 기판(40)의 가공 공정에서는, 4H-SiC 단결정 또는 6H-SiC 단결정으로 구성되는 잉곳을 소정의 두께로 자른다. 그 후, 자를 때에 SiC 기판(40)의 표면에 형성된 요철을 제거하기 위해서, 기계 연마 및 화학 기계 연마 등의 가공을 한다. 이 요철은 높낮이 차이가 꽤 크기 때문에, 고속으로 SiC 기판(40)을 연마하는 것이 요구된다. 또, 기계 연마시 등에 SiC 기판(40)의 표면에 압력이 걸림으로써, 결정성이 흐트러진 변질층(이하, 잠상)이 경우에 따라서는 수십 μm의 깊이에 이를 가능성도 있어, 그 잠상을 제거하는 경우에도 고속으로 SiC 기판(40)을 연마하는 것이 요구된다. 따라서, 기계 연마 및 화학 기계 연마 등의 대신이나, 잠상을 제거하기 위해서, 탄탈 실리사이드층이 Ta5Si3의 도가니(30)를 이용하는 것에 의해서 종래보다도 간편하게 에칭(고속 에칭)을 실시할 수 있다.
또, 이온 주입된 에피택셜 성장층을 가지는 SiC 기판(40)의 활성화 어닐 공정에서는, 상기 가공 공정을 거친 SiC 기판(40)에 대해서 에피택셜층 성장, 이온 주입, 및 이온으로서 주입된 불순물(이하, 도펀트)의 활성화를 실시한다. 그리고, 도펀트 부족 부분의 제거, 및 이온 주입에 의해서 거칠어진 표면을 평탄화하기 위해서 에칭을 실시한다. 구체적으로 설명하면, 도펀트 부족 부분은 이온 주입 조건에 따라서 상이하지만, 예를 들면 SiC 기판(40)의 표면으로부터 약 수십 nm 내지 수백 nm의 영역에 존재한다. 도 8에는, SiC 기판(40)의 표면으로부터의 깊이에 따른 도펀트 농도의 일례가 나타나 있고, 도 8에서는 표면으로부터 수십 nm까지의 부분에서 도펀트 농도가 낮고, 약 500 nm보다 깊어짐에 따라 도펀트 농도가 저하되어 있다. 따라서, 도펀트 부족 부분을 제거하면서 충분한 도펀트 농도를 가지는 부분을 남기기 위해서는, 에칭량을 정밀하게 제어할 필요가 있기 때문에, 에칭 속도를 저속으로 하는 것이 바람직하다. 그러나, 위에서 설명한 바와 같이 에칭 속도가 소정의 속도보다 낮은 경우, 스텝 번칭을 제거할 수 없다. 따라서, 이 에칭은 도펀트이 충분히 존재하는 부분이 과도하게 제거되는 것을 방지하기 위해서, 탄탈 실리사이드층이 TaSi2의 도가니(30)를 이용하고, 또한 스텝 번칭이 발생하지 않는 조건 하 정밀한 에칭(저속 에칭)을 실시하면 된다.
이것에 의해, 잠상의 제거시와 이온 주입 후의 에칭시에, 탄탈 실리사이드층이 상이한 도가니(30)를 사용함으로써, 가열 온도 등을 별로 변화시키지 않고 적절한 에칭 속도로 에칭을 실시할 수 있다.
이상에 설명한 바와 같이, 본 실시 형태의 에칭 방법은 도가니(30)에 SiC 기판(40)을 수용한 상태로 Si의 증기압 하에서 가열함으로써 SiC 기판(40)을 에칭한다. 도가니(30)는 탄탈 금속을 포함하여 구성되면서, 상기 탄탈 금속보다도 내부 공간측에 탄탈 카바이드층이 마련되고 상기 탄탈 카바이드층보다도 더욱 내부 공간측에 탄탈 실리사이드층이 마련되어 있다. 그리고, 탄탈 실리사이드층의 조성의 차이에 근거하여 SiC 기판(40)의 에칭 속도가 제어된다.
이것에 의해, 가열 온도 및 Si의 압력 등을 변경하는 경우 없이 SiC 기판(40)의 에칭 속도를 제어할 수 있다.
또, 본 실시 형태의 SiC 기판(40)의 에칭 방법에서는, 탄탈 실리사이드층의 조성이 서로 상이한(구체적으로는 TaSi2와 Ta5Si3) 적어도 2개의 도가니(30)를 이용하여 실시하는 처리에 따라 도가니(30)를 가려서 사용한다.
이것에 의해, 도가니(30)를 변경하는 것만으로, 온도 조건 등을 변경하는 경우 없이, 요구 에칭 속도가 상이한 처리를 실시할 수 있다.
또, 본 실시 형태의 SiC 기판(40)의 에칭 방법에서는, 고속 에칭과 저속 에칭을 실시 가능하다. 고속 에칭을 실시하는 경우에는, 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 높은 쪽(구체적으로는 Ta5Si3)의 도가니(30)를 이용한다. 저속 에칭을 실시하는 경우에는, 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 낮은 쪽(구체적으로는 TaSi2)의 도가니(30)를 이용한다.
이것에 의해, 탄탈의 비율이 높은 경우에는 분위기 중의 탄소 원자가 흡수되기 쉽기 때문에 에칭 속도가 빨라진다. 따라서, 상기와 같이 도가니(30)를 가려서 사용함으로써, 적절한 속도로 에칭을 실시할 수 있다.
이상에 본 발명의 적합한 실시 형태를 설명했지만, 상기의 구성은 예를 들면 이하와 같이 변경할 수 있다.
상기의 실시 형태에서는 탄탈 실리사이드로서 TaSi2 또는 Ta5Si3가 형성되는 구성이지만, 다른 화학식으로 나타내는 탄탈 실리사이드가 형성되어 있어도 된다. 예를 들면, 도 9의 페이스 다이어그램에 나타내는 바와 같이, Ta2Si, Ta3Si 또는 Ta5Si3C0 .5가 형성되어 있어도 된다. 또한 본 명세서에서는, Ta5Si3C0 .5와 같이 다른 원자를 포함하고 있어도 탄탈 실리사이드층에 해당하는 것으로 한다.
상기의 실시 형태에서는, 1개의 도가니(30)의 내벽면의 전체에 걸쳐서 동일한 조성의 탄탈 실리사이드가 형성되어 있지만, 1개의 도가니(30)의 내벽면에 복수의 조성의 탄탈 실리사이드가 형성되어 있어도 된다. 이 경우, SiC 기판(40)의 표면의 일부만의 에칭 속도를 빠르게 하거나 또는 늦게 할 수 있고, 그것을 고려하여 원하는 형상의 SiC 기판(40)을 생성할 수도 있다.
상기에 설명한 온도 조건 및 압력 조건 등은 일례이며, 적절히 변경할 수 있다. 또, 상술한 고온 진공 로(10) 이외의 가열 장치를 이용하거나 도가니(30)와 상이한 형상 또는 소재의 용기를 이용해도 된다. 예를 들면, 수용 용기의 외형은 원주상으로 한정되지 않고, 입방체상 또는 직방체상이어도 된다.
10 고온 진공 로
30 도가니(수용 용기)
40 SiC 기판

Claims (5)

  1. 수용 용기에 SiC 기판을 수용한 상태로 상기 SiC 기판을 Si의 증기압 하에서 가열함으로써 상기 SiC 기판을 에칭하는 에칭 방법에 있어서,
    상기 수용 용기는 탄탈 금속을 포함하여 구성되면서, 상기 탄탈 금속보다도 내부 공간측에 탄탈 카바이드층이 마련되고 상기 탄탈 카바이드층보다도 더욱 내부 공간측에 탄탈 실리사이드층이 마련되어 있으며 상기 탄탈 실리사이드층의 조성의 차이에 근거하여 상기 SiC 기판의 에칭 속도가 제어되는 것을 특징으로 하는 SiC 기판의 에칭 방법.
  2. 청구항 1에 있어서,
    상기 탄탈 실리사이드층은 TaSi2, Ta5Si3, Ta2Si, Ta3Si, Ta5Si3C0 .5의 어느 하나를 포함하는 것을 특징으로 하는 SiC 기판의 에칭 방법.
  3. 청구항 1에 있어서,
    상기 탄탈 실리사이드층의 조성이 서로 상이한 적어도 2개의 상기 수용 용기를 이용하여, 실시하는 처리에 따라 상기 수용 용기를 가려서 사용하는 것을 특징으로 하는 SiC 기판의 에칭 방법.
  4. 청구항 3에 있어서,
    고속 에칭과 저속 에칭을 실시 가능하고,
    고속 에칭을 실시하는 경우에는, 상기 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 높은 쪽의 상기 수용 용기를 이용하고,
    저속 에칭을 실시하는 경우에는, 상기 탄탈 실리사이드층을 구성하는 화합물의 1 분자에서 차지하는 탄탈의 비율이 낮은 쪽의 상기 수용 용기를 이용하는 것을 특징으로 하는 SiC 기판의 에칭 방법.
  5. 청구항 1의 SiC 기판의 에칭 방법에서 이용되는 것을 특징으로 하는 수용 용기.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018199591A (ja) * 2017-05-25 2018-12-20 東洋炭素株式会社 SiCウエハの製造方法、エピタキシャルウエハの製造方法、及びエピタキシャルウエハ
JP7464807B2 (ja) * 2019-03-05 2024-04-10 学校法人関西学院 SiC基板の製造方法及びその製造装置及びSiC基板のマクロステップバンチングを低減する方法
JP7464808B2 (ja) * 2019-03-05 2024-04-10 学校法人関西学院 SiC基板の製造方法及びその製造装置及びSiC基板の加工変質層を低減する方法
JPWO2020179795A1 (ko) * 2019-03-05 2020-09-10
US20220189797A1 (en) 2019-03-29 2022-06-16 Kwansei Gakuin Educational Foundation Device for manufacturing semiconductor substrate comprising temperature gradient inversion means and method for manufacturing semiconductor substrate
CN114303232A (zh) * 2019-08-06 2022-04-08 株式会社电装 SiC衬底的制造方法
CN113550012B (zh) * 2021-07-28 2022-11-18 浙江大学杭州国际科创中心 一种用于碱蒸汽腐蚀碳化硅晶片的装置
WO2023189056A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 炉心管、熱処理装置および支持ユニット
CN117080061A (zh) * 2023-10-16 2023-11-17 希科半导体科技(苏州)有限公司 碳化硅衬底的平整方法、碳化硅衬底以及半导体器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6547877B2 (en) * 1996-01-22 2003-04-15 The Fox Group, Inc. Tantalum crucible fabrication and treatment
JP5213095B2 (ja) * 2007-03-23 2013-06-19 学校法人関西学院 単結晶炭化ケイ素基板の表面平坦化方法、単結晶炭化ケイ素基板の製造方法、及び単結晶炭化ケイ素基板
JP5464544B2 (ja) * 2009-05-12 2014-04-09 学校法人関西学院 エピタキシャル成長層付き単結晶SiC基板、炭素供給フィード基板、及び炭素ナノ材料付きSiC基板
JP5564682B2 (ja) 2010-04-28 2014-07-30 学校法人関西学院 半導体素子の製造方法
JP6093154B2 (ja) 2012-11-16 2017-03-08 東洋炭素株式会社 収容容器の製造方法
TWI600081B (zh) * 2012-11-16 2017-09-21 Toyo Tanso Co Ltd Surface treatment method of single crystal silicon carbide substrate and single crystal silicon carbide substrate
US20140342553A1 (en) * 2013-05-14 2014-11-20 United Microelectronics Corp. Method for Forming Semiconductor Structure Having Opening
JP6080075B2 (ja) * 2013-06-13 2017-02-15 学校法人関西学院 SiC基板の表面処理方法
WO2015009495A1 (en) * 2013-07-17 2015-01-22 Cook Medical Technologies Llc Ablation mesh
JP6247566B2 (ja) * 2014-02-28 2017-12-13 東洋炭素株式会社 加熱処理容器、加熱処理容器集合体、及び、半導体素子製造装置
JP6232329B2 (ja) * 2014-03-31 2017-11-15 東洋炭素株式会社 SiC種結晶の加工変質層の除去方法、SiC種結晶及びSiC基板の製造方法
JP6330531B2 (ja) * 2014-07-08 2018-05-30 株式会社リコー 画像記録システム及び画像記録方法
EP3223302B1 (en) * 2014-11-18 2021-01-06 Toyo Tanso Co., Ltd. Sic substrate treatment method
US10665465B2 (en) * 2014-11-18 2020-05-26 Kwansei Gakuin Educational Foundation Surface treatment method for SiC substrate

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