WO2023135953A1 - 撮像装置 - Google Patents

撮像装置 Download PDF

Info

Publication number
WO2023135953A1
WO2023135953A1 PCT/JP2022/043658 JP2022043658W WO2023135953A1 WO 2023135953 A1 WO2023135953 A1 WO 2023135953A1 JP 2022043658 W JP2022043658 W JP 2022043658W WO 2023135953 A1 WO2023135953 A1 WO 2023135953A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
peripheral
region
transistor
pixel
Prior art date
Application number
PCT/JP2022/043658
Other languages
English (en)
French (fr)
Inventor
泰史 野田
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Publication of WO2023135953A1 publication Critical patent/WO2023135953A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K39/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic radiation-sensitive element covered by group H10K30/00
    • H10K39/30—Devices controlled by radiation
    • H10K39/32—Organic image sensors

Definitions

  • the present disclosure relates to imaging devices.
  • Image sensors are used in digital cameras and the like.
  • Image sensors include CCD (Charge Coupled Device) image sensors and CMOS (Complementary Metal Oxide Semiconductor) image sensors.
  • a photodiode is provided on a semiconductor substrate.
  • a photoelectric conversion layer is provided above a semiconductor substrate.
  • signal charges are generated by photoelectric conversion.
  • the generated charge is stored in the charge storage node.
  • a signal corresponding to the amount of charge accumulated in the charge accumulation node is read out through a CCD circuit or a CMOS circuit formed on the semiconductor substrate.
  • Patent Document 1 describes an imaging device.
  • the imaging device of Patent Document 1 includes a pixel area and a peripheral area.
  • Patent Documents 2, 3, and 4 describe examples of transistors.
  • the present disclosure provides techniques suitable for improving the performance of imaging devices.
  • An imaging device includes: a pixel region including a pixel substrate portion and pixel transistors provided on the pixel substrate portion; A first peripheral region including a first peripheral substrate portion and at least one first peripheral transistor provided on the first peripheral substrate portion. A signal is transmitted between the first peripheral area and the pixel area.
  • Each of the pixel transistor and the at least one first peripheral transistor includes a gate.
  • a gate length of the at least one first peripheral transistor is shorter than a gate length of the pixel transistor.
  • the at least one first peripheral transistor includes a first source, a first drain, and a first channel region located between the first source and the first drain in the first peripheral substrate portion, through which carriers move. and a first strain-induced layer that induces strain in the first channel region.
  • the technology according to the present disclosure is suitable for improving the performance of imaging devices.
  • FIG. 1 is a diagram schematically showing an exemplary configuration of an imaging device according to Embodiment 1.
  • FIG. 2 is a diagram schematically showing an exemplary circuit configuration of the imaging device.
  • FIG. 3 is a schematic cross-sectional view showing a pixel region, a peripheral region, and a blocking region positioned therebetween.
  • FIG. 4 is a schematic plan view showing another example of the shape of the blocking area.
  • FIG. 5A is a cross-sectional view showing a transistor according to the first configuration example.
  • FIG. 5B is a schematic cross-sectional view for explaining regions where carbon is distributed in the transistor according to the first configuration example.
  • FIG. 6A is a cross-sectional view showing a transistor according to a second configuration example.
  • FIG. 6B is a schematic cross-sectional view for explaining regions where carbon is distributed in the transistor according to the second configuration example.
  • FIG. 6C is a schematic cross-sectional view showing recesses formed in the first epitaxial layer.
  • FIG. 6D is a formal cross-sectional view for explaining the embedded portion and the raised portion.
  • FIG. 7 is a cross-sectional view showing a transistor according to a first modification of the first configuration example.
  • FIG. 8 is a cross-sectional view showing a transistor according to a second modification of the first configuration example.
  • FIG. 9 is a diagram showing an impurity concentration profile in a region along a straight line passing through the source diffusion layer and extending in the depth direction of the semiconductor substrate according to the third modification of the first configuration example.
  • FIG. 10 is a cross-sectional view showing a method of manufacturing a transistor according to the first configuration example.
  • FIG. 11 is a cross-sectional view showing a method of manufacturing a transistor according to the first configuration example.
  • 12A to 12C are cross-sectional views showing a method of manufacturing the transistor according to the first configuration example.
  • 13A to 13C are cross-sectional views showing a method of manufacturing the transistor according to the first configuration example.
  • FIG. 14 is a graph showing an impurity concentration profile in a region along a straight line passing through the extension formation region and extending in the depth direction of the semiconductor substrate according to the first configuration example.
  • FIG. 15 is a cross-sectional view showing a method of manufacturing a transistor according to the second configuration example.
  • FIG. 16 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 17 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 18 is a schematic cross-sectional view showing transistors in a pixel region and transistors in a peripheral region.
  • FIG. 19 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 20 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 21 is a schematic plan view showing transistors in a pixel region and transistors in a peripheral region.
  • FIG. 22 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 23 is a schematic cross-sectional view showing transistors in a pixel region and transistors in a peripheral region.
  • FIG. 24 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 25 is a schematic plan view showing transistors in the pixel region and transistors in the peripheral region.
  • FIG. 26 is a schematic cross-sectional view showing transistors in a pixel region and transistors in a peripheral region.
  • FIG. 27 is a schematic cross-sectional view showing transistors in a pixel region and transistors in a peripheral region.
  • FIG. 28 is a schematic diagram of a back-illuminated imaging device.
  • FIG. 29 is a schematic diagram showing possible shapes of a pixel region and a peripheral region of an imaging device.
  • FIG. 30 is a schematic diagram showing possible shapes of a pixel region and a peripheral region of an imaging device.
  • FIG. 31 is a schematic diagram showing possible shapes of a pixel region and a peripheral region of an imaging device.
  • FIG. 32 is a schematic diagram showing possible shapes of a pixel region and a peripheral region of an imaging device.
  • FIG. 33 is a schematic diagram of a chip stack imaging device.
  • FIG. 34 is a schematic cross-sectional view showing a pixel area, a peripheral area, and a cutoff area.
  • FIG. 35 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 36 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 37 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 38 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 39 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 40 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 41 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 42 is a schematic perspective view illustrating transistors in a pixel region and transistors in a peripheral region.
  • FIG. 43 is a schematic diagram of a back-illuminated imaging device.
  • FIG. 43 is a schematic diagram of a back-illuminated imaging device.
  • FIG. 44A is a schematic cross-sectional view of an imaging device according to a specific example.
  • FIG. 44B is a schematic perspective view of an imaging device according to a specific example;
  • FIG. 45A is a schematic cross-sectional view of an imaging device according to a specific example.
  • FIG. 45B is a schematic perspective view of an imaging device according to a specific example.
  • FIG. 46A is a schematic cross-sectional view of an imaging device according to a specific example.
  • FIG. 46B is a schematic perspective view of an imaging device according to a specific example;
  • FIG. 47A is a schematic cross-sectional view of an imaging device according to a specific example.
  • FIG. 47B is a schematic perspective view of an imaging device according to a specific example;
  • FIG. 48A is a schematic cross-sectional view of an imaging device according to a specific example.
  • FIG. 48B is a schematic perspective view of an imaging device according to a specific example;
  • FIG. 49 is a schematic diagram of
  • An imaging device includes: a pixel region including a pixel substrate portion and pixel transistors provided on the pixel substrate portion; A first peripheral region including a first peripheral substrate portion and at least one first peripheral transistor provided on the first peripheral substrate portion. A signal is transmitted between the first peripheral area and the pixel area.
  • Each of the pixel transistor and the at least one first peripheral transistor includes a gate.
  • a gate length of the at least one first peripheral transistor is shorter than a gate length of the pixel transistor.
  • the at least one first peripheral transistor includes a first source, a first drain, and a first channel region located between the first source and the first drain in the first peripheral substrate portion, through which carriers move. and a first strain-induced layer that induces strain in the first channel region.
  • the technology according to the first aspect is suitable for improving the performance of imaging devices.
  • the first strain-induced layer may be a single crystal layer.
  • the technology according to the second aspect is suitable for improving the performance of imaging devices.
  • the first strain-induced layer may be an epitaxial layer.
  • the technology according to the third aspect is suitable for improving the performance of imaging devices.
  • the first strain-inducing layer may be a crystal layer of silicon germanium, germanium, III-V compound, silicon carbide, transition metal dichalcogenide, or carbon nanotube.
  • Crystal layers of silicon germanium, germanium, III-V compounds, silicon carbide, transition metal dichalcogenides or carbon nanotubes can induce strain in the first channel region.
  • the first strain-induced layer may be a Si 1-x Ge x crystal layer, X may be greater than 0 and less than 1.
  • the technology according to the fifth aspect is suitable for improving the performance of imaging devices.
  • the first strain-induced layer may be a Si 1-x Ge x crystal layer
  • X may be 0.1 or more and 0.8 or less.
  • the technology according to the sixth aspect is suitable for improving the performance of imaging devices.
  • the first peripheral substrate portion may include a first underlayer adjacent to the first strain-induced layer, A lattice constant of a crystal lattice of the first strain-induced layer may be different from a lattice constant of a crystal lattice of the first underlayer.
  • the technology according to the seventh aspect is suitable for improving the performance of imaging devices.
  • the first underlayer may be a single crystal layer of silicon.
  • the technology according to the eighth aspect is suitable for improving the performance of imaging devices.
  • the first peripheral substrate portion may include a support substrate, the at least one first peripheral transistor may include a first cap layer within the first peripheral substrate portion;
  • the support substrate, the first strain-introducing layer, and the first cap layer may be arranged in order from the bottom to the top of the imaging device,
  • the first cap layer may include an upper surface of the first peripheral substrate portion, A concentration of the conductive impurity in the first cap layer may be lower than a concentration of the conductive impurity in the support substrate.
  • the technology according to the ninth aspect is suitable for improving the performance of imaging devices.
  • the first cap layer may be a non-doped epitaxial layer.
  • the technology according to the tenth aspect is suitable for improving the performance of imaging devices.
  • the first channel region may include the first strained layer.
  • the configuration of the eleventh aspect is an example of the configuration of an imaging device.
  • the first source may include the first strained layer
  • the first drain may include the first strain-induced layer.
  • the configuration of the twelfth aspect is an example of the configuration of an imaging device.
  • the pixel transistor may further include a pixel gate insulating film
  • the at least one first peripheral transistor may further include a first peripheral gate insulating film
  • the first peripheral gate insulating film may be thinner than the pixel gate insulating film.
  • the configuration of the thirteenth aspect is an example of the configuration of an imaging device.
  • the at least one first peripheral transistor may further include a first specific layer located within the first peripheral substrate portion and containing the diffusion inhibiting species,
  • the diffusion inhibiting species may contain at least one selected from the group consisting of carbon, nitrogen and fluorine.
  • the technology according to the fourteenth aspect is suitable for improving the performance of imaging devices.
  • the first channel region may include the first strain-induced layer
  • the at least one first peripheral transistor may further include a first pocket diffusion layer
  • the first pocket diffusion layer may be adjacent to the first source or the first drain
  • the first specific layer is at least one selected from the group consisting of (a) the first pocket diffusion layer, and (b) a region between the first pocket diffusion layer and the first strain-introducing layer. may be included in In other words, in the imaging device according to the fourteenth aspect, at least one selected from the group consisting of (a) and (b) below may be established.
  • the first pocket diffusion layer may include the first specific layer.
  • a region between the first pocket diffusion layer and the first strain-introducing layer may include the first specific layer.
  • the technology according to the fifteenth aspect is suitable for improving the performance of imaging devices.
  • At least one selected from the group consisting of the first source and the first drain may include the first strain-induced layer
  • the first peripheral substrate portion may include a first underlayer
  • said conductive impurity in said at least one selected from the group consisting of said first source and said first drain is selected from said group consisting of said first underlying layer and said first source and said first drain; may extend to the first region of the first underlayer across the interface between the first strain-introducing layer included in at least one of the The first region may include the first specific layer.
  • the first source may include the first strained layer
  • the first drain may include the first strain-induced layer
  • the first peripheral substrate portion may have a first underlayer, At least one selected from the following (c) and (d) may be established.
  • the conductivity-type impurity of the first source may extend across the first interface to a first predetermined region of the first underlayer,
  • the first predetermined region may include the first specific layer.
  • a second interface may exist between the first underlayer and the first strain-introduced layer included in the first drain,
  • the conductivity-type impurity of the first drain may extend across the second interface to a second predetermined region of the first underlayer.
  • the technique according to the sixteenth aspect is suitable for improving the performance of imaging devices.
  • the first specific layer may contain the amorphizing species
  • the amorphization species may include at least one selected from the group consisting of germanium, silicon and argon.
  • the amorphization species can be traces of pre-amorphization that can enhance the diffusion suppression action of the conductive impurity by the diffusion suppression species.
  • the pixel region may further include a charge accumulation region, which is an impurity region in which charge generated by photoelectric conversion is accumulated,
  • the concentration of carbon in the first specific layer may be higher than the concentration of carbon in the charge storage region.
  • the feature of the 18th aspect can be possessed by a high-performance imaging device.
  • the pixel transistor may further include a source, a drain, and a channel region located between the source and the drain through which carriers move, A concentration of carbon in the first specific layer may be higher than a concentration of carbon in the channel region of the at least one pixel transistor.
  • the feature of the 19th aspect can be possessed by a high-performance imaging device.
  • the at least one first peripheral transistor may further include a first specific layer located within the first peripheral substrate portion and containing the diffusion inhibiting species, the at least one first peripheral transistor may include two first peripheral transistors;
  • the first peripheral region may further include a shallow trench isolation structure, the shallow trench isolation structure may separate the two first peripheral transistors;
  • the shallow trench isolation structure may include trenches,
  • a distribution range of the diffusion suppressing species in the first specific layer of at least one of the two first peripheral transistors may be a range shallower than the bottom of the trench.
  • the configuration of the twentieth aspect is an example of the configuration of an imaging device.
  • a second peripheral region including a second peripheral substrate portion and a second peripheral transistor provided on the second peripheral substrate portion; the signal may be transmitted between the first peripheral region and the pixel region via the second peripheral region; the second peripheral transistor may include a gate; The gate length of the at least one first peripheral transistor may be shorter than the gate length of the second peripheral transistor, A gate length of the pixel transistor may be longer than a gate length of the second peripheral transistor, The second peripheral transistor includes a second source, a second drain, a second channel region located between the second source and the second drain in which carriers move, and the and a second strain-introducing layer that strains the second channel region.
  • the technology according to the 21st aspect is suitable for improving the performance of imaging devices.
  • the second peripheral substrate portion may include a second underlayer adjacent to the second strain-induced layer, A lattice constant of a crystal lattice of the second strain-induced layer may be different from a lattice constant of a crystal lattice of the second underlayer.
  • the technology according to the 22nd aspect is suitable for improving the performance of imaging devices.
  • At least one selected from the group consisting of the second channel region, the second source and the second drain may include the second strain-induced layer.
  • the configuration of the 23rd aspect is an example of the configuration of an imaging device.
  • the pixel transistor may further include a pixel gate insulating film
  • the at least one first peripheral transistor may further include a first peripheral gate insulating film
  • the second peripheral transistor may further include a second peripheral gate insulating film
  • the first peripheral gate insulating film may be thinner than the second peripheral gate insulating film
  • the pixel gate insulating film may be thicker than the second peripheral gate insulating film.
  • the configuration of the twenty-fourth aspect is an example of the configuration of an imaging device.
  • the first peripheral region may be located outside the pixel region,
  • the pixel substrate portion and the first peripheral substrate portion may be included in a single semiconductor substrate.
  • the configuration of the twenty-fifth aspect is an example of the configuration of an imaging device.
  • the pixel substrate portion and the first peripheral substrate portion may be stacked on each other.
  • the configuration of the twenty-sixth aspect is an example of the configuration of an imaging device.
  • plan view refers to a direction perpendicular to the semiconductor substrate, the first semiconductor substrate, the second semiconductor substrate, the third semiconductor substrate, the pixel substrate portion, the first peripheral substrate portion, or the peripheral portion of the second substrate.
  • terms such as “upper”, “lower”, “upper surface”, and “lower surface” are used only to specify the mutual arrangement between members, and limit the posture during use of the imaging device. It is not used with the intention of
  • the substrate may have a single layer structure or a laminated structure.
  • a laminated structure may include, for example, a semiconductor layer, an insulating layer, and the like.
  • the substrate may be a wafer obtained by slicing an ingot, a film deposited by sputtering or the like, or a film grown by epitaxial growth.
  • the substrate can be a plate-like body used in a chip stack structure.
  • the substrate may be a plate-like body used in a laminated structure manufactured by 3DSI (3D Sequential Integration), which is a three-dimensional lamination technology called Sequential 3D. "The depth direction of the substrate” can be read as "the thickness direction of the substrate.”
  • a single crystal is a crystal in which the direction of the crystal axis is the same in any part of the crystal.
  • an “epitaxial layer” is a layer formed by epitaxial growth.
  • silicon germanium crystal layer, germanium crystal layer, III-V compound crystal layer, silicon carbide crystal layer, transition metal dichalcogenide crystal layer, carbon nanotube crystal layer, silicon single crystal layer The expression such as is sometimes used.
  • a crystalline layer of silicon germanium is a crystalline layer in which 90 wt % or more is silicon germanium based on the total mass of the material. The same applies to a germanium crystal layer, a III-V group element crystal layer, a silicon carbide crystal layer, a transition metal dichalcogenide crystal layer, a carbon nanotube crystal layer, a silicon single crystal layer, and the like.
  • Si 1-x Ge x crystal layer may be used.
  • the crystal layer of Si 1-x Ge x is a crystal layer in which 90 wt % or more of the total mass of the material is silicon germanium, and the molar ratio of silicon to germanium in silicon germanium is 1-X:X. .
  • the extension diffusion layer is a concept including a so-called LDD (Lightly Doped Drain) diffusion layer.
  • the threshold voltage of a transistor refers to the voltage between the gate and source of the transistor when drain current begins to flow through the transistor.
  • the gate length of the peripheral transistor is shorter than the gate length of the pixel transistor.
  • "at least one" can be supplemented such that the gate length of at least one peripheral transistor is less than the gate length of at least one pixel transistor.
  • a conductive impurity is an impurity having a conductivity type. That is, the conductivity type impurities are p-type or n-type impurities. Conductive impurities can be p-type impurities. Boron (B), gallium (Ga), indium (In) and the like are exemplified as p-type conductivity type impurities. again. Conductive impurities can be n-type impurities. Phosphorus (P), arsenic (As), antimony (Sb), bismuth (Bi), and the like are exemplified as n-type conductivity type impurities.
  • the concentration of the conductivity-type impurity refers to the total concentration of these multiple types of impurities. This point also applies to the concentrations of diffusion-suppressing species, amorphizing species, and the like.
  • first conductivity type and "second conductivity type” are used.
  • Conductive impurities of the first conductivity type are n-type impurities or p-type impurities.
  • the conductivity type impurities of the second conductivity type are impurities of a conductivity type opposite to the conductivity type impurities of the first conductivity type.
  • the conductivity type impurities of the second conductivity type are p-type impurities or n-type impurities.
  • the first conductivity type transistor is an N-channel transistor or a P-channel transistor.
  • a transistor of the second conductivity type is a transistor of the opposite conductivity type to the transistor of the first conductivity type.
  • the second conductivity type transistor is a P-channel transistor or an N-channel transistor.
  • element A includes element B may be used. This expression is intended to encompass forms in which element A includes part of element B and forms in which element A includes all of element B.
  • processing unit may be used such as analog processing unit, digital processing unit, etc.
  • the processing unit may be a processing circuit.
  • Embodiment 1 of the present disclosure will be described below with reference to FIGS. 1 to 33 .
  • FIG. 1 schematically shows an exemplary configuration of an imaging device 100A according to Embodiment 1 of the present disclosure.
  • the imaging device 100A shown in FIG. 1 has, for example, a plurality of pixels 110 arranged in a plurality of rows and columns.
  • the pixels 110 are arranged in m rows and n columns to form a substantially rectangular pixel region R1.
  • m and n independently represent an integer of 1 or more.
  • each of the plurality of pixels 110 has a photoelectric conversion unit and a readout circuit.
  • the photoelectric conversion part is supported by the semiconductor substrate 130 .
  • the readout circuit is formed on the semiconductor substrate 130 and electrically connected to the photoelectric conversion section.
  • Each of the plurality of pixels 110 includes an impurity region provided in the semiconductor substrate 130 and functioning as part of a charge accumulation region that temporarily holds signal charges generated by the photoelectric conversion unit.
  • a photodiode may be provided in the semiconductor substrate as the photoelectric conversion section.
  • the imaging device 100A further has a peripheral circuit 120A.
  • the peripheral circuit 120A drives the multiple pixels 110 .
  • the peripheral circuit 120A includes a vertical scanning circuit 122, a horizontal signal reading circuit 124, a voltage supply circuit 126 and a control circuit 128.
  • part or all of these circuits are formed on the semiconductor substrate 130 in the same manner as the readout circuits for each pixel.
  • the peripheral circuit 120A is located in the first peripheral region R2 of the semiconductor substrate 130.
  • the first peripheral region R2 is positioned outside the pixel region R1 including the plurality of pixels 110.
  • the imaging device 100A further has a blocking area 200A.
  • the blocking region 200A is provided between the pixel region R1 and the first peripheral region R2.
  • the blocking region 200A includes impurity regions 131 and a plurality of contact plugs 211.
  • Impurity region 131 is provided in semiconductor substrate 130 .
  • a plurality of contact plugs 211 are provided on impurity regions 131 .
  • Impurity region 131 is typically a p-type diffusion region.
  • the plurality of contact plugs 211 are electrically connected to the impurity region 131 by being provided on the impurity region 131 .
  • the plurality of contact plugs 211 are configured to be able to supply a predetermined voltage to the impurity regions 131 by being connected to a power source (not shown in FIG. 1). That is, during operation of the imaging device 100A, the impurity region 131 is in a state where a predetermined voltage is applied via the contact plug 211.
  • the blocking region 200A has an element isolation 220 .
  • the element isolation 220 is a structure formed in the semiconductor substrate 130 by STI (shallow trench isolation) process, for example.
  • the element isolation 220 is formed in the semiconductor substrate 130 between at least the pixel located at the outermost periphery of the pixel region R1 among the plurality of pixels 110 and the digital circuit such as the vertical scanning circuit 122 that operates based on the digital clock. has a portion located
  • the element isolation 220 is provided between the pixels 110 located on the outermost periphery of the pixel region R1 and the vertical scanning circuit 122, and between the pixels 110 located on the outermost periphery of the pixel region R1 and the horizontal signal readout circuit 124. located in As will be described later, the element isolation 220 can be provided on the semiconductor substrate 130 so as to surround the pixel region R1 when viewed from above.
  • the element isolation 220 corresponds to the shallow trench isolation structure in this disclosure.
  • the circuit that operates based on the digital clock is , can be a noise source that generates noise at each rise and fall of the input pulse. More specifically, the potential of a signal line that supplies a digital clock to a digital circuit represented by a CMOS logic circuit varies according to the digital clock. A change in the potential of the signal line caused by the digital clock causes a change in the substrate potential, and as a result, it can be a factor causing unnecessary charges to be generated in the well inside the semiconductor substrate. If excess charge due to fluctuations in the substrate potential flows into the impurity region in the pixel that holds the signal charge, the SN ratio is lowered and the obtained image is degraded.
  • the imaging device 100A shown in FIG. It is arranged between the pixel region R1 and the digital circuit.
  • the potential of the impurity regions 131 in the cutoff region 200A can be fixed by connecting a predetermined voltage source to the plurality of contact plugs 211.
  • the potential of the impurity region 131 in the blocking region 200A can be grounded through a plurality of contact plugs 211.
  • the blocking region 200A functions as a low-impedance path for discharging excess charges generated inside the semiconductor substrate 130.
  • the blocking area 200A is not essential.
  • the vertical scanning circuit 122 has connections with a plurality of address signal lines 34 . These address signal lines 34 are provided corresponding to each row of the plurality of pixels 110 . Each address signal line 34 is connected to one or more pixels belonging to the corresponding row.
  • the vertical scanning circuit 122 controls the timing of reading out signals from the pixels 110 to vertical signal lines 35 to be described later by applying row selection signals to the address signal lines 34 .
  • the vertical scanning circuit 122 is also called a row scanning circuit.
  • a signal line connected to the vertical scanning circuit 122 is not limited to the address signal line 34 .
  • a plurality of types of signal lines can be connected to the vertical scanning circuit 122 for each row of the plurality of pixels 110 .
  • the imaging device 100A also has a plurality of vertical signal lines 35.
  • a vertical signal line 35 is provided for each column of the plurality of pixels 110 .
  • Each vertical signal line 35 is connected to one or more pixels belonging to the corresponding column.
  • These vertical signal lines 35 are connected to the horizontal signal readout circuit 124 .
  • the horizontal signal readout circuit 124 sequentially outputs the signals read out from the pixels 110 to output lines (not shown in FIG. 1).
  • the horizontal signal readout circuit 124 is also called a column scanning circuit.
  • the control circuit 128 receives command data, clocks, etc. given from the outside of the imaging device 100A, for example, and controls the imaging device 100A as a whole.
  • the control circuit 128 typically has a timing generator and supplies drive signals to the vertical scanning circuit 122, the horizontal signal readout circuit 124, the voltage supply circuit 126 described later, and the like. Arrows extending from the control circuit 128 in FIG. 1 schematically represent the flow of output signals from the control circuit 128 .
  • Control circuitry 128 may be implemented, for example, by a microcontroller including one or more processors.
  • the functions of the control circuit 128 may be realized by a combination of a general-purpose processing circuit and software, or by hardware specialized for such processing.
  • the peripheral circuit 120A includes a voltage supply circuit 126 electrically connected to each pixel 110 in the pixel region R1.
  • a voltage supply circuit 126 supplies a predetermined voltage to the pixels 110 via the voltage line 38 .
  • the voltage supply circuit 126 is not limited to a specific power supply circuit, and may be a circuit that converts voltage supplied from a power source such as a battery into a predetermined voltage, or a circuit that generates a predetermined voltage. good.
  • the voltage supply circuit 126 may be part of the vertical scanning circuit 122 described above. As schematically shown in FIG. 1, these circuits forming the peripheral circuit 120A are arranged in a first peripheral region R2 outside the pixel region R1.
  • the number and arrangement of the pixels 110 are not limited to the illustrated example.
  • the number of pixels 110 included in the imaging device 100A may be one.
  • the center of each pixel 110 is positioned on a lattice point of a square lattice. 110 may be placed.
  • the pixels 110 may be arranged one-dimensionally, in which case the imaging device 100A can be used as a line sensor.
  • FIG. 2 schematically shows an exemplary circuit configuration of the imaging device 100A shown in FIG.
  • four pixels 110 arranged in 2 rows and 2 columns are extracted and shown among the plurality of pixels 110 in order to avoid overcomplicating the drawing.
  • Each of these pixels 110 includes a photoelectric conversion section 10 supported by a semiconductor substrate 130 and a readout circuit 20 electrically connected to the photoelectric conversion section 10 .
  • the photoelectric conversion body 10 includes a photoelectric conversion layer arranged above the semiconductor substrate 130 .
  • the photoelectric conversion unit 10 can also be referred to as a photoelectric conversion structure.
  • the photoelectric conversion unit 10 of each pixel 110 is connected to the voltage line 38 connected to the voltage supply circuit 126, so that a predetermined voltage can be applied through the voltage line 38 during operation of the imaging device 100A.
  • a predetermined voltage can be applied through the voltage line 38 during operation of the imaging device 100A.
  • a positive voltage of about 10 V for example, can be applied to the voltage line 38 during operation of the imaging device 100A.
  • holes are used as signal charges will be exemplified below.
  • the readout circuit 20 includes an amplification transistor 22, an address transistor 24 and a reset transistor 26.
  • Amplification transistor 22 , address transistor 24 and reset transistor 26 are typically field effect transistors formed on semiconductor substrate 130 .
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the gate of the amplification transistor 22 is electrically connected to the photoelectric conversion section 10 .
  • the charge accumulation node FD is a node that connects the gate of the amplification transistor 22 to the photoelectric conversion section 10 .
  • the charge accumulation node FD has a function of temporarily holding charges generated by the photoelectric conversion unit 10 .
  • Charge storage node FD partially includes an impurity region formed in semiconductor substrate 130 .
  • the drain of the amplification transistor 22 of each pixel 110 is connected to the power supply wiring 32 .
  • the power supply wiring 32 supplies the power supply voltage VDD to the amplification transistor 22 during operation of the imaging device 100A.
  • the power supply voltage VDD is, for example, about 3.3V.
  • the source of the amplification transistor 22 is connected to the vertical signal line 35 via the address transistor 24 .
  • the amplifying transistor 22 outputs a signal voltage corresponding to the amount of signal charge accumulated in the charge accumulation node FD by receiving the power supply voltage VDD at its drain.
  • An address transistor 24 is connected between the amplification transistor 22 and the vertical signal line 35 .
  • An address signal line 34 is connected to the gate of the address transistor 24 .
  • the vertical scanning circuit 122 controls on/off of the address transistor 24 by applying a row selection signal to the address signal line 34 . That is, the vertical scanning circuit 122 can read out the output of the amplification transistor 22 of the selected pixel 110 to the corresponding vertical signal line 35 by controlling the row selection signal.
  • the address transistor 24 is not limited to the example shown in FIG. 2, and may be arranged between the drain of the amplification transistor 22 and the power wiring 32.
  • a load circuit 45 and a column signal processing circuit 47 are connected to each of the vertical signal lines 35 .
  • the load circuit 45 forms a source follower circuit together with the amplification transistor 22 .
  • the column signal processing circuit 47 performs noise suppression signal processing, analog-to-digital conversion, and the like. Noise-suppressed signal processing is, for example, correlated double sampling.
  • the column signal processing circuit 47 is also called a row signal storage circuit.
  • the horizontal signal readout circuit 124 sequentially reads signals from the plurality of column signal processing circuits 47 to the horizontal common signal line 49 .
  • Column signal processing circuitry 47 may be part of horizontal signal readout circuitry 124 .
  • Load circuit 45 and column signal processing circuit 47 may be part of peripheral circuit 120A described above.
  • the readout circuit 20 includes a reset transistor 26 in addition to the amplification transistor 22 and the address transistor 24 .
  • One of the drain and source of the reset transistor 26 is part of the charge storage node FD.
  • the other of the drain and source is connected to the reset voltage line 39 .
  • the one of the drain and the source of the reset transistor 26 corresponds to the charge accumulation region Z in FIG. 3, specifically the impurity region 60n.
  • the reset voltage line 39 is connected to a reset voltage supply circuit (not shown in FIG. 2). Thereby, a predetermined reset voltage Vref can be supplied to the reset transistor 26 of each pixel 110 during operation of the imaging device 100A.
  • the reset voltage Vref is, for example, 0V or a voltage near 0V.
  • the reset voltage supply circuit may apply a predetermined reset voltage Vref to the reset voltage line 39, and its specific configuration is not limited to a specific power supply circuit.
  • the reset voltage supply circuit may be part of the vertical scanning circuit 122 .
  • the voltage supply circuit 126 and the reset voltage supply circuit may be independent separate circuits, or may be arranged in the imaging device 100A in the form of a single voltage supply circuit.
  • a reset voltage supply circuit may also be part of the peripheral circuit 120A described above.
  • a reset signal line 36 is connected to the gate of the reset transistor 26 .
  • the reset signal line 36 is provided for each row of the plurality of pixels 110 similarly to the address signal line 34 and is connected to the vertical scanning circuit 122 here.
  • the vertical scanning circuit 122 can select the pixels 110 from which signals are to be read out on a row-by-row basis by applying row selection signals to the address signal lines 34 .
  • the vertical scanning circuit 122 can turn on the reset transistors 26 in the selected row by applying a reset signal to the gates of the reset transistors 26 via the reset signal line 36 .
  • the potential of the charge storage node FD is reset by turning on the reset transistor 26 .
  • FIG. 3 schematically shows a cross section including the pixel region R1, the first peripheral region R2, and the blocking region 200A.
  • a cross section of two pixels located near blocking region 200A is shown as representative of the plurality of pixels 110 .
  • a photoelectric conversion layer 12 is provided in the pixel region R1. Photoelectric conversion layer 12 is supported by semiconductor substrate 130 .
  • a translucent counter electrode 13 is arranged on the photoelectric conversion layer 12 . As shown in FIG. 3 , each of the photoelectric conversion layer 12 and the counter electrode 13 is typically provided continuously above the semiconductor substrate 130 over the plurality of pixels 110 .
  • a pixel 110 is a unit structure that constitutes the pixel region R1.
  • a pixel 110 includes a photoelectric conversion unit 10 .
  • the photoelectric conversion section 10 includes a portion of the photoelectric conversion layer 12 and a portion of the counter electrode 13 and the pixel electrode 11 .
  • the pixel electrode 11 of the photoelectric conversion section 10 is positioned between the photoelectric conversion layer 12 and the semiconductor substrate 130 .
  • the pixel electrode 11 is made of a metal such as aluminum or copper, a metal nitride, or polysilicon or the like to which conductivity is imparted by being doped with impurities. As schematically shown in FIG. 3, the pixel electrode 11 of each pixel 110 is electrically isolated from the pixel electrodes 11 of other adjacent pixels by being spatially separated for each pixel.
  • the photoelectric conversion layer 12 of the photoelectric conversion section 10 is made of an organic material or an inorganic material. Examples of inorganic materials include amorphous silicon and quantum dots.
  • the photoelectric conversion layer 12 receives light incident through the counter electrode 13 and generates positive and negative charges through photoelectric conversion. That is, the photoelectric conversion unit 10 has a function of converting light into charge.
  • the photoelectric conversion layer 12 may include a layer made of an organic material and a layer made of an inorganic material.
  • the counter electrode 13 of the photoelectric conversion section 10 is made of a transparent conductive material such as ITO (Indium Tin Oxide).
  • the term “light transmissive” in this specification means that at least part of light having a wavelength that can be absorbed by the photoelectric conversion layer 12 is transmitted, and it is essential that light be transmitted over the entire wavelength range of visible light. isn't it.
  • the counter electrode 13 is connected to the voltage line 38 described above.
  • the potential of the voltage line 38 is controlled to make the potential of the counter electrode 13 higher than the potential of the pixel electrode 11, for example. This allows the pixel electrode 11 to selectively collect positive charges from positive and negative charges generated by photoelectric conversion.
  • By forming the counter electrode 13 in the form of a continuous single layer over the plurality of pixels 110 it is possible to collectively apply a predetermined potential to the counter electrodes 13 of the plurality of pixels 110 via the voltage line 38. is.
  • Each of the multiple pixels 110 further includes a portion of the semiconductor substrate 130 .
  • the semiconductor substrate 130 has a plurality of impurity regions 60n as first impurity regions near its surface.
  • the impurity region 60n functions as one of the drain and source of the reset transistor 26 included in the readout circuit 20 described above.
  • the semiconductor substrate 130 also has an impurity region 61n that is the other of the drain and source of the reset transistor 26 .
  • the impurity region 61n is connected to the reset voltage line 39 via a polysilicon plug or the like.
  • the impurity regions 60n and 61n have n-type conductivity. These multiple impurity regions 60n and 61n are typically n-type diffusion regions.
  • the semiconductor substrate 130 is formed with a plurality of readout circuits 20 corresponding to the plurality of pixels 110 .
  • the readout circuit 20 of each pixel is electrically isolated from the readout circuits 20 of other pixels by the element isolation 220 provided on the semiconductor substrate 130 .
  • Interlayer insulating layer 90 covering the semiconductor substrate 130 is positioned between the photoelectric conversion section 10 and the semiconductor substrate 130 .
  • Interlayer insulating layer 90 generally includes a plurality of insulating layers and a plurality of wiring layers.
  • a plurality of wiring layers arranged in the interlayer insulating layer 90 include a wiring layer partly having the address signal line 34 and the reset signal line 36 and the like, a vertical signal line 35, the power supply wiring 32, the reset voltage line 39 and the like.
  • a wiring layer or the like that is partly included can be included.
  • the number of insulating layers and the number of wiring layers in the interlayer insulating layer 90 are not limited to this example and can be set arbitrarily.
  • a conductive structure 89 for electrically connecting the pixel electrode 11 of the photoelectric conversion section 10 to the readout circuit 20 formed on the semiconductor substrate 130 is provided inside the interlayer insulating layer 90 .
  • the conductive structure 89 includes traces and vias located in the interlevel dielectric layer 90 . These lines and vias are typically formed from metals such as copper or tungsten, or metal compounds such as metal nitrides or metal oxides.
  • Conductive structure 89 also includes contact plug cx connected to impurity region 60n described above. Contact plug cx connected to impurity region 60n is typically a polysilicon plug doped with an impurity such as phosphorus to enhance conductivity.
  • the conductive structure 89 also has an electrical connection with the gate electrode of the amplification transistor 22 .
  • a plug cy is connected to the contact plug cx. Tungsten, copper and the like are exemplified as metals that the plug cy may contain.
  • Semiconductor substrate 130 includes a support substrate 140 and one or more semiconductor layers formed on support substrate 140 .
  • the semiconductor substrate 130 has an n-type impurity layer 62 provided on the support substrate 140 .
  • a p-type silicon substrate is exemplified below as the support substrate 140 .
  • Support substrate 140 may have a lower electrical resistivity than impurity layer 62 .
  • the semiconductor substrate 130 may be an SOI (silicon-on-insulator) substrate, or a substrate having an epitaxial layer provided on its surface by epitaxial growth or the like.
  • the semiconductor substrate 130 has an n-type semiconductor layer 62an and a p-type semiconductor layer 63p.
  • An n-type semiconductor layer 62an is provided on the support substrate 140 .
  • a p-type semiconductor layer 63p is provided on the n-type semiconductor layer 62an.
  • the n-type semiconductor layer 62an located between the support substrate 140 and the p-type semiconductor layer 63p is part of the impurity layer 62 described above.
  • the potential of the impurity layer 62 is controlled via a well contact (not shown in FIG. 3).
  • An impurity layer 62 partially including an n-type semiconductor layer 62an located in the pixel region R1 is provided inside the semiconductor substrate 130 . This makes it possible to suppress the inflow of minority carriers from the support substrate 140 or the peripheral circuit into the charge accumulation region that accumulates signal charges.
  • the semiconductor substrate 130 further has a p-type semiconductor layer 66p and a p-type impurity region 65p.
  • the p-type semiconductor layer 66p is provided on the p-type semiconductor layer 63p.
  • the p-type impurity region 65p is provided in the p-type semiconductor layer 66p.
  • the above-described impurity region 60n having connection with conductive structure 89 is provided in p-type impurity region 65p.
  • a junction capacitance formed by a pn junction between the impurity region 60n and the p-type impurity region 65p serving as the p-well functions as a capacitance that stores at least part of the signal charge collected by the pixel electrode 11.
  • the impurity region 60n constitutes a charge accumulation region that temporarily holds signal charges.
  • the impurity region 61n is provided in the p-type semiconductor layer 66p.
  • the impurity concentration in the p-type impurity region 65p is lower than the impurity concentration in the p-type semiconductor layer 66p.
  • the semiconductor substrate 130 has a plurality of p-type regions 64 .
  • a plurality of p-type regions 64 are provided so as to penetrate the impurity layer 62 .
  • P-type region 64 has a relatively high impurity concentration.
  • the multiple p-type regions 64 include multiple p-type regions 64a and one or more p-type regions 64b.
  • the p-type region 64a is located in the pixel region R1 when viewed from the normal direction of the semiconductor substrate 130. As shown in FIG.
  • the p-type region 64b is located below the multiple contact plugs 211 of the blocking region 200A.
  • the p-type region 64a is formed between the p-type semiconductor layer 63p and the support substrate 140 so as to penetrate the n-type semiconductor layer 62an, and electrically connects the p-type semiconductor layer 63p and the support substrate 140.
  • the p-type region 64b is electrically connected to the impurity region 131 by reaching the impurity region 131 of the blocking region 200A at one end thereof, and electrically connects the impurity region 131 and the support substrate 140 to each other.
  • an electrical path is formed in the semiconductor substrate 130 from the impurity region 131 of the blocking region 200A to the p-type semiconductor layer 63p through the p-type region 64b, the support substrate 140 and the p-type region 64a.
  • a plurality of contact plugs 211 are connected to the impurity region 131 of the blocking region 200A, and these contact plugs 211 are configured to be connectable to a power supply (not shown) such as ground.
  • a power supply not shown
  • the potential of the impurity region 131 in the blocking region 200A can be grounded through a plurality of contact plugs 211.
  • the p-type semiconductor layer 100 is formed by using an electrical path including the impurity region 131, the p-type region 64b, the supporting substrate 140 and the p-type region 64a.
  • the potentials of the p-type impurity region 65p and the p-type semiconductor layer 66p can be controlled via 63p.
  • an impurity region 131a having a relatively high impurity concentration is formed in a portion of the impurity region 131 located near the surface of the semiconductor substrate .
  • Contact plug 211 is typically made of metal.
  • a silicide layer 131s is formed between the multiple contact plugs 211 and the impurity regions 131 .
  • the contact resistance can be further reduced.
  • the first peripheral region R2 includes, for example, a plurality of transistors 25 and a first peripheral transistor 27 forming a logic circuit such as a multiplexer.
  • a logic circuit such as a multiplexer.
  • an n-type semiconductor layer 62bn which is another part of the impurity layer 62, is formed on the support substrate 140, and an n-type semiconductor layer 62bn as a well is formed on the n-type semiconductor layer 62bn.
  • a type impurity region 81n and a p-type impurity region 82p are formed.
  • the drain and source of the transistor 25 are located in the p-type impurity region 82p, and the drain and source of the first peripheral transistor 27 are located in the n-type impurity region 81n.
  • the n-type semiconductor layer 62bn is separated from the n-type semiconductor layer 62an over the entire circumference of the pixel region R1 by interposing a part of the support substrate 140 therebetween.
  • a predetermined voltage is supplied to the n-type semiconductor layer 62bn by connecting a power source (not shown).
  • the n-type impurity region 81n may be referred to as an n-type well.
  • the p-type impurity region 82p may be called a p-type well.
  • the depth of the n-type semiconductor layer 62an in the pixel region R1 and the depth of the n-type semiconductor layer 62bn in the first peripheral region R2 may be the same or different.
  • contact plugs cp are connected to the drain, source, and gate electrodes of peripheral transistors such as the transistor 25 and the first peripheral transistor 27 .
  • the blocking region 200A further includes an n-type impurity region 83n positioned near the boundary with the first peripheral region R2.
  • the n-type impurity region 83n is located on the n-type semiconductor layer 62bn in the impurity layer 62 and has electrical connection with the n-type semiconductor layer 62bn.
  • a plug may be provided in n-type impurity region 83n.
  • Each of the impurity layers and impurity regions located above the support substrate 140 is typically formed by ion implantation of impurities into an epitaxial layer formed on the support substrate 140 by epitaxial growth.
  • the p-type region 64a located in the pixel region R1 can be formed at a position that does not overlap the element isolation in the pixel in plan view.
  • a blocking region 200A is formed between the pixel region R1 and the first peripheral region R2.
  • the blocking region 200A includes the element isolation 220 located between the pixel region R1 and the first peripheral region R2, and the impurity region 131 in which the plurality of contact plugs 211 are arranged. Since the blocking region 200A includes at least the impurity region 131, the dopant in the impurity region 131 can be used to exhibit a so-called gettering effect. For example, it is known that the image quality is degraded when metal impurities are diffused into a pixel-arranged region of a semiconductor substrate that supports a photoelectric conversion layer.
  • the dopant in the impurity region 131 By allowing the dopant in the impurity region 131 to function as a gettering center, it is possible to suppress the diffusion of the metal impurity into the charge accumulation region and avoid the deterioration of the image quality caused by the diffusion of the metal impurity.
  • Examples of p-type impurities or dopants for silicon substrates are boron, indium and gallium, and examples of n-type dopants are phosphorus, arsenic, antimony and bismuth.
  • the p-type dopant is known to exhibit a gettering effect on most metals, and is therefore suitable as a dopant for the impurity region 131 .
  • p-type is chosen as the conductivity type of impurity region 131 of blocking region 200A.
  • the blocking region 200A including the impurity region 131 doped with a p-type impurity between the pixel region R1 and the first peripheral region R2 the diffusion of metal impurities into the pixel region R1 can be effectively suppressed.
  • I can. That is, it is possible to suppress the diffusion of the metal impurities into the charge accumulation region of the pixel 110, thereby suppressing the deterioration of the image quality caused by the diffusion of the metal impurities.
  • FIG. 4 shows another example of the shape of the blocking area.
  • the imaging device 100B shown in FIG. 4 has a blocking region 200B that surrounds the pixel region R1 in a rectangular shape instead of the blocking region 200A.
  • the impurity region 131 of the blocking region 200B surrounds the pixel region R1 in a ring shape without discontinuity in plan view.
  • a plurality of contact plugs 211 are connected to the impurity region 131 also in this example.
  • the element isolation 220 of the cutoff region 200B also surrounds the pixel region R1 in an annular shape inside the impurity region 131 without discontinuity. In such a configuration, it can be said that the element isolation 220 defines the boundary between the pixel region R1 and the first peripheral region R2.
  • the peripheral circuit 120B provided in the first peripheral region R2 includes a second vertical scanning circuit 129 and a second vertical scanning circuit 129. 2 horizontal signal readout circuits 127 are included.
  • the vertical scanning circuit 129 is arranged on the opposite side of the vertical scanning circuit 122 with the pixel region R1 interposed therebetween. As illustrated, the vertical scanning circuit 129 is also connected to address signal lines 34 provided corresponding to each row of the plurality of pixels 110 .
  • the horizontal signal readout circuit 127 is arranged on the opposite side of the horizontal signal readout circuit 124 with the pixel region R1 interposed therebetween, and is connected to the vertical signal line 35 provided corresponding to each column of the plurality of pixels 110. be done.
  • the vertical scanning circuit 122 performs the row selection operation of the pixels in the left half of the pixel region R1
  • the vertical scanning circuit 129 performs the row selection operation of the pixels in the right half of the pixel region R1.
  • the horizontal signal readout circuit 124 processes the signals read out from the pixels in the lower half of the pixel region R1
  • the horizontal signal readout circuit 127 processes the signals read out from the pixels in the upper half of the pixel region R1. responsible for processing. In this way, by partitioning the pixel region R1 and executing signal readout by a plurality of vertical scanning circuits and horizontal signal readout circuits, it is possible to increase the operation speed such as shortening the frame rate.
  • the vertical scanning circuits 122, 129 and the horizontal signal readout circuits 124, 127 are arranged along the four rectangular sides of the pixel region R1.
  • the vertical scanning circuit 122 and the set of pixels 110 between the vertical scanning circuit 129 and the set of pixels 110, between the horizontal signal readout circuit 124 and the set of pixels 110, and A cutoff region 200B is interposed both between the horizontal signal readout circuit 127 and the set of pixels 110 .
  • the shielding region 200B By forming the shielding region 200B in the semiconductor substrate 130 in a shape surrounding the pixel region R1 including the array of the plurality of pixels 110 in a plan view, the circuit between the charge accumulation region of the pixels and the circuit formed in the first peripheral region R2 is blocked. can more effectively suppress the movement of charges in the As in the example shown in FIG. 4, when the circuit group forming the peripheral circuit is arranged to surround, for example, the rectangular pixel region R1, the shielding region cuts the pixel region R1 annularly in plan view. No enclosing is not required in embodiments of the present disclosure.
  • the blocking region may include a plurality of portions each including the element isolation 220 and the impurity region 131 and arranged to surround the pixel region R1 as a whole. In such a configuration as well, the same effect as in the case of providing a shielding region so as to surround the pixel region R1 in a ring shape without discontinuity in plan view can be expected. Also, the blocking region 200B may be omitted
  • first peripheral region R2 includes first peripheral transistor 27 .
  • Configuration examples of the first peripheral transistor 27 according to the embodiment will be described below with reference to FIGS. 5A to 15 .
  • FIG. 5A shows a cross-sectional configuration of the first peripheral transistor 27 according to the first configuration example.
  • FIG. 5B is a schematic cross-sectional view for explaining regions where carbon is distributed in the first peripheral transistor 27 according to the first configuration example.
  • a first configuration example will be described below with reference to FIGS. 5A and 5B.
  • illustration of elements such as the first sidewalls 308Aa and 308Ab and the offset spacers 309a and 309b is omitted.
  • the first peripheral transistor 27 according to the first configuration example is specifically an MIS transistor, more specifically a MOSFET. Also, the first peripheral transistor 27 is a P-channel transistor.
  • a gate insulating film 301 made of silicon oxide (SiO 2 ) and a gate electrode 302 made of polysilicon or a metal gate are formed on the main surface of a semiconductor substrate 130 . formed.
  • An N-type channel diffusion layer 303 diffused with, for example, arsenic (As) and an N-type channel diffusion layer 303 diffused with, for example, arsenic (As) and phosphorus (P) are formed above the semiconductor substrate 130 to have a junction depth greater than that of the N-type channel diffusion layer 303.
  • a first extension which is a P-type extension high-concentration diffusion layer having a relatively shallow junction in which a P-type impurity such as boron (B) is diffused in a region of the N-type channel diffusion layer 303 along the gate length direction.
  • Diffusion layers 306a and 306b, and first pocket diffusion layers 307a and 307b, which are N-type pocket diffusion layers in which an N-type impurity such as arsenic (As) is diffused under the first extension diffusion layers 306a and 306b. are formed respectively.
  • p-type source diffusion is connected to the first extension diffusion layers 306a and 306b and has a deeper junction depth than the first extension diffusion layers 306a and 306b.
  • a layer 313a and a p-type drain diffusion layer 313b are formed.
  • the support substrate 140 is a silicon substrate. Specifically, the support substrate 140 is a p-type silicon substrate.
  • a first epitaxial layer 135 is formed on the support substrate 140 .
  • the first epitaxial layer 135 is a silicon (Si) layer.
  • a second epitaxial layer 136 is formed on the first epitaxial layer 135 .
  • the second epitaxial layer 136 is a silicon germanium (SiGe) layer.
  • a third epitaxial layer 137 is formed on the second epitaxial layer 136 .
  • the third epitaxial layer 137 constitutes the surface of the semiconductor substrate 130 .
  • the third epitaxial layer 137 is a silicon (Si) layer.
  • the third epitaxial layer 137 may be referred to as a cap layer.
  • a supporting substrate 140, a first epitaxial layer 135, a second epitaxial layer 136 and a third epitaxial layer 137 are laminated in this order.
  • second epitaxial layer 136 is thinner than first epitaxial layer 135 .
  • the third epitaxial layer 137 is thinner than the second epitaxial layer 136 .
  • the first epitaxial layer 135 includes an n-type semiconductor layer 62bn and an n-type impurity region 81n.
  • First epitaxial layer 135 includes an N-type channel diffusion layer 303 .
  • the first epitaxial layer 135 includes a first pocket diffusion layer 307a and a first pocket diffusion layer 307b.
  • the first epitaxial layer 135 includes a p-type source diffusion layer 313a and a p-type drain diffusion layer 313b.
  • the second epitaxial layer 136 includes an N-type channel diffusion layer 303. A portion of the second epitaxial layer 136 included in the N-type channel diffusion layer 303 constitutes a cSiGe (channel SiGe) layer.
  • the second epitaxial layer 136 includes a first extension diffusion layer 306a and a first extension diffusion layer 306b.
  • the second epitaxial layer 136 includes a p-type source diffusion layer 313a and a p-type drain diffusion layer 313b.
  • the third epitaxial layer 137 includes an N-type channel diffusion layer 303.
  • the third epitaxial layer 137 includes a first extension diffusion layer 306a and a first extension diffusion layer 306b.
  • the third epitaxial layer 137 includes a p-type source diffusion layer 313a and a p-type drain diffusion layer 313b.
  • the first epitaxial layer 135 made of silicon and the second epitaxial layer 136 made of silicon germanium are mutually Combined. Silicon and silicon germanium have different lattice constants. Specifically, the lattice constant of the silicon germanium layer is larger than the lattice constant of the silicon layer, and compressive strain is applied to the silicon substrate. Therefore, compressive strain occurs in the N-type channel diffusion layer 303 . Compressive strain improves carrier mobility in P-channel transistors. As a result, the driving power of the first peripheral transistor 27 can be improved, and the operation speed of the first peripheral transistor 27 can be increased. Thus, the characteristics of the first peripheral transistor 27 are improved. Moreover, this is advantageous from the viewpoint of reducing the area of the first peripheral region R2.
  • the second epitaxial layer 136 corresponds to the first strain-induced layer.
  • the first epitaxial layer 135 is a Si layer obtained by epitaxially growing Si. In this Si layer, Si is a component of the crystal lattice.
  • the second epitaxial layer 136 is a cSiGe layer obtained by epitaxially growing SiGe. In this cSiGe layer, SiGe is a constituent of the crystal lattice. Therefore, the difference in the lattice constant of the layer occurs due to the difference in layer material between Si and SiGe. Differences in lattice constants lead to the compressive strain.
  • a quantum confinement effect based on the second epitaxial layer 136 can occur.
  • This quantum confinement effect can also improve the characteristics of the first peripheral transistor 27 .
  • the characteristic improvement due to the quantum confinement effect tends to appear when the second epitaxial layer 136 is thin and the germanium concentration in the second epitaxial layer 136 is high.
  • the first extension diffusion layers 306a and 306b may contain carbon (C). Carbon (C) can suppress the transient enhanced diffusion (hereinafter abbreviated as TED) of boron. Thereby, a shallow impurity concentration profile can be maintained in the first extension diffusion layers 306a and 306b. This is advantageous from the viewpoint of realizing the first peripheral transistor 27 with high driving power.
  • the N-type channel diffusion layer 303 and the first pocket diffusion layers 307a and 307b may contain phosphorus and carbon.
  • TED of phosphorus can be suppressed by carbon in the N-type channel diffusion layer 303 and the first pocket diffusion layers 307a and 307b. This is advantageous from the viewpoint of realizing the first peripheral transistor 27 with small variations in threshold voltage.
  • heat treatment may be performed for the purpose of heating the pixel region R1.
  • This heat treatment may also heat the first peripheral region R2.
  • the impurities are redistributed in the first peripheral transistor 27 in the first peripheral region R2. is suppressed.
  • the first extension diffusion layers 306a and 306b contain boron and carbon
  • the redistribution of boron is suppressed by carbon, thereby maintaining a shallow junction.
  • the N-type channel diffusion layer 303 contains phosphorus and carbon
  • the carbon can suppress the redistribution of phosphorus.
  • the first extension diffusion layers 306a and 306b contain carbon, the effect of suppressing the occurrence of residual defects in the first extension diffusion layers 306a and 306b can also be achieved.
  • An example of a residual defect is an EOR (end of range) defect.
  • the EOR defect is a defect that is formed in a region immediately below the amorphous crystal (a/c) interface before the heat treatment when the semiconductor substrate 130 made of silicon is heat-treated in an amorphous state. I'm talking about layers.
  • the mechanism of TED suppression by carbon injection is as follows. That is, carbon forms complexes, clusters, etc. of excess point defects that cause TED and carbon-interstitial silicon or carbon-atom vacancies, thereby suppressing excess point defects. Considering that excess point defects can grow to generate secondary defects such as dislocation loops, it can be said that carbon suppresses crystal defects. For example, by using a crystal layer in which the formation of residual defect layers such as secondary defects is suppressed in the extension formation region of the semiconductor substrate 130, it is possible to suppress the occurrence of junction leakage due to the residual defect layers. can.
  • the variation in threshold voltage of the first peripheral transistor 27 is small, the design margin of the first peripheral transistor 27 need not be wide.
  • the perigrom coefficient is also reduced.
  • the slope Avt at this time is known as the perigrom coefficient.
  • the variation in the threshold voltage of the first peripheral transistor 27 is small, it is easy to reduce the number of variations in size that the first peripheral transistor 27 should include. For example, consider a case where the variation in the threshold voltage of the first peripheral transistor 27 is small and other characteristics of the first peripheral transistor 27 are good.
  • the size of the transistor that makes the characteristics of the transistor suitable differs for each characteristic. For example, transistor size to achieve a good perigrom coefficient, transistor size to achieve a good transconductance (gm), and transistor size to achieve a good drain conductance (gds) , different from each other.
  • the need for the first peripheral transistor 27 to include variations with different sizes for each characteristic is low. As a result, the number of first transistors 27 arranged in the first peripheral region can be reduced, thereby reducing the area of the first peripheral region.
  • the second epitaxial layer 136 of the first configuration example is a cSiGe layer obtained by epitaxially growing SiGe.
  • TED through interstitial silicon is less likely to occur in SiGe layers than in Si layers.
  • a TED via interstitial silicon is, for example, a TED with p-type impurities such as boron (B).
  • B boron
  • SiGe layers TED through atomic vacancies is more likely to occur than in Si layers.
  • a TED through atomic vacancies is, for example, a TED of n-type impurities such as arsenic (As).
  • TED through atomic vacancies in the SiGe layer is more likely to occur as the Ge content in the SiGe layer increases.
  • the cSiGe layer as described above is formed in the first peripheral transistor 27 and n-type impurities such as arsenic (As) are present in the first peripheral transistor 27 .
  • the first pocket diffusion layers 307a and 307b contain arsenic.
  • the first peripheral region R2 is also heated. This allows arsenic to diffuse through the TED. Specifically, diffusion tends to occur in a direction toward the SiGe layer. This can increase the concentration of arsenic in the cSiGe layer.
  • the region near the cSiGe layer contains carbon. This makes it difficult for n-type impurities such as arsenic (As) to diffuse into the cSiGe layer due to the TED.
  • n-type impurities such as arsenic (As)
  • a region near the cSiGe layer may include first extension diffusion layers 306a and 306b.
  • a region near the cSiGe layer may include first pocket diffusion layers 307a, 307b.
  • the carbon implanted layer 311 is exemplarily indicated by the dashed circle. A similar effect can be obtained when the impurities contained in the first pocket diffusion layers 307a and 307b are n-type impurities other than arsenic.
  • the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b contain carbon (C). However, one or both of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b may not contain carbon (C).
  • offset spacers 309a and 309b are formed on both side surfaces of the gate electrode 302.
  • the offset spacers 309a and 309b are implanted in an impurity implantation step for forming the first extension diffusion layers 306a and 306b and/or an impurity implantation step for forming the first pocket diffusion layers 307a and 307b.
  • contains elements. Boron, arsenic, carbon and the like are exemplified as elements implanted into the offset spacers 309a and 309b.
  • the L-shaped cross section extends from the outer side surfaces of the offset spacers 309a and 309b to the upper portions of the inner ends of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b on the semiconductor substrate 130.
  • first sidewalls 308Aa and 308Ab are formed.
  • Insulating second sidewalls 308Ba and 308Bb are formed outside the first sidewalls 308Aa and 308Ab, respectively.
  • arsenic ions are used as the impurity of the N-type channel diffusion layer 303 in the first configuration example.
  • the N-type channel diffusion layer 303 may contain phosphorus ions instead of or together with arsenic ions.
  • the N-type channel diffusion layer 303 may contain ions of an element having an atomic number higher than that of arsenic and exhibiting n-type, instead of or together with arsenic ions.
  • Elements having an atomic number higher than that of arsenic and exhibiting n-type are, for example, antimony and bismuth.
  • Impurities that can be used as impurities for the N-type channel diffusion layer 303 may be used as impurities for the first pocket diffusion layers 307a and 307b. Also, impurities that can be used as impurities for the first pocket diffusion layers 307 a and 307 b may be used as impurities for the N-type channel diffusion layer 303 . As impurities that the N-type channel diffusion layer 303 and the first pocket diffusion layers 307a and 307b may contain, phosphorus, arsenic, antimony, bismuth, and the like are listed.
  • impurities that contribute to suppressing TED are not limited to carbon. At least one selected from the group consisting of nitrogen, fluorine, germanium, silicon and argon may be used in place of or together with carbon. Nitrogen, fluorine, germanium, silicon, argon, etc. can also contribute to TED suppression. Specifically, as with carbon, impurities such as nitrogen and fluorine also form excess point defects that cause TED and impurity-interstitial silicon or impurity-atom vacancy complexes, clusters, etc., thereby forming excess point defects.
  • the first peripheral transistor 27 is a P-channel MIS transistor.
  • a configuration in which the first peripheral transistor 27 is an N-channel MIS transistor may also be adopted.
  • n-type impurity ions forming the n-type extension diffusion layer include, for example, arsenic (As) ions, phosphorus (P) ions, antimony (Sb) ions, and arsenic (As) ions. ) ions, group V element ions having a higher atomic number than arsenic ions, such as bismuth (Bi), or a combination thereof.
  • the p-type pocket diffusion layer contains, for example, boron (B) ions, indium (In) ions, gallium (Ga) ions, etc., rather than boron ions. Higher number group III element ions, or combinations thereof, can be used.
  • the TED of the p-type pocket diffusion layer can be suppressed.
  • TED of boron can be suppressed by including carbon or the like in the p-type pocket diffusion layer along with boron.
  • Indium also causes TED through interstitial silicon, although to a lesser extent than boron. Therefore, the TED of indium can be suppressed by co-implanting carbon or the like together with indium.
  • the p-type impurity ions forming the p-type extension diffusion layer may be boron (B) ions, indium (In) ions, gallium ( Group III element ions having a higher atomic number than boron ions, such as Ga) ions, may be used, or two or more ions may be used in combination.
  • the n-type impurity ions forming the n-type pocket diffusion layer for example, in addition to arsenic (As) ions, phosphorus (P) ions, antimony (Sb) ions, bismuth (Bi), etc. are atoms rather than arsenic ions. Higher number group V element ions, or combinations thereof, can be used.
  • FIG. 6A shows a cross-sectional configuration of the first peripheral transistor 27 according to the second configuration example.
  • FIG. 6B is a schematic cross-sectional view for explaining regions where carbon is distributed in the first peripheral transistor 27 according to the second configuration example.
  • a second configuration example will be described below with reference to FIGS. 6A and 6B. Note that elements such as the first sidewalls 308Aa and 308Ab and the offset spacers 309a and 309b are omitted from FIG. 6B. In the description of the second configuration example, the description of the configuration common to the first configuration example may be omitted.
  • a first recess 133 and a second recess 134 are formed in the first epitaxial layer 135 .
  • a fourth epitaxial layer 138 is formed on the first recess 133, as shown in FIG. 6D.
  • a fifth epitaxial layer 139 is formed on the second recess 134, as shown in FIG. 6D.
  • the fourth epitaxial layer 138 and the fifth epitaxial layer 139 are silicon germanium (SiGe) layers.
  • 6C is a schematic cross-sectional view showing the first recess 133 and the second recess 134 formed in the first epitaxial layer 135.
  • illustration of the fourth epitaxial layer 138, the fifth epitaxial layer 139, etc. is omitted.
  • the fourth epitaxial layer 138 has a buried portion 138e and a raised portion 138r.
  • the embedded portion 138 e is a portion embedded in the first recess 133 .
  • the raised portion 138r is a portion raised from the embedded portion 138e.
  • the raised portion 138r is a portion protruding outside the first recess 133. As shown in FIG.
  • the fifth epitaxial layer 139 has a buried portion 139e and a raised portion 139r.
  • the embedded portion 139 e is a portion embedded in the second recess 134 .
  • the raised portion 139r is a portion raised from the embedded portion 139e.
  • the raised portion 139r is a portion that protrudes outside the second recess 134. As shown in FIG.
  • FIG. 6D is a schematic cross-sectional view for explaining the embedded portion 138e and the raised portion 138r, and the embedded portion 139e and the raised portion 139r.
  • the embedded portion 138e and the embedded portion 139e constitute an eSiGe (embedded SiGe) layer.
  • the raised portion 138r and the raised portion 139r constitute an rSiGe (raised SiGe) layer.
  • the first epitaxial layer 135 includes an N-type channel diffusion layer 303.
  • the first epitaxial layer 135 includes a first extension diffusion layer 306a and a first extension diffusion layer 306b.
  • the first epitaxial layer 135 includes a first pocket diffusion layer 307a and a first pocket diffusion layer 307b.
  • a p-type source diffusion layer 313 a is formed using the fourth epitaxial layer 138 .
  • a p-type drain diffusion layer 313 b is formed using the fifth epitaxial layer 139 .
  • the N-type channel diffusion layer 303 is arranged between the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b.
  • the N-type channel diffusion layer 303 is formed using the first epitaxial layer 135 of silicon.
  • the p-type source diffusion layer 313a is formed using the fourth epitaxial layer 138 of silicon germanium.
  • the p-type drain diffusion layer 313b is formed using the fifth epitaxial layer 139 of silicon germanium. According to this configuration, the N-type channel diffusion layer 303 is pushed in from the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b. Therefore, compressive strain occurs in the N-type channel diffusion layer 303 .
  • Compressive strain improves carrier mobility.
  • the driving power of the first peripheral transistor 27 can be improved, and the operation speed of the first peripheral transistor 27 can be increased.
  • the characteristics of the first peripheral transistor 27 are improved.
  • this is advantageous from the viewpoint of reducing the area of the first peripheral region R2.
  • the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b correspond to the first strain introduction layer.
  • TED suppression by carbon (C) can occur, as in the first configuration example.
  • TED suppression by carbon (C) in the second configuration example will be further described below.
  • the fourth epitaxial layer 138 and the fifth epitaxial layer 139 are eSiGe layers and rSiGe layers containing boron as an impurity.
  • the fourth epitaxial layer 138 and the fifth epitaxial layer 139 are specifically layers formed by in-situ-dope epitaxial growth.
  • In-situ-dope epitaxial growth is a technique for epitaxial growth while doping impurities.
  • the impurity is boron.
  • a high boron concentration can be achieved in the fourth epitaxial layer 138 and the fifth epitaxial layer 139 .
  • a high boron concentration can be achieved in the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b.
  • a high boron concentration is advantageous from the viewpoint of lowering the resistance values of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b.
  • the first peripheral region R2 is also heated.
  • boron seeps out or diffuses from the p-type source diffusion layer 313 a formed using the eSiGe layer and the rSiGe layer into the Si layer derived from the first epitaxial layer 135 .
  • boron seeps out or diffuses into the Si layer derived from the first epitaxial layer 135 from the p-type drain diffusion layer 313b configured using the eSiGe layer and the rSiGe layer.
  • a short-channel effect in the first peripheral transistor 27 can occur when boron seeping into the Si layer is diffused by the TED in the Si layer.
  • Short-channel effects can change the threshold voltage of a transistor from its desired value, resulting in degradation of the performance of the first peripheral transistor 27 .
  • the solid solubility of boron is higher in the SiGe layer than in the Si layer, a high concentration of boron can be present in the SiGe layer. From the viewpoint of lowering the resistance values of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b, it is possible to increase the concentration of doped-boron in the SiGe layer used to form these diffusion layers. Under such circumstances, the seepage described above may become apparent.
  • the higher the Ge content the higher the solid solubility of boron.
  • the regions near the eSiGe layer and the rSiGe layer contain carbon.
  • the carbon implanted layer 311 is exemplarily indicated by the dashed circle.
  • FIG. 7 shows a cross-sectional configuration of a transistor according to a first modification of the first configuration example.
  • illustration of the first epitaxial layer 135, the second epitaxial layer 136 and the third epitaxial layer 137 is omitted.
  • the impurity concentration profiles of the first extension diffusion layers 306a and 306b are bilaterally asymmetric with respect to the gate electrode 302.
  • the source region shallower and steeper than the drain region
  • the carrier concentration gradient between the source region and the channel region increases, and the driving force in the MIS transistor increases. improves.
  • the extension profile of the drain region is deeper than that of the source region, the generation of hot carriers is suppressed as compared with a symmetrical, shallow and steep profile structure.
  • the transistor having the structure in FIG. 7 can be manufactured with reference to Patent Document 2, for example.
  • the first extension diffusion layer 306a is shallower than the first extension diffusion layer 306b.
  • a configuration in which the first extension diffusion layer 306b is shallower than the first extension diffusion layer 306a may also be adopted.
  • the left-right asymmetric impurity concentration profile of the first extension diffusion layers 306a and 306b can also be applied to the second configuration example.
  • FIG. 8 shows a cross-sectional configuration of a transistor according to a second modification of the first configuration example.
  • illustration of the first epitaxial layer 135, the second epitaxial layer 136 and the third epitaxial layer 137 is omitted.
  • the transistor according to the second modification has a P-type extension high-concentration diffusion layer only on one side of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b.
  • the transistor according to the second modification has a first extension diffusion layer 306a, which is a p-type extension high-concentration diffusion layer adjacent to the p-type source diffusion layer 313a. It does not have a first extension diffusion layer adjacent to the diffusion layer 313b. However, it is also possible to employ a configuration that does not have the first extension diffusion layer adjacent to the p-type source diffusion layer 313a and has the first extension diffusion layer 306b adjacent to the p-type drain diffusion layer 313b.
  • the transistor according to the second modification has an n-type pocket diffusion layer only on one side of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b.
  • the transistor according to the second modification has a first pocket diffusion layer 307a adjacent to the p-type source diffusion layer 313a, and a first pocket diffusion layer adjacent to the p-type drain diffusion layer 313b. does not have
  • a configuration without one of the first extension diffusion layer 306a and the first extension diffusion layer 306b of the second configuration example can also be adopted.
  • a configuration in which one of the first pocket diffusion layer 307a and the first pocket diffusion layer 307b of the second configuration example is absent can also be adopted.
  • the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b contain fluorine (F) and carbon (C). Fluorine can cause partial amorphization of the semiconductor substrate 130 . Fluorine can also suppress transient enhanced diffusion (TED) of impurities.
  • FIG. 9 shows an example of impurity concentration distribution in a region along a straight line extending in the depth direction of the semiconductor substrate 130 through the p-type source diffusion layer 313a. The vertical axis shows the concentration of fluorine (F), carbon (C), boron (B) and germanium (Ge) on a logarithmic scale. The concentration distribution of FIG.
  • the fluorine concentration distribution has a segregation near the original a/c interface location.
  • the impurity concentration distribution in the region along the straight line extending in the depth direction of the semiconductor substrate 130 passing through the p-type drain diffusion layer 313b is also the distribution shown in FIG.
  • the diffusion of impurities is suppressed after the annealing. Also, even if the first peripheral region R2 is heated during the heat treatment for the pixel region R1, the redistribution of the impurities can be kept within a small range.
  • the impurity concentration distribution as shown in FIG. 9 can also be applied to the second configuration example.
  • the first peripheral transistor 27 has a third epitaxial layer 137 or cap layer.
  • the cap layer is a layer doped with impurities. However, this is not essential.
  • the third epitaxial layer 137, ie the cap layer is a non-doped layer. The cap layer of the fourth modification can be produced by adjusting the implantation range of impurities.
  • the first peripheral transistor 27 has a third epitaxial layer 137 or cap layer.
  • the cap layer constitutes the surface of the semiconductor substrate 130 .
  • the third epitaxial layer 137 or cap layer is absent.
  • a second epitaxial layer 136 or cSiGe layer forms the surface of the semiconductor substrate 130 .
  • the surface of the semiconductor substrate 130 in the second configuration example may be configured with a third epitaxial layer 137, ie, a cap layer.
  • the first peripheral transistor 27 may have a first epitaxial layer 135 , a second epitaxial layer 136 , a third epitaxial layer 137 , a fourth epitaxial layer 138 and a fifth epitaxial layer 139 .
  • FIGS. 5A and 5B are cross-sectional views showing a method of manufacturing the first peripheral transistor 27 according to the first configuration example.
  • Parts (a) to (e) of FIG. 10, parts (a) to (e) of FIG. 11, parts (a) to (d) of FIG. 12 and parts (a) to (c) of FIG. 1 shows a cross-sectional configuration in order of steps in a method for manufacturing an MIS transistor according to configuration example 1.
  • FIG. 1 shows a cross-sectional configuration in order of steps in a method for manufacturing an MIS transistor according to configuration example 1.
  • silicon (Si) is epitaxially grown on a support substrate 140 .
  • a first epitaxial layer 135 is formed on the support substrate 140 .
  • silicon is epitaxially grown on the support substrate 140 to form the first epitaxial layer 135 in both the pixel region R1 and the first peripheral region R2.
  • the thickness of the first epitaxial layer ranges from 3 ⁇ m to 10 ⁇ m.
  • the semiconductor substrate 130 may be an SOI (silicon-on-insulator) substrate, or a substrate having an epitaxial layer provided on its surface by epitaxial growth or the like.
  • a part 27r of the first epitaxial layer 135 where the first peripheral transistor 27 is to be formed is recessed.
  • a recess 135 c is formed in the first epitaxial layer 135 .
  • the depth of the recess 135c is shallower than the depth of the N-type channel diffusion layer 303 to be formed.
  • the recess 135c is formed by etching using a mask in which a portion corresponding to the portion 27r where the first peripheral transistor 27 is to be formed is opened.
  • silicon germanium (SiGe) is epitaxially grown in the recess 135c. This epitaxial growth is performed with the mask still provided. Thereby, the second epitaxial layer 136 is formed in the recess 135c.
  • the second epitaxial layer 136 constitutes a cSiGe layer.
  • the thickness of the cSiGe layer is, for example, 10 nm or less. Specifically, the thickness of the cSiGe layer may be 5 nm or more and 7 nm or less.
  • X is greater than or equal to 0.1 and less than or equal to 0.8. X may be 0.1 or more and 0.65 or less.
  • the second epitaxial layer 136 may provide quantum confinement effects. The characteristic improvement due to the quantum confinement effect tends to appear when the second epitaxial layer 136 is thin and the germanium concentration in the second epitaxial layer 136 is high. In one example, the thickness of the second epitaxial layer 136 is less than the thickness of the first epitaxial layer 135 .
  • silicon (Si) is epitaxially grown on the second epitaxial layer 136 in the recess 135c. This epitaxial growth is performed with the mask still provided. Thereby, a third epitaxial layer 137 is formed on the second epitaxial layer 136 .
  • the third epitaxial layer 137 constitutes a cap layer.
  • the thickness of the cap layer is, for example, 1 nm or more and 2 nm or less. Note that when the cap layer is formed in the first peripheral region R2, a step may be formed with respect to the pixel region R1.
  • the pixel region R1 and the first peripheral region R2 are separated by an element separation 220 such as an STI structure.
  • the N-channel transistor and the P-channel transistor are separated by an element isolation 220 such as an STI structure.
  • an element isolation 220 such as an STI structure can be similarly formed. Part (e) of FIG. 10 illustrates a structure in which element isolation 220 is formed.
  • a method for forming the element isolation 220 is not particularly limited.
  • An STI structure as device isolation 220 can be formed by an STI process.
  • the first epitaxial layer 135 is recessed after the structure shown in part (d) of FIG. 10 is obtained. This forms a trench (groove).
  • the formation of trenches can be performed, for example, by etching using a mask.
  • the trench is then filled with a filler such as oxide.
  • This filling can be performed by a chemical vapor deposition (CVD) method or the like.
  • CVD chemical vapor deposition
  • the timing of forming the element isolation 220 is not particularly limited.
  • the STI structure as isolation 220 can be formed by an STI process.
  • the STI structure is created by the STI process.
  • the region where the second epitaxial layer 136 is to be formed that is, the portion 27r where the first peripheral transistor is to be formed is selectively etched.
  • recesses 135c shown in part (b) of FIG. 10 are formed.
  • the second epitaxial layer 136 is formed by epitaxially growing SiGe.
  • the STI structure is created by the STI process.
  • the STI structure may have a shape in which the width becomes narrower toward the bottom surface and the side surfaces are inclined at an angle.
  • the depth of the STI structure may be deeper than the bottom of the recess 135c and may be deeper than the depth of the charge accumulation region Z of the pixel region R1.
  • the element isolation 220 includes protrusions that protrude upward from the upper surface of the first epitaxial layer 135 .
  • the element isolation 220 does not have to include the projecting portion. This point applies not only to the case of manufacturing the first peripheral transistor 27 according to the first configuration example, but also to the second configuration example.
  • element isolation 220 is in contact with second epitaxial layer 136 and third epitaxial layer 137 .
  • the element isolation 220 does not have to be in contact with the second epitaxial layer 136 and the third epitaxial layer 137 .
  • the element isolation 220 may or may not contact the fifth epitaxial layer 139 .
  • FIG. 11 and the like illustration of the first epitaxial layer 135, the second epitaxial layer 136, the third epitaxial layer 137, and the like may be omitted.
  • illustration focusing on a portion 27r where the first peripheral transistor 27 is to be formed is performed.
  • impurity ions are implanted into the semiconductor substrate 130 as shown in part (a) of FIG.
  • This ion implantation is phosphorus (P) ion implantation with an implantation energy of 1000 keV and an implantation dose of 3 ⁇ 10 12 /cm 2 .
  • This implantation forms an n-type implantation layer 62bnA.
  • impurity ions are implanted into the semiconductor substrate 130 to form an n-type well impurity-implanted layer 304A.
  • This ion implantation includes, for example, a first stage and a second stage.
  • the first-stage ion implantation is phosphorus (P) ion implantation with an implantation energy of 600 keV and an implantation dose of 5 ⁇ 10 12 /cm 2 .
  • the ion implantation in the second stage is phosphorus (P) ion implantation with an implantation energy of 260 keV and an implantation dose of 7 ⁇ 10 12 /cm 2 .
  • An n-type well impurity-implanted layer 304A is formed by the first and second steps of ion implantation.
  • arsenic (As) is ion-implanted into the semiconductor substrate 130 at an implantation energy of about 85 keV and an implantation dose of about 5 ⁇ 10 12 /cm 2 .
  • an n-type channel impurity-implanted layer 303A is formed above the n-type well impurity-implanted layer 304A.
  • a silicon oxide film may be deposited on the surface of the semiconductor substrate 130 before ion implantation for forming the n-type implanted layer 62bnA, the n-type well impurity implanted layer 304A and the n-type channel impurity implanted layer 303A.
  • the order of formation of the n-type implanted layer 62bnA, the n-type well impurity-implanted layer 304A, and the n-type channel impurity-implanted layer 303A is not particularly limited.
  • the ion-implanted semiconductor substrate 130 is heated from 850° C. to 1050° C. at a temperature elevation rate of about 100° C./sec or more, for example, about 200° C./sec.
  • a first rapid thermal process is performed by either holding the peak temperature for up to about 10 seconds or not holding the peak temperature.
  • an N-type channel diffusion layer 303, an n-type impurity region 81n that is an n-type well, and an n-type semiconductor layer 62bn are formed in the upper portion of the semiconductor substrate 130, respectively.
  • the rapid heat treatment that does not hold the peak temperature refers to heat treatment in which the heat treatment temperature is lowered as soon as it reaches the peak temperature.
  • a gate insulating film 301 made of silicon oxide having a thickness of about 1.5 nm is formed on the semiconductor substrate 130, and a poly film having a thickness of about 100 nm is formed thereon.
  • a gate electrode 302 made of silicon is selectively formed.
  • silicon oxide is used for the gate insulating film 301 here, a high-k insulating film such as silicon oxynitride (SiON), hafnium oxide (HfO x ), or hafnium silicon oxynitride (HfSiON) may be used.
  • the gate electrode 302 can be made of a metal gate, a laminated film of polysilicon and a metal gate, polysilicon whose top is silicided, or polysilicon whose upper part is fully silicided.
  • an insulating film made of silicon oxide having a thickness of about 8 nm is deposited, and then anisotropic etching is performed to offset spacers 309a having a finished thickness of about 4 nm.
  • 309 b are formed on both sides of the gate electrode 302 and the gate insulating film 301 .
  • silicon oxide is used for the offset spacers 309a and 309b, but silicon nitride (SiN) or a high-k insulating film such as HfO 2 may be used.
  • the semiconductor substrate 130 is implanted with an implantation energy of 40 keV and an implantation dose of 2 ⁇ 10 13 /cm 2 .
  • N-type impurities such as phosphorus (P) ions are implanted by angle implantation.
  • an n-type pocket impurity-implanted layer 307Aa is formed by implanting an n-type impurity such as arsenic (As) ions at an angle of implantation with an implantation energy of 80 keV and an implantation dose of about 1 ⁇ 10 13 /cm 2 . , 307Ab.
  • arsenic having a large mass number is implanted first, it has the effect of suppressing channeling tails due to implantation damage.
  • the order of implantation of P ions and As ions is not particularly limited.
  • both P ions and As ions are implanted into the n-type pocket impurity implantation layers 307Aa and 307Ab.
  • only one of P ions and As ions may be implanted into the n-type pocket impurity implantation layers 307Aa and 307Ab.
  • the implantation energy is 10 keV and the implantation dose is about 5 ⁇ 10 14 /cm 2 into the semiconductor substrate 130 .
  • Amorphous layers 310a and 310b are selectively formed in the semiconductor substrate 130 by implanting germanium (Ge) ions of .
  • germanium is used to form the amorphous layers 310a and 310b, but silicon (Si), argon (Ar), krypton (Kr), xenon (Xe), carbon (C), or the like may be used.
  • implantation energy of 5 keV is applied to the semiconductor substrate 130.
  • carbon (C) ions are implanted with a dose of about 1 ⁇ 10 15 /cm 2 to form carbon implanted layers 311Aa and 311Ab.
  • the ion implantation of carbon ions may be carried out, for example, with an implantation energy of 1 keV to 10 keV and an implantation dose of 1 ⁇ 10 14 /cm 2 to 3 ⁇ 10 15 /cm 2 .
  • molecules containing carbon such as molecular ions such as C 5 H 5 and C 7 H 7 may be used instead of carbon ions.
  • Nitrogen ions, fluorine ions, or the like may be used instead of carbon ions, which are impurity ions for diffusion prevention.
  • carbon or carbon-containing molecular ions are used instead of germanium to form the amorphous layers 310a and 310b, the steps of forming the amorphous layers 310a and 310b and the carbon-implanted layers 311Aa and 311Ab should be performed simultaneously. is also possible.
  • ions having a relatively large mass number such as antimony (Sb) may be used for n-type pocket impurity implantation to make the semiconductor substrate 130 amorphous during pocket implantation.
  • the semiconductor substrate 130 is implanted with an implantation energy of 0.5 keV and an implantation dose of 8 ⁇ 10 14 /cm.
  • About 2 p-type impurities such as boron (B) ions are implanted to form first p-type impurity-implanted layers 306Aa and 306Ab above the carbon-implanted layers 311Aa and 311Ab.
  • Boron may be replaced with boron difluoride ( BF2 ), cluster boron such as B18Hx or B10Hx , or indium (In).
  • FIG. 14 is a graph showing an impurity concentration profile in a region along a straight line extending in the depth direction of the semiconductor substrate 130 passing through the extension forming region according to FIGS. 5A and 5B.
  • the extension formation region is a region where the extension diffusion layers 306a and 306b are to be formed or formed.
  • Part (a) of FIG. 14 shows the concentration distribution (impurity concentration profile) of each impurity (boron (B), carbon (C), and germanium (Ge)) in the depth direction of the semiconductor substrate 130B immediately after boron ion implantation. Shown on a logarithmic scale.
  • the depth of the amorphous layers 310a and 310b is approximately 30 nm under the germanium implantation conditions according to this manufacturing method example.
  • first extension diffusion layers 306a and 306b and an n-type pocket diffusion layer are formed in the regions of the semiconductor substrate 130 on the sides of the gate electrode 302.
  • Certain first pocket diffusion layers 307a and 307b are formed, respectively.
  • the first extension diffusion layers 306a and 306 are diffusion layers in which boron ions are diffused, and have relatively shallow junction surfaces.
  • the first pocket diffusion layers 307a and 307b are diffusion layers in which phosphorus ions and arsenic ions contained in the n-type pocket impurity implantation layers 307Aa and 307Ab are diffused.
  • laser annealing is used for the second rapid heat treatment in millisecond units, but a so-called millisecond annealing (MSA) method such as flash lamp annealing may be used.
  • MSA millisecond annealing
  • the temperature of the semiconductor substrate 130 is raised from 850° C. to about 1050° C. at a rate of about 200° C./sec, and the peak temperature is maintained for about 10 seconds at maximum. or an anneal that does not hold the peak temperature, eg, a low temperature spike-RTA may be used.
  • impurities (B, C, Ge) contained in the first extension diffusion layers 306a and 306b which are p-type extension high-concentration diffusion layers formed by the second rapid thermal processing, are removed from the semiconductor substrate 130. shows the concentration distribution in the depth direction on a logarithmic scale.
  • the amorphous layers 310a and 310b formed during ion implantation are restored to crystalline layers. Boron diffuses and has a junction depth at a slightly deeper position than immediately after ion implantation.
  • Carbon has a first peak composed of carbon clusters near the concentration peak position during ion implantation, and a second peak segregated also near the original amorphous crystal (a/c) interface. Germanium has almost the same concentration distribution as immediately after ion implantation.
  • pre-amorphization Assume that a region in a semiconductor substrate is made amorphous and an impurity having a polarity, ie, a conductivity type is implanted into the region (for example, B ions are implanted). In this case, it is conceivable to perform amorphization and impurity implantation in this order. Amorphization in this case may be referred to as pre-amorphization. If ion implantation is performed after making the substrate amorphous, channeling during ion implantation can be suppressed and a shallow implantation distribution can be formed. Specifically, a so-called injection distribution with a small tail can be formed.
  • Solid Phase Epitaxial regrowth occurs in which the amorphous layer recovers to a crystalline layer, resulting in a high impurity activation rate and a shallow junction depth.
  • pre-amorphization is performed before B ion implantation for forming the first extension diffusion layers 306a and 306b.
  • a first insulating film made of silicon oxide with a thickness of about 10 nm is formed over the entire surface of the semiconductor substrate 130 including the offset spacers 309a and 309b and the gate electrode 302 by chemical vapor deposition (CVD), for example. and a second insulating film made of silicon nitride with a film thickness of about 40 nm are successively deposited.
  • CVD chemical vapor deposition
  • anisotropic etching is performed on the deposited first insulating film and second insulating film to form side surfaces of the gate electrode 302 perpendicular to the gate length direction, as shown in part (a) of FIG.
  • First sidewalls 308Aa and 308Ab are formed from a first insulating film
  • second sidewalls 308Ba and 308Bb are formed from a second insulating film.
  • the second sidewalls 308Ba and 308Bb may be silicon oxide instead of silicon nitride, or may be formed of a laminated film of silicon oxide and silicon nitride.
  • Second p-type impurity-implanted layers 313Aa and 313Ab are formed by implanting boron ions, which are P-type impurities, at an implantation energy of 3 keV and an implantation dose of about 3 ⁇ 10 15 /cm 2 .
  • the substrate temperature of the semiconductor substrate 130 is raised from 1200° C. to 1350° C. by, for example, laser annealing, and held at the peak temperature for about 1 ms. 3. Rapid heat treatment is performed.
  • p-type source diffusion layers which are p-type high-concentration impurity diffusion layers, are formed in regions on the sides of the first sidewalls 308Aa, 308Ab and the second sidewalls 308Ba, 308Bb in the semiconductor substrate 130.
  • 313a a p-type drain diffusion layer 313b is formed.
  • the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b are diffusion layers in which boron ions are diffused, are connected to the first extension diffusion layers 306a and 306b, and are connected to the first extension diffusion layers 306a and 306b. also has a deep joint surface.
  • laser annealing is used for the rapid heat treatment in millisecond units, but a so-called millisecond annealing (MSA) method such as flash lamp annealing may be used.
  • MSA millisecond annealing
  • the temperature is raised from about 200° C./sec to 250° C./sec, the temperature is raised from 850° C. to about 1050° C., and the peak temperature is maintained for about 10 seconds at maximum, or An anneal that does not hold the peak temperature, such as spike-RTA, may also be used.
  • the second rapid heat treatment shown in part (d) of FIG. 12 may be omitted, in which case the third rapid heat treatment is also used.
  • the semiconductor substrate 130 is made amorphous with germanium in the step shown in part (a) of FIG. 12, and then carbon is implanted as an impurity for preventing diffusion in the step shown in part (b) of FIG.
  • Carbon has the effect of suppressing transient enhanced diffusion (TED) of impurity atoms. Since carbon greatly suppresses the diffusion of boron and phosphorus, shallow diffusion layers of p-type field effect transistors (pFET) and n-type field effect transistors (nFET) is effective for the formation of
  • indium (In) may be diffused in the p-type first extension diffusion layers 306a and 306b instead of or together with boron (B).
  • Phosphorus can also be diffused when the n-type first extension diffusion layers 306a and 306b are employed. Since carbon greatly suppresses the diffusion of boron and phosphorus, shallow diffusion layers of p-type field effect transistors (pFET) and n-type field effect transistors (nFET) is effective for the formation of
  • excess point defects in the semiconductor substrate 130 can be removed by the carbon during heat treatment. This may reduce excess point defects introduced by ion implantation. This is advantageous from the viewpoint of suppressing the TED of impurities and keeping the junction depth of each diffusion layer shallow. This effect is particularly beneficial when the impurities are such as boron and phosphorus.
  • the first extension diffusion layers 306a and 306b having shallow junctions, suppressing junction leakage, and suppressing an increase in resistance due to dose loss are formed by carbon implantation. It should be understood that
  • heat treatment is performed to heat the pixel region R1, and the heat treatment may also heat the first peripheral region R2.
  • the diffusion-inhibiting effect and related effects based on the implantation of carbon are obtained.
  • an interlayer film is deposited in both the pixel region R1 and the first peripheral region R2.
  • the interlayer film is, for example, an NSG (No doped Silicate Glass) film.
  • an opening is formed in the interlayer film in the pixel region R1.
  • an impurity region or the like forming the charge accumulation region Z may be implanted in the pixel region R1.
  • polysilicon is deposited so as to fill the opening, thereby filling the opening plug portion.
  • the polysilicon may be phosphorous doped.
  • heat treatment is performed to heat the pixel region R1 including the plug portion. This heat treatment is, for example, heat treatment at 700° C.
  • This heat treatment also heats the first peripheral region R2.
  • the first peripheral region R2 due to the diffusion suppression effect based on the carbon implantation, the redistribution of the impurity having the conductivity type is suppressed, and the shallow junction can be maintained.
  • the diffusion suppressing effect based on carbon implantation is effective even when focusing only on manufacturing the first peripheral transistor 27 in the first peripheral region R2. Furthermore, as described above, even when the first peripheral region R2 is heated by an additional step of heat treatment for heating the pixel region R1, the diffusion suppressing effect based on carbon implantation can be exhibited.
  • first pocket diffusion layers 307a and 307b which are N-type pocket diffusion layers.
  • P phosphorus
  • the effect of preventing diffusion of carbon ions is stronger than when arsenic (As) is used.
  • Amorphization may occur during the arsenic implantation for the first pocket diffusion layers 307a, 307b. For example, such a phenomenon is likely to occur when the arsenic implantation dose is 5 ⁇ 10 13 /cm 2 or more.
  • FIG. 15 is a cross-sectional view showing a method of manufacturing the first peripheral transistor 27 according to the second configuration example.
  • the description of the configuration common to the first configuration example may be omitted.
  • silicon (Si) is epitaxially grown on the support substrate 140 as described with reference to part (a) of FIG. Thereby, a first epitaxial layer 135 is formed on the support substrate 140 .
  • the steps described with reference to parts (b) to (d) of FIG. 10 are omitted. That is, the formation of the recess 135c, the formation of the second epitaxial layer 136, and the formation of the third epitaxial layer 137 are not performed.
  • the process described with reference to part (a) of FIG. 11 to part (a) of FIG. 13 is performed on the structure in which the first epitaxial layer 135 is formed on the supporting substrate 140 . As a result, the structure shown in part (a) of FIG. 15 is obtained.
  • the first epitaxial layer 135 includes an N-type channel diffusion layer 303, first extension diffusion layers 306a and 306b, and first pocket diffusion layers 307a and 307b.
  • First sidewalls 308Aa and 308Ab and second sidewalls 308Ba and 308Bb are provided on the first epitaxial layer 135 .
  • the regions of the first epitaxial layer 135 on the side of the first sidewalls 308Aa, 308Ab and the second sidewalls 308Ba, 308Bb are recessed. , a first recess 133 and a second recess 134 are formed.
  • the formation of the first recess 133 and the second recess 134 may be performed by anisotropic etching or the like. More specifically, the gate electrode 302, the offset spacers 309a and 309b, the first sidewalls 308Aa and 308Ab, and the second sidewalls 308Ba and 308Bb were used as masks to form the first recess 133 and the second recess 134. Anisotropic etching or the like may be used.
  • in-situ-dope epitaxial growth of silicon germanium (SiGe) is performed in the first recess 133 and the second recess 134 .
  • the in-situ-dope epitaxial growth of this example uses boron as an impurity.
  • a fourth epitaxial layer 138 is formed on the first recess 133 .
  • a p-type source diffusion layer 313a using the fourth epitaxial layer 138 is formed.
  • a fifth epitaxial layer 139 is formed on the second recess 134 .
  • a p-type drain diffusion layer 313b using the fifth epitaxial layer 139 is formed.
  • the timing of forming the carbon-implanted layer 311 shown in FIG. 6B is not particularly limited. This timing may be before the formation of the first recess 133 and the second recess 134 shown in part (b) of FIG. 15, or may be after the formation of the first recess 133 and the second recess 134. .
  • the fourth epitaxial layer 138 has a buried portion 138e and a raised portion 138r.
  • the fifth epitaxial layer 139 has a buried portion 139e and a raised portion 139r.
  • the embedded portion 138e and the embedded portion 139e form an eSiGe (embedded SiGe) layer.
  • the raised portion 138r and the raised portion 139r constitute an rSiGe (raised SiGe) layer.
  • X is greater than 0 and less than 1. In one example, X is greater than or equal to 0.1 and less than or equal to 0.8. In one embodiment, X is greater than or equal to 0.1 and less than or equal to 0.65.
  • X is greater than 0 and less than 1. In one example, X is greater than or equal to 0.1 and less than or equal to 0.8. In one embodiment, X is greater than or equal to 0.1 and less than or equal to 0.65.
  • a first combination of the embedded portion 138e and the raised portion 138r and a second combination of the embedded portion 139e and the raised portion 139r are formed.
  • An N-type channel diffusion layer 303 is pushed in from the first combination and the second combination. This causes compressive strain in the channel diffusion layer 303 . Compressive strain improves hole mobility. As a result, the driving power of the first peripheral transistor 27 can be improved, and the operation speed of the first peripheral transistor 27 can be increased.
  • the rising portion 138r and the rising portion 139r may not be formed.
  • the N-type channel diffusion layer 303 is pushed in from the embedded portion 138e and the embedded portion 139e. This causes compressive strain in the N-type channel diffusion layer 303 .
  • the embedded portion 138e and the embedded portion 139e may not be formed. In this case, due to the difference in lattice constant between the SiGe layer forming the raised portions 138r and 139r and the Si layer forming the first epitaxial layer 135, the N-type channel diffusion layer 303 is compressed. Distortion occurs.
  • the N-type channel diffusion layer 303 has a cSiGe layer.
  • the p-type source diffusion layer 313a is formed using at least one selected from the group consisting of eSiGe and rSiGe, and the p-type source diffusion layer 313a is formed using at least one selected from the group consisting of eSiGe and rSiGe.
  • a type drain diffusion layer 313b is formed.
  • the N-type channel diffusion layer 303 has a cSiGe layer
  • the p-type source diffusion layer 313a is formed using at least one selected from the group consisting of eSiGe and rSiGe
  • the group consisting of eSiGe and rSiGe is formed.
  • a p-type drain diffusion layer 313b may be formed using at least one more selected material.
  • a transistor and a manufacturing method thereof according to the present disclosure can realize a shallow junction and a low resistance of an extension diffusion layer accompanying miniaturization, and are useful for a MIS transistor having high driving power and a manufacturing method thereof.
  • FIG. 16 17, 19, 20, 21, 22, 24, and 25 are schematic plan views illustrating transistors in the pixel region and transistors in the peripheral region.
  • 18, 23, 26 and 27 are schematic cross-sectional views showing transistors in the pixel region and transistors in the peripheral region. 16 to 27, illustration of the blocking regions 200A and 200B is omitted.
  • one of the p-type source diffusion layer 313a and the p-type drain diffusion layer 313b may be referred to as the source and the other as the drain.
  • the N-type channel diffusion layer 303 is sometimes called a channel region.
  • the source may be referred to as the source diffusion layer
  • the drain may be referred to as the drain diffusion layer
  • the channel region may be referred to as the channel diffusion layer. Note that the channel region can include part or all of the pocket diffusion layer.
  • the source of the first peripheral transistor 27 may be referred to as the first source.
  • the drain of the first peripheral transistor 27 may be called a first drain.
  • a channel region of the first peripheral transistor 27 may be referred to as a first channel region.
  • the imaging device may have a second peripheral region R3.
  • the second peripheral region R3 is positioned between the pixel region R1 and the first peripheral region R2 in plan view.
  • One semiconductor substrate 130 may extend over both the pixel region R1 and the first peripheral region R2, and the pixel region R1 is formed using one semiconductor substrate and the first peripheral region is formed using another semiconductor substrate.
  • R2 may be configured.
  • One semiconductor substrate 130 may extend across three regions, the pixel region R1, the first peripheral region R2, and the second peripheral region R3, and the pixel region R1 is configured using one semiconductor substrate, and another semiconductor substrate is used.
  • the first peripheral region R2 may be configured using one semiconductor substrate, and the second peripheral region R3 may be configured using another semiconductor substrate.
  • One semiconductor substrate 130 may extend over the pixel region R1 and the first peripheral region R2, and another semiconductor substrate may be used to form the second peripheral region R3.
  • the pixel region R1 may be configured using one semiconductor substrate, and one semiconductor substrate 130 may extend across the first peripheral region R2 and the second peripheral region R3.
  • an imaging device may have at least one semiconductor substrate.
  • the pixel substrate portion refers to a portion of at least one semiconductor substrate 130 belonging to the pixel region R1.
  • the first peripheral substrate portion refers to a portion of the at least one semiconductor substrate 130 belonging to the first peripheral region R2.
  • the second peripheral substrate portion refers to a portion of the at least one semiconductor substrate 130 belonging to the second peripheral region R3.
  • the pixel substrate section can be specifically called a pixel semiconductor substrate section.
  • the first peripheral substrate portion may specifically be referred to as a first semiconductor substrate portion.
  • the second peripheral substrate portion may be specifically referred to as a second semiconductor substrate portion.
  • a pixel transistor is a transistor included in the pixel region R1.
  • the amplification transistor 22, the address transistor 24 and the reset transistor 26 may correspond to pixel transistors. 16 to 33 illustrate the amplification transistor 22 as a pixel transistor. Also, a case where the pixel transistor is the amplification transistor 22 will be described below. However, as long as there is no contradiction, the amplification transistor 22 can be read as a pixel transistor, an address transistor 24 or a reset transistor 26 in the following description. Elements of transistors such as sources and drains and elements associated with transistors such as wirings can also be read appropriately. These also apply to FIGS. 35 to 48B.
  • a gate insulating film of a pixel transistor can be called a pixel gate insulating film.
  • a gate insulating layer of the first peripheral transistor may be referred to as a first peripheral gate insulating layer.
  • a gate insulating layer of the second peripheral transistor may be referred to as a second peripheral gate insulating layer.
  • FIG. 16 schematically shows the amplification transistor 22 in the pixel region R1 and the first peripheral transistor 27 in the first peripheral region R2 when the configuration of FIG. 1 is adopted.
  • FIG. 17 schematically shows the amplification transistor 22 in the pixel region R1 and the first peripheral transistor 27 in the first peripheral region R2 when the configuration of FIG. 4 is employed.
  • the first peripheral region R2 is positioned outside the pixel region R1. Specifically, in plan view, the first peripheral region R2 is positioned outside the pixel region R1.
  • Elements such as an image signal processor (ISP) and memory may be provided in the first peripheral region R2.
  • elements such as ISPs and memories may be stacked in multiple layers.
  • FIG. 18 shows a possible configuration of the amplification transistor 22 in the pixel region R1 and the first peripheral transistor 27 in the first peripheral region R2 in the examples of FIGS.
  • the amplification transistor 22 is an N-channel MOSFET and the first peripheral transistor 27 is a P-channel MOSFET.
  • the conductivity types of these transistors are not particularly limited. This also applies to second peripheral transistors 427, 727, and 827, which will be described later.
  • the first peripheral transistor 27 is similar to that described with reference to FIGS. 5A and 5B.
  • illustration of the first epitaxial layer 135, the second epitaxial layer 136 and the third epitaxial layer 137 is omitted.
  • other transistors can be employed instead of the first peripheral transistor 27 of FIGS. 5A and 5B.
  • a contact plug cp is connected to the p-type source diffusion layer 313a that is the first source of the first peripheral transistor 27.
  • a contact plug cp is connected to the p-type drain diffusion layer 313 b that is the first drain of the first peripheral transistor 27 .
  • a contact plug cp is connected to the gate electrode 302 of the first peripheral transistor 27 .
  • the contact plug cp is, for example, a metal plug. Tungsten, copper, and the like are examples of metals that the contact plug cp may contain.
  • the amplification transistor 22 has a source 67a, a drain 67b, and a gate electrode 67c.
  • the source 67a is an n-type impurity region.
  • the drain 67b is an n-type impurity region.
  • the gate electrode 67c is made of polysilicon material, for example.
  • a channel region 68 is formed between the source 67a and the drain 67b.
  • the channel region 68 is an n-type impurity region.
  • a gate insulating film 69 is formed between the gate electrode 67c and the pixel substrate portion.
  • the gate insulating film 69 is an oxide film.
  • Gate insulating film 69 includes silicon oxide in one example, and includes silicon dioxide in one specific example.
  • Offset spacer 70 is formed on the gate electrode 67 c and the gate insulating film 69 .
  • Offset spacers 70 comprise silicon oxide in one example and silicon dioxide in one embodiment.
  • a first sidewall 71a is formed on the offset spacer 70 on the source 67a side.
  • the first sidewall 71a has an L-shaped cross section.
  • a second sidewall 72a is formed outside the first sidewall 71a.
  • a first sidewall 71b is formed on the offset spacer 70 on the drain 67b side.
  • the first sidewall 71b has an L-shaped cross section.
  • a second sidewall 72b is formed outside the first sidewall 71b.
  • the first sidewall 71a contains silicon oxide in one example, and silicon dioxide in one specific example. This point also applies to the first sidewall 71b.
  • the second sidewall 72a has a laminated structure including a plurality of insulating layers, and in one specific example includes a silicon dioxide layer and a silicon nitride layer. This point also applies to the second sidewall 72b.
  • a through hole is formed in the offset spacer 70 above the gate electrode 67c.
  • a contact plug cx is connected to the gate electrode 67c through the through hole.
  • a through hole is formed in the gate insulating film 69 and the offset spacer 70 above the drain 67b.
  • a contact plug cx is connected to the drain 67b through the through hole.
  • the contact plug cx is, for example, a polygyricon plug.
  • the contact plug cx may be doped with an impurity such as phosphorus to enhance conductivity.
  • a form in which the contact plug cx is connected to the source 67a can also be adopted. Specifically, a through hole is formed in the gate insulating film 69 and the offset spacer 70 above the source 67a, and the contact plug cx can be connected to the source 67a through the through hole.
  • the contact plug cx connected to the gate electrode 67c is connected to the plug cy.
  • the contact plug cx connected to the drain 67b is connected to the plug cy. If there is a contact plug cx connected to the source 67a, the contact plug cx may be connected to the plug cy.
  • the plug cy is, for example, a metal plug. Tungsten, copper and the like are exemplified as metals that the plug cy may contain.
  • the imaging device includes a pixel region R1 and a first peripheral region R2.
  • the pixel region R1 has a pixel substrate portion.
  • the first peripheral region R2 has a first peripheral substrate portion. Signal transmission is performed between the pixel region R1 and the first peripheral region R2.
  • the first peripheral region R2 is located outside the pixel region R1. More specifically, in plan view, the first peripheral region R2 is located outside the pixel region R1.
  • the pixel region R1 has an amplification transistor 22.
  • the amplification transistor 22 is provided on the pixel substrate portion.
  • the first peripheral region R2 has a first peripheral transistor 27 .
  • the first peripheral transistor 27 is provided in the first peripheral substrate portion.
  • first peripheral transistor 27 is a logic transistor.
  • the first peripheral transistor 27 may be a planar transistor or a three-dimensional structure transistor.
  • a first example of a three-dimensional structure transistor is a FinFET (Fin Field-Effect Transistor).
  • a second example of a three-dimensional structure transistor is a GAA (Gate all around) FET, such as a nanowire FET.
  • a third example of a three-dimensional structure transistor is a nanosheet FET.
  • the amplification transistor 22 outputs a signal voltage corresponding to the signal charge obtained by photoelectric conversion.
  • Photoelectric conversion takes place in the photoelectric conversion layer 12 .
  • a path for guiding signal charges from the photoelectric conversion layer 12 to the charge accumulation region Z and a path for guiding signal charges from the charge accumulation region Z to the gate electrode 67c of the amplification transistor 22 are formed.
  • the charge accumulation region Z corresponds to the impurity region 60n.
  • charge storage region Z is included in charge storage node FD.
  • the gate length L 27 of the first peripheral transistor 27 is shorter than the gate length L 22 of the amplification transistor 22 .
  • a ratio L 27 /L 22 of the gate length L 27 of the first peripheral transistor 27 to the gate length L 22 of the amplification transistor 22 is, for example, 0.8 or less, and may be 0.34 or less. This ratio is, for example, 0.01 or more, and may be 0.05 or more.
  • the gate length refers to the dimension of the gate electrode in the direction from the source to the drain or from the drain to the source.
  • the gate width refers to the dimension of the gate electrode in the direction perpendicular to the direction of the gate length in plan view.
  • the direction orthogonal to the gate length direction in plan view can also be referred to as the depth direction.
  • the gate insulating film 301 of the first peripheral transistor 27 is thinner than the gate insulating film 69 of the amplification transistor 22 .
  • a ratio T 301 /T 69 of the thickness T 301 of the gate insulating film 301 of the first peripheral transistor 27 to the thickness T 69 of the gate insulating film 69 of the amplification transistor 22 is, for example, 0.7 or less, and 0.36 or less. may be This ratio is, for example, 0.1 or more, and may be 0.2 or more.
  • the first peripheral transistor 27 includes a p-type source diffusion layer 313a as the first source, a p-type drain diffusion layer 313b as the first drain, and an N-channel region as the first channel region in the first peripheral substrate portion. It has a type channel diffusion layer 303 .
  • the first channel region is located between the first source and the first drain. Also, the first channel region is located in a region including under the gate of the first peripheral transistor 27 .
  • “below the gate of the first peripheral transistor 27” refers to a portion of the charge path between the first source and the first drain that overlaps the gate electrode 302 in plan view.
  • the first peripheral transistor 27 has the first strain-induced layer in the first peripheral substrate portion.
  • the first strain-introduced layer strains the N-type channel diffusion layer 303, which is the first channel region.
  • the strain enhances carrier mobility in the first channel region. This configuration is suitable for improving the performance of the imaging device.
  • the strain applied to the first channel region by the first strain-introducing layer may be compressive strain or tensile strain.
  • the first peripheral substrate section has a first underlayer.
  • the first underlayer is adjacent to the first strain-induced layer.
  • the first underlayer is the underlayer of the first strain-introduced layer.
  • the lattice constant of the crystal lattice of the first strain-induced layer is different from the lattice constant of the crystal lattice of the first underlayer.
  • the first channel region has strain due to this difference. This strain improves carrier mobility in the first channel region.
  • the first underlayer is a monocrystalline layer of silicon.
  • the first underlayer is the first epitaxial layer 135 .
  • the first underlayer is the support substrate 140 .
  • the first underlying layer is a well in the first peripheral substrate portion. This well may or may not be shared between the first peripheral substrate section and the pixel substrate section.
  • the first strain-induced layer and the first underlayer may be epitaxial layers.
  • the first strain-introducing layer may be thinner than the first underlayer. A quantum confinement effect is expected in a configuration in which the first strain-introduced layer is thin.
  • the first strain-induced layer is a crystal layer.
  • atoms or molecules in the layer are arranged regularly and periodically to form a crystal lattice.
  • the first strain-introducing layer may be a silicon germanium (SiGe) crystal layer, a germanium (Ge) crystal layer, a III-V group compound crystal layer, a silicon carbide (SiC) crystal layer, a transition metal dichalcogenide (TMD) : Transition Metal Dichalcogenide) crystal layer or carbon nanotube (CNT: Carbon Nanotube) crystal layer.
  • III-V compounds are, for example, InGaAs, InP, GaAs, InAs, InSb, InGaSb, AlGaSb.
  • the first strain-introduced layer includes a silicon germanium crystal layer, a germanium crystal layer, a transition metal dichalcogenide crystal layer, a carbon nanotube crystal layer, and a group III-V compound. is exemplified by the crystal layer of Examples of the first strain-induced layer when the first peripheral transistor 27 is an N-channel transistor include a silicon carbide crystal layer, a transition metal dichalcogenide crystal layer, and a carbon nanotube crystal layer.
  • the first strained layer is a crystalline layer of Si1 -xGex .
  • X is greater than 0 and less than 1.
  • X may be 0.1 or more and 0.8 or less.
  • X may be 0.1 or more and 0.65 or less.
  • the first strain-induced layer is a single crystal layer. Also, the first strain-introduced layer is an epitaxial layer.
  • the conductivity type of the first peripheral transistor 27 is different from the conductivity type of the amplification transistor 22 .
  • the N-type channel diffusion layer 303 which is the first channel region, includes the first strained layer.
  • the first peripheral transistor 27 has the configuration described with reference to FIGS. 5A and 5B.
  • the first strained layer is constructed using the second epitaxial layer 136 .
  • An interface between the first epitaxial layer 135 and the second epitaxial layer 136 is formed in the first channel region.
  • the first epitaxial layer 135 and the second epitaxial layer 136 have different lattice constants. Therefore, strain occurs in the first channel region. Strain improves carrier mobility.
  • the driving power of the first peripheral transistor 27 can be improved, and the operation speed of the first peripheral transistor 27 can be increased.
  • the characteristics of the first peripheral transistor 27 are improved. Moreover, this is advantageous from the viewpoint of reducing the area of the first peripheral region R2.
  • the p-type source diffusion layer 313a which is the first source, includes the first strained layer.
  • the p-type drain diffusion layer 313b which is the first drain, includes a first strain-introduced layer. That is, the first peripheral transistor 27 includes a plurality of first strained layers. The first strained layer included in the first source and the first strained layer included in the first drain are different layers.
  • the first peripheral transistor 27 according to the second configuration example has the configuration described with reference to FIGS. 6A to 6D.
  • a first strained layer included in the first source is constructed using a fourth epitaxial layer 138 .
  • a first strained layer included in the first drain is constructed using a fifth epitaxial layer 139 .
  • An N-type channel diffusion layer 303 which is the first channel region, is pushed in from the first source and the first drain. Therefore, strain occurs in the first channel region. Strain improves carrier mobility. As a result, the driving power of the first peripheral transistor 27 can be improved, and the operation speed of the first peripheral transistor 27 can be increased. Thus, the characteristics of the first peripheral transistor 27 are improved. Moreover, this is advantageous from the viewpoint of reducing the area of the first peripheral region R2.
  • the first peripheral substrate section has a support substrate 140 .
  • the first peripheral transistor 27 has a first cap layer within the first peripheral substrate portion.
  • a supporting substrate 140 , a first strain-induced layer, and a first cap layer are arranged in this order from the bottom to the top of the first peripheral transistor 27 .
  • the first cap layer includes the top surface of the first peripheral substrate portion.
  • the concentration of the conductive type impurity in the first cap layer is lower than the concentration of the conductive type impurity in the support substrate 140 . This configuration is suitable for improving the performance of the imaging device.
  • the first cap layer can correspond to the third epitaxial layer 137 described above.
  • the first peripheral transistor 27 when the first peripheral transistor 27 is a P-channel transistor, applying compressive strain to the first channel region improves the carrier mobility in the first channel region. sell. If the first peripheral transistor 27 is an N-channel transistor, applying tensile strain to the first channel region can improve carrier mobility in the first channel region.
  • the “concentration of conductive impurities” in the expression “the concentration of conductive impurities in the first cap layer is lower than the concentration of conductive impurities in the support substrate 140” is the maximum value of the concentration. .
  • the “concentration of conductive impurities” in this expression is the average concentration. In the above example, based on at least one of the first definition and the second definition, if it can be said that "the concentration of the conductive type impurity in the first cap layer is lower than the concentration of the conductive type impurity in the support substrate 140", It is assumed that "the concentration of the conductive type impurity in the first cap layer is lower than the concentration of the conductive type impurity in the support substrate 140".
  • the first cap layer can be the third epitaxial layer 137 described with reference to FIGS. 5A and 5B.
  • the first cap layer can be a single crystal layer.
  • the first cap layer may be a non-doped epitaxial layer.
  • non-doped means that the impurity concentration is less than 5 ⁇ 10 16 atoms/cm 3 .
  • the first peripheral transistor 27 has a first specific layer.
  • the first specific layer is located within the first peripheral substrate portion.
  • the first specific layer contains a diffusion inhibiting species.
  • the diffusion-inhibiting species can include at least one selected from the group consisting of carbon, nitrogen, and fluorine.
  • the first specific layer comprises an amorphizing species.
  • This configuration is suitable for improving the performance of the imaging device. Specifically, this configuration is suitable for improving the performance of the imager taking into account the presence of the first peripheral transistor 27 in the first peripheral region R2.
  • the amorphizing species can include at least one selected from the group consisting of germanium, silicon and argon. Amorphization species can be traces of pre-amorphization that can enhance the effect of suppressing the diffusion of conductive impurities by impurities exemplified by carbon.
  • At least one of the first source and the first drain can include the first specific layer.
  • the first channel region can include the first specific layer.
  • the first peripheral transistor 27 has first extension diffusion layers 306a and 306b.
  • the first extension diffusion layers 306a and 306b are adjacent to the first source or the first drain.
  • the first extension diffusion layers 306a and 306b are shallower than the first source and first drain.
  • the first extension diffusion layers 306a, 306b include a first specific layer.
  • the extension diffusion layer and the source are adjacent specifically means that the extension diffusion layer and the source are connected.
  • the first extension diffusion layers 306a and 306b are shallower than the first source and the first drain
  • the deepest portions of the first extension diffusion layers 306a and 306b in the depth direction of the first peripheral substrate section are It means shallower than the deepest part of the first source and the first drain.
  • “shallow” can also be referred to as “shallow junction depth”.
  • the boundaries of the extension diffusion layers, source and drain are junctions. A junction is a portion where the concentration of n-type impurities and the concentration of p-type impurities are equal.
  • the first extension diffusion layers 306a and 306b include the first specific layers means that the first specific layers are contained in the first extension diffusion layers 306a and 306b.
  • the expression is intended to encompass features that protrude from 306a, 306b.
  • the first peripheral transistor 27 has a first extension diffusion layer 306a and a first extension diffusion layer 306b.
  • the first extension diffusion layer 306a is adjacent to the first source.
  • the first extension diffusion layer 306a is shallower than the first source and the first drain.
  • the first extension diffusion layer 306b is adjacent to the first drain.
  • the first extension diffusion layer 306b is shallower than the first source and the first drain.
  • the first extension diffusion layer 306a and the first extension diffusion layer 306b can include a first specific layer.
  • the first peripheral transistor 27 has first pocket diffusion layers 307a and 307b.
  • the first pocket diffusion layers 307a, 307b are adjacent to the first source or the first drain.
  • the first pocket diffusion layers 307a, 307b may comprise a first specific layer.
  • the first peripheral transistor 27 has a first pocket diffusion layer 307a and a first pocket diffusion layer 307b.
  • the first pocket diffusion layer 307a is adjacent to the first source.
  • the first pocket diffusion layer 307b is adjacent to the first drain.
  • the first pocket diffusion layer 307a and the first pocket diffusion layer 307b may include a first specific layer.
  • Only one selected from the first channel region, the first source, the first drain, the first extension diffusion layer and the first pocket diffusion layer may include the first specific layer. Specifically, one selected from a first channel region, a first source, a first drain, a first extension diffusion layer 306a, a first extension diffusion layer 306b, a first pocket diffusion layer 307a and a first pocket diffusion layer 307b. Only one may contain the first specific layer.
  • Two or more selected from the first channel region, the first source, the first drain, the first extension diffusion layer and the first pocket diffusion layer may include the first specific layer.
  • the type of the first specific layer they contain may be the same or different.
  • the diffusion suppressing species of the first source may be carbon
  • the diffusion suppressing species of the first extension diffusion layers 306a and 306b may be nitrogen and fluorine.
  • the conductivity types of the conductivity type impurities contained in these may be the same or different.
  • one of the first source and first pocket diffusion layers 307a and 307b may contain boron and have a p-type conductivity, and the other may contain phosphorus and have an n-type conductivity.
  • the number of first specific layers included in the imaging device may be one or plural.
  • the first channel region includes the first strain-induced layer.
  • at least one selected from configuration (a) and configuration (b) holds.
  • the first pocket diffusion layers 307a, 307b include the first specific layer.
  • the region between the first pocket diffusion layers 307a, 307b and the first strain-introducing layer comprises the first specific layer.
  • diffusion can be suppressed in a situation where the conductivity type impurity can diffuse in the direction from the first pocket diffusion layers 307a and 307b toward the first channel region due to the TED.
  • the regions between the first pocket diffusion layers 307a, 307b and the first strain-introducing layers are, for example, the first extension diffusion layers 306a, 306b.
  • a specific example of the region in which the first specific layer can be distributed in the configurations (a) and (b) is the region similar to the region of the carbon-implanted layer 311 in FIG. 5B.
  • the first source includes the first strain-induced layer.
  • the first drain includes a first strained layer.
  • the first peripheral substrate section has a first underlayer. At least one selected from configuration (c) and configuration (d) holds.
  • configuration (c) there is a first interface between the first underlayer and the first strain-induced layer included in the first source.
  • the conductivity type impurity of the first source spreads across the first interface into the first region of the first underlayer.
  • the first region includes a first specific layer.
  • the first underlayer It is possible to suppress the diffusion of conductive impurities in the stratum by TED.
  • the first underlayer It is possible to suppress the diffusion of conductive impurities in the stratum by TED. Therefore, the short channel effect can be suppressed, and deterioration of the performance of the first peripheral transistor 27 can be suppressed.
  • a specific example of the region in which the first specific layer can be distributed in the configurations (c) and (d) is the region similar to the region of the carbon-implanted layer 311 in FIG. 6B.
  • Heat treatment may be performed during the manufacturing process of the imaging device.
  • the heat treatment can reduce defects in the pixel substrate portion in the pixel region R1. By reducing defects, dark current in the imager can be suppressed.
  • the necessity of reducing defects is not necessarily high. Rather, in the first peripheral region R2, performance degradation of the first peripheral transistor 27 due to diffusion of conductive impurities due to heat treatment may need to be suppressed. Performance degradation is, for example, an unwanted change in the threshold voltage of the first peripheral transistor 27 .
  • the first peripheral transistor 27 includes at least one of the first characteristic and the second characteristic.
  • a first feature is that the gate length L 27 of the first peripheral transistor 27 is shorter than the gate length L 22 of the amplification transistor 22 .
  • a second feature is that the gate insulating film 301 of the first peripheral transistor 27 is thinner than the gate insulating film 69 of the amplification transistor 22 . If the first peripheral transistor 27 has a fine structure including at least one of the first feature and the second feature, the performance of the first peripheral transistor 27 is affected by diffusion redistribution of conductivity type impurities due to heat treatment. Easy to accept.
  • the first specific layer is included in the first extension diffusion layers 306a and 306b, and the gate length L27 of the first peripheral transistor 27 is shorter than the gate length L22 of the amplification transistor 22.
  • Heat treatment may be performed in the manufacturing process of the imaging device. The heat treatment can reduce defects in the pixel substrate portion in the pixel region R1. By reducing defects, dark current in the imager can be suppressed.
  • L 27 ⁇ L 22 the first peripheral transistor 27 is more likely to exhibit a short-channel effect due to heating than the amplification transistor 22 . Short-channel effects can change the threshold voltage of a transistor from its desired value, resulting in degradation of the transistor's performance. As described above, the heat treatment brings about the merit of suppressing the dark current in the pixel region R1, and the demerit of manifesting the short channel effect in the first peripheral region R2.
  • the first extension diffusion layers 306a and 306b contain conductivity type impurities and diffusion suppressing species.
  • the diffusion-suppressing species can contribute to suppressing the diffusion of conductive impurities.
  • This diffusion suppressing action can suppress the short channel effect in the first peripheral transistor 27 . Therefore, it is possible to suppress the above disadvantage of the short channel effect while enjoying the above advantage of suppressing dark current.
  • the short-channel effect of the first peripheral transistor 27 due to the heat treatment is suppressed by the diffusion suppressing action expressed in the first extension diffusion layers 306a and 306b.
  • the gate length L27 of the first peripheral transistor 27 is shorter than the gate length L22 of the amplification transistor 22 think.
  • the dark current in the pixel region R1 is suppressed without manifesting the short channel effect in the first peripheral transistor 27 by increasing the heat treatment time and temperature. can.
  • the variation in the threshold voltage of the first peripheral transistor 27 can be suppressed by the diffusion suppressing action that is exhibited in the first pocket diffusion layers 307a and 307b. Therefore, according to the third example, similarly to the first example, by increasing the heat treatment time, temperature, etc., the pixel region R1 can be obtained without making the variation in the threshold voltage of the first peripheral transistor 27 apparent. can suppress the dark current in
  • the semiconductor substrate 130 may be a substrate having an epitaxial layer provided on its surface by epitaxial growth. The same applies to the pixel substrate portion, the first peripheral substrate portion, and the second peripheral substrate portion.
  • the epitaxial layer it is easy to reduce unintended carbon content. This can contribute to suppression of dark current in the pixel region R1. This also facilitates making a difference in the concentration of the diffusion-inhibiting species such as carbon between the pixel region R1 and the first peripheral region R2.
  • the semiconductor substrate 130 may be a p-type silicon substrate. However, the semiconductor substrate 130 may be an n-type silicon substrate. The same applies to the pixel substrate portion, the first peripheral substrate portion, and the second peripheral substrate portion.
  • the photoelectric conversion layer 12 is laminated on the pixel substrate portion.
  • the heat treatment as described above is performed.
  • the imaging device including the pixel region R1 having this configuration can enjoy the above effect of suppressing dark current while suppressing performance deterioration of the first peripheral transistor 27 .
  • the photoelectric conversion layer 12 is laminated on the pixel substrate portion is a concept that includes a form in which an element such as an insulating layer is interposed between the photoelectric conversion layer 12 and the pixel substrate portion. . It can also be said that the photoelectric conversion layer 12 is supported by the pixel substrate portion.
  • the pixel substrate portion and the first peripheral substrate portion are included in a single semiconductor substrate 130 .
  • the first peripheral region R2 is likely to be heated by the heat treatment for heating the pixel region R1.
  • the first peripheral region R2 is heated at the same time as the heat treatment for heating the pixel region R1.
  • the photoelectric conversion layer 12 may be a panchromatic film. Also, the photoelectric conversion layer 12 may be a film that has no sensitivity to light in a part of the wavelength range, such as an orthochromatic film.
  • the first source, the first drain, and the first extension diffusion layers 306a and 306b can have a conductivity type impurity of the first conductivity type.
  • the first pocket diffusion layers 307a and 307b and the first channel region may have conductivity type impurities of the second conductivity type.
  • first peripheral transistor 27 is a logic transistor.
  • the first peripheral transistor 27 is capable of performing digital operations. Speed may be prioritized in such a first peripheral transistor 27 .
  • the transistor In order to allow the transistor to operate at high speed, it is advantageous for the transistor to be a fine transistor. Further, the fact that the transistor is a fine transistor is also advantageous from the viewpoint of ensuring a high driving power of the transistor.
  • the gate length L 27 of the first peripheral transistor 27 is shorter than the gate length L 22 of the amplification transistor 22 .
  • the gate insulating film 301 of the first peripheral transistor 27 is thinner than the gate insulating film 69 of the amplification transistor 22 .
  • a short gate length L 27 and a thin gate insulating film 301 can be advantageous from the viewpoint of operating the first peripheral transistor 27 at high speed and with high driving power. This superiority due to the short gate length L 27 and the thin gate insulating film 301 can be exhibited, for example, when the first peripheral transistor 27 is a planar type transistor. Also, the first peripheral transistor 27 in this specific example is located, for example, between the control section and the pixel driver section.
  • the first peripheral transistor 27 performs digital operations, for example, as follows. That is, a signal from the pixel region R1 is amplified via, for example, a load cell, column amplifier, or the like. The amplified signal is converted by an analog-to-digital (AD) converter. The first peripheral transistor 27 receives the digital signal thus obtained and performs a digital operation.
  • AD analog-to-digital
  • the first specific layer contains germanium.
  • germanium can pre-amorphize the inside of the first peripheral substrate portion during the manufacturing process of the first peripheral transistor 27 . In the pre-amorphized region, the effect of suppressing the diffusion of conductive impurities by impurities such as carbon is likely to increase. Germanium in this example can be traces of pre-amorphization that can enhance the effect of suppressing the diffusion of conductive impurities by impurities exemplified by carbon.
  • the first specific layer may contain silicon, argon, krypton or xenon instead of or together with germanium. More generally, the first specific layer may contain at least one element selected from the group consisting of germanium, silicon, argon, krypton and xenon. These elements can be traces of preamorphization that can enhance the effect of suppressing the diffusion of conductive impurities by impurities exemplified by carbon.
  • the first peripheral transistor 27 includes an end-of-range (EOR) defect. At least part of the first specific layer is located above the EOR defect and overlaps the EOR defect in plan view.
  • above the EOR defect means the surface side of the first peripheral substrate portion where the gate electrode 302 is provided, viewed from the EOR defect.
  • the amorphous crystal (a/c) before the heat treatment becomes An EOR defect can form in the region just below the interface.
  • the EOR defect in this example can be traces of pre-amorphization that can enhance the effect of suppressing diffusion of conductive impurities by impurities exemplified by carbon.
  • the entire first specific layer may be located above the EOR defect and overlap the EOR defect in plan view.
  • the first peripheral transistor 27 includes a first segregation portion in which diffusion suppressing species are segregated with respect to the depth direction of the first peripheral substrate portion. At least part of the first specific layer is located above the first segregation portion and overlaps the first segregation portion in plan view. As described above, in the pre-amorphized region in the first peripheral substrate portion, the effect of suppressing the diffusion of conductive impurities by impurities exemplified by carbon is likely to increase. In the manufacturing process of the first peripheral transistor 27, when the first peripheral substrate portion is subjected to heat treatment in an amorphous state, the first segregation portion is formed in the region immediately below the amorphous crystal (a/c) interface before the heat treatment. can be formed.
  • a/c amorphous crystal
  • the first segregation part in this example can be traces of pre-amorphization that can enhance the effect of suppressing diffusion of conductive impurities by impurities exemplified by carbon.
  • the entire first specific layer may be located above the first segregation portion and overlap the first segregation portion in plan view.
  • “segregation” means that the diffusion-suppressing species are unevenly distributed. not intended to be limiting.
  • the first segregation portion will be explained using a concentration profile, which is the relationship between the concentration of the diffusion suppressing species and the depth in the first peripheral substrate portion.
  • concentration profile which is the relationship between the concentration of the diffusion suppressing species and the depth in the first peripheral substrate portion.
  • the concentration takes a minimum value at a first depth substantially corresponding to the depth of the amorphous crystal (a/c) interface before heat treatment.
  • concentration takes a maximum value at the second depth, which is deeper than the first depth.
  • the first segregation portion refers to a portion of the first peripheral substrate portion that is deeper than the first depth and in which the concentration of the diffusion inhibiting species is higher than the minimum value.
  • the “original a/c interface” substantially corresponds to the first depth, and the upwardly convex portion directly below the “original a/c interface” is the first depth. Corresponds to the segregation part.
  • the pixel region R1 includes the charge accumulation region Z.
  • the charge accumulation region Z charges generated by photoelectric conversion are accumulated.
  • the charge accumulation region Z is an impurity region.
  • the charge accumulation region Z corresponds to the impurity region 60n. Specifically, photoelectric conversion is performed in the photoelectric conversion unit 10, and the generated charges are sent to the charge accumulation region Z via the plug cy and the contact plug cx, and accumulated in the charge accumulation region Z.
  • the first segregation portion is shallower than the charge accumulation region Z.
  • the concentration of carbon in the first specific layer is higher than the concentration of carbon in the charge storage region Z.
  • Carbon in the first specific layer can suppress diffusion of conductive impurities.
  • the presence of carbon in the charge storage region Z can cause dark current. Therefore, the feature that the concentration of carbon in the first specific layer is higher than the concentration of carbon in the charge storage region Z can be possessed by a high-performance imaging device.
  • the concentration of carbon in the first specific layer is higher than the concentration of carbon in the charge storage region Z
  • the concentration of carbon in the charge storage region Z may be zero or may be higher than zero. good.
  • the boundary of the charge accumulation region Z is a junction.
  • the junction is a portion where the concentration of n-type impurities and the concentration of p-type impurities are equal.
  • the concentration of carbon in the expression “the concentration of carbon in the first specific layer is higher than the concentration of carbon in the charge storage region Z" is the maximum value of the concentration.
  • concentration of carbon in this expression is the average concentration.
  • a ratio C2/C1 of the carbon concentration C2 in the first specific layer to the carbon concentration C1 in the charge storage region Z is, for example, 1 ⁇ 10 5 or more. This ratio is, for example, 1 ⁇ 10 11 or less.
  • the diffusion-suppressing species is carbon and the first specific layer is included in the first extension diffusion layer.
  • the concentration of the conductive impurity in the first extension diffusion layer is, for example, 1 ⁇ 10 17 atoms/cm 3 or more.
  • the concentration of carbon in the first extension diffusion layer is, for example, 1 ⁇ 10 17 atoms/cm 3 or more.
  • the concentration of the conductive impurity in the first extension diffusion layer is, for example, 1 ⁇ 10 22 atoms/cm 3 or less.
  • the concentration of carbon in the first extension diffusion layer is, for example, 1 ⁇ 10 22 atoms/cm 3 or less.
  • the concentration of carbon in charge storage region Z is substantially zero.
  • the fact that the carbon concentration in the charge accumulation region Z is substantially zero means that the carbon concentration in the charge accumulation region Z is less than 5 ⁇ 10 16 atoms/cm 3 , for example.
  • the charge storage region Z may be free of intentionally provided carbon.
  • the concentration of carbon in the charge storage region Z may be zero atoms/cm 3 .
  • the concentration of the diffusion-suppressing species in the first specific layer is, for example, 5 ⁇ 10 16 atoms/cm 3 or higher.
  • a ratio of the concentration of the diffusion-suppressing species in the first specific layer to the concentration of the diffusion-suppressing species in the charge accumulation region Z is, for example, 1 ⁇ 10 5 or more. This ratio is, for example, 1 ⁇ 10 11 or less.
  • the amplification transistor 22 has a source 67a, a drain 67b and a channel region 68 in the first peripheral substrate portion.
  • a channel region 68 is located between the source 67a and the drain 67b. Also, the channel region 68 is located in a region including under the gate of the amplifying transistor 22 .
  • “below the gate of the amplification transistor 22" refers to a portion of the charge path between the source 67a and the drain 67b that overlaps the gate electrode 67c in plan view.
  • the carbon concentration in the first specific layer is higher than the carbon concentration in the channel region 68 .
  • This configuration is advantageous from the viewpoint of reducing dark current.
  • the concentration of carbon in the first specific layer is higher than the concentration of carbon in the channel region 68
  • the concentration of carbon in the channel region 68 may be zero or higher than zero.
  • the concentration of carbon in the expression “the concentration of carbon in the first specific layer is higher than the concentration of carbon in the channel region 68" is the maximum value of the concentration.
  • concentration of carbon in this expression is the average concentration.
  • the ratio of the diffusion-suppressing species concentration in the first specific layer to the diffusion-suppressing species concentration in the channel region 68 is, for example, 1 ⁇ 10 5 or more. This ratio is, for example, 1 ⁇ 10 11 or less.
  • the amplification transistor 22 has a pixel specific layer.
  • the pixel specific layer is located within the pixel substrate portion.
  • the pixel specifying layer contains conductive impurities.
  • composition of the conductive impurities in the pixel specific layer and the composition of the conductive impurities in the first specific layer may be the same or different.
  • At least one of the source 67a and drain 67b of the amplification transistor 22 includes a pixel specific layer.
  • channel region 68 may include a pixel specific layer.
  • the amplification transistor 22 does not have an extension diffusion layer.
  • the material of the gate electrode 302 of the first peripheral transistor 27 for example, polysilicon doped with phosphorus can be used.
  • the first peripheral transistor 27 is configured with a high-k metal gate. By doing so, it is possible to suppress or avoid seepage of impurities from the gate electrode 302 to the first peripheral substrate portion. This can contribute to suppressing the short channel effect in the first peripheral transistor 27 .
  • a high-k metal gate can be configured by combining a gate electrode 302 made of metal and a gate insulating film 301 made of a high-k material.
  • a high-k material refers to a material that has a high dielectric constant compared to silicon dioxide. Examples of high-k materials are hafnium (Hf), zirconium (Zr), aluminum (Al), and the like. High-k materials may also be referred to as high dielectric materials.
  • the number of first peripheral transistors 27 in the first peripheral region R2 may be one or plural.
  • FIG. 19 schematically shows the amplification transistor 22 in the pixel region R1 and the plurality of first peripheral transistors 27 in the first peripheral region R2 when the configuration of FIG. 1 is adopted.
  • FIG. 20 schematically shows the amplification transistor 22 in the pixel region R1 and the plurality of first peripheral transistors 27 in the first peripheral region R2 when the configuration of FIG. 4 is employed.
  • a plurality of first peripheral transistors 27 exist in the first peripheral region R2.
  • the plurality of first peripheral transistors 27 includes a first direction transistor 27a and a second direction transistor 27b.
  • the first direction transistor 27a is positioned in the first direction X1 from the pixel region R1 in plan view.
  • the second direction transistor 27b is positioned in the second direction X2 from the pixel region R1 in plan view. Note that the expression “there are a plurality of first peripheral transistors 27" is not meant to imply that these transistors are completely identical. The same applies to "two first peripheral transistors" described later.
  • first direction X1 and the second direction X2 are directions different from each other.
  • first direction X1 and the second direction X2 are directions orthogonal to each other.
  • the imaging device may have a second peripheral region R3.
  • Signal transmission between the first peripheral region R2 and the pixel region R1 is performed through the second peripheral region R3.
  • the second peripheral region R3 is positioned between the pixel region R1 and the first peripheral region R2 in plan view. Specifically, the second peripheral region R3 is located outside the pixel region R1. More specifically, in plan view, the second peripheral region R3 is located outside the pixel region R1.
  • the second peripheral region R3 has a second peripheral transistor 427.
  • the second peripheral transistor 427 is provided in the second peripheral substrate portion.
  • second peripheral transistor 427 is a logic transistor.
  • the second peripheral transistor 427 may be a planar transistor or a three-dimensional structure transistor.
  • a first example of a three-dimensional structure transistor is a FinFET (Fin Field-Effect Transistor).
  • a second example of a three-dimensional structure transistor is a GAA (Gate all around) FET, such as a nanowire FET.
  • a third example of a three-dimensional structure transistor is a nanosheet FET.
  • the first peripheral region R2 and the second peripheral region R3 are L-shaped in plan view.
  • the first peripheral region R2 surrounds the second peripheral region R3, and the second peripheral region R3 surrounds the pixel region R1.
  • second peripheral transistor 427 is a P-channel MOSFET.
  • the second peripheral transistor 427 of the second peripheral region R3 has similarities with the first peripheral transistor 27 of the first peripheral region R2.
  • the second peripheral transistor 427 is an MIS transistor, like the first peripheral transistor 27 .
  • the second peripheral transistor 427 includes the gate electrode 402, the second source 413a, the second drain 413b, the second extension diffusion layers 406a and 406b, the second pocket diffusion layers 407a and 407b, the second It includes a channel region 403, a gate insulating film 401, offset spacers 409a and 409b, first sidewalls 408Aa and 408Ab, and second sidewalls 408Ba and 408Bb.
  • the description of the first peripheral transistor 27 can be used in conjunction with the description of the second peripheral transistor 427 for these components.
  • the second peripheral transistor 427 has a second specific layer.
  • the second specific layer is located within the second peripheral substrate portion.
  • the second specific layer contains conductivity type impurities.
  • composition of the conductivity-type impurity in the second specific layer and the composition of the conductivity-type impurity in the first specific layer may be the same or different.
  • the second specific layer may contain diffusion-inhibiting species.
  • the diffusion-suppressing species possessed by the second specific layer may be the same as or different from the diffusion-suppressing species possessed by the first specific layer.
  • the diffusion-suppressing species in the first specific layer may be carbon
  • the diffusion-suppressing species in the second specific layer may be nitrogen and fluorine.
  • the second peripheral transistor 427 has a second source 413a and a second drain 413b. At least one of the second source 413a and the second drain 413b includes the second specific layer.
  • the second peripheral transistor 427 has a second source 413a, a second drain 413b and a second channel region 403 in the second peripheral substrate portion.
  • the second channel region 403 is located between the second source 413a and the second drain 413b. Also, the second channel region 403 is located in a region including under the gate of the second peripheral transistor 427 .
  • “below the gate of the second peripheral transistor 427” refers to a portion of the charge path between the second source 413a and the second drain 413b that overlaps the gate electrode 402 in plan view.
  • the second peripheral transistor 427 has a second strain-induced layer in the second peripheral substrate portion.
  • the second strain-introducing layer introduces strain into the second channel region 403 . Strain improves carrier mobility in the second channel region 403 . This configuration is suitable for improving the performance of the imaging device.
  • the strain applied to the second channel region 403 by the second strain-introducing layer may be compressive strain or tensile strain.
  • the second strain-induced layer is a crystal layer. Specifically, in a crystal layer, atoms or molecules in the layer are arranged regularly and periodically to form a crystal lattice.
  • the second strain-introducing layer may be a silicon germanium (SiGe) crystal layer, a germanium (Ge) crystal layer, a III-V group compound crystal layer, a silicon carbide (SiC) crystal layer, or a metal dichalcogenide crystal layer.
  • III-V compounds are, for example, InGaAs, InP, GaAs, InAs, InSb, InGaSb, AlGaSb.
  • the first strain-introduced layer includes a silicon germanium crystal layer, a germanium crystal layer, a transition metal dichalcogenide crystal layer, a carbon nanotube crystal layer, and a group III-V compound. is exemplified by the crystal layer of Examples of the first strain-introduced layer when the second peripheral transistor 427 is an N-channel transistor include a silicon carbide crystal layer, a metal dichalcogenide crystal layer, and a carbon nanotube crystal layer.
  • the second strained layer is a crystalline layer of Si1 -xGex .
  • X is 0.1 or more and 0.85 or less. X may be 0.1 or more and 0.65 or less.
  • the second strain-induced layer is a single crystal layer. Also, the second strain-introduced layer is an epitaxial layer.
  • the first strain-induced layer and the second strain-induced layer are crystalline layers.
  • the material of the crystal layer forming the first strain-induced layer and the material of the crystal layer forming the second strain-induced layer may be the same or different.
  • both the first strained layer and the second strained layer are silicon germanium crystal layers.
  • the first strained layer is a silicon germanium crystal layer and the second strained layer is a germanium crystal layer.
  • the second peripheral substrate section has a second base layer.
  • the second underlayer is adjacent to the second strain-induced layer.
  • the second underlayer is the underlayer of the second strain-introduced layer.
  • the lattice constant of the crystal lattice of the second strain-induced layer is different from the lattice constant of the crystal lattice of the second underlayer.
  • the second channel region 403 has strain due to this difference. This strain improves carrier mobility in the second channel region 403 .
  • the second underlayer is a monocrystalline silicon layer.
  • the second underlayer is the first epitaxial layer 135 .
  • the second underlayer is the support substrate 140 .
  • the second underlying layer is a well in the second peripheral substrate portion. This well may or may not be shared between the second peripheral substrate section and the first peripheral substrate section. This well may or may not be shared between the second peripheral substrate section and the pixel substrate section.
  • the second strain-induced layer and the second underlayer may be epitaxial layers.
  • the second strain-introducing layer may be thinner than the second underlayer. A quantum confinement effect is expected in a configuration in which the second strain-introduced layer is thin.
  • the second strain-induced layer is a single crystal layer.
  • the second strain-introduced layer may be an epitaxial layer.
  • the conductivity type of the second peripheral transistor 427 is different from the conductivity type of the amplification transistor 22 .
  • At least one selected from the group consisting of the second channel region 403, the second source 413a and the second drain 413b may include a second strained layer.
  • the second channel region 403 includes the second strained layer.
  • the second peripheral transistor 427 according to the first configuration example has a configuration similar to the configuration described with reference to FIGS. 5A and 5B.
  • the second source 413a includes the second strained layer.
  • the second drain 413b includes a second strained layer. That is, the second peripheral transistor 427 includes a plurality of second strained layers. The second strained layer included in the second source 413a and the second strained layer included in the second drain 413b are different layers.
  • the second peripheral transistor 427 according to the second configuration example has a configuration similar to the configuration described with reference to FIGS. 6A to 6D.
  • the second peripheral substrate section has a support substrate 140 .
  • the second peripheral transistor 427 has a second cap layer within the second peripheral substrate portion.
  • the support substrate 140, the second strain-induced layer, and the second cap layer are arranged in this order from the bottom to the top of the second peripheral transistor 427.
  • the second cap layer includes the top surface of the second peripheral substrate portion.
  • the concentration of the conductive type impurities in the second cap layer is lower than the concentration of the conductive type impurities in the support substrate 140 .
  • the second cap layer can be an epitaxial layer similar to the third epitaxial layer 137 described with reference to FIGS. 5A and 5B.
  • the second cap layer can be a single crystal layer.
  • the second cap layer may be a non-doped epitaxial layer.
  • the second channel region 403 can include a second specific layer.
  • the second peripheral transistor 427 has second extension diffusion layers 406a and 406b.
  • the second extension diffusion layers 406a and 406b are adjacent to the second source 413a or the second drain 413b.
  • the second extension diffusion layers 406a and 406b are shallower than the second source 413a and the second drain 413b.
  • the second extension diffusion layers 406a, 406b can include a second specific layer.
  • the second extension diffusion layer is shallower than the second source 413a and the second drain 413b means that the deepest part of the second extension diffusion layer in the depth direction of the second peripheral substrate portion is the second source 413a. and shallower than the deepest part of the second drain 413b.
  • shallow can also be referred to as “shallow junction depth”.
  • the second peripheral transistor 427 has a second extension diffusion layer 406a and a second extension diffusion layer 406b.
  • the second extension diffusion layer 406a is adjacent to the second source 413a.
  • the second extension diffusion layer 406a is shallower than the second source 413a and the second drain 413b.
  • the second extension diffusion layer 406b is adjacent to the second drain 413b.
  • the second extension diffusion layer 406b is shallower than the second source 413a and the second drain 413b.
  • the second extension diffusion layer 406a and the second extension diffusion layer 406b can include a second specific layer.
  • the second peripheral transistor 427 has second pocket diffusion layers 407a and 407b.
  • the second pocket diffusion layers 407a and 407b are adjacent to the second source 413a or the second drain 413b.
  • the second pocket diffusion layers 407a, 407b can include a second specific layer.
  • the second peripheral transistor 427 has a second pocket diffusion layer 407a and a second pocket diffusion layer 407b.
  • the second pocket diffusion layer 407a is adjacent to the second source 413a.
  • the second pocket diffusion layer 407b is adjacent to the second drain 413b.
  • the second pocket diffusion layer 407a and the second pocket diffusion layer 407b can include a second specific layer.
  • Only one selected from the second channel region 403, the second source 413a, the second drain 413b, the second extension diffusion layer and the second pocket diffusion layer may include the second specific layer. Specifically, it is selected from the second channel region 403, the second source 413a, the second drain 413b, the second extension diffusion layer 406a, the second extension diffusion layer 406b, the second pocket diffusion layer 407a and the second pocket diffusion layer 407b. Only one of the layers may include the second particular layer.
  • Two or more selected from the second channel region 403, the second source 413a, the second drain 413b, the second extension diffusion layer and the second pocket diffusion layer may include the second specific layer. Specifically, it is selected from the second channel region 403, the second source 413a, the second drain 413b, the second extension diffusion layer 406a, the second extension diffusion layer 406b, the second pocket diffusion layer 407a and the second pocket diffusion layer 407b. Two or more of the layers may include a second specific layer. When two or more selected from these contain the second specific layer, the types of diffusion-inhibiting species they contain may be the same or different.
  • the diffusion suppressing species of the second source 413a may be carbon, and the diffusion suppressing species of the second extension diffusion layers 406a and 406b may be nitrogen and fluorine.
  • the conductivity types of the conductivity type impurities contained in these may be the same or different.
  • one of the second source 413a and the second pocket diffusion layers 407a and 407b may contain boron and have a p-type conductivity, and the other may contain phosphorus and have an n-type conductivity.
  • the number of second specific layers included in the imaging device may be one or plural.
  • the second channel region 403 includes the second strain-induced layer.
  • at least one selected from configuration (A) and configuration (B) is established.
  • the second pocket diffusion layers 407a and 407b include the second specific layer.
  • the region between the second pocket diffusion layers 407a, 407b and the second strain-introducing layer includes the second specific layer.
  • diffusion can be suppressed in a situation where conductive impurities can diffuse in the direction from the second pocket diffusion layers 407a and 407b toward the second channel region 403 by TED.
  • the regions between the second pocket diffusion layers 407a and 407b and the second strain introduction layers are, for example, second extension diffusion layers 406a and 406b.
  • a specific example of the region in which the second specific layer can be distributed in the configuration (A) and the configuration (B) is the region similar to the region of the carbon-implanted layer 311 in FIG. 5B.
  • the second source 413a includes a second strain-induced layer.
  • the second drain 413b includes a second strained layer.
  • the second peripheral substrate section has a second underlayer. At least one selected from configuration (C) and configuration (D) is established.
  • configuration (C) there is a third interface between the second underlayer and the second strain-induced layer included in the second source 413a.
  • the conductivity type impurity of the second source 413a spreads across the third interface to the third region of the second underlayer.
  • the third region includes the second specific layer.
  • configuration (D) there is a fourth interface between the second underlayer and the second strain-induced layer included in the second drain 413b.
  • the conductivity type impurity of the second drain 413b spreads across the fourth interface to the fourth region of the second underlayer.
  • the fourth region includes the second specific layer.
  • the second It is possible to suppress diffusion of conductive impurities in the underlying layer by TED.
  • the configuration (D) even in a situation where the conductivity type impurity spreads from the second strain-introduced layer included in the second drain 413b to the fourth region of the second underlayer across the fourth interface, the second It is possible to suppress diffusion of conductive impurities in the underlying layer by TED. Therefore, the short channel effect can be suppressed, and deterioration of the performance of the first peripheral transistor 27 can be suppressed.
  • a specific example of the region in which the second specific layer can be distributed in the configurations (C) and (D) is the region similar to the region of the carbon-implanted layer 311 in FIG. 6B.
  • the concentration of the conductivity type impurity in the second extension diffusion layer is lower than the concentration of the conductivity type impurity in the first extension diffusion layer.
  • the second extension diffusion layer is deeper than the first extension diffusion layer.
  • the first extension diffusion layer is the first extension diffusion layer 306a or the first extension diffusion layer 306b.
  • the second extension diffusion layer is the second extension diffusion layer 406a or the second extension diffusion layer 406b.
  • the second extension diffusion layer is deeper than the first extension diffusion layer
  • the deepest portion of the second extension diffusion layer in the depth direction of the first peripheral substrate portion or the second peripheral substrate portion is the first extension diffusion layer. It means deeper than the deepest part of the extension diffusion layer.
  • “deep” can also be referred to as "high junction depth”.
  • the “concentration of the conductive type impurity” in the expression “the concentration of the conductive type impurity in the second extension diffusion layer is lower than the concentration of the conductive type impurity in the first extension diffusion layer” is the maximum concentration value.
  • the “concentration of conductive impurities” in this expression is the average concentration. In the above example, based on at least one of the first definition and the second definition, "the concentration of the conductive type impurity in the second extension diffusion layer is lower than the concentration of the conductive type impurity in the first extension diffusion layer". If it can be said, "the concentration of the conductive type impurity in the second extension diffusion layer is lower than the concentration of the conductive type impurity in the first extension diffusion layer".
  • the type of conductive impurity in the first extension diffusion layer and the type of conductive impurity in the second extension diffusion layer may be the same or different.
  • the conductivity type impurity in the first extension diffusion layer may be boron
  • the conductivity type impurity in the second extension diffusion layer may be indium.
  • the second peripheral transistor 427 has a second extension diffusion layer 406a and a second extension diffusion layer 406b.
  • the second extension diffusion layer 406a is adjacent to the second source 413a.
  • the second extension diffusion layer 406a is shallower than the second source 413a and the second drain 413b.
  • the second extension diffusion layer 406a has conductivity type impurities.
  • the second extension diffusion layer 406b is adjacent to the second drain 413b.
  • the second extension diffusion layer 406b is shallower than the second source 413a and the second drain 413b.
  • the second extension diffusion layer 406b has conductivity type impurities.
  • the concentration of the conductivity type impurity in the second extension diffusion layer 406a is lower than the concentration of the conductivity type impurity in the first extension diffusion layer 306a.
  • the second extension diffusion layer 406a is deeper than the first extension diffusion layer 306a.
  • the concentration of the conductivity type impurity in the second extension diffusion layer 406b is lower than the concentration of the conductivity type impurity in the first extension diffusion layer 306b.
  • the second extension diffusion layer 406b is deeper than the first extension diffusion layer 306b.
  • the gate length L 27 of the first peripheral transistor 27 is shorter than the gate length L 427 of the second peripheral transistor 427 .
  • the short gate length L27 of the first peripheral transistor 27 is advantageous for miniaturization of the first peripheral transistor 27, and is advantageous from the viewpoint of operating the first peripheral transistor 27 at high speed.
  • the second peripheral transistor 427 is included in the analog processing portion and the first peripheral transistor 27 is included in the digital processing portion.
  • the high-speed operation of the first peripheral transistor 27 with a short gate length L27 is utilized in the digital processing unit.
  • Digital processing can be implemented. Since the first peripheral transistor 27 is finer, the speed of digital processing in the digital processing section can be increased. On the other hand, since the gate length L 427 is relatively long, variations in the threshold voltage of the second peripheral transistor 427 can be suppressed. Therefore, it is possible to improve the analog characteristics of the second peripheral transistor 427 in the analog processing section.
  • a ratio L 27 /L 427 of the gate length L 27 of the first peripheral transistor 27 to the gate length L 427 of the second peripheral transistor 427 is, for example, 0.8 or less, and may be 0.34 or less. This ratio is, for example, 0.01 or more, and may be 0.05 or more.
  • the gate length L 22 of the amplification transistor 22 is longer than the gate length L 427 of the second peripheral transistor 427 .
  • a long gate length L 22 of the amplification transistor 22 can be advantageous for improving the characteristics of the amplification transistor 22 .
  • amplification transistor 22 is included in the analog processing section.
  • the gate length L22 is increased to reduce variations in the threshold voltage of the amplifying transistor 22, thereby making it easier to improve the perigrom coefficient.
  • analog processing can be realized by taking advantage of the excellent analog characteristics of the amplification transistor 22 based on this.
  • a ratio L 427 /L 22 of the gate length L 427 of the second peripheral transistor 427 to the gate length L 22 of the amplification transistor 22 is, for example, 0.95 or less, and may be 0.9 or less. This ratio is, for example, 0.1 or more, and may be 0.36 or more.
  • the gate insulating film 301 of the first peripheral transistor 27 is thinner than the gate insulating film 401 of the second peripheral transistor 427 .
  • the thinness of the gate insulating film 301 of the first peripheral transistor 27 is advantageous for miniaturization of the first peripheral transistor 27 and is advantageous from the viewpoint of operating the first peripheral transistor 27 at high speed.
  • the second peripheral transistor 427 is included in the analog processing portion and the first peripheral transistor 27 is included in the digital processing portion.
  • the digital processing section can achieve high-speed operation of the first peripheral transistor 27 with the thin gate insulating film 301. Digital processing that takes advantage of motion can be realized.
  • the speed of digital processing in the digital processing section can be increased.
  • the gate insulating film 401 is relatively thick, variations in the threshold voltage of the second peripheral transistor 427 can be suppressed. Therefore, it is possible to improve the analog characteristics of the second peripheral transistor 427 in the analog processing section.
  • the ratio T 301 /T 401 of the thickness T 301 of the gate insulating film 301 of the first peripheral transistor 27 to the thickness T 401 of the gate insulating film 401 of the second peripheral transistor 427 is, for example, 0.7 or less. It may be 36 or less. This ratio is, for example, 0.1 or more, and may be 0.22 or more.
  • the gate insulating film 69 of the amplification transistor 22 is thicker than the gate insulating film 401 of the second peripheral transistor 427 .
  • a thick gate insulating film 69 of the amplification transistor 22 can be advantageous for improving the characteristics of the amplification transistor 22 .
  • amplification transistor 22 is included in the analog processing section. In this specific example, the thickness of the gate insulating film 69 is increased to reduce variations in the threshold voltage of the amplification transistor 22, thereby making it easier to improve the perigrom coefficient.
  • analog processing can be realized by taking advantage of the excellent analog characteristics of the amplification transistor 22 based on this.
  • a ratio T 401 /T 69 of the thickness T 401 of the gate insulating film 401 of the second peripheral transistor 427 to the thickness T 69 of the gate insulating film 69 of the amplification transistor 22 is less than 1, for example. This ratio is, for example, 0.68 or more.
  • second peripheral transistor 427 is a logic transistor.
  • the second peripheral transistor 427 can perform analog operation while being incorporated in a pixel driver, load cell, column amplifier, comparator, or the like.
  • a wide dynamic range can be advantageous.
  • the transistor has a high operating voltage and a wide voltage range. For example, if the pixel voltage is on the order of 3V to 3.5V, it may be advantageous for the operating voltage to be 3.3V.
  • the gate length L 427 of the second peripheral transistor 427 is longer than the gate length L 27 of the first peripheral transistor 27 .
  • the gate insulating film 401 of the second peripheral transistor 427 is thicker than the gate insulating film 301 of the first peripheral transistor 27 .
  • the long gate length L 427 and the thick gate insulating film 401 are advantageous from the viewpoint of increasing the operating voltage of the second peripheral transistor 427 .
  • operating voltage is the drain voltage of a transistor when the transistor is on.
  • Pixel voltage is the voltage of the charge storage node in the pixel.
  • the operating voltage of the second peripheral transistor 427 is higher than the operating voltage of the first peripheral transistor 27 .
  • the operating voltage of the second peripheral transistor 427 is, for example, 3.3V.
  • the operating voltage of the first peripheral transistor 27 is, for example, 1.2V.
  • the second peripheral transistor 427 has a longer gate length and a thicker gate insulating film than the first peripheral transistor 27, and therefore has a smaller variation in threshold voltage. A small variation in threshold voltage is also an advantageous feature. Also, in this specific example, the threshold voltage of the second peripheral transistor 427 is higher than the threshold voltage of the first peripheral transistor 27 .
  • the threshold voltage of the second peripheral transistor 427 is, for example, approximately 0.5V.
  • the threshold voltage of the first peripheral transistor 27 is, for example, approximately 0.3V.
  • the concentration of the diffusion-suppressing species in the first specific layer is higher than the concentration of the diffusion-suppressing species in the second specific layer.
  • the concentration of the diffusion-suppressing species in the first specific layer is higher than the concentration of the diffusion-suppressing species in the second specific layer
  • the concentration of the diffusion-suppressing species in the second specific layer may be zero, May be higher than zero.
  • the concentration of the diffusion-suppressing species in the expression “the concentration of the diffusion-suppressing species in the first specific layer is higher than the concentration of the diffusion-suppressing species in the second specific layer” is the maximum value of the concentration. be.
  • the concentration of diffusion-inhibiting species in this expression is the average concentration.
  • the concentration of the diffusion-suppressing species in the first specific layer is higher than the concentration of the diffusion-suppressing species in the second specific layer
  • ⁇ the concentration of the diffusion-suppressing species in the first specific layer is higher than the concentration of the diffusion-suppressing species in the second specific layer''.
  • the type of diffusion-suppressing species in the first specific layer and the type of diffusion-suppressing species in the second specific layer may be the same or different.
  • the diffusion inhibiting species in the first specific layer may be carbon
  • the diffusion inhibiting species in the second specific layer may be nitrogen and fluorine.
  • the concentration of carbon in the first specific layer may be higher than the concentration of carbon in the second specific layer.
  • the concentration of nitrogen in the first specific layer may be higher than the concentration of nitrogen in the second specific layer.
  • the concentration of fluorine in the first specific layer may be higher than the concentration of fluorine in the second specific layer.
  • the concentration of germanium in the first specific layer may be higher than the concentration of germanium in the second specific layer.
  • the concentration of silicon in the first specific layer may be higher than the concentration of silicon in the second specific layer.
  • the concentration of argon in the first specific layer may be higher than the concentration of argon in the second specific layer.
  • the carbon concentration in the second specific layer is higher than the carbon concentration in the channel region 68 of the amplification transistor 22 .
  • the concentration of carbon in the second specific layer is higher than the concentration of carbon in the channel region 68 of the amplification transistor 22
  • the concentration of carbon in the channel region 68 of the amplification transistor 22 may be zero, May be higher than zero.
  • the concentration of the diffusion-suppressing species in the second specific layer is, for example, 5 ⁇ 10 16 atoms/cm 3 or more.
  • a ratio of the concentration of the diffusion-suppressing species in the second specific layer to the concentration of the diffusion-suppressing species in the charge accumulation region Z is, for example, 1 ⁇ 10 5 or more. This ratio is, for example, 1 ⁇ 10 11 or less.
  • the concentration of carbon in the expression “the concentration of carbon in the second specific layer is higher than the concentration of carbon in the channel region 68 of the amplification transistor 22" is the maximum value of the concentration.
  • concentration of carbon in this expression is the average concentration.
  • a ratio of the concentration of the diffusion-suppressing species in the second specific layer to the concentration of the diffusion-suppressing species in the channel region 68 is, for example, 1 ⁇ 10 5 or more. This ratio is, for example, 1 ⁇ 10 11 or less.
  • the second extension diffusion layer contains nitrogen.
  • the second extension diffusion layer 406a contains nitrogen.
  • the second extension diffusion layer 406b contains nitrogen.
  • Nitrogen in the second extension diffusion layer may be derived from ion implantation of nitrogen (N) ions or may be derived from implantation of nitrogen molecules N2 .
  • the nitrogen in the second extension diffusion layer 406a may be derived from ion implantation of nitrogen (N) ions or may be derived from implantation of nitrogen molecules N2 .
  • Nitrogen in the second extension diffusion layer 406b may be derived from ion implantation of nitrogen (N) ions or may be derived from implantation of nitrogen molecules N2 .
  • the carbon in the first extension diffusion layers 306a and 306b may be ion-implanted.
  • the first peripheral region R2 has a first peripheral transistor 27 and a first peripheral transistor 727.
  • FIG. An element isolation 220 is arranged between the first peripheral transistor 27 and the first peripheral transistor 727 .
  • the second peripheral region R3 has a second peripheral transistor 427 and a second peripheral transistor 827 .
  • a device isolation 220 is arranged between the second peripheral transistor 427 and the second peripheral transistor 827 .
  • the first peripheral transistor 27, the second peripheral transistor 427, and the amplification transistor 22 are illustrated in a simplified manner, and illustration of the element isolation 220 is omitted.
  • the first peripheral transistor 727 has similarities to the first peripheral transistor 27 in the examples of FIGS. Specifically, the first peripheral transistor 727 is, like the first peripheral transistor 27, an MIS transistor. Similar to the first peripheral transistor 27, the first peripheral transistor 727 includes a gate electrode 702, a source 713a, a drain 713b, extension diffusion layers 706a and 706b, pocket diffusion layers 707a and 707b, a channel region 703, a gate insulating film 701, and an offset layer. It includes spacers 709a, 709b, first sidewalls 708Aa, 708Ab, and second sidewalls 708Ba, 708Bb.
  • first peripheral transistor 27 and the first peripheral transistor 727 are transistors whose polarities are opposite to each other.
  • first peripheral transistor 27 is a P-channel transistor
  • first peripheral transistor 727 is an N-channel transistor.
  • the p-type source diffusion layer 313a which is the first source, is p-type, while the source 713a is n-type.
  • the p-type drain diffusion layer 313b which is the first drain, is p-type, while the drain 713b is n-type.
  • the first extension diffusion layer 306a is p-type, while the extension diffusion layer 706a is n-type.
  • the first extension diffusion layer 306b is p-type, while the extension diffusion layer 706b is n-type.
  • the first pocket diffusion layer 307a is n-type, while the pocket diffusion layer 707a is p-type.
  • First pocket diffusion layer 307b is n-type, while pocket diffusion layer 707b is p-type.
  • the N-type channel diffusion layer 303, which is the first channel region, is n-type, while the channel region 703 is p-type.
  • the first peripheral transistor 727 includes an n-type impurity region 81n which is an n-type well.
  • the component of the first peripheral transistor 727 may be given the ordinal number "first".
  • source 713a may be referred to as a first source.
  • drain 713b may be referred to as a first drain.
  • the element isolation 220 is an STI structure.
  • the STI structure has a trench and a filler that fills the trench.
  • the filling is, for example, an oxide.
  • the depth of the trench is, for example, approximately 500 nm.
  • An STI structure may be formed in the semiconductor substrate 130 by an STI process.
  • the first peripheral region R2 has two first peripheral transistors 27 and 727 and an element isolation 220 having an STI structure.
  • a device isolation 220 which is an STI structure, separates the two first peripheral transistors 27 and 727 .
  • the element isolation 220 which is an STI structure, has trenches.
  • the distribution range of the diffusion suppressing species in the first specific layer of at least one of the two first peripheral transistors 27 and 727 is a range shallower than the bottom of the trench.
  • the "distribution range of the diffusion-suppressing species” refers to the region where the concentration of the diffusion-suppressing species is 5 ⁇ 10 16 atoms/cm 3 or higher. The same applies to the distribution range of carbon and the like.
  • “Trench bottom” means the deepest portion of the trench in the depth direction of the first peripheral substrate portion.
  • the distribution range of carbon in the first specific layer of at least one of the two first peripheral transistors 27 and 727 can be shallower than the bottom of the trench.
  • the nitrogen distribution range in the first specific layer of at least one of the two first peripheral transistors 27 and 727 may be shallower than the bottom of the trench.
  • the distribution range of fluorine in the first specific layer of at least one of the two first peripheral transistors 27 and 727 may be shallower than the bottom of the trench.
  • the two first peripheral transistors 27 and 727 are transistors with polarities opposite to each other.
  • the element isolation 220 having an STI structure is arranged between the two first peripheral transistors 27 and 727, more specifically, on a line segment connecting them.
  • the STI structures may protrude upwardly from portions of the first peripheral substrate portion surrounding them.
  • the element isolation 220 may be an implantation isolation region.
  • the second peripheral transistor 827 has similarities to the second peripheral transistor 427 in the examples of FIGS. Specifically, the second peripheral transistor 827 is a MIS transistor, like the second peripheral transistor 427 . Similarly to the second peripheral transistor 427, the second peripheral transistor 827 includes a gate electrode 802, a source 813a, a drain 813b, extension diffusion layers 806a and 806b, pocket diffusion layers 807a and 807b, a channel region 803, a gate insulating film 801, an offset It includes spacers 809a, 809b, first sidewalls 808Aa, 808Ab, and second sidewalls 808Ba, 808Bb.
  • second peripheral transistor 427 and the second peripheral transistor 827 are transistors whose polarities are opposite to each other.
  • second peripheral transistor 427 is a P-channel transistor
  • second peripheral transistor 827 is an N-channel transistor.
  • Second source 413a is p-type, while source 813a is n-type.
  • Second drain 413b is p-type, while drain 813b is n-type.
  • the second extension diffusion layer 406a is p-type, while the extension diffusion layer 806a is n-type.
  • the second extension diffusion layer 406b is p-type, while the extension diffusion layer 806b is n-type.
  • the second pocket diffusion layer 407a is n-type, while the pocket diffusion layer 807a is p-type.
  • the second pocket diffusion layer 407b is n-type, while the pocket diffusion layer 807b is p-type.
  • Second channel region 403 is n-type, while channel region 803 is p-type.
  • the component of the second peripheral transistor 427 may be given the ordinal number "second".
  • source 813a may be referred to as a second source.
  • drain 813b may be referred to as a second drain.
  • the second peripheral region R3 is not essential.
  • the second peripheral transistors 427 and 827 are not required.
  • at least one of the first peripheral transistors 27 and 727 may be used for analog processing.
  • one first peripheral transistor is used for digital processing and another first peripheral transistor is used for analog processing.
  • the description of the first peripheral transistor 27 and its elements can be incorporated into the description of the first peripheral transistor 727 and its elements.
  • the description of the second peripheral transistor 427 and its elements can be incorporated into the description of the second peripheral transistor 827 and its elements unless otherwise contradicted.
  • the description regarding the relationship between the first peripheral transistor 27, the second peripheral transistor 427 and the amplification transistor 22 can be incorporated into the description regarding the relationship between the first peripheral transistor 727, the second peripheral transistor 827 and the amplification transistor 22.
  • the gate length L 727 of the first peripheral transistor 727 may be shorter than the gate length L 22 of the amplification transistor 22 .
  • the gate length L 727 of the first peripheral transistor 727 may be shorter than the gate length L 827 of the second peripheral transistor 827 .
  • the gate length L 827 of the second peripheral transistor 827 may be shorter than the gate length L 22 of the amplification transistor 22 .
  • the extension diffusion layer 706a may be shallower than the source 713a and the drain 713b.
  • the extension diffusion layer 706b may be shallower than the source 713a and the drain 713b.
  • the extension diffusion layer 806a may be shallower than the source 813a and the drain 813b.
  • the extension diffusion layer 806b may be shallower than the source 813a and the drain 813b.
  • the extension diffusion layer 706a may contain a conductive impurity and a diffusion suppressing species.
  • the extension diffusion layer 706b may contain a conductive impurity and a diffusion suppressing species.
  • the extension diffusion layer 806a may contain nitrogen. Nitrogen in the extension diffusion layer 806a may be derived from ion implantation of nitrogen (N) ions or may be derived from implantation of nitrogen molecules N2 .
  • the extension diffusion layer 806b may contain nitrogen. Nitrogen in the extension diffusion layer 806b may be derived from ion implantation of nitrogen (N) ions or may be derived from implantation of nitrogen molecules N2 .
  • At least one of the extension diffusion layers 806a and 806b of the second peripheral transistor 827 can contain nitrogen.
  • the nitrogen affects not only the impurity distribution in the second peripheral substrate portion but also the interfacial characteristics of the gate insulating film of the second peripheral transistor 827, thereby improving the reliability of the imaging device.
  • At least one of the extension diffusion layers 806a and 806b containing nitrogen may be a so-called LDD diffusion layer.
  • the extension diffusion layer 706a of the second peripheral transistor 727 which is a P-channel transistor, contains nitrogen. may contain or may be nitrogen-free.
  • the extension diffusion layer 706b of the second peripheral transistor 727, which is a P-channel transistor may or may not contain nitrogen.
  • the amplification transistor 22, the second peripheral transistor 427, the second peripheral transistor 827, the first peripheral transistor 27, and the first peripheral transistor 727 are arranged in this order in plan view.
  • the amplification transistor 22, the second peripheral transistor 827, the second peripheral transistor 427, the first peripheral transistor 727, and the first peripheral transistor 27 are arranged in this order.
  • the amplification transistor 22, the second peripheral transistor 427, the second peripheral transistor 827, the first peripheral transistor 727, and the first peripheral transistor 27 may be arranged in this order.
  • the amplification transistor 22, the second peripheral transistor 827, the second peripheral transistor 427, the first peripheral transistor 27, and the first peripheral transistor 727 may be arranged in this order.
  • FSI Front Side Illumination
  • BSI Backside Illumination
  • FIG. 28 is a schematic diagram of a back-illuminated imaging device 100C according to an example.
  • the semiconductor substrate 130 has a front surface 130a and a back surface 130b.
  • the rear surface 130b is the surface on which light is incident.
  • the surface 130a is the surface opposite to the side on which light is incident.
  • the photoelectric conversion section 10, the color filter 84 and the on-chip lens 85 are laminated in this order on the back surface 130b.
  • the semiconductor substrate 130 and the photoelectric conversion section 10 are joined by bonding the photoelectric conversion section 10 to the polished back surface 130b.
  • Color filter 84 and on-chip lens 85 may be omitted.
  • An interlayer insulating film may be provided between the photoelectric conversion section 10 and the color filter 84 and/or between the color filter 84 and the on-chip lens 85 for the purpose of planarization, protection, and the like.
  • a wiring layer 86 is laminated on the surface 130a.
  • a plurality of wirings 87 are provided inside the insulator.
  • a plurality of wirings 87 are used to electrically connect the amplification transistor 22, the first peripheral transistor 27 and the second peripheral transistor 427 to connection destinations.
  • the wiring 87 constitutes part of an electric path 88 that electrically connects the pixel electrode 11 of the photoelectric conversion unit 10 and the gate electrode 67c of the amplification transistor 22 .
  • electrical path 88 includes a Through-Silicon Via (TSV) provided in semiconductor substrate 130 .
  • TSV Through-Silicon Via
  • FIG. 28 illustration of the silicon through electrode is omitted.
  • the dotted lines representing the electrical paths 88 are schematic and are not drawn with the intention of limiting the positions of the electrical paths 88 or the like. Note that a Cu--Cu connection may be employed instead of the TSV connection.
  • the amplification transistor 22, the first peripheral transistor 27, and the second peripheral transistor 427 can have the features described using FIGS. The same applies to other elements such as the photoelectric conversion unit 10 and the like.
  • the first peripheral transistor 27 and the second peripheral transistor 427 include sources, drains, extension diffusion layers, pocket diffusion layers, and the like.
  • Semiconductor substrate 130 includes a support substrate 140 .
  • the imaging device 100C further includes a photodiode 80 and a transfer transistor 29.
  • Photodiode 80 and transfer transistor 29 are provided in semiconductor substrate 130 .
  • the pixel region R1 has a photodiode 80 provided in the pixel substrate portion.
  • the pixel substrate portion refers to a portion of at least one semiconductor substrate 130 located in the pixel region R1.
  • the photodiode 80 corresponds to a photoelectric conversion section, like the photoelectric conversion section 10 .
  • the photodiode 80 generates signal charges by photoelectric conversion.
  • the transfer transistor 29 transfers this signal charge to a charge accumulation region (not shown).
  • the wiring 87 of the wiring layer 86 does not block the irradiation of the photodiode 80 with light from the on-chip lens 85 and the color filter 84 side. Therefore, efficient photoelectric conversion by the photodiode 80 is possible.
  • 29 to 32 are schematic diagrams showing possible shapes of the pixel region R1, the first peripheral region R2 and the second peripheral region R3 of the imaging device 100C shown in FIG.
  • the second peripheral region R3 surrounds the pixel region R1 in plan view.
  • the first peripheral region R2 surrounds the second peripheral region R3.
  • the second peripheral region R3 has a square shape outside the pixel region R1 in plan view.
  • the first peripheral region R2 has a square shape outside the second peripheral region R3.
  • the second peripheral region R3 is U-shaped outside the pixel region R1.
  • the first peripheral region R2 is U-shaped outside the second peripheral region R3.
  • the second peripheral region R3 is L-shaped outside the pixel region R1.
  • the first peripheral region R2 is L-shaped outside the second peripheral region R3.
  • the second peripheral region R3 extends straight outside the pixel region R1 in plan view.
  • the first peripheral region R2 extends straight outside the second peripheral region R3.
  • the shapes of the pixel region R1, the first peripheral region R2, and the second peripheral region R3 shown in FIGS. 29 to 32 are also applicable to the imaging device 100C shown in FIG. These shapes are also applicable to the imaging devices 100A and 100B shown in FIGS.
  • an imaging device using a single semiconductor substrate was taken as an example.
  • the above description can also be applied to a so-called chip-stack imaging device in which a plurality of semiconductor substrates are stacked together.
  • a chip-stacked imaging device may also be referred to as a chip-stacked imaging device.
  • FIG. 33 is a schematic diagram of a chip stack imaging device 100D according to an example.
  • a semiconductor substrate 130A and a semiconductor substrate 130B are stacked on each other.
  • a semiconductor substrate 130A is provided with a pixel region R1 and a first peripheral region R2.
  • a peripheral circuit 120C is provided on the semiconductor substrate 130B.
  • Peripheral circuit 120C may include part or all of a circuit equivalent to peripheral circuit 120A or peripheral circuit 120B.
  • TSV connection and Cu--Cu connection can be used for electrical connection between the elements provided on the semiconductor substrate 130A and the elements provided on the semiconductor substrate 130B.
  • the pixel region R1 has an amplification transistor 22.
  • the first peripheral region R2 has a first peripheral transistor 27 .
  • the first peripheral transistor 27 is a load transistor.
  • the pixel region R1 is connected to load transistors via vertical signal lines 35 .
  • the amplification transistor 22 is connected to the load transistor via the vertical signal line 35 .
  • the load transistor described above functions as a constant current source.
  • a constant current determined by the load transistor flows through the amplification transistor 22, the vertical signal line 35 and the load transistor in this order.
  • the amplification transistor 22 and the load transistor form a source follower. Therefore, a voltage corresponding to the gate voltage of the amplification transistor 22 , that is, the voltage of the charge storage region Z appears on the vertical signal line 35 . This state continues while the address transistor 24 remains on.
  • the load transistors may be included in load circuit 45 shown in FIG.
  • a load transistor may also be referred to as a load cell transistor.
  • the first peripheral transistor 27 may be included in at least one of the comparator and the driver.
  • the first peripheral transistor 27 may or may not be included in the peripheral circuit 120C.
  • a second peripheral region R3 may be provided outside the first peripheral region R2.
  • the first peripheral transistor 27 includes a strained layer. This causes strain in the first channel region 303 and improves the mobility of the N-type channel diffusion layer 303, which is the first channel region. Also, the first specific layer includes a diffusion inhibiting species. Thereby, a diffusion suppressing action is exhibited. As a result, it is possible to suppress the dark current in the pixel region R1 while suppressing the deterioration of the performance of the first peripheral transistor 27 caused by the heat treatment.
  • the pixel region R1, the first peripheral region R2 and the second peripheral region R3 can have the features described using FIGS. 1 to 27.
  • the pixel region R1 may include an address transistor 24, a reset transistor 26, etc., in addition to the amplification transistor 22.
  • the first peripheral region R2 may include a first peripheral transistor 727 in addition to the first peripheral transistor 27.
  • the second peripheral region R3 may include a second peripheral transistor 827 in addition to the second peripheral transistor 427 .
  • the semiconductor substrate 130 is referred to as a semiconductor substrate 130A.
  • the support substrate 140 is referred to as a support substrate 140A.
  • part or all of the peripheral circuit 120A is formed on the semiconductor substrate 130B.
  • the peripheral circuit 120A is located in a first peripheral region R2 provided on the semiconductor substrate 130B.
  • the semiconductor substrate 130A and the semiconductor substrate 130B are stacked together.
  • FIG. 34 is a schematic cross-sectional view showing the pixel region R1, the first peripheral region R2 and the blocking region.
  • cross sections of two pixels are shown as representatives of the plurality of pixels 110 .
  • the semiconductor substrate 130A and the semiconductor substrate 130B are stacked together. Specifically, the semiconductor substrate 130A and the semiconductor substrate 130B are laminated via an insulating portion 90B, which is an interlayer insulating layer.
  • the semiconductor substrate 130B can have features similar to those that the semiconductor substrate 130A can have. The same applies to a semiconductor substrate 130C, which will be described later.
  • the semiconductor substrate 130B has a support substrate 140B.
  • the support substrate 140B can have features similar to those that the support substrate 140A can have.
  • each of the impurity layers and impurity regions located above the support substrate 140B is typically formed by ion implantation of impurities into an epitaxial layer obtained by epitaxial growth on the support substrate 140B. sell. These points are the same for the support substrate of the semiconductor substrate 130C.
  • a p-type silicon substrate is exemplified as the support substrate 140B.
  • FIG. 35, 36, 37, 38, 39, 40, 41 and 42 are schematic perspective views illustrating transistors in the pixel region and transistors in the peripheral region. 35 to 42, illustration of the blocking regions 200A and 200B is omitted.
  • the imaging device may have a second peripheral region R3.
  • the pixel region R1 may be configured using one semiconductor substrate, and the first peripheral region R2 may be configured using another semiconductor substrate.
  • a pixel region R1 is configured using one semiconductor substrate, a first peripheral region R2 is configured using another semiconductor substrate, and a second peripheral region R3 is configured using yet another semiconductor substrate.
  • the pixel region R1 may be configured using one semiconductor substrate, and the first peripheral region R2 and the second peripheral region R3 may be configured using another semiconductor substrate.
  • the pixel region R1 and the second peripheral region R3 may be configured using one semiconductor substrate, and the first peripheral region R2 may be configured using another semiconductor substrate.
  • the imaging device can have a plurality of semiconductor substrates.
  • the pixel substrate portion may be a portion included in the pixel region R1 among the plurality of semiconductor substrates.
  • the first peripheral substrate portion may be a portion included in the first peripheral region R2 among the plurality of semiconductor substrates.
  • the second peripheral substrate portion may be a portion included in the second peripheral region R3 among the plurality of semiconductor substrates.
  • the pixel substrate portion may be included in one semiconductor substrate, the first peripheral substrate portion may be included in another semiconductor substrate, and the second peripheral substrate portion may be included in yet another semiconductor substrate.
  • the pixel substrate portion may be included in one semiconductor substrate, and the first peripheral substrate portion and the second peripheral substrate portion may be included in another semiconductor substrate.
  • the pixel substrate portion and the second peripheral substrate portion may be included in one semiconductor substrate, and the first peripheral substrate portion may be included in another semiconductor substrate.
  • the first peripheral region R2 and the pixel region R1 are stacked on each other.
  • the pixel region R1 is configured using a semiconductor substrate 130A.
  • the first peripheral region R2 is configured using the semiconductor substrate 130B.
  • FIG. 35 schematically shows the amplifying transistor 22 in the pixel region R1 and the first peripheral transistor 27 in the first peripheral region R2 when the first peripheral region R2 is rectangular in plan view.
  • FIG. 36 schematically shows the amplifying transistor 22 in the pixel region R1 and the first peripheral transistor 27 in the first peripheral region R2 when the first peripheral region R2 is frame-shaped in plan view.
  • the first peripheral region R2 is square-shaped in plan view.
  • the first peripheral region R2 may be L-shaped or U-shaped in plan view.
  • the imaging device includes a pixel region R1 and a first peripheral region R2.
  • the pixel region R1 has a pixel substrate portion.
  • the first peripheral region R2 has a first peripheral substrate portion.
  • the pixel substrate portion and the first peripheral substrate portion are stacked on each other. "The pixel substrate portion and the first peripheral substrate portion are laminated together" means that there is an intervening element between the pixel substrate portion and the first peripheral substrate portion, and that an intervening element is not interposed between the pixel substrate portion and the first peripheral substrate portion. It is a term intended to encompass both.
  • the pixel substrate portion and the first peripheral substrate portion are laminated via an insulating portion.
  • the insulating portion can correspond to the insulating portion 90B that is the interlayer insulating layer in FIG.
  • the pixel substrate portion included in the pixel region R1 and the first peripheral substrate portion included in the first peripheral region R2 are stacked on each other.
  • the first peripheral region R2 may be heated for the following reasons. First, the heat supplied when forming the first peripheral region R2 may heat the first peripheral region R2. Second, when the first peripheral region R2 and the pixel region R1 are separately formed and then joined together, the first peripheral region R2 may be heated by heating for joining. Third, when the heat treatment of the pixel region R1 is performed after forming the laminated structure including the first peripheral region R2 and the pixel region R1, the heat treatment may heat the first peripheral region R2.
  • the first specific layer comprises a diffusion inhibiting species.
  • the diffusion-suppressing species can contribute to suppressing the diffusion of conductive impurities. This diffusion suppressing action can suppress performance deterioration of the first peripheral transistor 27 .
  • the heat treatment mentioned as the third reason why the first peripheral region R2 can be heated will be further explained.
  • the heat treatment can reduce defects in the pixel substrate portion in the pixel region R1. By reducing defects, dark current in the imager can be suppressed.
  • the necessity of reducing defects is not necessarily high. Rather, in the first peripheral region R2, performance degradation of the first peripheral transistor 27 due to diffusion of conductive impurities due to heat treatment may need to be suppressed. Performance degradation is, for example, an unwanted change in the threshold voltage of the first peripheral transistor 27 .
  • the pixel region R1 has a photoelectric conversion layer 12.
  • the photoelectric conversion layer 12, the pixel substrate portion, and the first peripheral substrate portion are laminated together.
  • the heat treatment as described above is performed.
  • the imaging device including the pixel region R1 having this configuration can enjoy the above effect of suppressing dark current while suppressing performance deterioration of the first peripheral transistor 27 .
  • a method for manufacturing an imaging device includes, in order, a step of fabricating a laminated structure including a pixel substrate portion and a first peripheral substrate portion, and a step of heating the pixel substrate portion in the laminated structure.
  • the first peripheral substrate can also be heated by heating the pixel substrate.
  • the heating step heat treatment is performed to recover various crystal defects and defect levels in the pixel substrate portion, particularly in the vicinity of the charge storage portion. By heating the pixel substrate portion in this way, the first peripheral substrate portion can also be heated. It is also possible to manufacture the imaging device by other manufacturing methods.
  • the number of first peripheral transistors 27 in the first peripheral region R2 is plural.
  • the first peripheral region R2 and the pixel region R1 are laminated together.
  • the pixel region R1 is configured using a semiconductor substrate 130A.
  • the first peripheral region R2 is configured using the semiconductor substrate 130B.
  • FIG. 37 schematically shows the amplifying transistor 22 in the pixel region R1 and the plurality of first peripheral transistors 27 in the first peripheral region R2 when the first peripheral region R2 is rectangular in plan view.
  • FIG. 38 schematically shows the amplifying transistor 22 in the pixel region R1 and the plurality of first peripheral transistors 27 in the first peripheral region R2 when the first peripheral region R2 is frame-shaped in plan view.
  • the first peripheral region R2 is square-shaped in plan view.
  • the first peripheral region R2 may be L-shaped or U-shaped in plan view.
  • a plurality of first peripheral transistors 27 exist in the first peripheral region R2.
  • the plurality of first peripheral transistors 27 includes a first direction transistor 27a and a second direction transistor 27b.
  • the imaging device may have a second peripheral region R3.
  • the second peripheral region R3 has a second peripheral transistor 427 .
  • the first peripheral region R2 and the pixel region R1 are stacked on each other.
  • the second peripheral region R3 and the pixel region R1 are laminated together.
  • the pixel region R1 is configured using a semiconductor substrate 130A.
  • the first peripheral region R2 and the second peripheral region R3 are configured using the semiconductor substrate 130B.
  • the second peripheral region R3 is positioned outside the first peripheral region R2.
  • the second peripheral region R3 is L-shaped in plan view.
  • the second peripheral region R3 is frame-shaped and surrounds the first peripheral region R2 in plan view.
  • the second peripheral region R3 is square-shaped in plan view.
  • the second peripheral region R3 may be U-shaped.
  • the imaging device includes the second peripheral region R3.
  • the second peripheral region R3 has a second peripheral substrate portion and a second peripheral transistor 427 .
  • the second peripheral transistor 427 is provided in the second peripheral substrate portion.
  • the first peripheral substrate portion and the second peripheral substrate portion are included in the semiconductor substrate 130B.
  • the second peripheral region R3 is located outside the first peripheral region R2 in plan view.
  • the first peripheral region R2 has a first peripheral transistor 27 and a first peripheral transistor 727.
  • An element isolation 220 is arranged between the first peripheral transistor 27 and the first peripheral transistor 727 .
  • the second peripheral region R3 has a second peripheral transistor 427 and a second peripheral transistor 827 .
  • the second peripheral region R3 is located outside the first peripheral region R2.
  • the second peripheral region R3 is L-shaped in plan view.
  • the second peripheral region R3 is frame-shaped and surrounds the first peripheral region R2 in plan view.
  • the second peripheral region R3 is square-shaped in plan view.
  • the second peripheral region R3 may be U-shaped.
  • An element isolation 220 is arranged between the second peripheral transistor 427 and the second peripheral transistor 827 .
  • a surface-illuminated imaging device was taken as an example.
  • the above description can also be applied to a back-illuminated imaging device.
  • FIG. 43 is a schematic diagram of a back-illuminated imaging device 100E according to an example.
  • the semiconductor substrate 130A has a front surface 130a and a back surface 130b.
  • the rear surface 130b is the surface on which light is incident.
  • the surface 130a is the surface opposite to the side on which light is incident.
  • the photoelectric conversion section 10, the color filter 84 and the on-chip lens 85 are laminated in this order on the back surface 130b.
  • the semiconductor substrate 130A and the photoelectric conversion section 10 are joined by bonding the photoelectric conversion section 10 to the polished back surface 130b.
  • Color filter 84 and on-chip lens 85 may be omitted.
  • An interlayer insulating film may be provided between the photoelectric conversion section 10 and the color filter 84 and/or between the color filter 84 and the on-chip lens 85 for the purpose of planarization, protection, and the like.
  • a wiring layer 86 is laminated on the surface 130a.
  • a plurality of wirings 87 are provided inside the insulator.
  • a plurality of wirings 87 are used to electrically connect the amplification transistor 22, the first peripheral transistor 27 and the second peripheral transistor 427 to connection destinations.
  • the wiring 87 constitutes part of an electric path 88 that electrically connects the pixel electrode 11 of the photoelectric conversion unit 10 and the gate electrode 67c of the amplification transistor 22 .
  • the electrical path 88 includes a Through-Silicon Via (TSV) provided in the semiconductor substrate 130A.
  • TSV Through-Silicon Via
  • FIG. 43 illustration of the silicon through electrode is omitted.
  • the dotted line representing the electrical path 88 is a schematic and is not drawn to limit the position of the electrical path 88 or the like. Note that a Cu--Cu connection may be employed instead of the TSV connection.
  • FIG. 49 is a schematic diagram of a back-illuminated imaging device 100F according to another example.
  • the semiconductor substrate 130A has a front surface 130a and a back surface 130b.
  • the rear surface 130b is the surface on which light is incident.
  • the surface 130a is the surface opposite to the side on which light is incident.
  • the photoelectric conversion section 10, the color filter 84, and the on-chip lens 85 are laminated in this order on the rear surface 130b.
  • the semiconductor substrate 130A and the photoelectric conversion section 10 are joined by bonding the photoelectric conversion section 10 to the polished back surface 130b.
  • Color filter 84 and on-chip lens 85 may be omitted.
  • An interlayer insulating film may be provided between the photoelectric conversion section 10 and the color filter 84 and/or between the color filter 84 and the on-chip lens 85 for the purpose of planarization, protection, and the like.
  • a wiring layer 86 is laminated on the surface 130a.
  • a plurality of wirings 87 are provided inside the insulator.
  • a plurality of wirings 87 are used to electrically connect the amplification transistor 22, the first peripheral transistor 27 and the second peripheral transistor 427 to connection destinations.
  • the wiring 87 constitutes part of an electric path 88 that electrically connects the pixel electrode 11 of the photoelectric conversion unit 10 and the gate electrode 67c of the amplification transistor 22 .
  • the electrical path 88 includes a Through-Silicon Via (TSV) provided in the semiconductor substrate 130A.
  • TSV Through-Silicon Via
  • FIG. 49 illustration of the silicon through electrode is omitted.
  • the dotted line representing the electrical path 88 is a schematic and is not drawn to limit the position of the electrical path 88 or the like. Note that a Cu--Cu connection may be employed instead of the TSV connection.
  • the wiring layer 86, the wiring layer 186, and the semiconductor substrate 130B are laminated in this order.
  • a plurality of wirings 187 are provided inside the insulator.
  • the wiring layer 86 and the wiring layer 186 are electrically connected.
  • the electrical connection between the wiring layer 86 and the wiring layer 186 may be Cu--Cu connection or TSV connection.
  • the amplification transistor 22, the first peripheral transistor 27 and the second peripheral transistor 427 can have the features described above. The same applies to other elements such as the photoelectric conversion unit 10 and the like. Specifically, in this example, the first peripheral transistor 27 and the second peripheral transistor 427 include sources, drains, extension diffusion layers, pocket diffusion layers, and the like.
  • the semiconductor substrate 130A includes a support substrate 140A.
  • the semiconductor substrate 130B includes a support substrate 140B.
  • FIGS. 44A to 48B An imaging device according to a specific example of the present disclosure will be described below with reference to FIGS. 44A to 48B.
  • 44A to 48B illustration of the photoelectric conversion layer 12, the channel region, the first epitaxial layer 135, the second epitaxial layer 136, the third epitaxial layer 137, etc. is omitted.
  • solid lines or dotted lines in the semiconductor substrate 130A, 130B, or 130C schematically represent boundaries of regions where impurities spread.
  • the dotted line schematically represents the boundary of the region over which the diffusion-inhibiting species spreads.
  • the insulating portions 90A to 90C may correspond to the interlayer insulating layers previously described.
  • FIG. 44A is a schematic cross-sectional view of the imaging device according to the first specific example.
  • FIG. 44B is a schematic perspective view of the imaging device according to the first specific example.
  • illustration of the second peripheral transistor 427 is omitted.
  • the pixel region R1 is configured using the semiconductor substrate 130A.
  • the first peripheral region R2 and the second peripheral region R3 are configured using the semiconductor substrate 130B.
  • the first peripheral region R2 is surrounded by the second peripheral region R3.
  • the semiconductor substrate 130B, the insulating portion 90B, the semiconductor substrate 130A, the insulating portion 90A, and the photoelectric conversion layer 12 are laminated in this order.
  • a pixel signal output section is provided near the periphery of the pixel region R1. Therefore, it is possible to shorten the length of the wiring that leads the pixel signal from the pixel region R1 to the second peripheral region R3. This is advantageous from the viewpoint of ensuring the transfer speed.
  • the semiconductor substrate 130A, the insulating portion 90A, the semiconductor substrate 130B, the insulating portion 90B, and the photoelectric conversion layer 12 are laminated in this order.
  • a transistor that can be manufactured by a low-temperature process can be used as at least one selected from the group consisting of the first peripheral transistor 27 and the second peripheral transistor 427. Since the low-temperature process can suppress the diffusion of conductive impurities compared to the high-temperature process, it can contribute to ensuring the performance of peripheral transistors.
  • Silicon transistors, germanium transistors, carbon nanotube transistors, TMD (transition metal dichalcogenide) transistors, oxide semiconductor transistors, and the like are examples of transistors that can be manufactured by low-temperature processes.
  • oxide semiconductors for oxide semiconductor transistors include IGZO containing In--Ga--Zn--O, IAZO containing In--Al--Zn--O, ITZO containing In--Sn--Zn--O, and the like. are exemplified.
  • TMD transistors include molybdenum sulfide (MoS 2 ) transistors, tungsten sulfide (WS 2 ) transistors, and the like.
  • a low-temperature diffusion process such as Solid Phase Epitaxial Re-growth (SPER), in which an amorphous diffusion layer is regrown at a temperature in the range of about 400° C. to 650° C., can also be used.
  • SPER Solid Phase Epitaxial Re-growth
  • FIG. 45A is a schematic cross-sectional view of an imaging device according to the second specific example.
  • FIG. 45B is a schematic perspective view of an imaging device according to the second specific example.
  • FIG. 46A is a schematic cross-sectional view of an imaging device according to a third specific example.
  • FIG. 46B is a schematic perspective view of an imaging device according to the third specific example.
  • the pixel substrate portion included in the pixel region R1, the first peripheral substrate portion included in the first peripheral region R2, and the second peripheral portion included in the second peripheral region R3 The substrate portions are laminated on each other.
  • the pixel region R1 is configured using the semiconductor substrate 130A.
  • the first peripheral region R2 is configured using the semiconductor substrate 130B.
  • the second peripheral region R3 is configured using the semiconductor substrate 130C.
  • the pixel substrate portion, the first peripheral substrate portion, and the second peripheral substrate portion are separated by an insulating film or the like, and are electrically connected via, for example, a plug or the like so that signals can be exchanged.
  • the first peripheral substrate portion included in the first peripheral region R2, the second peripheral substrate portion included in the second peripheral region R3, and the pixel substrate portion included in the pixel region R1. are stacked in this order.
  • a semiconductor substrate 130B, a semiconductor substrate 130C, and a semiconductor substrate 130A are stacked in this order.
  • the gate length of the second peripheral transistor 427 in the second peripheral region R3 is longer than the gate length of the first peripheral transistor 27 in the first peripheral region R2. Therefore, it is easy to secure a distance from the pixel region R1 of the first peripheral transistor 27, which has a relatively short gate length and is susceptible to noise. Therefore, the noise of the first peripheral transistor 27 hardly affects the pixel characteristics.
  • the semiconductor substrate 130B, the insulating portion 90B, the semiconductor substrate 130C, the insulating portion 90C, the semiconductor substrate 130A, the insulating portion 90A, and the photoelectric conversion layer 12 are laminated in this order.
  • the second peripheral substrate portion included in the second peripheral region R3, the first peripheral substrate portion included in the first peripheral region R2, and the pixel substrate portion included in the pixel region R1. are stacked in this order.
  • a semiconductor substrate 130C, a semiconductor substrate 130B, and a semiconductor substrate 130A are stacked in this order.
  • the first peripheral transistor 27 in the first peripheral region R2 has a first extension diffusion layer with a shallow junction depth. In the first extension diffusion layer with a shallow junction depth, the characteristics of the first peripheral transistor 27 are likely to fluctuate when the conductivity type impurity diffuses due to heat.
  • the second peripheral region R3, the first peripheral region R2, and the pixel region R1 are stacked in this order, the second peripheral region R3, the first peripheral region R2, and the The pixel regions R1 can be formed in this order. In this way, the heat generated when forming the second peripheral region R3 is less likely to reach the first peripheral region R2. Therefore, the diffusion layer redistribution of the conductivity-type impurity forming the first extension diffusion layer can be suppressed, and the fluctuation of the characteristics of the first peripheral transistor 27 can be suppressed.
  • the semiconductor substrate 130C, the insulating portion 90C, the semiconductor substrate 130B, the insulating portion 90B, the semiconductor substrate 130A, the insulating portion 90A, and the photoelectric conversion layer 12 are laminated in this order.
  • FIG. 47A is a schematic cross-sectional view of an imaging device according to the fourth specific example.
  • FIG. 47B is a schematic perspective view of an imaging device according to the fourth specific example.
  • FIG. 48A is a schematic cross-sectional view of an imaging device according to the fifth specific example.
  • FIG. 48B is a schematic perspective view of an imaging device according to the fifth specific example.
  • the pixel substrate portion included in the pixel region R1 is included in the semiconductor substrate 130A.
  • the first peripheral substrate portion included in the first peripheral region R2 and the second peripheral substrate portion included in the second peripheral region R3 each have a portion included in the semiconductor substrate 130B.
  • a first peripheral transistor 727 and a second peripheral transistor 827 are provided on the semiconductor substrate 130B.
  • the first peripheral substrate portion included in the first peripheral region R2 and the second peripheral substrate portion included in the second peripheral region R3 each have a portion included in the semiconductor substrate 130C.
  • the first peripheral transistor 27 and the second peripheral transistor 427 which are P-channel transistors, are provided on the semiconductor substrate 130C.
  • the semiconductor substrate 130A, the semiconductor substrate 130B, and the semiconductor substrate 130C are stacked on each other.
  • the second peripheral region R3 is positioned outside the first peripheral region R2 in plan view. More specifically, in both the semiconductor substrate 130B and the semiconductor substrate 130C, the second peripheral region R3 has a frame shape surrounding the first peripheral region R2 in plan view.
  • an N-channel transistor and a P-channel transistor are provided on different semiconductor substrates. According to this configuration, it becomes easy to optimize the process steps such as the stacking order of the semiconductor substrates in consideration of the change in thermal stability due to the diffusion of the p-type impurity and the change in thermal stability due to the diffusion of the n-type impurity. .
  • the N-channel transistor and the P-channel transistor are provided not on one semiconductor substrate extending on the same plane, but on stacked different semiconductor substrates. With this configuration, it is easy to reduce the area of the CMOS circuit.
  • NFETs and PFETs constituting CMOS can be vertically laminated like CFETs (Complementary FETs).
  • vertical stacking means stacking along the thickness direction of the semiconductor substrate.
  • the first peripheral transistor 727 is provided in the first peripheral region R2 in the semiconductor substrate 130B.
  • a second peripheral transistor 827 is provided in the second peripheral region R3 in the semiconductor substrate 130B.
  • a first peripheral transistor 27 is provided in a first peripheral region R2 in the semiconductor substrate 130C.
  • a second peripheral transistor 427 is provided in a second peripheral region R3 in the semiconductor substrate 130C.
  • the first peripheral transistor 727 is an N-channel transistor and its operating voltage is the first voltage.
  • the second peripheral transistor 827 is an N-channel transistor and its operating voltage is the second voltage.
  • the first peripheral transistor 27 is a P-channel transistor and its operating voltage is the first voltage.
  • the second peripheral transistor 427 is a P-channel transistor and its operating voltage is the second voltage.
  • the first voltage is lower than the second voltage.
  • the first voltage is, for example, 1.2V.
  • the second voltage is, for example, 3.3V.
  • a transistor may contain boron (B) as a p-type impurity.
  • a transistor may contain arsenic (As) as an n-type impurity. Boron (B) is more prone to transient enhanced diffusion than arsenic (As).
  • the semiconductor substrate 130B, the semiconductor substrate 130C and the semiconductor substrate 130A are stacked in this order. Therefore, in the fifth specific example, after forming the semiconductor substrate 130B having n-type impurities, the semiconductor substrate 130C having p-type impurities can be formed. In this way, the heat generated when forming the conductive substrate 130B is less likely to reach the first peripheral transistor 27 and the second peripheral transistor 427, which are P-channel transistors. This configuration is advantageous from the viewpoint of suppressing transient enhanced diffusion of conductivity type impurities.
  • the semiconductor substrate 130C, the semiconductor substrate 130B, and the semiconductor substrate 130A are stacked in this order.
  • the effect of suppressing transient enhanced diffusion occurring in the first specific layer is likely to be utilized.
  • the first specific layer may be provided in both the first peripheral transistor 27 and the first peripheral transistor 727, or may be provided in only one of them. Neither the first peripheral transistor 27 nor the first peripheral transistor 727 may be provided with the first specific layer.
  • the second specific layer may be provided for both the second peripheral transistor 427 and the second peripheral transistor 827, or may be provided for only one of them. Neither the second peripheral transistor 427 nor the second peripheral transistor 827 may be provided with the second specific layer.
  • the first peripheral transistor 27 has the configuration according to the first configuration example described with reference to FIGS. 5A and 5B. However, in the first to fifth specific examples, the first peripheral transistor 27 may have the configuration according to the second configuration example described with reference to FIGS. 6A to 6D. The same applies to the second peripheral transistor 427, the first peripheral transistor 727 and the second peripheral transistor 827. FIG.
  • the pocket diffusion layers 707a and 707b of the first peripheral transistor 727 and the pocket diffusion layers 807a and 807b of the second peripheral transistor 827 can be omitted.
  • the blocking areas 200A and 200B can be omitted.
  • a silicide layer may be formed on the drain, source and gate electrodes of the first peripheral transistor 27 .
  • the features relating to the second peripheral region R3 may be applied to the first peripheral region R2.
  • features of second peripheral transistors 427 and 827 may be applied to first peripheral transistors 27 and 727 .
  • first peripheral region R2 may be applied to the second peripheral region R3.
  • features of first peripheral transistors 27 and 727 may be applied to second peripheral transistors 427 and 827 .
  • a part of the plurality of transistors included in the pixel region R1 may be vertically stacked. Thereby, the area of each element can be increased.
  • the pixel region R1 may be formed by bonding substrates including laminated transistors.
  • the imaging device of the present disclosure is useful, for example, for image sensors, digital cameras, and the like.
  • the imaging device of the present disclosure can be used for, for example, a medical camera, a robot camera, a security camera, a camera mounted on a vehicle, and the like.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

撮像装置は、画素基板部と、前記画素基板部に設けられた画素トランジスタと、を含む画素領域、及び第１周辺基板部と、前記第１周辺基板部に設けられた少なくとも１つの第１周辺トランジスタと、を含む第１周辺領域を備える。前記第１周辺領域と前記画素領域との間で信号が伝達される。前記少なくとも１つの第１周辺トランジスタのゲート長は、前記画素トランジスタのゲート長よりも短い。前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１ソースと、第１ドレインと、前記第１ソース及び前記第１ドレインの間に位置しキャリアが移動する第１チャネル領域と、前記第１チャネル領域に歪をもたらす第１歪導入層と、を含む。

Description

撮像装置
　本開示は、撮像装置に関する。
　デジタルカメラ等に、イメージセンサが用いられている。イメージセンサとしては、ＣＣＤ（Charge Coupled Device）イメージセンサ及びＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等が挙げられる。
　一例に係るイメージセンサでは、半導体基板にフォトダイオードが設けられている。別例に係るイメージセンサでは、半導体基板の上方に光電変換層が設けられている。
　一具体例に係る撮像装置では、光電変換によって、信号電荷が発生する。発生した電荷は、電荷蓄積ノードに蓄積される。電荷蓄積ノードに蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路又はＣＭＯＳ回路を介して読み出される。
　特許文献１では、撮像装置について記載されている。特許文献１の撮像装置は、画素領域及び周辺領域を備えている。特許文献２、特許文献３及び特許文献４には、トランジスタの一例が記載されている。
国際公開第２０２１／１５２９４３号 特許第５２３５４８６号公報 特許第３４２６５７３号公報 米国特許第７１４１４７７号明細書
　本開示は、撮像装置の性能を向上させることに適した技術を提供する。
　本開示の一態様に係る撮像装置は、
　画素基板部と、前記画素基板部に設けられた画素トランジスタと、を含む画素領域と、
　第１周辺基板部と、前記第１周辺基板部に設けられた少なくとも１つの第１周辺トランジスタと、を含む第１周辺領域と、を備える。前記第１周辺領域と前記画素領域との間で信号が伝達される。前記画素トランジスタ及び前記少なくとも１つの第１周辺トランジスタの各々はゲートを含む。前記少なくとも１つの第１周辺トランジスタのゲート長は、前記画素トランジスタのゲート長よりも短い。前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１ソースと、第１ドレインと、前記第１ソース及び前記第１ドレインの間に位置しキャリアが移動する第１チャネル領域と、前記第１チャネル領域に歪をもたらす第１歪導入層と、をさらに含む。
　本開示に係る技術は、撮像装置の性能を向上させるのに適している。
図１は、実施形態１に係る撮像装置の例示的な構成を模式的に示す図である。 図２は、撮像装置の例示的な回路構成を模式的に示す図である。 図３は、画素領域及び周辺領域と、これらの間に位置する遮断領域とを示す模式的な断面図である。 図４は、遮断領域の形状の他の例を示す模式的な平面図である。 図５Ａは、第１の構成例に係るトランジスタを示す断面図である。 図５Ｂは、第１の構成例に係るトランジスタにおいて炭素が分布する領域を説明するための模式的な断面図である。 図６Ａは、第２の構成例に係るトランジスタを示す断面図である。 図６Ｂは、第２の構成例に係るトランジスタにおいて炭素が分布する領域を説明するための模式的な断面図である。 図６Ｃは、第１エピタキシャル層に形成された凹部を示す模式的な断面図である。 図６Ｄは、埋込部及びせり上げ部を説明するための式的な断面図である。 図７は、第１の構成例の第１の変形例に係るトランジスタを示す断面図である。 図８は、第１の構成例の第２の変形例に係るトランジスタを示す断面図である。 図９は、第１の構成例の第３の変形例に係るソース拡散層を通り半導体基板の深さ方向に延びる直線に沿った領域における不純物濃度プロファイルを示す図である。 図１０は、第１の構成例に係るトランジスタの製造方法を示す断面図である。 図１１は、第１の構成例に係るトランジスタの製造方法を示す断面図である。 図１２は、第１の構成例に係るトランジスタの製造方法を示す断面図である。 図１３は、第１の構成例に係るトランジスタの製造方法を示す断面図である。 図１４は、第１の構成例に係るエクステンション形成領域を通り半導体基板の深さ方向に延びる直線に沿った領域における不純物濃度プロファイルを示すグラフである。 図１５は、第２の構成例に係るトランジスタの製造方法を示す断面図である。 図１６は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図１７は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図１８は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な断面図である。 図１９は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２０は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２１は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２２は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２３は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な断面図である。 図２４は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２５は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な平面図である。 図２６は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な断面図である。 図２７は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な断面図である。 図２８は、裏面照射型の撮像装置の模式図である。 図２９は、撮像装置の画素領域及び周辺領域がとりうる形状を示す模式図である。 図３０は、撮像装置の画素領域及び周辺領域がとりうる形状を示す模式図である。 図３１は、撮像装置の画素領域及び周辺領域がとりうる形状を示す模式図である。 図３２は、撮像装置の画素領域及び周辺領域がとりうる形状を示す模式図である。 図３３は、チップスタックの撮像装置の模式図である。 図３４は、画素領域、周辺領域及び遮断領域を示す模式的な断面図である。 図３５は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図３６は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図３７は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図３８は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図３９は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図４０は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図４１は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図４２は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。 図４３は、裏面照射型の撮像装置の模式図である。 図４４Ａは、具体例に係る撮像装置の模式的な断面図である。 図４４Ｂは、具体例に係る撮像装置の模式的な斜視図である。 図４５Ａは、具体例に係る撮像装置の模式的な断面図である。 図４５Ｂは、具体例に係る撮像装置の模式的な斜視図である。 図４６Ａは、具体例に係る撮像装置の模式的な断面図である。 図４６Ｂは、具体例に係る撮像装置の模式的な斜視図である。 図４７Ａは、具体例に係る撮像装置の模式的な断面図である。 図４７Ｂは、具体例に係る撮像装置の模式的な斜視図である。 図４８Ａは、具体例に係る撮像装置の模式的な断面図である。 図４８Ｂは、具体例に係る撮像装置の模式的な斜視図である。 図４９は、裏面照射型の撮像装置の模式図である。
　（本開示に係る一態様の概要）
　本開示の第１態様に係る撮像装置は、
　画素基板部と、前記画素基板部に設けられた画素トランジスタと、を含む画素領域と、
　第１周辺基板部と、前記第１周辺基板部に設けられた少なくとも１つの第１周辺トランジスタと、を含む第１周辺領域と、を備える。
　前記第１周辺領域と前記画素領域との間で信号が伝達される。
　前記画素トランジスタ及び前記少なくとも１つの第１周辺トランジスタの各々はゲートを含む。
　前記少なくとも１つの第１周辺トランジスタのゲート長は、前記画素トランジスタのゲート長よりも短い。
　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１ソースと、第１ドレインと、前記第１ソース及び前記第１ドレインの間に位置しキャリアが移動する第１チャネル領域と、前記第１チャネル領域に歪をもたらす第１歪導入層と、をさらに含む。
　第１態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第２態様において、例えば、第１態様に係る撮像装置では、
　前記第１歪導入層は、単結晶層であってもよい。
　第２態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第３態様において、例えば、第１態様又は第２態様に係る撮像装置では、
　前記第１歪導入層は、エピタキシャル層であってもよい。
　第３態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第４態様において、例えば、第１から第３態様のいずれか１つに係る撮像装置では、
　前記第１歪導入層は、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ－Ｖ族化合物、シリコンカーバイド、遷移金属ダイカルコゲナイド又はカーボンナノチューブの結晶層であってもよい。
　シリコンゲルマニウム、ゲルマニウム、ＩＩＩ－Ｖ族化合物、シリコンカーバイド、遷移金属ダイカルコゲナイド又はカーボンナノチューブの結晶層は、第１チャネル領域に歪をもたらしうる。
　本開示の第５態様において、例えば、第１から第４態様のいずれか１つに係る撮像装置では、
　前記第１歪導入層は、Ｓｉ1-xＧｅxの結晶層であってもよく、
　Ｘは、０より大きく１より小さくてもよい。
　第５態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第６態様において、例えば、第１から第５態様のいずれか１つに係る撮像装置では、
　前記第１歪導入層は、Ｓｉ1-xＧｅxの結晶層であってもよく、
　Ｘは、０．１以上０．８以下であってもよい。
　第６態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第７態様において、例えば、第１から第６態様のいずれか１つに係る撮像装置では、
　前記第１周辺基板部は、前記第１歪導入層に隣接する第１下地層を含んでいてもよく、
　前記第１歪導入層の結晶格子の格子定数は、前記第１下地層の結晶格子の格子定数と異なっていてもよい。
　第７態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第８態様において、例えば、第７態様に係る撮像装置では、
　前記第１下地層は、シリコンの単結晶層であってもよい。
　第８態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第９態様において、例えば、第１から第８態様のいずれか１つに係る撮像装置では、
　前記第１周辺基板部は、支持基板を含んでいてもよく、
　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１キャップ層を含んでいてもよく、
　前記撮像装置の下部から上部に向かって順に、前記支持基板と、前記第１歪導入層と、前記第１キャップ層とが並んでいてもよく、
　前記第１キャップ層は、前記第１周辺基板部の上面を含んでいてもよく、
　前記第１キャップ層の導電型不純物の濃度は、前記支持基板の導電型不純物の濃度よりも低くてもよい。
　第９態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第１０態様において、例えば、第９態様に係る撮像装置では、
　前記第１キャップ層は、ノンドープのエピタキシャル層であってもよい。
　第１０態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第１１態様において、例えば、第１から第１０態様のいずれか１つに係る撮像装置では、
　前記第１チャネル領域は、前記第１歪導入層を含んでいてもよい。
　第１１態様の構成は、撮像装置の構成の例である。
　本開示の第１２態様において、例えば、第１から第１１態様のいずれか１つに係る撮像装置では、
　前記第１ソースは、前記第１歪導入層を含んでいてもよく、
　前記第１ドレインは、前記第１歪導入層を含んでいてもよい。
　第１２態様の構成は、撮像装置の構成の例である。
　本開示の第１３態様において、例えば、第１から第１２態様のいずれか１つに係る撮像装置では、
　前記画素トランジスタは、画素ゲート絶縁膜をさらに含んでいてもよく、
　前記少なくとも１つの第１周辺トランジスタは、第１周辺ゲート絶縁膜をさらに含んでいてもよく、
　前記第１周辺ゲート絶縁膜は、前記画素ゲート絶縁膜よりも薄くてもよい。
　第１３態様の構成は、撮像装置の構成の例である。
　本開示の第１４態様において、例えば、第１から第１３態様のいずれか１つに係る撮像装置では、
　導電型不純物の過渡増速拡散を抑制する少なくとも１種類の不純物を拡散抑制種と定義したとき、
　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内に位置する第１特定層であって前記拡散抑制種を含む第１特定層をさらに含んでいてもよく、
　前記拡散抑制種は、炭素、窒素及びフッ素からなる群より選択される少なくとも１つを含んでいてもよい。
　第１４態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第１５態様において、例えば、第１４態様に係る撮像装置では、
　前記第１チャネル領域は、前記第１歪導入層を含んでいてもよく、
　前記少なくとも１つの第１周辺トランジスタは、第１ポケット拡散層をさらに含んでいてもよく、
　前記第１ポケット拡散層は、前記第１ソース又は前記第１ドレインに隣接していてもよく、
　前記第１特定層が、（ａ）前記第１ポケット拡散層、及び（ｂ）前記第１ポケット拡散層と前記第１歪導入層との間の領域からなる群より選択される少なくとも１つの中に含まれていてもよい。
　言い換えると、第１４態様に係る撮像装置において、以下の（ａ）及び（ｂ）からなる群より選択される少なくとも１つが成立していてもよい。
（ａ）前記第１ポケット拡散層は、前記第１特定層を含んでいてもよい。
（ｂ）前記第１ポケット拡散層と前記第１歪導入層との間の領域は、前記第１特定層を含んでいてもよい。
　第１５態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第１６態様において、例えば、第１４態様又は第１５態様に係る撮像装置では、
　前記第１ソース及び前記第１ドレインからなる群から選択される少なくとも１つは、前記第１歪導入層を含んでいてもよく、
　前記第１周辺基板部は、第１下地層を含んでいてもよく、
　前記第１ソース及び前記第１ドレインからなる群から選択される前記少なくとも１つにおける導電型不純物が、前記第１下地層と、前記第１ソース及び前記第１ドレインからなる群から選択される前記少なくとも１つに含まれる前記第１歪導入層と、の界面を跨いで、前記第１下地層の第１領域に拡がっていてもよく、
　前記第１領域は、前記第１特定層を含んでいてもよい。
　言い換えると、第１４態様又は第１５態様に係る撮像装置では、
　前記第１ソースは、前記第１歪導入層を含んでいてもよく、
　前記第１ドレインは、前記第１歪導入層を含んでいてもよく、
　前記第１周辺基板部は、第１下地層を有していてもよく、
　以下の（ｃ）及び（ｄ）から選択される少なくとも１つが成立していてもよい。
（ｃ）前記第１下地層と、前記第１ソースに含まれた前記第１歪導入層と、の第１界面が存在してもよく、
　前記第１ソースの導電型不純物が、前記第１界面を跨いで前記第１下地層の第１所定領域に拡がっていてもよく、
　前記第１所定領域は、前記第１特定層を含んでいてもよい。
（ｄ）前記第１下地層と、前記第１ドレインに含まれた前記第１歪導入層と、の第２界面が存在していてもよく、
　前記第１ドレインの導電型不純物が、前記第２界面を跨いで前記第１下地層の第２所定領域に拡がっていてもよい。
　第１６態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第１７態様において、例えば、第１４から第１６態様のいずれか１つに係る撮像装置では、
　注入された領域のアモルファス化を引き起こす少なくとも１種類の不純物をアモルファス化種と定義したとき、
　前記第１特定層は、前記アモルファス化種を含んでいてもよく、
　前記アモルファス化種は、ゲルマニウム、シリコン及びアルゴンからなる群より選択される少なくとも１つを含んでいてもよい。
　アモルファス化種は、拡散抑制種による導電型不純物の拡散抑制作用を高めうるプリアモルファス化がなされた痕跡でありうる。
　本開示の第１８態様において、例えば、第１４から第１７態様のいずれか１つに係る撮像装置では、
　前記画素領域は、光電変換により生成された電荷が蓄積され、不純物領域である、電荷蓄積領域をさらに含んでいてもよく、
　前記第１特定層における炭素の濃度は、前記電荷蓄積領域における炭素の濃度よりも高くてもよい。
　第１８態様の特徴は、高性能の撮像装置が有しうるものである。
　本開示の第１９態様において、例えば、第１４から第１８態様のいずれか１つに係る撮像装置では、
　前記画素トランジスタは、ソースと、ドレインと、前記ソース及び前記ドレインの間に位置しキャリアが移動するチャネル領域とをさらに含んでいてもよく、
　前記第１特定層における炭素の濃度は、前記少なくとも１つの画素トランジスタの前記チャネル領域における炭素の濃度よりも高くてもよい。
　第１９態様の特徴は、高性能の撮像装置が有しうるものである。
　本開示の第２０態様において、例えば、第１から第１９態様のいずれか１つに係る撮像装置では、
　導電型不純物の過渡増速拡散を抑制する少なくとも１種類の不純物を拡散抑制種と定義したとき、
　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内に位置する第１特定層であって前記拡散抑制種を含む第１特定層をさらに含んでいてもよく、
　前記少なくとも１つの第１周辺トランジスタは、２つの第１周辺トランジスタを含んでいてもよく、
　前記第１周辺領域は、シャロートレンチアイソレーション構造をさらに含んでいてもよく、
　前記シャロートレンチアイソレーション構造は、前記２つの第１周辺トランジスタを分離していてもよく、
　前記シャロートレンチアイソレーション構造は、トレンチを含んでいてもよく、
　前記２つの第１周辺トランジスタの少なくとも一方の前記第１特定層における前記拡散抑制種の分布範囲は、前記トレンチの底よりも浅い範囲であってもよい。
　第２０態様の構成は、撮像装置の構成の例である。
　本開示の第２１態様において、例えば、第１から第２０態様のいずれか１つに係る撮像装置は、
　第２周辺基板部と、前記第２周辺基板部に設けられた第２周辺トランジスタと、を含む第２周辺領域をさらに備えていてもよく、
　前記信号は、前記第２周辺領域を介して、前記第１周辺領域と前記画素領域との間で伝達されてもよく、
　前記第２周辺トランジスタはゲートを含んでもよく、
　前記少なくとも１つの第１周辺トランジスタのゲート長は、前記第２周辺トランジスタのゲート長よりも短くてもよく、
　前記画素トランジスタのゲート長は、前記第２周辺トランジスタのゲート長よりも長くてもよく、
　前記第２周辺トランジスタは、前記第２周辺基板部内において、第２ソースと、第２ドレインと、前記第２ソース及び前記第２ドレインの間に位置しキャリアが移動する第２チャネル領域と、前記第２チャネル領域に歪をもたらす第２歪導入層と、をさらに含んでいてもよい。
　第２１態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第２２態様において、例えば、第２１態様に係る撮像装置では、
　前記第２周辺基板部は、前記第２歪導入層に隣接する第２下地層を含んでいてもよく、
　前記第２歪導入層の結晶格子の格子定数は、前記第２下地層の結晶格子の格子定数と異なっていてもよい。
　第２２態様に係る技術は、撮像装置の性能を向上させるのに適している。
　本開示の第２３態様において、例えば、第２１態様又は第２２態様に係る撮像装置では、
　前記第２チャネル領域、前記第２ソース及び前記第２ドレインからなる群より選択される少なくとも１つは、前記第２歪導入層を含んでいてもよい。
　第２３態様の構成は、撮像装置の構成の例である。
　本開示の第２４態様において、例えば、第２１から第２３態様のいずれか１つに係る撮像装置では、
　前記画素トランジスタは、画素ゲート絶縁膜をさらに含んでいてもよく、
　前記少なくとも１つの第１周辺トランジスタは、第１周辺ゲート絶縁膜をさらに含んでいてもよく、
　前記第２周辺トランジスタは、第２周辺ゲート絶縁膜をさらに含んでいてもよく、
　前記第１周辺ゲート絶縁膜は、前記第２周辺ゲート絶縁膜よりも薄くてもよく、
　前記画素ゲート絶縁膜は、前記第２周辺ゲート絶縁膜よりも厚くてもよい。
　第２４態様の構成は、撮像装置の構成の例である。
　本開示の第２５態様において、例えば、第１から第２４態様のいずれか１つに係る撮像装置では、
　前記第１周辺領域は、前記画素領域の外側に位置していてもよく、
　前記画素基板部及び前記第１周辺基板部は、単一の半導体基板に含まれていてもよい。
　第２５態様の構成は、撮像装置の構成の例である。
　本開示の第２６態様において、例えば、第１から第２４態様のいずれか１つに係る撮像装置では、
　前記画素基板部及び前記第１周辺基板部は、互いに積層されていてもよい。
　第２６態様の構成は、撮像装置の構成の例である。
　矛盾のない限り、第１態様から第２６態様の技術を適宜組み合わせることが可能である。
　以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的又は具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　以下の説明において、実質的に同じ機能を有する構成要素については共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。撮像装置の各種の要素に関し、図面に表れた寸法及び外観等は、実際の撮像装置における寸法及び外観と異なりうる。すなわち、添付の各図は、あくまでも本開示の理解のための模式図であり、実際の撮像装置に対する縮尺等が必ずしも厳密に反映されたものではない。
　本明細書において、「平面視」とは、半導体基板、第１半導体基板、第２半導体基板、第３半導体基板、画素基板部、第１周辺基板部又は第２基板周辺部に垂直な方向から見たときのことを言う。本明細書において、「上方」、「下方」、「上面」及び「下面」等の用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図で用いられているのではない。
　本明細書では、「支持基板」、「半導体基板」等のように「基板」という表現を用いることがある。基板の構造及び製法は、特に限定されない。基板は、単層構造を有していてもよく、積層構造を有していてもよい。積層構造は、例えば、半導体層、絶縁層等を含みうる。基板は、インゴットをスライスして得たウエハであってもよく、スパッタリング等で堆積した膜であってもよく、エピタキシャル成長により成長させた膜であってもよい。基板は、チップスタック構造に用いられる板状体でありうる。また、基板は、いわゆるＳｅｑｕｅｎｔｉａｌ ３Ｄと呼ばれる３次元積層技術である３ＤＳＩ（3D Sequential Integration）により製造される積層構造に用いられる板状体でありうる。「基板の深さ方向」は、「基板の厚さ方向」に読み替えられうる。
　本明細書において、「キャリア移動度」は、電荷をもったキャリアの動き易さを表す指標である。具体的に、キャリアに印加される電界をＥとし、キャリアの平均速度のこの電界方向の成分をｖとしたとき、キャリア移動度μは、μ＝ｖ／Ｅで与えられる。キャリアは、電子又は正孔である。
　本明細書において、「単結晶」は、結晶内のどの部分においても結晶軸の方向が同じである結晶である。
　本明細書において、「エピタキシャル層」は、エピタキシャル成長により形成された層である。
　本明細書において、シリコンゲルマニウムの結晶層、ゲルマニウムの結晶層、ＩＩＩ－Ｖ族化合物の結晶層、シリコンカーバイドの結晶層、遷移金属ダイカルコゲナイドの結晶層、カーボンナノチューブの結晶層、シリコンの単結晶層等という表現を用いることがある。シリコンゲルマニウムの結晶層は、材料全質量を基準として、９０ｗｔ％以上がシリコンゲルマニウムである結晶層である。ゲルマニウムの結晶層、ＩＩＩ－Ｖ族元素の結晶層、シリコンカーバイドの結晶層、遷移金属ダイカルコゲナイドの結晶層、カーボンナノチューブの結晶層、シリコンの単結晶層等についても同様である。
　本明細書において、Ｓｉ1-xＧｅxの結晶層という表現を用いることがある。Ｓｉ1-xＧｅxの結晶層は、材料全質量を基準として、９０ｗｔ％以上がシリコンゲルマニウムであり、かつ、シリコンゲルマニウムにおけるシリコンとゲルマニウムのモル比が１－Ｘ：Ｘである結晶層である。
　本明細書では、エクステンション拡散層は、いわゆるＬＤＤ（Lightly Doped Drain）拡散層を含む概念であるものとする。
　本明細書では、トランジスタの閾値電圧は、トランジスタにドレイン電流が流れ始めるときのトランジスタのゲート・ソース間電圧を指す。
　本明細書では、周辺トランジスタのゲート長は画素トランジスタのゲート長よりも短いという表現がある。この表現において、少なくとも１つの周辺トランジスタのゲート長は少なくとも１つの画素トランジスタのゲート長よりも短いというように、「少なくとも１つの」を補うことが可能である。この補った表現において、撮像装置に存する全ての周辺トランジスタ及び画素トランジスタがこの大小関係を満たすことは必須ではない。他の要素に関する寸法の大小関係に関する表現についても同様である。炭素等の不純物の濃度の大小関係についても同様である。第１周辺トランジスタの要素と第２周辺トランジスタの間の大小関係についても同様である。
　明細書では、導電型不純物という表現がある。導電型不純物は、導電型を有する不純物である。すなわち、導電型不純物は、ｐ型又はｎ型の不純物である。導電型不純物は、ｐ型不純物でありうる。ｐ型である導電型不純物として、ボロン（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等が例示される。また。導電型不純物は、ｎ型不純物でありうる。ｎ型である導電型不純物として、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）等が例示される。
　明細書では、導電型不純物の濃度という表現がある。導電型不純物が複数種類の不純物により構成されている場合、導電型不純物の濃度は、それら複数種類の不純物の合計濃度を指す。この点は、拡散抑制種、アモルファス化種等の濃度についても同様である。
　明細書では、第１導電型及び第２導電型という表現がある。第１導電型の導電型不純物は、ｎ型の不純物又はｐ型の不純物である。第２導電型の導電型不純物は、第１導電型の導電型不純物とは反対の導電型の不純物である。第２導電型の導電型不純物は、ｐ型の不純物又はｎ型の不純物である。第１導電型のトランジスタは、Ｎチャネルトランジスタ又はＰチャネルトランジスタである。第２導電型のトランジスタは、第１導電型のトランジスタとは反対の導電型のトランジスタである。第２導電型のトランジスタは、Ｐチャネルトランジスタ又はＮチャネルトランジスタである。
　明細書では、要素Ａは要素Ｂを含むという表現を用いることがある。この表現は、要素Ａが要素Ｂの一部を含む形態も要素Ａが要素Ｂの全部を含む形態も包含することを意図した表現である。
　明細書では、アナログ処理部、デジタル処理部等のように、「処理部」という表現を用いることがある。処理部は、処理回路でありうる。
　（実施形態１）
　以下、図１から図３３を参照しつつ、本開示の実施形態１について説明する。
　図１は、本開示の実施形態１による撮像装置１００Ａの例示的な構成を模式的に示す。図１に示す撮像装置１００Ａは、例えば複数の行及び列に配列された複数の画素１１０を有する。図１に例示する構成において、画素１１０は、ｍ行ｎ列に配列され、概ね矩形状の画素領域Ｒ１を形成している。ここで、ｍ及びｎは、独立して１以上の整数を表す。
　実施形態１では、複数の画素１１０のそれぞれは、光電変換部、読み出し回路とを有する。光電変換部は、半導体基板１３０に支持されている。読み出し回路は、半導体基板１３０に形成されており、光電変換部に電気的に接続されている。複数の画素１１０のそれぞれは、半導体基板１３０に設けられた不純物領域であって、光電変換部によって生成された信号電荷を一時的に保持する電荷蓄積領域の一部として機能する不純物領域を含む。上記のような光電変換部を設ける代わりに、フォトダイオードを光電変換部として半導体基板内に設けてもよい。
　撮像装置１００Ａは、さらに、周辺回路１２０Ａを有する。周辺回路１２０Ａは、複数の画素１１０を駆動する。図１に示す例において、周辺回路１２０Ａは、垂直走査回路１２２、水平信号読み出し回路１２４、電圧供給回路１２６及び制御回路１２８を含む。実施形態１では、これらの回路の一部又は全部が、各画素の読み出し回路と同様に半導体基板１３０に形成される。図１に模式的に示すように、周辺回路１２０Ａは、半導体基板１３０のうち、第１周辺領域Ｒ２に位置する。第１周辺領域Ｒ２は、複数の画素１１０を含む画素領域Ｒ１の外側に位置する。
　撮像装置１００Ａは、さらに、遮断領域２００Ａを有する。遮断領域２００Ａは、画素領域Ｒ１と第１周辺領域Ｒ２との間に設けられている。図１に模式的に示すように、遮断領域２００Ａは、不純物領域１３１及び複数のコンタクトプラグ２１１を含む。不純物領域１３１は、半導体基板１３０に設けられている。複数のコンタクトプラグ２１１は、不純物領域１３１上に設けられている。不純物領域１３１は、典型的には、ｐ型の拡散領域である。
　複数のコンタクトプラグ２１１は、不純物領域１３１上に設けられることにより、不純物領域１３１に電気的に接続されている。後述するように、複数のコンタクトプラグ２１１は、図１において不図示の電源が接続されることにより、不純物領域１３１に所定の電圧を供給可能に構成されている。すなわち、撮像装置１００Ａの動作時、不純物領域１３１は、コンタクトプラグ２１１を介して所定の電圧が印加された状態にある。
　また、遮断領域２００Ａは、素子分離２２０を有する。素子分離２２０は、例えばＳＴＩ（shallow trench isolation）プロセスによって半導体基板１３０に形成された構造である。素子分離２２０は、半導体基板１３０のうち、少なくとも、複数の画素１１０のうち画素領域Ｒ１の最外周に位置する画素と、デジタルクロックに基づいて動作する垂直走査回路１２２等のデジタル回路との間に位置する部分を有する。ここでは、素子分離２２０は、画素領域Ｒ１の最外周に位置する画素１１０と垂直走査回路１２２との間、及び、画素領域Ｒ１の最外周に位置する画素１１０と水平信号読み出し回路１２４との間に位置している。後述するように、素子分離２２０は、上面視において画素領域Ｒ１を取り囲むように半導体基板１３０に設けられうる。素子分離２２０は、本開示におけるシャロートレンチアイソレーション構造に相当する。
　デジタルクロックに基づいて動作する回路を含む周辺回路を、光電変換により得られる信号電荷を一時的に保持する不純物領域の設けられた半導体基板に形成した構成では、デジタルクロックに基づいて動作する回路は、入力のパルスの立ち上がり及び立ち下がりごとにノイズを発生させるノイズ源となりうる。より具体的には、ＣＭＯＳロジック回路に代表されるデジタル回路にデジタルクロックを供給する信号線の電位は、デジタルクロックによって変動する。デジタルクロックに起因する信号線の電位の変動は、基板電位を変動させ、その結果、半導体基板の内部のウェルに余計な電荷を生じさせる要因となりうる。信号電荷を保持する画素中の不純物領域に、基板電位の変動に起因する余計な電荷が流入すると、ＳＮ比が低下し、得られる画像に劣化が生じてしまう。
　これに対し、図１に示す撮像装置１００Ａでは、複数のコンタクトプラグ２１１が設けられることによりグラウンド等の電源に接続可能に構成された不純物領域１３１を含む遮断領域２００Ａを、複数の画素１１０を含む画素領域Ｒ１とデジタル回路との間に配置している。撮像装置１００Ａの動作時、遮断領域２００Ａの不純物領域１３１の電位は、複数のコンタクトプラグ２１１に所定の電圧源を接続することにより固定可能である。例えば複数のコンタクトプラグ２１１を介して遮断領域２００Ａの不純物領域１３１の電位を接地とすることが可能である。このとき、遮断領域２００Ａは、半導体基板１３０の内部に生じた余分な電荷を排出する低インピーダンスの経路として機能する。すなわち、信号電荷を保持する画素中の不純物領域と、周辺回路１２０Ａとの間の静電的なカップリングを抑制でき、デジタルクロックを供給する信号線をノイズ源とする暗電流を有利に抑制することが可能である。ただし、遮断領域２００Ａは必須ではない。
　ここで、周辺回路１２０Ａを構成する各回路の詳細を説明する。垂直走査回路１２２は、複数のアドレス信号線３４との接続を有する。これらアドレス信号線３４は、複数の画素１１０の各行に対応して設けられている。各アドレス信号線３４は、対応する行に属する１以上の画素に接続されている。垂直走査回路１２２は、アドレス信号線３４への行選択信号の印加により、画素１１０からの、後述する垂直信号線３５への信号の読み出しのタイミングを制御する。垂直走査回路１２２は、行走査回路とも呼ばれる。なお、垂直走査回路１２２に接続される信号線は、アドレス信号線３４に限定されない。垂直走査回路１２２には、複数の画素１１０の行ごとに複数の種類の信号線が接続されうる。
　図１に模式的に示すように、撮像装置１００Ａは、複数の垂直信号線３５も有する。垂直信号線３５は、複数の画素１１０の列ごとに設けられる。各垂直信号線３５は、対応する列に属する１以上の画素に接続されている。これらの垂直信号線３５は、水平信号読み出し回路１２４に接続されている。水平信号読み出し回路１２４は、画素１１０から読み出された信号を図１において不図示の出力線に順次に出力する。水平信号読み出し回路１２４は、列走査回路とも呼ばれる。
　制御回路１２８は、撮像装置１００Ａの例えば外部から与えられる指令データ、クロック等を受け取って撮像装置１００Ａ全体を制御する。制御回路１２８は、典型的には、タイミングジェネレータを有し、垂直走査回路１２２、水平信号読み出し回路１２４及び後述の電圧供給回路１２６等に駆動信号を供給する。図１中、制御回路１２８から延びる矢印は、制御回路１２８からの出力信号の流れを模式的に表現している。制御回路１２８は、例えば１以上のプロセッサを含むマイクロコントローラによって実現されうる。制御回路１２８の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
　実施形態１において、周辺回路１２０Ａは、画素領域Ｒ１中の各画素１１０に電気的に接続された電圧供給回路１２６を含む。電圧供給回路１２６は、電圧線３８を介して画素１１０に所定の電圧を供給する。電圧供給回路１２６は、特定の電源回路に限定されず、バッテリー等の電源から供給された電圧を所定の電圧に変換する回路であってもよいし、所定の電圧を生成する回路であってもよい。電圧供給回路１２６は、上述の垂直走査回路１２２の一部であってもよい。図１において模式的に示すように、周辺回路１２０Ａを構成するこれらの回路は、画素領域Ｒ１の外側の第１周辺領域Ｒ２に配置される。
　なお、画素１１０の数及び配置は、図示する例に限定されない。例えば、撮像装置１００Ａに含まれる画素１１０の数は、１つであってもよい。この例では、各画素１１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１１０の中心が、三角格子、六角格子等の格子点上に位置するように複数の画素１１０を配置してもよい。例えば画素１１０を１次元に配列してもよく、この場合、撮像装置１００Ａをラインセンサとして利用しうる。
　図２は、図１に示す撮像装置１００Ａの例示的な回路構成を模式的に示す。図２では、図面が過度に複雑となることを避けるために、複数の画素１１０のうち、２行２列に配列された４つの画素１１０を取り出して示している。これら画素１１０の各々は、半導体基板１３０に支持された光電変換部１０と、光電変換部１０に電気的に接続された読み出し回路２０とを含む。後に図面を参照して詳しく説明するように、光電変換部１０は、半導体基板１３０の上方に配置された光電変換層を含む。光電変換部１０は、光電変換構造とも称されうる。
　各画素１１０の光電変換部１０は、電圧供給回路１２６に接続された電圧線３８との接続を有することにより、撮像装置１００Ａの動作時に電圧線３８を介して所定の電圧を印加可能に構成されている。例えば、光電変換によって生成された正及び負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００Ａの動作時に電圧線３８に例えば１０Ｖ程度の正電圧が印加されうる。以下では、信号電荷として正孔を利用する場合を例示する。
　図２に例示する構成において、読み出し回路２０は、増幅トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２６を含む。増幅トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２６は、典型的には、半導体基板１３０に形成された電界効果トランジスタである。以下では、特に断りのない限り、トランジスタとしてＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を用いた例を説明する。
　図２において模式的に示すように、増幅トランジスタ２２のゲートは、光電変換部１０に電気的に接続されている。動作時に、電圧線３８を介して電圧供給回路１２６から各画素１１０の光電変換部１０に所定の電圧を印加することにより、信号電荷として例えば正孔を電荷蓄積ノードＦＤに蓄積することができる。ここで、電荷蓄積ノードＦＤは、増幅トランジスタ２２のゲートを光電変換部１０に接続するノードである。電荷蓄積ノードＦＤは、光電変換部１０によって生成された電荷を一時的に保持する機能を有する。電荷蓄積ノードＦＤは、半導体基板１３０に形成された不純物領域をその一部に含む。後述の図３の電荷蓄積領域Ｚは、電荷蓄積ノードＦＤに含まれる不純物領域に該当する。
　図２に示すように、各画素１１０の増幅トランジスタ２２のドレインは、電源配線３２に接続されている。電源配線３２は、撮像装置１００Ａの動作時に増幅トランジスタ２２に電源電圧ＶＤＤを供給する。電源電圧ＶＤＤは、例えば、３．３Ｖ程度である。他方、増幅トランジスタ２２のソースは、アドレストランジスタ２４を介して垂直信号線３５に接続されている。増幅トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
　増幅トランジスタ２２と垂直信号線３５との間には、アドレストランジスタ２４が接続されている。アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。垂直走査回路１２２は、アドレス信号線３４への行選択信号の印加により、アドレストランジスタ２４のオン及びオフを制御する。すなわち、垂直走査回路１２２は、行選択信号の制御により、選択した画素１１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４は、図２に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間に配置されていてもよい。
　垂直信号線３５の各々には、負荷回路４５及びカラム信号処理回路４７が接続される。負荷回路４５は、増幅トランジスタ２２とともにソースフォロア回路を形成する。カラム信号処理回路４７は、雑音抑圧信号処理及びアナログ－デジタル変換等を行う。雑音抑圧信号処理は、例えば、相関二重サンプリングである。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれる。水平信号読み出し回路１２４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。カラム信号処理回路４７は、水平信号読み出し回路１２４の一部でありうる。負荷回路４５及びカラム信号処理回路４７は、上述の周辺回路１２０Ａの一部でありうる。
　この例では、読み出し回路２０は、増幅トランジスタ２２及びアドレストランジスタ２４に加えてリセットトランジスタ２６を含んでいる。リセットトランジスタ２６のドレイン及びソースの一方は、電荷蓄積ノードＦＤの一部である。ドレイン及びソースの他方は、リセット電圧線３９に接続されている。リセットトランジスタ２６のドレイン及びソースの上記一方は、図３の電荷蓄積領域Ｚに対応し、具体的には不純物領域６０ｎに対応する。リセット電圧線３９は、図２において不図示のリセット電圧供給回路に接続されている。これにより、撮像装置１００Ａの動作時に、各画素１１０のリセットトランジスタ２６に所定のリセット電圧Ｖｒｅｆが供給されうる。リセット電圧Ｖｒｅｆは、例えば０Ｖ又は０Ｖ付近の電圧である。上述の電圧供給回路１２６と同様に、リセット電圧供給回路は、所定のリセット電圧Ｖｒｅｆをリセット電圧線３９に印加可能であればよく、その具体的な構成は、特定の電源回路に限定されない。リセット電圧供給回路は、垂直走査回路１２２の一部であってもよい。電圧供給回路１２６及びリセット電圧供給回路は、独立した別個の回路であってもよいし、単一の電圧供給回路の形で撮像装置１００Ａに配置されてもよい。リセット電圧供給回路も、上述の周辺回路１２０Ａの一部でありうる。
　リセットトランジスタ２６のゲートには、リセット信号線３６が接続されている。リセット信号線３６は、アドレス信号線３４と同様に、複数の画素１１０の行ごとに設けられ、ここでは、垂直走査回路１２２に接続されている。上述したように、垂直走査回路１２２は、アドレス信号線３４に行選択信号を印加することによって、信号の読み出しの対象となる画素１１０を行単位で選択することができる。同様に、垂直走査回路１２２は、リセット信号線３６を介してリセットトランジスタ２６のゲートにリセット信号を印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
　（画素及び遮断領域）
　図３は、画素領域Ｒ１及び第１周辺領域Ｒ２と、遮断領域２００Ａとを含む断面を模式的に示す。ここでは、複数の画素１１０を代表して遮断領域２００Ａの近くに位置する２つの画素の断面が示されている。
　まず、画素領域Ｒ１に注目する。画素領域Ｒ１には、光電変換層１２が設けられている。光電変換層１２は、半導体基板１３０によって支持されている。光電変換層１２上には、透光性の対向電極１３が配置されている。図３に示すように、光電変換層１２及び対向電極１３のそれぞれは、典型的には、複数の画素１１０にわたって半導体基板１３０の上方に連続して設けられる。
　画素１１０は、画素領域Ｒ１を構成する単位構造である。画素１１０は、光電変換部１０を含む。光電変換部１０は、光電変換層１２の一部及び対向電極１３の一部と、画素電極１１とを有する。光電変換部１０の画素電極１１は、光電変換層１２と半導体基板１３０との間に位置する。画素電極１１は、アルミニウム、銅等の金属、金属窒化物、又は、不純物がドープされることにより導電性が付与されたポリシリコン等から形成される。図３に模式的に示すように、各画素１１０の画素電極１１は、画素ごとに空間的に分離されることにより、隣接する他の画素の画素電極１１から電気的に分離されている。
　光電変換部１０の光電変換層１２は、有機材料又は無機材料から形成される。無機材料としては、アモルファスシリコン、量子ドット等が例示される。光電変換層１２は、対向電極１３を介して入射した光を受けて、光電変換により正及び負の電荷を生成する。すなわち、光電変換部１０は、光を電荷に変換する機能を有する。光電変換層１２は、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
　光電変換部１０の対向電極１３は、ＩＴＯ（Indium Tin Oxide）等の透明導電性材料から形成されている。本明細書における「透光性」の用語は、光電変換層１２が吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。図３において図示が省略されているが、対向電極１３は、上述の電圧線３８との接続を有する。撮像装置１００Ａの動作時、電圧線３８の電位を制御して対向電極１３の電位を画素電極１１の電位よりも例えば高くする。これにより、光電変換で生成された正及び負の電荷のうち正の電荷を画素電極１１によって選択的に収集することができる。複数の画素１１０にわたって連続した単一の層の形で対向電極１３を形成することにより、電圧線３８を介して複数の画素１１０の対向電極１３に一括して所定の電位を印加することが可能である。
　複数の画素１１０のそれぞれは、さらに、半導体基板１３０の一部を含む。図３に模式的に示すように、半導体基板１３０は、その表面近くに、第１不純物領域としての複数の不純物領域６０ｎを有する。不純物領域６０ｎは、上述の読み出し回路２０に含まれるリセットトランジスタ２６のドレイン及びソースの一方として機能する。また、半導体基板１３０は、リセットトランジスタ２６のドレイン及びソースの他方である不純物領域６１ｎも有している。図３に模式的に示すように、不純物領域６１ｎは、ポリシリコンプラグ等を介して、上述のリセット電圧線３９に接続される。ここでは、不純物領域６０ｎ及び不純物領域６１ｎは、ｎ型の導電型を有する。これら複数の不純物領域６０ｎ及び６１ｎは、典型的には、ｎ型の拡散領域である。
　このことから理解されるように、半導体基板１３０には、複数の画素１１０に対応して複数の読み出し回路２０が形成される。各画素の読み出し回路２０は、半導体基板１３０に設けられた素子分離２２０によって他の画素の読み出し回路２０から電気的に分離される。
　図３に示すように、光電変換部１０と半導体基板１３０との間には、半導体基板１３０を覆う層間絶縁層９０が位置する。層間絶縁層９０は、一般に、複数の絶縁層と、複数の配線層とを含む。層間絶縁層９０中に配置された複数の配線層は、アドレス信号線３４及びリセット信号線３６等をその一部に有する配線層、垂直信号線３５、電源配線３２及びリセット電圧線３９等をその一部に有する配線層等を含みうる。層間絶縁層９０中の絶縁層の数及び配線層の数は、この例に限定されず、任意に設定可能である。
　層間絶縁層９０の内部には、半導体基板１３０に形成された読み出し回路２０に光電変換部１０の画素電極１１を電気的に接続する導電構造８９が設けられる。図３に模式的に示すように、導電構造８９は、層間絶縁層９０中に配置された配線及びビアを含む。これらの配線及びビアは、典型的には、銅もしくはタングステン等の金属、又は、金属窒化物もしくは金属酸化物等の金属化合物から形成される。導電構造８９は、上述の不純物領域６０ｎに接続されたコンタクトプラグｃｘも含む。不純物領域６０ｎに接続されたコンタクトプラグｃｘは、典型的には、ポリシリコンプラグであり、導電性を高めるためにリン等の不純物がドープされている。なお、図３では図示が省略されているが、導電構造８９は、増幅トランジスタ２２のゲート電極との間にも電気的接続を有する。コンタクトプラグｃｘには、プラグｃｙが接続されている。プラグｃｙが含みうる金属として、タングステン、銅等が例示される。
　半導体基板１３０に注目する。半導体基板１３０は、支持基板１４０と、支持基板１４０上に形成された１以上の半導体層とを含む。図３に示す例では、半導体基板１３０は、支持基板１４０上に設けられたｎ型の不純物層６２を有する。以下では、支持基板１４０として、ｐ型シリコン基板を例示する。支持基板１４０は、不純物層６２と比較して低い電気抵抗率を有しうる。なお、半導体基板１３０は、ＳＯＩ（silicon-on-insulator）基板、又は、エピタキシャル成長等により表面にエピタキシャル層が設けられた基板等であってもよい。
　図３に例示する構成においてまず画素領域Ｒ１に注目する。半導体基板１３０は、ｎ型半導体層６２ａｎ及びｐ型半導体層６３ｐを有する。支持基板１４０上にｎ型半導体層６２ａｎが設けられている。ｎ型半導体層６２ａｎ上にｐ型半導体層６３ｐが設けられている。支持基板１４０とｐ型半導体層６３ｐとの間に位置するｎ型半導体層６２ａｎは、上述の不純物層６２の一部である。撮像装置１００Ａの動作時、不純物層６２の電位は、図３において不図示のウェルコンタクトを介して制御される。画素領域Ｒ１に位置するｎ型半導体層６２ａｎをその一部に含む不純物層６２が、半導体基板１３０の内部に設けられている。これにより、信号電荷を蓄積する電荷蓄積領域への支持基板１４０又は周辺回路からの少数キャリアの流入を抑制できる。
　図３に例示する構成において、半導体基板１３０は、ｐ型半導体層６６ｐ及びｐ型不純物領域６５ｐをさらに有している。ｐ型半導体層６６ｐは、ｐ型半導体層６３ｐ上に設けられている。ｐ型不純物領域６５ｐは、ｐ型半導体層６６ｐ中に設けられている。この例では、導電構造８９との接続を有する上述の不純物領域６０ｎは、ｐ型不純物領域６５ｐ中に設けられている。不純物領域６０ｎと、ｐウェルとしてのｐ型不純物領域６５ｐとの間のｐｎ接合によって形成される接合容量は、画素電極１１によって収集される信号電荷の少なくとも一部を蓄積する容量として機能する。すなわち、不純物領域６０ｎは、信号電荷を一時的に保持する電荷蓄積領域を構成する。他方、不純物領域６１ｎは、ｐ型半導体層６６ｐ中に設けられている。ここでは、ｐ型不純物領域６５ｐにおける不純物濃度は、ｐ型半導体層６６ｐにおける不純物濃度よりも低い。
　また、半導体基板１３０は、複数のｐ型領域６４を有する。複数のｐ型領域６４は、不純物層６２を貫通するようにして設けられている。ｐ型領域６４は、比較的高い不純物濃度を有する。ｐ型領域６４を設けることにより、不純物層６２を介して隔てられた導電型の共通する２つの領域を電気的に接続することが可能になる。
　ここでは、複数のｐ型領域６４は、複数のｐ型領域６４ａと、１以上のｐ型領域６４ｂとを含む。ｐ型領域６４ａは、半導体基板１３０の法線方向から見たときに、画素領域Ｒ１中に位置する。ｐ型領域６４ｂは、遮断領域２００Ａの複数のコンタクトプラグ２１１の下方に位置する。ｐ型領域６４ａは、ｎ型半導体層６２ａｎを貫通するようにしてｐ型半導体層６３ｐと支持基板１４０との間に形成され、ｐ型半導体層６３ｐと支持基板１４０とを電気的に接続している。他方、ｐ型領域６４ｂは、その一端が遮断領域２００Ａの不純物領域１３１に達することにより不純物領域１３１に電気的に接続され、不純物領域１３１と支持基板１４０とを電気的に接続している。
　したがって、ここでは、ｐ型領域６４ｂ、支持基板１４０及びｐ型領域６４ａを介して遮断領域２００Ａの不純物領域１３１からｐ型半導体層６３ｐに至る電気的な経路が半導体基板１３０中に形成される。上述したように、遮断領域２００Ａの不純物領域１３１には複数のコンタクトプラグ２１１が接続されており、これらコンタクトプラグ２１１は、グラウンド等の不図示の電源に接続可能に構成されている。例えば複数のコンタクトプラグ２１１を介して遮断領域２００Ａの不純物領域１３１の電位を接地とすることが可能である。遮断領域２００Ａの複数のコンタクトプラグ２１１に適当な電源を接続することにより、不純物領域１３１、ｐ型領域６４ｂ、支持基板１４０及びｐ型領域６４ａを含む電気的経路を利用して、ｐ型半導体層６３ｐを介してｐ型不純物領域６５ｐ及びｐ型半導体層６６ｐの電位を制御することができる。
　なお、図３に示す例では、不純物領域１３１のうち半導体基板１３０の表面付近に位置する部分に、相対的に不純物濃度が高くされた不純物領域１３１ａが形成されている。コンタクトプラグ２１１は、典型的には、金属から形成される。不純物領域１３１のうち不純物濃度が相対的に高い不純物領域１３１ａを設け、不純物領域１３１ａに複数のコンタクトプラグ２１１を接続することにより、複数のコンタクトプラグ２１１と不純物領域１３１との間のコンタクト抵抗低減の効果が得られる。
　さらに、この例では、複数のコンタクトプラグ２１１と不純物領域１３１との間にシリサイド層１３１ｓを形成している。不純物領域１３１ａのうち半導体基板１３０の表面近傍にシリサイド層１３１ｓを設けて複数のコンタクトプラグ２１１を接続することにより、コンタクト抵抗をより低減することができる。
　次に、半導体基板１３０の第１周辺領域Ｒ２に注目する。上述したように、第１周辺領域Ｒ２には、複数の画素１１０を駆動するための回路及び複数の画素１１０から読み出された信号を処理するための回路が形成されている。第１周辺領域Ｒ２は、例えば、マルチプレクサ等のロジック回路を構成する複数のトランジスタ２５及び第１周辺トランジスタ２７を含む。図３に模式的に示すように、ここでは、不純物層６２の他の一部であるｎ型半導体層６２ｂｎが支持基板１４０上に形成されており、ｎ型半導体層６２ｂｎ上にウェルとしてのｎ型不純物領域８１ｎとｐ型不純物領域８２ｐとが形成されている。トランジスタ２５のドレイン及びソースは、ｐ型不純物領域８２ｐ中に位置し、第１周辺トランジスタ２７のドレイン及びソースは、ｎ型不純物領域８１ｎ中に位置する。なお、ｎ型半導体層６２ｂｎは、支持基板１４０の一部が介在することにより、画素領域Ｒ１の全周にわたってｎ型半導体層６２ａｎからは分離されている。ｎ型半導体層６２ｂｎには、不図示の電源が接続されることにより所定の電圧が供給される。以下では、ｎ型不純物領域８１ｎを、ｎ型ウェルと称することがある。ｐ型不純物領域８２ｐを、ｐ型ウェルと称することがある。
　画素領域Ｒ１のｎ型半導体層６２ａｎの深さと、第１周辺領域Ｒ２のｎ型半導体層６２ｂｎの深さは、同じであってもよく、異なっていてもよい。
　図３に例示する構成では、トランジスタ２５及び第１周辺トランジスタ２７等の周辺トランジスタのドレイン、ソース及びゲート電極に、コンタクトプラグｃｐが接続されている。
　図３に示す例では、遮断領域２００Ａは、第１周辺領域Ｒ２との境界付近に位置するｎ型不純物領域８３ｎをさらに含む。ｎ型不純物領域８３ｎは、不純物層６２のうちｎ型半導体層６２ｂｎ上に位置し、ｎ型半導体層６２ｂｎとの間に電気的接続を有する。ｎ型不純物領域８３ｎにプラグが設けられてもよい。ｎ型不純物領域８３ｎに接続されたプラグに適当な電源を接続することにより、ｎ型不純物領域８３ｎ及びｎ型半導体層６２ｂｎの電位を制御することが可能になる。
　支持基板１４０の上方に位置する不純物層及び不純物領域のそれぞれは、典型的には、支持基板１４０上にエピタキシャル成長で形成されたエピタキシャル層への不純物のイオン注入によって形成される。なお、ｐ型領域６４のうち画素領域Ｒ１に位置するｐ型領域６４ａは、平面視において画素中の素子分離に重ならない位置に形成されうる。
　本実施形態において、画素領域Ｒ１と第１周辺領域Ｒ２との間には、遮断領域２００Ａが形成されている。上述したように、遮断領域２００Ａは、画素領域Ｒ１と第１周辺領域Ｒ２との間に位置する素子分離２２０と、複数のコンタクトプラグ２１１が配置された不純物領域１３１とを含んでいる。遮断領域２００Ａが少なくとも不純物領域１３１を含むことにより、不純物領域１３１中のドーパントを利用して、いわゆるゲッタリング効果を発揮させうる。例えば、光電変換層を支持する半導体基板のうち画素の配置された領域に金属不純物が拡散すると、画質の低下が生じることが知られている。不純物領域１３１中のドーパントをゲッタリングセンターとして機能させることにより、電荷蓄積領域への金属不純物の拡散を抑制して、金属不純物の拡散に起因する画質の低下を回避しうる。
　シリコン基板に対するｐ型の不純物すなわちドーパントの例は、ボロン、インジウム及びガリウムであり、ｎ型のドーパントの例は、リン、ヒ素、アンチモン及びビスマスである。これらのうち、ｐ型ドーパントは、殆どの金属に対してゲッタリング効果を発揮しうることが知られており、したがって不純物領域１３１のドーパントとして適している。本開示の典型的な実施形態では、遮断領域２００Ａの不純物領域１３１の導電型としてｐ型が選ばれる。例えばｐ型の不純物がドープされた不純物領域１３１を含む遮断領域２００Ａを画素領域Ｒ１と第１周辺領域Ｒ２との間に配置することにより、画素領域Ｒ１への金属不純物の拡散を効果的に抑制しうる。すなわち、画素１１０の電荷蓄積領域への金属不純物の拡散を抑制して、金属不純物の拡散に起因する画質の劣化を抑制することができる。
　図４は、遮断領域の形状の他の例を示す。図１に示す撮像装置１００Ａと比較して、図４に示す撮像装置１００Ｂは、遮断領域２００Ａに代えて、矩形状に画素領域Ｒ１を取り囲む遮断領域２００Ｂを有する。上述の遮断領域２００Ａと比較して、遮断領域２００Ｂの不純物領域１３１は、平面視において画素領域Ｒ１を環状に切れ目なく取り囲んでいる。図４に模式的に示すように、この例においてもやはり不純物領域１３１に複数のコンタクトプラグ２１１が接続される。なお、この例では、遮断領域２００Ｂの素子分離２２０も不純物領域１３１の内側において画素領域Ｒ１を環状に切れ目なく取り囲んでいる。このような構成においては、素子分離２２０により、画素領域Ｒ１と、第１周辺領域Ｒ２との境界が画定されるといってよい。
　ここでは、第１周辺領域Ｒ２に設けられた周辺回路１２０Ｂは、垂直走査回路１２２、水平信号読み出し回路１２４、電圧供給回路１２６及び制御回路１２８に加えて、第２の垂直走査回路１２９と、第２の水平信号読み出し回路１２７とを含んでいる。垂直走査回路１２９は、画素領域Ｒ１を間に挟んで垂直走査回路１２２と反対側に配置されている。図示するように、垂直走査回路１２９にも、複数の画素１１０の各行に対応して設けられたアドレス信号線３４が接続されている。同様に、水平信号読み出し回路１２７は、画素領域Ｒ１を間に挟んで水平信号読み出し回路１２４と反対側に配置され、複数の画素１１０の各列に対応して設けられた垂直信号線３５が接続される。
　例えば、垂直走査回路１２２は、画素領域Ｒ１の左半分の画素の行選択動作を担い、垂直走査回路１２９は、画素領域Ｒ１の右半分の画素の行選択動作を担う。また、水平信号読み出し回路１２４は、画素領域Ｒ１の下半分の画素から読み出された信号の処理を担い、水平信号読み出し回路１２７は、画素領域Ｒ１の上半分の画素から読み出された信号の処理を担う。このように、画素領域Ｒ１を区画して複数の垂直走査回路及び水平信号読み出し回路によって信号の読み出しを実行することにより、フレームレートの短縮等の動作の高速化を図ることができる。
　図４に例示する構成において、垂直走査回路１２２、１２９、及び、水平信号読み出し回路１２４、１２７は、画素領域Ｒ１の矩形状の四辺に沿って配置されている。換言すれば、この例では、垂直走査回路１２２と画素１１０の集合との間、垂直走査回路１２９と画素１１０の集合との間、水平信号読み出し回路１２４と画素１１０の集合との間、及び、水平信号読み出し回路１２７と画素１１０の集合との間のいずれにも遮断領域２００Ｂが介在している。
　複数の画素１１０のアレイを含む画素領域Ｒ１を平面視において取り囲む形状で遮断領域２００Ｂを半導体基板１３０に形成することにより、画素の電荷蓄積領域と第１周辺領域Ｒ２に形成された回路との間における電荷の移動をより効果的に抑制しうる。なお、図４に示す例のように、周辺回路を構成する回路群が例えば矩形状の画素領域Ｒ１を取り囲むように配置されている場合において、遮断領域が平面視において画素領域Ｒ１を環状に切れ目なく取り囲むことは、本開示の実施形態において必須ではない。例えば、遮断領域が、それぞれが素子分離２２０及び不純物領域１３１を含み、全体として画素領域Ｒ１を取り囲むように配置された複数の部分を含んでいてもよい。このような構成においても、平面視において画素領域Ｒ１を環状に切れ目なく取り囲むように遮断領域を設けた場合と同様の効果を期待できる。また、遮断領域２００Ｂがなくてもよい。
　（第１周辺領域Ｒ２のトランジスタ）
　上記のように、第１周辺領域Ｒ２は、第１周辺トランジスタ２７を含む。以下、実施形態に係る第１周辺トランジスタ２７の構成例について、図５Ａから図１５を参照しつつ、説明する。
　［第１の構成例］
　図５Ａは、第１の構成例に係る第１周辺トランジスタ２７の断面構成を示している。図５Ｂは、第１の構成例に係る第１周辺トランジスタ２７において炭素が分布する領域を説明するための模式的な断面図である。以下、図５Ａ及び図５Ｂを参照しながら、第１の構成例について説明する。なお、図５Ｂでは、第１のサイドウォール３０８Ａａ、３０８Ａｂ及びオフセットスペーサ３０９ａ、３０９ｂ等の要素の図示が省略されている。
　第１の構成例に係る第１周辺トランジスタ２７は、具体的には、ＭＩＳ型トランジスタであり、より具体的にはＭＯＳＦＥＴである。また、この第１周辺トランジスタ２７は、Ｐチャネルトランジスタである。
　図５Ａ及び図５Ｂに示すように、例えば、半導体基板１３０の主面上には、酸化シリコン（ＳｉＯ2）からなるゲート絶縁膜３０１を介在させ、且つポリシリコン又はメタルゲートからなるゲート電極３０２が形成されている。半導体基板１３０の上部には、例えばヒ素（Ａｓ）が拡散されたＮ型チャネル拡散層３０３と、例えばヒ素（Ａｓ）及びリン（Ｐ）が拡散され、Ｎ型チャネル拡散層３０３よりも接合深さが深いＮ型ウェルであるｎ型不純物領域８１ｎとが形成されている。半導体基板１３０では、支持基板１４０、ｎ型半導体層６２ｂｎ及びＮ型ウェルであるｎ型不純物領域８１ｎが、この順に積層されている。
　Ｎ型チャネル拡散層３０３のゲート長方向に沿った領域に、Ｐ型不純物である例えばボロン（Ｂ）が拡散された、比較的に浅い接合を有するＰ型エクステンション高濃度拡散層である第１エクステンション拡散層３０６ａ、３０６ｂと、該第１エクステンション拡散層３０６ａ、３０６ｂの下側に、Ｎ型不純物である例えばヒ素（Ａｓ）が拡散されたＮ型ポケット拡散層である第１ポケット拡散層３０７ａ、３０７ｂとがそれぞれ形成されている。
　半導体基板１３０における第１エクステンション拡散層３０６ａ、３０６ｂの外側の領域には、第１エクステンション拡散層３０６ａ、３０６ｂと接続され、接合深さが第１エクステンション拡散層３０６ａ、３０６ｂよりも深いｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂが形成されている。
　支持基板１４０は、シリコン基板である。具体的には、支持基板１４０は、ｐ型シリコン基板である。
　支持基板１４０上に、第１エピタキシャル層１３５が形成されている。この例では、第１エピタキシャル層１３５は、シリコン（Ｓｉ）層である。
　第１エピタキシャル層１３５上に、第２エピタキシャル層１３６が形成されている。第２エピタキシャル層１３６は、シリコンゲルマニウム（ＳｉＧｅ）層である。
　第２エピタキシャル層１３６上に、第３エピタキシャル層１３７が形成されている。第３エピタキシャル層１３７は、半導体基板１３０の表面を構成している。第３エピタキシャル層１３７は、シリコン（Ｓｉ）層である。第３エピタキシャル層１３７は、キャップ層と称されうる。
　支持基板１４０、第１エピタキシャル層１３５、第２エピタキシャル層１３６及び第３エピタキシャル層１３７がこの順に積層されている。この例では、第２エピタキシャル層１３６は、第１エピタキシャル層１３５よりも薄い。第３エピタキシャル層１３７は、第２エピタキシャル層１３６よりも薄い。
　第１エピタキシャル層１３５は、ｎ型半導体層６２ｂｎ及びｎ型不純物領域８１ｎを含んでいる。第１エピタキシャル層１３５は、Ｎ型チャネル拡散層３０３を含んでいる。第１エピタキシャル層１３５は、第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂを含んでいる。第１エピタキシャル層１３５は、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂを含んでいる。
　第２エピタキシャル層１３６は、Ｎ型チャネル拡散層３０３を含んでいる。第２エピタキシャル層１３６のうちＮ型チャネル拡散層３０３に含まれた部分は、ｃＳｉＧｅ（channel SiGe）層を構成している。第２エピタキシャル層１３６は、第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂを含んでいる。第２エピタキシャル層１３６は、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂを含んでいる。
　第３エピタキシャル層１３７は、Ｎ型チャネル拡散層３０３を含んでいる。第３エピタキシャル層１３７は、第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂを含んでいる。第３エピタキシャル層１３７は、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂを含んでいる。
　上述の説明から理解されるように、第１の構成例に係るＮ型チャネル拡散層３０３では、シリコンでできた第１エピタキシャル層１３５と、シリコンゲルマニウムでできた第２エピタキシャル層１３６とが、互いに結合されている。シリコンとシリコンゲルマニウムとでは、格子定数が異なる。具体的には、シリコンゲルマニウム層の格子定数は、シリコン層の格子定数より大きく、シリコン基板に圧縮歪が加わる。このため、Ｎ型チャネル拡散層３０３において、圧縮歪が生じる。圧縮歪は、Ｐチャネルトランジスタのキャリア移動度を向上させる。これにより、第１周辺トランジスタ２７の駆動力が向上し、第１周辺トランジスタ２７の動作が高速化しうる。このようにして、第１周辺トランジスタ２７の特性が向上する。また、このことは、第１周辺領域Ｒ２の面積を縮小する観点から有利である。第１の構成例において、第２エピタキシャル層１３６が第１歪導入層に相当する。
　圧縮歪について、さらに説明する。第１エピタキシャル層１３５は、Ｓｉをエピタキシャル成長させたＳｉ層である。このＳｉ層において、Ｓｉは、結晶格子の構成要素である。第２エピタキシャル層１３６は、ＳｉＧｅをエピタキシャル成長させたｃＳｉＧｅ層である。このｃＳｉＧｅ層において、ＳｉＧｅは、結晶格子の構成要素である。このため、層の材料がＳｉとＳｉＧｅとで相違することにより、層の格子定数の相違が生じる。格子定数の相違が、上記圧縮歪をもたらす。
　さらに、第１の構成例においては、第２エピタキシャル層１３６に基づく量子閉じ込め効果が発現しうる。この量子閉じ込め効果もまた、第１周辺トランジスタ２７の特性を向上させうる。量子閉じ込め効果による特性向上は、第２エピタキシャル層１３６が薄く、第２エピタキシャル層１３６におけるゲルマニウムの濃度が高い場合に現れ易い。
　第１エクステンション拡散層３０６ａ、３０６ｂは、炭素（Ｃ）を含んでいてもよい。炭素（Ｃ）により、ボロンの過渡増速拡散（Transient enhanced diffusion：以下、ＴＥＤと略称する）が抑制されうる。これにより、第１エクステンション拡散層３０６ａ、３０６ｂにおいて、浅い不純物濃度プロファイルを保つことができる。このことは、高駆動力の第１周辺トランジスタ２７を実現する観点から有利である。
　炭素により、リンによるＴＥＤを抑制することも可能である。例えば、Ｎ型チャネル拡散層３０３及び第１ポケット拡散層３０７ａ、３０７ｂは、リン及び炭素を含んでいてもよい。この構成例では、Ｎ型チャネル拡散層３０３及び第１ポケット拡散層３０７ａ、３０７ｂにおいて、炭素によりリンのＴＥＤが抑制されうる。このことは、閾値電圧のばらつきが小さい第１周辺トランジスタ２７を実現する観点から有利である。
　ところで、撮像装置の製造過程においては、画素領域Ｒ１を加熱する目的で、加熱処理が行われることがある。この加熱処理により、第１周辺領域Ｒ２も加熱されることがある。しかし、炭素に由来する上記の拡散抑制作用によれば、このような加熱処理により第１周辺領域Ｒ２が加熱された場合においても、第１周辺領域Ｒ２の第１周辺トランジスタ２７において不純物の再分布が抑制される。例えば、第１エクステンション拡散層３０６ａ、３０６ｂがボロン及び炭素を含む場合、ボロンの再分布が炭素により抑制されることにより、浅い接合が維持されうる。また、Ｎ型チャネル拡散層３０３がリン及び炭素を含む場合、リンの再分布が炭素により抑制されうる。
　また、第１エクステンション拡散層３０６ａ、３０６ｂが炭素を含有することにより、第１エクステンション拡散層３０６ａ、３０６ｂにおける残留欠陥の発生が抑制されるという効果も奏されうる。残留欠陥として、ＥＯＲ（ｅｎｄ　ｏｆ　ｒａｎｇｅ）欠陥が例示される。ここで、ＥＯＲ欠陥とは、シリコンからなる半導体基板１３０がアモルファス化した状態で加熱処理が施された場合に、加熱処理前のアモルファス・クリスタル（ａ／ｃ）界面直下の領域に形成される欠陥層のことを言う。
　なお、炭素注入によるＴＥＤ抑制のメカニズムは、以下のようなものである。すなわち、炭素は、ＴＥＤを起こす過剰点欠陥と炭素－格子間シリコン又は炭素－原子空孔の複合体、クラスタ等を形成し、これにより過剰点欠陥を抑制する。また、過剰点欠陥は成長して転位ループ等の２次欠陥を生成しうることを考慮すると、炭素が結晶欠陥を抑制するとも言える。例えば、半導体基板１３０のエクステンション形成領域に、２次欠陥等の残留欠陥層の生成が抑制された結晶層を用いていることにより、残留欠陥層に起因する接合リークの発生をも抑制することができる。
　第１周辺トランジスタ２７の閾値電圧のばらつきが小さいと、第１周辺トランジスタ２７の設計マージンを広くとらずにすむ。加えて、ペリグロム係数も小さくなる。ここで、トランジスタの閾値電圧のばらつきは、σｖｔ＝Ａｖｔ／√（Ｌｇ・Ｗｇ）で表現でき、ゲート長（Ｌｇ）とゲート幅（Ｗｇ）の積の平方根の逆数に比例する。このときの傾きＡｖｔが、ペリグロム係数として知られている。これらにより、ゲート長（Ｌｇ）及び／又はゲート幅（Ｗｇ）が小さい小サイズ（具体的には小面積）のトランジスタを選択することが可能となる。
　また、第１周辺トランジスタ２７の閾値電圧のばらつきが小さいと、第１周辺トランジスタ２７が含むべきサイズ違いのバリエーションの数を減らし易い。例えば、第１周辺トランジスタ２７の閾値電圧のばらつきが小さく、かつ、第１周辺トランジスタ２７の他の特性も良好である場合を考える。トランジスタの特性を好適にするトランジスタのサイズは、その特性毎に異なる。例えば、好適なペリグロム係数を実現するためのトランジスタのサイズと、好適な相互コンダクタンス（ｇｍ）を実現するためのトランジスタのサイズと、好適なドレインコンダクタンス（ｇｄｓ）を実現するためのトランジスタのサイズとは、互いに異なる。しかし、上記の場合には、特性毎にサイズが異なるバリエーションを第１周辺トランジスタ２７が含む必要性が低い。このこめ、第１周辺領域に配置する第１トランジスタ２７の数を減らすことができ、これにより第１周辺領域の面積を小さくすることができる。
　なお、炭素、フッ素、窒素は、ＥＯＲ欠陥に偏析し易い。本構成例では、第１エクステンション拡散層３０６ａ、３０６ｂ直下の部分にＥＯＲ欠陥が存在し、そこに炭素が偏析している。
　第１の構成例における、炭素（Ｃ）によるＴＥＤ抑制について、さらに説明する。
　上述の通り、第１の構成例の第２エピタキシャル層１３６は、ＳｉＧｅをエピタキシャル成長させたｃＳｉＧｅ層である。ＳｉＧｅ層では、Ｓｉ層に比べ、格子間シリコンを介したＴＥＤは生じ難い。格子間シリコンを介したＴＥＤは、例えば、ボロン（Ｂ）等のｐ型不純物のＴＥＤである。これに対し、ＳｉＧｅ層では、Ｓｉ層に比べ、原子空孔を介したＴＥＤは生じ易い。原子空孔を介したＴＥＤは、例えば、ヒ素（Ａｓ）等のｎ型不純物のＴＥＤである。ＳｉＧｅ層における原子空孔を介したＴＥＤは、ＳｉＧｅ層におけるＧｅの含有率が増加するにつれて生じ易くなる。
　第１の構成例の一例では、第１周辺トランジスタ２７において上記のようなｃＳｉＧｅ層が形成されており、かつ、第１周辺トランジスタ２７にヒ素（Ａｓ）等のｎ型不純物が存在する。具体的には、第１ポケット拡散層３０７ａ、３０７ｂが、ヒ素を含む。この場合において、画素領域Ｒ１を加熱する目的の加熱処理が行われると、第１周辺領域Ｒ２も加熱される。これにより、ヒ素がＴＥＤにより拡散しうる。具体的に、拡散は、ＳｉＧｅ層に向かう方向に生じ易い。このため、ｃＳｉＧｅ層におけるヒ素の濃度が高まりうる。
　しかし、第１の構成例では、ｃＳｉＧｅ層の近傍領域に、炭素が含まれている。このようにすれば、ヒ素（Ａｓ）等のｎ型不純物がＴＥＤによりｃＳｉＧｅ層へと拡散する事態を招き難くなる。
　ｃＳｉＧｅ層の近傍領域は、第１エクステンション拡散層３０６ａ、３０６ｂを含みうる。ｃＳｉＧｅ層の近傍領域は、第１ポケット拡散層３０７ａ、３０７ｂを含みうる。図５Ｂにおいて、炭素注入層３１１が点線の丸により例示的に示されている。第１ポケット拡散層３０７ａ、３０７ｂに含まれる不純物がヒ素以外のｎ型不純物である場合も、同様の効果が奏されうる。
　本構成例では、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂには、炭素（Ｃ）が含まれている。ただし、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂの一方又は両方が、炭素（Ｃ）を含んでいなくてもよい。
　ゲート電極３０２の両側面上には、絶縁性のオフセットスペーサ３０９ａ、３０９ｂが形成されている。該オフセットスペーサ３０９ａ、３０９ｂには、第１エクステンション拡散層３０６ａ、３０６ｂを形成するための不純物の注入工程及び／又は第１ポケット拡散層３０７ａ、３０７ｂを形成するための不純物の注入工程で注入された元素が含まれている。オフセットスペーサ３０９ａ、３０９ｂに注入される元素としては、ボロン、ヒ素及び炭素等が例示される。さらに、各オフセットスペーサ３０９ａ、３０９ｂの外側の側面上から半導体基板１３０上であってｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂの内側の端部の上側部分にまで延びる、断面Ｌ字状の第１のサイドウォール３０８Ａａ、３０８Ａｂが形成されている。また、第１のサイドウォール３０８Ａａ、３０８Ａｂの外側には、絶縁性の第２のサイドウォール３０８Ｂａ、３０８Ｂｂがそれぞれ形成されている。
　なお、第１の構成例においては、Ｎ型チャネル拡散層３０３の不純物にヒ素イオンを用いた。ただし、Ｎ型チャネル拡散層３０３は、ヒ素イオンに代えて、又はヒ素イオンとともに、リンイオンを含んでいてもよい。また、Ｎ型チャネル拡散層３０３は、ヒ素イオンに代えて、又はヒ素イオンとともに、ヒ素よりも原子番号が大きく且つｎ型を示す元素のイオンを含んでいてもよい。ヒ素よりも原子番号が大きく且つｎ型を示す元素は、例えば、アンチモン、ビスマス等である。
　Ｎ型チャネル拡散層３０３の不純物として採用可能な不純物を、第１ポケット拡散層３０７ａ、３０７ｂの不純物として採用してもよい。また、第１ポケット拡散層３０７ａ、３０７ｂの不純物として採用可能な不純物を、Ｎ型チャネル拡散層３０３の不純物として採用してもよい。Ｎ型チャネル拡散層３０３及び第１ポケット拡散層３０７ａ、３０７ｂが含みうる不純物として、リン、ヒ素の他、アンチモン、ビスマス等が挙げられる。
　また、ＴＥＤの抑制に寄与する不純物は、炭素に限定されない。炭素に代えて、又は炭素とともに、窒素、フッ素、ゲルマニウム、シリコン及びアルゴンからなる群より選択される少なくとも１つを用いてもよい。窒素、フッ素、ゲルマニウム、シリコン、アルゴン等も、ＴＥＤの抑制に寄与しうる。具体的には、炭素と同様、窒素、フッ素等の不純物も、ＴＥＤを起こす過剰点欠陥と不純物－格子間シリコン又は不純物－原子空孔の複合体、クラスタ等を形成し、これにより過剰点欠陥を抑制する。具体的には、炭素－格子間シリコン、窒素－格子間シリコン、フッ素－格子間シリコン、炭素－原子空孔、窒素－原子空孔、フッ素－原子空孔等の複合体の形成により過剰点欠陥を抑制する。ゲルマニウム、シリコン、アルゴン等は、プリアモルファス化作用を通じ、ＴＥＤの抑制に寄与する。他にも、１４族、１７族及び１８族の元素からなる群のうち、導電性を持たない元素から選択される少なくとも１つをＴＥＤの抑制に寄与する不純物として用いてもよい。
　また、第１の構成例においては、第１周辺トランジスタ２７はＰチャネルＭＩＳ型トランジスタである。ただし、第１周辺トランジスタ２７がＮチャネルＭＩＳ型トランジスタである構成も採用されうる。第１周辺トランジスタ２７がＮチャネルＭＩＳ型トランジスタの場合には、ｎ型エクステンション拡散層を構成するｎ型の不純物イオンとして、例えば、ヒ素（Ａｓ）イオンの他、リン（Ｐ）イオン、アンチモン（Ｓｂ）イオン、ビスマス（Ｂｉ）等のようにヒ素イオンよりも原子番号が大きいＶ族元素イオン、又はその組み合わせを用いることができる。また、ＮチャネルＭＩＳ型トランジスタの場合には、ｐ型ポケット拡散層に、例えば、ボロン（Ｂ）イオン又はインジウム（Ｉｎ）イオンの他、ガリウム（Ｇａ）イオン等のように、ボロンイオンよりも原子番号が大きいＩＩＩ族元素イオン、又はその組み合わせを用いることができる。この構成においても、ｐ型ポケット拡散層のＴＥＤが抑制されうる。例えば、ボロンのＴＥＤは、ボロンとともに炭素等をｐ型ポケット拡散層に含ませることにより、抑制されうる。また、ボロンに比べると程度が小さいが、インジウムについても、格子間シリコンを介したＴＥＤが生じる。そのため、インジウムとともに炭素等を共注入することによって、インジウムのＴＥＤを抑制することが可能である。ＴＥＤの抑制により、ポケットプロファイルに起因した閾値電圧のばらつきを抑制することができる。また、第１周辺トランジスタ２７がＰチャネルＭＩＳ型トランジスタである場合、ｐ型エクステンション拡散層を構成するｐ型の不純物イオンとして、例えば、ボロン（Ｂ）イオン又はインジウム（Ｉｎ）イオンの他、ガリウム（Ｇａ）イオン等のように、ボロンイオンよりも原子番号が大きいＩＩＩ族元素イオンを用いてもよく、２種以上を組み合わせて用いてもよい。ｎ型ポケット拡散層を構成するｎ型の不純物イオンとして、例えば、ヒ素（Ａｓ）イオンの他、リン（Ｐ）イオン、アンチモン（Ｓｂ）イオン、ビスマス（Ｂｉ）等のようにヒ素イオンよりも原子番号が大きいＶ族元素イオン、又はその組み合わせを用いることができる。
　［第２の構成例］
　図６Ａは、第２の構成例に係る第１周辺トランジスタ２７の断面構成を示している。図６Ｂは、第２の構成例に係る第１周辺トランジスタ２７において炭素が分布する領域を説明するための模式的な断面図である。以下、図６Ａ及び図６Ｂを参照しながら、第２の構成例について説明する。なお、図６Ｂでは、第１のサイドウォール３０８Ａａ、３０８Ａｂ及びオフセットスペーサ３０９ａ、３０９ｂ等の要素の図示が省略されている。第２の構成例の説明では、第１の構成例と共通する構成についてはその説明を省略することがある。
　図６Ｃに示すように、第２の構成例では、第１エピタキシャル層１３５に、第１凹部１３３及び第２凹部１３４が形成されている。図６Dに示すように、第１凹部１３３上に、第４エピタキシャル層１３８が形成されている。図６Dに示すように、第２凹部１３４上に、第５エピタキシャル層１３９が形成されている。第４エピタキシャル層１３８及び第５エピタキシャル層１３９は、シリコンゲルマニウム（ＳｉＧｅ）層である。図６Ｃは、第１エピタキシャル層１３５に形成された第１凹部１３３及び第２凹部１３４を示す模式的な断面図である。図６Ｃでは、第４エピタキシャル層１３８及び第５エピタキシャル層１３９等の図示は省略されている。
　第４エピタキシャル層１３８は、埋込部１３８ｅ及びせり上げ部１３８ｒを有する。埋込部１３８ｅは、第１凹部１３３内に埋め込まれた部分である。せり上げ部１３８ｒは、埋込部１３８ｅからせり上がった部分である。また、せり上げ部１３８ｒは、第１凹部１３３外に突出している部分である。
　第５エピタキシャル層１３９は、埋込部１３９ｅ及びせり上げ部１３９ｒを有する。埋込部１３９ｅは、第２凹部１３４内に埋め込まれた部分である。せり上げ部１３９ｒは、埋込部１３９ｅからせり上がった部分である。また、せり上げ部１３９ｒは、第２凹部１３４外に突出している部分である。
　図６Ｄは、埋込部１３８ｅ及びせり上げ部１３８ｒと、埋込部１３９ｅ及びせり上げ部１３９ｒと、を説明するための模式的な断面図である。
　埋込部１３８ｅ及び埋込部１３９ｅは、ｅＳｉＧｅ（embedded SiGe）層を構成している。せり上げ部１３８ｒ及びせり上げ部１３９ｒは、ｒＳｉＧｅ（raised SiGe）層を構成している。
　第１エピタキシャル層１３５は、Ｎ型チャネル拡散層３０３を含んでいる。第１エピタキシャル層１３５は、第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂを含んでいる。第１エピタキシャル層１３５は、第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂを含んでいる。
　第４エピタキシャル層１３８を用いてｐ型ソース拡散層３１３ａが形成されている。第５エピタキシャル層１３９を用いてｐ型ドレイン拡散層３１３ｂが形成されている。
　上述の説明から理解されるように、第２の構成例では、Ｎ型チャネル拡散層３０３が、ｐ型ソース拡散層３１３ａと、ｐ型ドレイン拡散層３１３ｂとの間に配置されている。Ｎ型チャネル拡散層３０３は、シリコンの第１エピタキシャル層１３５を用いて形成されている。ｐ型ソース拡散層３１３ａは、シリコンゲルマニウムの第４エピタキシャル層１３８を用いて形成されている。ｐ型ドレイン拡散層３１３ｂは、シリコンゲルマニウムの第５エピタキシャル層１３９を用いて形成されている。この構成によれば、Ｎ型チャネル拡散層３０３が、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂから押し込まれる。このため、Ｎ型チャネル拡散層３０３において、圧縮歪が生じる。圧縮歪は、キャリア移動度を向上させる。これにより、第１周辺トランジスタ２７の駆動力が向上し、第１周辺トランジスタ２７の動作が高速化しうる。このようにして、第１周辺トランジスタ２７の特性が向上する。また、このことは、第１周辺領域Ｒ２の面積を縮小する観点から有利である。第２の構成例において、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂが第１歪導入層に相当する。
　第２の構成例においても、第１の構成例と同様、炭素（Ｃ）によるＴＥＤ抑制が発現しうる。以下、第２の構成例における、炭素（Ｃ）によるＴＥＤ抑制について、さらに説明する。
　上述の通り、第２の構成例では、第４エピタキシャル層１３８及び第５エピタキシャル層１３９は、ボロンを不純物として有するｅＳｉＧｅ層及びｒＳｉＧｅ層である。具体的には、第４エピタキシャル層１３８及び第５エピタキシャル層１３９は、具体的には、in-situ-dopeエピタキシャル成長により形成された層である。in-situ-dopeエピタキシャル成長は、不純物のドーピングを行いながらエピタキシャル成長を行う技術である。ここでは、不純物は、ボロンである。不純物をボロンとするin-situ-dopeエピタキシャル成長によれば、第４エピタキシャル層１３８及び第５エピタキシャル層１３９における高いボロン濃度を実現できる。すなわち、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂにおける高いボロン濃度を実現できる。高いボロン濃度は、ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂの抵抗値を下げる観点から有利である。
　ただし、画素領域Ｒ１を加熱する目的の加熱処理が行われると、第１周辺領域Ｒ２も加熱される。これにより、ｅＳｉＧｅ層及びｒＳｉＧｅ層を用いて構成されたｐ型ソース拡散層３１３ａから、第１エピタキシャル層１３５由来のＳｉ層へと、ボロンが染み出すあるいは拡散する。また、ｅＳｉＧｅ層及びｒＳｉＧｅ層を用いて構成されたｐ型ドレイン拡散層３１３ｂから、第１エピタキシャル層１３５由来のＳｉ層へと、ボロンが染み出すあるいは拡散する。Ｓｉ層へと染み出したボロンがＳｉ層においてＴＥＤにより拡散すると、第１周辺トランジスタ２７における短チャネル効果が生じうる。短チャネル効果は、トランジスタの閾値電圧を所望の値から変化させ、第１周辺トランジスタ２７の性能低下を招きうる。なお、Ｓｉ層に比べて、ＳｉＧｅ層では、ボロンの固溶度が高いため、高濃度のボロンが存在しうる。ｐ型ソース拡散層３１３ａ及びｐ型ドレイン拡散層３１３ｂの抵抗値を下げる観点から、これらの拡散層の構成に用いられるＳｉＧｅ層におけるdoped-Boronの濃度を高くすることが可能である。そのような状況において、上記の染み出しは顕在化しうる。ＳｉＧｅ層では、Ｇｅの含有量が増えるほど、ボロンの固溶度が高くなる。
　しかし、第２の構成例では、ｅＳｉＧｅ層及びｒＳｉＧｅ層の近傍領域に、炭素が含まれている。このようにすれば、ｅＳｉＧｅ層及びｒＳｉＧｅ層からＳｉ層へとボロンが染み出しても、Ｓｉ層においてボロンのＴＥＤによる拡散が抑制される。このため、短チャネル効果が抑制され、第１周辺トランジスタ２７の性能低下が抑制されうる。図６Ｂにおいて、炭素注入層３１１が点線の丸により例示的に示されている。
　（第１の構成例の第１の変形例）
　図７に第１の構成例の第１の変形例に係るトランジスタの断面構成を示す。図７では、第１エピタキシャル層１３５、第２エピタキシャル層１３６及び第３エピタキシャル層１３７の図示は省略している。
　図７に示すように、第１の変形例に係るトランジスタでは、ｐ型エクステンション高濃度拡散層である第１エクステンション拡散層３０６ａ、３０６ｂの不純物濃度プロファイルは、ゲート電極３０２に対し左右非対称である。図７に示すように、ドレイン領域と比べてソース領域を浅く且つ急峻なエクステンションプロファイルとすることにより、ソース領域とチャネル領域との間のキャリア濃度勾配が大きくなって、ＭＩＳ型トランジスタにおける駆動力が向上する。また、ドレイン領域のエクステンションプロファイルはソース領域と比べて深くなるため、左右対称で浅く且つ急峻なプロファイル構造と比べてホットキャリアの発生が抑制される。なお、図７の構成を有するトランジスタは、例えば、特許文献２を参考に作製されうる。
　図７に示す例では、第１エクステンション拡散層３０６ａは、第１エクステンション拡散層３０６ｂよりも浅い。ただし、第１エクステンション拡散層３０６ｂが第１エクステンション拡散層３０６ａよりも浅い構成も採用されうる。
　第２の構成例についても、左右非対称な第１エクステンション拡散層３０６ａ、３０６ｂの不純物濃度プロファイルを適用できる。
　（第１の構成例の第２の変形例）
　図８に第１の構成例の第２の変形例に係るトランジスタの断面構成を示す。図８では、第１エピタキシャル層１３５、第２エピタキシャル層１３６及び第３エピタキシャル層１３７の図示は省略している。
　図８に示すように、第２の変形例に係るトランジスタは、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂの一方側のみに、Ｐ型エクステンション高濃度拡散層を有する。
　図８に示す例では、第２の変形例に係るトランジスタは、ｐ型ソース拡散層３１３ａに隣接するｐ型エクステンション高濃度拡散層である第１エクステンション拡散層３０６ａを有し、一方、ｐ型ドレイン拡散層３１３ｂに隣接する第１エクステンション拡散層を有さない。ただし、ｐ型ソース拡散層３１３ａに隣接する第１エクステンション拡散層を有さず、一方、ｐ型ドレイン拡散層３１３ｂに隣接する第１エクステンション拡散層３０６ｂを有する構成も採用されうる。
　また、図８に示すように、第２の変形例に係るトランジスタは、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂの一方側のみに、ｎ型ポケット拡散層を有する。具体的には、第２の変形例に係るトランジスタは、ｐ型ソース拡散層３１３ａに隣接する第１ポケット拡散層３０７ａを有し、一方、ｐ型ドレイン拡散層３１３ｂに隣接する第１ポケット拡散層を有さない。ただし、ｐ型ソース拡散層３１３ａに隣接する第１ポケット拡散層を有さず、一方、ｐ型ドレイン拡散層３１３ｂに隣接する第１ポケット拡散層３０７ｂを有する構成も採用されうる。
　第２の構成例の第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂの一方がない構成も採用可能である。第２の構成例の第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂの一方がない構成も採用可能である。
　（第１の構成例の第３の変形例）
　第１の構成例の第３の変形例では、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂは、フッ素（Ｆ）及び炭素（Ｃ）を含んでいる。フッ素は、半導体基板１３０の部分的なアモルファス化をもたらしうる。また、フッ素は、不純物の過渡増速拡散（ＴＥＤ）を抑制しうる。図９に、ｐ型ソース拡散層３１３ａを通り半導体基板１３０の深さ方向に延びる直線に沿った領域における不純物濃度分布の例を示す。縦軸は、対数目盛で、フッ素（Ｆ）、炭素（Ｃ）、ボロン（Ｂ）及びゲルマニウム（Ｇｅ）の濃度を示す。図９の濃度分布は、フッ素がアモルファス化及び不純物の拡散抑制のために注入されアニール時に拡散した場合に関するものである。図９の例では、フッ素の濃度分布は、元のａ／ｃ界面位置の近傍に偏析を有する。この例では、ｐ型ドレイン拡散層３１３ｂを通り半導体基板１３０の深さ方向に延びる直線に沿った領域における不純物濃度分布も、図９に示す分布である。
　第３の変形例によれば、上記のアニール後において、不純物の拡散が抑制される。また、画素領域Ｒ１用の熱処理の際に第１周辺領域Ｒ２が加熱されても、不純物の再分布が小さい範囲に収まりうる。
　第２の構成例においても、図９に示すような不純物濃度分布を適用可能である。
　（第１の構成例の第４の変形例）
　図５Ａ及び図５Ｂを参照して説明した通り、第１の構成例では、第１周辺トランジスタ２７は、第３エピタキシャル層１３７すなわちキャップ層を有する。後述の図１０から図１３を参照した製造方法の説明から理解されるように、第１の構成例では、キャップ層は、不純物がドープされた層である。ただし、このことは必須ではない。第４の変形例では、第３エピタキシャル層１３７すなわちキャップ層は、ノンドープ層である。第４の変形例のキャップ層は、不純物の注入飛程を調整することにより作成可能である。
　（第１の構成例の第５の変形例）
　図５Ａ及び図５Ｂを参照して説明した通り、第１の構成例では、第１周辺トランジスタ２７は、第３エピタキシャル層１３７すなわちキャップ層を有する。具体的には、第１の構成例では、キャップ層は、半導体基板１３０の表面を構成している。ただし、このことは必須ではない。第５の変形例では、第３エピタキシャル層１３７すなわちキャップ層は存在しない。第２エピタキシャル層１３６すなわちｃＳｉＧｅ層が、半導体基板１３０の表面を構成している。
　その他、図５Ａ及び図５Ｂを参照して説明した第１の構成例の特徴と、図６Ａから図６Ｄを参照して説明した第２の構成例の特徴と、を組み合わせてもよい。例えば、第２の構成例における半導体基板１３０の表面を、第３エピタキシャル層１３７すなわちキャップ層によって構成してもよい。また、第１周辺トランジスタ２７は、第１エピタキシャル層１３５、第２エピタキシャル層１３６、第３エピタキシャル層１３７、第４エピタキシャル層１３８及び第５エピタキシャル層１３９を有していてもよい。
　［第１の構成例に係る第１周辺トランジスタの製造方法］
　以下、図５Ａ及び図５Ｂに示す第１の構成例に係る第１周辺トランジスタ２７の製造方法について、図１０から図１３を参照しながら説明する。図１０から図１３は、第１の構成例に係る第１周辺トランジスタ２７の製造方法を示す断面図である。
　図１０の部分（ａ）から（ｅ）、図１１の部分（ａ）から（ｅ）、図１２の部分（ａ）から（ｄ）及び図１３の部分（ａ）から（ｃ）は、第１の構成例に係るＭＩＳ型トランジスタの製造方法の工程順の断面構成を示している。
　まず、図１０の部分（ａ）に示すように、支持基板１４０上において、シリコン（Ｓｉ）をエピタキシャル成長させる。これにより、支持基板１４０上に第１エピタキシャル層１３５を形成する。図１０の例では、画素領域Ｒ１及び第１周辺領域Ｒ２の両方において、支持基板１４０上で、シリコンをエピタキシャル成長させ、第１エピタキシャル層１３５を形成する。一例としては、第１エピタキシャル層の膜厚は３μｍから１０μｍの範囲である。なお、半導体基板１３０は、ＳＯＩ（silicon-on-insulator）基板、又は、エピタキシャル成長等により表面にエピタキシャル層が設けられた基板等であってもよい。
　次に、図１０の部分（ｂ）に示すように、第１エピタキシャル層１３５のうち、第１周辺トランジスタ２７が形成されるべき部分２７ｒをリセスする。これにより、第１エピタキシャル層１３５に凹部１３５ｃを形成する。凹部１３５ｃの深さは、形成されるべきＮ型チャネル拡散層３０３の深さよりも浅い。具体的に、凹部１３５ｃの形成は、第１周辺トランジスタ２７が形成されるべき部分２７ｒに対応する部分が開口したマスクを用いたエッチングにより行う。
　次に、図１０の部分（ｃ）に示すように、凹部１３５ｃにおいて、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させる。このエピタキシャル成長は、上記マスクが設けられたままの状態で行う。これにより、凹部１３５ｃに、第２エピタキシャル層１３６を形成する。第２エピタキシャル層１３６は、ｃＳｉＧｅ層を構成する。ｃＳｉＧｅ層の厚さは、例えば、１０ｎｍ以下である。具体的には、ｃＳｉＧｅ層の厚さは、５ｎｍ以上７ｎｍ以下であってもよい。ｃＳｉＧｅ層のシリコンゲルマニウムをＳｉ1-xＧｅxと表記したとき、Ｘは、０よりも大きく１よりも小さい。一例では、Ｘは、０．１以上かつ０．８以下である。Ｘは、０．１以上かつ０．６５以下であってもよい。上述の通り、第２エピタキシャル層１３６により、量子閉じ込め効果が発現しうる。量子閉じ込め効果による特性向上は、第２エピタキシャル層１３６が薄く、第２エピタキシャル層１３６におけるゲルマニウムの濃度が高い場合に現れ易い。一例では、第２エピタキシャル層１３６の膜厚は、第１エピタキシャル層１３５の膜厚より小さい。
　次に、図１０の部分（ｄ）に示すように、凹部１３５ｃにおける第２エピタキシャル層１３６において、シリコン（Ｓｉ）をエピタキシャル成長させる。このエピタキシャル成長は、上記マスクが設けられたままの状態で行う。これにより、第２エピタキシャル層１３６上に、第３エピタキシャル層１３７を形成する。第３エピタキシャル層１３７は、キャップ層を構成する。キャップ層の厚さは、例えば、１ｎｍ以上２ｎｍ以下である。なお、第１周辺領域Ｒ２にキャップ層を形成した場合、画素領域Ｒ１に対して段差がつくこともある。
　本実施形態では、画素領域Ｒ１と、第１周辺領域Ｒ２とは、ＳＴＩ構造等の素子分離２２０により分離される。また、第１周辺領域Ｒ２において、Ｎチャネルトランジスタと、Ｐチャネルトランジスタとは、ＳＴＩ構造等の素子分離２２０により分離される。第２の構成例においても、同様にＳＴＩ構造等の素子分離２２０を形成できる。図１０の部分（ｅ）に、素子分離２２０が形成された構造を例示する。
　素子分離２２０を形成する方法は特に限定されない。素子分離２２０としてのＳＴＩ構造は、ＳＴＩプロセスによって形成されうる。本実施形態の具体例では、図１０の部分（ｄ）に示す構造が得られた後に、第１エピタキシャル層１３５をリセスする。これにより、トレンチ（溝）を形成する。トレンチの形成は、例えば、マスクを用いたエッチングにより行うことができる。その後、トレンチに、酸化物等の充填物を充填する。この充填は、化学的気相堆積（ＣＶＤ）法等により行うことが可能である。このようにして、素子分離２２０としてのＳＴＩ構造を形成することが可能である。これらの点は、図１０から図１３に従って第１の構成例に係る第１周辺トランジスタ２７を製造する場合のみならず、図１５等に従って第２の構成例に係る第１周辺トランジスタ２７を製造する場合も同様である。
　また、素子分離２２０を形成するタイミングは特に限定されない。上述のとおり、素子分離２２０としてのＳＴＩ構造は、ＳＴＩプロセスによって形成されうる。この場合の一例では、図１０の部分（ａ）に示す構造体を得た後に、ＳＴＩプロセスによりＳＴＩ構造を作成する。その後、第２エピタキシャル層１３６を形成するべき領域、すなわち第１周辺トランジスタが形成されるべき部分２７ｒを、選択的にエッチングする。これにより、図１０の部分（ｂ）に示す凹部１３５ｃを形成する。その後、ＳｉＧｅをエピタキシャル成長させることにより、第２エピタキシャル層１３６を形成する。別例では、図１０の部分（ｄ）に示す構造体を得た後に、ＳＴＩプロセスによりＳＴＩ構造を作成する。なお、ＳＴＩ構造は、底面に向かって幅が狭くなり、側面が角度をもって傾斜している形状になっていてもよい。ＳＴＩ構造の深さは凹部１３５ｃの底より深くてもよく、画素領域Ｒ１の電荷蓄積領域Ｚの深さよりも深くてもよい。
　図１０の部分（ｅ）では、素子分離２２０は、第１エピタキシャル層１３５の上面から上方に突出した突出部を含む。ただし、素子分離２２０は、突出部を含んでいなくてもよい。この点は、第１の構成例に係る第１周辺トランジスタ２７を製造する場合のみならず、第２の構成例においても同様である。
　図１０の部分（ｅ）では、素子分離２２０は、第２エピタキシャル層１３６及び第３エピタキシャル層１３７に接している。ただし、素子分離２２０は、第２エピタキシャル層１３６及び第３エピタキシャル層１３７に接していなくてもよい。図１５等に従って第２の構成例に係る第１周辺トランジスタ２７を製造する場合、素子分離２２０は、第５エピタキシャル層１３９に接していてもよく、接していなくてもよい。
　以下、図１１等を参照して、第１の構成例に係る第１周辺トランジスタ２７の製造方法をさらに説明する。図１１等では、第１エピタキシャル層１３５、第２エピタキシャル層１３６、第３エピタキシャル層１３７等の図示は省略することがある。また、図１１等では、第１周辺トランジスタ２７が形成されるべき部分２７ｒにフォーカスした図示を行う。
　図１０の部分（ｄ）の構造を形成後、図１１の部分（ａ）に示すように、半導体基板１３０に不純物イオンのイオン注入を行う。このイオン注入は、注入エネルギーが１０００ｋｅＶ及び注入ドーズ量が３×１０12／ｃｍ2のリン（Ｐ）イオンのイオン注入である。この注入によりｎ型注入層６２ｂｎＡを形成する。
　次に、図１１の部分（ａ）に示すように、半導体基板１３０に不純物イオンのイオン注入を行って、ｎ型ウェル不純物注入層３０４Ａを形成する。このイオン注入は、例えば、第１段階及び第２段階を含む。第１段階のイオン注入は、注入エネルギーが６００ｋｅＶ及び注入ドーズ量が５×１０12／ｃｍ2のリン（Ｐ）のイオン注入である。第２段階のイオン注入は、注入エネルギーが２６０ｋｅＶ及び注入ドーズ量が７×１０12／ｃｍ2のリン（Ｐ）のイオン注入である。第１段階及び第２段階のイオン注入により、ｎ型ウェル不純物注入層３０４Ａが形成される。
　その後、半導体基板１３０に、注入エネルギーが約８５ｋｅＶ及び注入ドーズ量が５×１０12／ｃｍ2程度でヒ素（Ａｓ）のイオン注入を行う。これにより、ｎ型ウェル不純物注入層３０４Ａの上部にｎ型チャネル不純物注入層３０３Ａを形成する。
　ｎ型注入層６２ｂｎＡ、ｎ型ウェル不純物注入層３０４Ａ及びｎ型チャネル不純物注入層３０３Ａを形成するイオン注入を行う前に、半導体基板１３０の表面にシリコン酸化膜を堆積してもよい。ｎ型注入層６２ｂｎＡと、ｎ型ウェル不純物注入層３０４Ａと、ｎ型チャネル不純物注入層３０３Ａとの形成順序は特に問われない。
　次に、図１１の部分（ｂ）に示すように、イオン注入された半導体基板１３０に対して、約１００℃／ｓｅｃ以上、例えば約２００℃／ｓｅｃの昇温レートで且つ８５０℃から１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しない第１の急速熱処理（ＲＴＡ）を行う。この第１の急速熱処理により、半導体基板１３０の上部に、Ｎ型チャネル拡散層３０３、ｎ型ウェルであるｎ型不純物領域８１ｎ及びｎ型半導体層６２ｂｎをそれぞれ形成する。なお、ピーク温度を保持しない急速熱処理とは、熱処理温度がピーク温度に達すると同時に降温する熱処理を言う。
　次に、図１１の部分（ｃ）に示すように、半導体基板１３０の上に、膜厚が１．５ｎｍ程度の酸化シリコンからなるゲート絶縁膜３０１と、その上に膜厚が１００ｎｍ程度のポリシリコンからなるゲート電極３０２とを選択的に形成する。ここで、ゲート絶縁膜３０１には、酸化シリコンを用いたが、酸化窒化シリコン（ＳｉＯＮ）、酸化ハフニウム（ＨｆＯx）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）等のｈｉｇｈ－ｋ絶縁膜を用いてもよい。また、ゲート電極３０２には、ポリシリコンに代えて、メタルゲート、ポリシリコンとメタルゲートとの積層膜、又は上部がシリサイド化されたポリシリコンもしくはフルシリサイド化されたポリシリコンを用いることができる。
　次に、図１１の部分（ｄ）に示すように、膜厚が８ｎｍ程度の酸化シリコンからなる絶縁膜を堆積し、その後、異方性エッチングにより、仕上がりの厚さが４ｎｍ程度のオフセットスペーサ３０９ａ、３０９ｂをゲート電極３０２及びゲート絶縁膜３０１の両側面上に形成する。ここで、オフセットスペーサ３０９ａ、３０９ｂには酸化シリコンを用いたが、窒化シリコン（ＳｉＮ）又はＨｆＯ2等のｈｉｇｈ－ｋ絶縁膜を用いてもよい。
　次に、図１１の部分（ｅ）に示すように、オフセットスペーサ３０９ａ、３０９ｂ及びゲート電極３０２をマスクとして、半導体基板１３０に、注入エネルギーが４０ｋｅＶで、注入ドーズ量が２×１０13／ｃｍ2程度のＮ型の不純物である、例えばリン（Ｐ）イオンを角度注入によりイオン注入する。続いて、注入エネルギーが８０ｋｅＶで、注入ドーズ量が１×１０13／ｃｍ2程度のＮ型の不純物である、例えばヒ素（Ａｓ）イオンを角度注入でイオン注入してｎ型ポケット不純物注入層３０７Ａａ、３０７Ａｂを形成する。質量数の重いヒ素を先に注入すると注入ダメージによりチャネリングテイルが抑えられる効果がある。ただし、ＰイオンとＡｓイオンとの注入の順序は特に問われない。
　この例では、ｎ型ポケット不純物注入層３０７Ａａ、３０７Ａｂに、Ｐイオン及びＡｓイオンの両方が注入される。ただし、ｎ型ポケット不純物注入層３０７Ａａ、３０７Ａｂに、Ｐイオン及びＡｓイオンの一方のみが注入されてもよい。
　次に、図１２の部分（ａ）に示すように、オフセットスペーサ３０９ａ、３０９ｂ及びゲート電極３０２をマスクとして、半導体基板１３０に注入エネルギーが１０ｋｅＶで、注入ドーズ量が５×１０14／ｃｍ2程度のゲルマニウム（Ｇｅ）イオンを注入することにより、半導体基板１３０にアモルファス層３１０ａ、３１０ｂを選択的に形成する。
　ここでは、アモルファス層３１０ａ、３１０ｂの形成にはゲルマニウムを用いたが、シリコン（Ｓｉ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）又は炭素（Ｃ）等を用いてもよい。
　次に、図１２の部分（ｂ）に示すように、アモルファス層３１０ａ、３１０ｂが形成された状態で、オフセットスペーサ３０９ａ、３０９ｂ及びゲート電極３０２をマスクとして、半導体基板１３０に、注入エネルギーが５ｋｅＶで、注入ドーズ量が１×１０15／ｃｍ2程度の炭素（Ｃ）イオンをイオン注入して、炭素注入層３１１Ａａ、３１１Ａｂを形成する。なお、炭素イオンのイオン注入は、例えば注入エネルギーが１ｋｅＶから１０ｋｅＶ、注入ドーズ量が１×１０14／ｃｍ2から３×１０15／ｃｍ2の範囲であればよい。このとき、炭素イオンに代えて炭素を含む分子、例えばＣ5Ｈ5、Ｃ7Ｈ7等の分子イオンを用いてもよい。また、拡散防止用の不純物イオンである炭素イオンに代えて、窒素イオン、フッ素イオン等を用いてもよい。また、アモルファス層３１０ａ、３１０ｂの形成にゲルマニウムに代えて炭素又は炭素を含む分子イオンを用いる場合には、アモルファス層３１０ａ、３１０ｂの形成工程と炭素注入層３１１Ａａ、３１１Ａｂの形成工程とを同時に行うことも可能である。また、ｎ型ポケット不純物注入にアンチモン（Ｓｂ）等の比較的に質量数が大きいイオンを用いて、ポケット注入時に半導体基板１３０をアモルファス化してもよい。
　次に、図１２の部分（ｃ）に示すように、オフセットスペーサ３０９ａ、３０９ｂ及びゲート電極３０２をマスクとして半導体基板１３０に、注入エネルギーが０．５ｋｅＶで、注入ドーズ量が８×１０14／ｃｍ2程度のｐ型の不純物である、例えばボロン（Ｂ）イオンをイオン注入して、炭素注入層３１１Ａａ、３１１Ａｂの上部に第１のｐ型不純物注入層３０６Ａａ、３０６Ａｂを形成する。なお、ボロンに代えて、二フッ化ボロン（ＢＦ2）、若しくは例えばＢ18Ｈx又はＢ10Ｈx等のクラスタボロン、又はインジウム（Ｉｎ）を用いてもよい。
　図１４は、図５Ａ及び図５Ｂに係るエクステンション形成領域を通り半導体基板１３０の深さ方向に延びる直線に沿った領域における不純物濃度プロファイルを示すグラフである。ここで、エクステンション形成領域は、エクステンション拡散層３０６ａ、３０６ｂが形成されるべき領域又は形成された領域である。図１４の部分（ａ）にボロンイオンの注入直後における各不純物（ボロン（Ｂ）、炭素（Ｃ）及びゲルマニウム（Ｇｅ））の、半導体基板１３０Ｂの深さ方向の濃度分布（不純物濃度プロファイル）を対数目盛で示す。図１４の部分（ａ）に示すように、本製造方法例に係るゲルマニウムの注入条件では、アモルファス層３１０ａ、３１０ｂの深さは約３０ｎｍとなる。
　次に、半導体基板１３０に対して、例えばレーザアニールにより基板温度を１２００℃から１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第２の急速熱処理を行う。この第２の急速熱処理により、図１２の部分（ｄ）に示すように、半導体基板１３０におけるゲート電極３０２の側方の領域に、第１エクステンション拡散層３０６ａ、３０６ｂと、ｎ型ポケット拡散層である第１ポケット拡散層３０７ａ、３０７ｂと、がそれぞれ形成される。第１エクステンション拡散層３０６ａ、３０６は、ボロンイオンが拡散した拡散層であり、比較的浅い接合面を有する。第１ポケット拡散層３０７ａ、３０７ｂは、ｎ型ポケット不純物注入層３０７Ａａ、３０７Ａｂに含まれるリンイオン及びヒ素イオンが拡散した拡散層である。ここで、ミリ秒単位の第２の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。さらには、第２の急速熱処理には、半導体基板１３０に対して、約２００℃／ｓｅｃの昇温レートで且つ８５０℃から１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えば低温化したｓｐｉｋｅ－ＲＴＡを用いてもよい。
　図１４の部分（ｂ）に第２の急速熱処理により形成されたｐ型エクステンション高濃度拡散層である第１エクステンション拡散層３０６ａ、３０６ｂに含まれる不純物（Ｂ、Ｃ、Ｇｅ）の、半導体基板１３０の深さ方向の濃度分布を対数目盛で示す。第２の急速熱処理を行った後には、イオン注入時に形成されたアモルファス層３１０ａ、３１０ｂは結晶層に回復している。ボロンは拡散してイオン注入直後よりも少し深い位置に接合深さを持つ。炭素は、イオン注入時の濃度ピーク位置付近に炭素クラスタからなる第１のピークを有し、元のアモルファス・クリスタル（ａ／ｃ）界面付近にも偏析した第２のピークを有する。ゲルマニウムはイオン注入直後とほぼ変わらない濃度分布を有している。
　ここで、「プリアモルファス化」という概念について説明する。半導体基板におけるある領域のアモルファス化と、その領域への極性すなわち導電型を有する不純物の注入（例えば、Ｂイオン等の注入）と、を行うとする。この場合、アモルファス化及び不純物注入をこの順で行うことが考えられる。この場合のアモルファス化は、プリアモルファス化と称されうる。基板をアモルファス化してからイオン注入すると、イオン注入時のチャネリングが抑制され、浅い注入分布が形成されうる。具体的には、いわゆるテールのすそ引きが小さい注入分布が形成されうる。そして、後にアニールを行うことにより、アモルファス層が結晶層に回復する固相再成長（Solid Phase Epitaxial regrowth）が起こり、不純物の高い活性化率と、浅い接合深さと、がもたらされる。本製造方法例では、第１エクステンション拡散層３０６ａ、３０６ｂを形成するためのＢイオン注入前のプリアモルファス化がなされていると言える。
　次に、例えば化学的気相堆積（ＣＶＤ）法により、半導体基板１３０上に、オフセットスペーサ３０９ａ、３０９ｂ及びゲート電極３０２を含む全面にわたって、膜厚が約１０ｎｍの酸化シリコンからなる第１の絶縁膜と、膜厚が約４０ｎｍの窒化シリコンからなる第２の絶縁膜とを順次堆積する。その後、堆積した第１の絶縁膜及び第２の絶縁膜に対して異方性エッチングを行うことにより、図１３の部分（ａ）に示すように、ゲート電極３０２におけるゲート長方向に垂直な側面上に、第１の絶縁膜から第１のサイドウォール３０８Ａａ、３０８Ａｂを形成し、第２の絶縁膜から第２のサイドウォール３０８Ｂａ、３０８Ｂｂを形成する。ここで、第２のサイドウォール３０８Ｂａ、３０８Ｂｂは、窒化シリコンに代えて酸化シリコンでもよく、さらには、酸化シリコンと窒化シリコンとからなる積層膜により形成してもよい。
　次に、図１３の部分（ｂ）に示すように、ゲート電極３０２、オフセットスペーサ３０９ａ、３０９ｂ、第１のサイドウォール３０８Ａａ、３０８Ａｂ及び第２のサイドウォール３０８Ｂａ、３０８Ｂｂをマスクとして半導体基板１３０に、注入エネルギーが３ｋｅＶで、注入ドーズ量が３×１０15／ｃｍ2程度のＰ型の不純物であるボロンイオンをイオン注入して、第２のｐ型不純物注入層３１３Ａａ、３１３Ａｂを形成する。
　次に、図１３の部分（ｃ）に示すように、半導体基板１３０に対して、例えばレーザアニールにより、基板温度を１２００℃から１３５０℃にまで昇温し、ピーク温度付近で１ｍｓ程度保持する第３の急速熱処理を行う。この第３の急速熱処理により、半導体基板１３０における第１のサイドウォール３０８Ａａ、３０８Ａｂ、第２のサイドウォール３０８Ｂａ、３０８Ｂｂの側方の領域に、ｐ型高濃度不純物拡散層であるｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂを形成する。ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂは、ボロンイオンが拡散した拡散層であり、第１エクステンション拡散層３０６ａ、３０６ｂと接続されており、且つ該第１エクステンション拡散層３０６ａ、３０６ｂよりも深い接合面を有する。ここで、ミリ秒単位の急速熱処理にはレーザアニールを用いたが、フラッシュランプアニール等のいわゆるミリセカンドアニール（ＭＳＡ）法を用いてもよい。また、第３の急速熱処理には、約２００℃／ｓｅｃから２５０℃／ｓｅｃの昇温レートで且つ８５０℃から１０５０℃程度にまで昇温し、ピーク温度を最大で１０秒間程度保持するか又はピーク温度を保持しないアニール、例えばｓｐｉｋｅ－ＲＴＡを用いてもよい。
　なお、図１２の部分（ｄ）に示す第２の急速熱処理は省略してもよく、その場合には第３の急速熱処理で兼用する。
　このように、本製造方法によると、図１２の部分（ｃ）に示す第１のｐ型不純物注入層３０６Ａａ、３０６Ａｂの形成工程において、エクステンション拡散層形成用のイオン注入を低エネルギーで行うよりも前に、図１２の部分（ａ）に示す工程において半導体基板１３０をゲルマニウムによりアモルファス化し、その後図１２の部分（ｂ）に示す工程において拡散防止用の不純物として炭素を注入している。炭素は不純物原子の過渡増速拡散（ＴＥＤ）を抑制する効果がある。炭素はボロン及びリンの拡散を大きく抑制するため、ｐ型電界効果トランジスタ（ｐＦＥＴ：p-type field effect transistor）及びｎ型電界効果トランジスタ（ｎＦＥＴ：n-type field effect transistor）のそれぞれの浅い拡散層の形成に有効である。
　上述の通り、ｐ型の第１エクステンション拡散層３０６ａ、３０６ｂでは、ボロン（Ｂ）に代えて、あるいはボロン（Ｂ）とともに、インジウム（Ｉｎ）が拡散されていてもよい。また、ｎ型の第１エクステンション拡散層３０６ａ、３０６ｂを採用する場合、リンが拡散されうる。炭素はボロン及びリンの拡散を大きく抑制するため、ｐ型電界効果トランジスタ（ｐＦＥＴ：p-type field effect transistor）及びｎ型電界効果トランジスタ（ｎＦＥＴ：n-type field effect transistor）のそれぞれの浅い拡散層の形成に有効である。
　第１エクステンション拡散層３０６ａ、３０６ｂの形成領域に炭素を共注入（co-implant）すると、炭素により、熱処理時に半導体基板１３０中の過剰点欠陥が除去されうる。これにより、イオン注入により導入された過剰点欠陥が減少しうる。このことは、不純物のＴＥＤを抑制して各拡散層の接合深さを浅く保つ観点から有利である。この作用は、不純物がボロン及びリン等である場合に特に有益である。
　以上の説明から、炭素の注入により、浅い接合を有し且つ接合リークを抑制し、またドーズロスに起因する抵抗値の増大が抑制された低抵抗な第１エクステンション拡散層３０６ａ、３０６ｂを形成することができることが理解されよう。
　上記の通り、画素領域Ｒ１を加熱するための加熱処理が行われ、その加熱処理により、第１周辺領域Ｒ２も加熱される場合がある。しかし、そのような加熱処理が行われる場合であっても、炭素の注入に基づく拡散抑制効果及び関連する効果が得られる。
　一具体例では、図１３の部分（ｃ）の活性化熱処理の後に、画素領域Ｒ１及び第１周辺領域Ｒ２の両方において、層間膜が堆積される。層間膜は、例えば、ＮＳＧ（No doped Silicate Glass）膜である。次に、画素領域Ｒ１において、層間膜に開口を形成する。開口形成後に、画素領域Ｒ１において、電荷蓄積領域Ｚを構成する不純物領域等の注入を行ってもよい。次に、画素領域Ｒ１において、上記の開口を充填するようにポリシリコンを堆積させることにより、開口したプラグ部の埋込を行う。ポリシリコンは、リンドープされたものであってもよい。次に、プラグ部を含んだ画素領域Ｒ１を加熱する加熱処理を行う。この加熱処理は、例えば、７００℃から８５０℃で１０分程度の加熱処理である。この加熱処理により、第１周辺領域Ｒ２も加熱される。しかし、第１周辺領域Ｒ２では、炭素注入に基づく拡散抑制効果により、導電型を有する不純物の再分布が抑制され、浅い接合が維持されうる。
　第１周辺領域Ｒ２の第１周辺トランジスタ２７の製造時にのみ着目しても、炭素注入に基づく拡散抑制効果は有効である。さらに、上記の通り、画素領域Ｒ１を加熱するための加熱処理という追加の工程により第１周辺領域Ｒ２が加熱される場合においても、炭素注入に基づく拡散抑制効果は発揮されうる。
　なお、Ｎ型ポケット拡散層である第１ポケット拡散層３０７ａ、３０７ｂにはリン（Ｐ）のみを用いてもよい。リンを用いると、ヒ素（Ａｓ）を用いる場合よりも炭素イオンの拡散防止効果がより強くなる。
　第１ポケット拡散層３０７ａ、３０７ｂ用のヒ素の注入時に、アモルファス化が生じうる。例えば、ヒ素の注入ドーズ量が５×１０13／ｃｍ2以上の場合に、このような現象が生じ易い。
　［第２の構成例に係る第１周辺トランジスタの製造方法］
　以下、図６Ａ及び図６Ｂに示す第２の構成例に係る第１周辺トランジスタ２７の製造方法について、図１５を参照しながら説明する。図１５は、第２の構成例に係る第１周辺トランジスタ２７の製造方法を示す断面図である。第２の構成例の説明では、第１の構成例と共通する構成についてはその説明を省略することがある。
　第２の構成例に係る第１周辺トランジスタ２７を製造する場合、図１０の部分（ａ）を参照して説明したように、支持基板１４０上において、シリコン（Ｓｉ）をエピタキシャル成長させる。これにより、支持基板１４０上に第１エピタキシャル層１３５を形成する。ただし、その後、図１０の部分（ｂ）から部分（ｄ）を参照して説明した工程は省略される。つまり、凹部１３５ｃの形成、第２エピタキシャル層１３６の形成及び第３エピタキシャル層１３７の形成は行われない。支持基板１４０上に第１エピタキシャル層１３５が形成された構造に対して、図１１の部分（ａ）から図１３の部分（ａ）を参照して説明した工程が実行される。これにより、図１５の部分（ａ）に示す構造が得られる。
　図１５の部分（ａ）に示す構造では、第１エピタキシャル層１３５が、Ｎ型チャネル拡散層３０３、第１エクステンション拡散層３０６ａ、３０６ｂ及び第１ポケット拡散層３０７ａ、３０７ｂを含んでいる。第１エピタキシャル層１３５上に、第１のサイドウォール３０８Ａａ、３０８Ａｂ及び第２のサイドウォール３０８Ｂａ、３０８Ｂｂが設けられている。
　次に、図１５の部分（ｂ）に示すように、第１エピタキシャル層１３５のうち、第１のサイドウォール３０８Ａａ、３０８Ａｂ及び第２のサイドウォール３０８Ｂａ、３０８Ｂｂの側方の領域をリセスすることにより、第１凹部１３３及び第２凹部１３４が形成される。具体的に、第１凹部１３３及び第２凹部１３４の形成は、異方性エッチング等により行われうる。より具体的には、第１凹部１３３及び第２凹部１３４の形成は、ゲート電極３０２、オフセットスペーサ３０９ａ、３０９ｂ、第１のサイドウォール３０８Ａａ、３０８Ａｂ及び第２のサイドウォール３０８Ｂａ、３０８Ｂｂをマスクとした異方性エッチング等により行われうる。
　次に、図１５の部分（ｃ）に示すように、第１凹部１３３及び第２凹部１３４において、シリコンゲルマニウム（ＳｉＧｅ）をin-situ-dopeエピタキシャル成長させる。この例のin-situ-dopeエピタキシャル成長では、不純物としてボロンを用いる。これにより、第１凹部１３３上に、第４エピタキシャル層１３８が形成される。また、第４エピタキシャル層１３８を用いたｐ型ソース拡散層３１３ａが形成される。第２凹部１３４上に、第５エピタキシャル層１３９が形成される。また、第５エピタキシャル層１３９を用いたｐ型ドレイン拡散層３１３ｂが形成される。
　図６Ｂに示す炭素注入層３１１の形成のタイミングは、特に限定されない。このタイミングは、図１５の部分（ｂ）に示す第１凹部１３３及び第２凹部１３４の形成の前であってもよく、第１凹部１３３及び第２凹部１３４の形成の後であってもよい。
　図６Ｄを参照して上述した通り、第４エピタキシャル層１３８は、埋込部１３８ｅ及びせり上げ部１３８ｒを有する。第５エピタキシャル層１３９は、埋込部１３９ｅ及びせり上げ部１３９ｒを有する。埋込部１３８ｅ及び埋込部１３９ｅは、ｅＳｉＧｅ（embedded　SiGe）層を構成している。せり上げ部１３８ｒ及びせり上げ部１３９ｒは、ｒＳｉＧｅ（raised SiGe）層を構成している。
　第４エピタキシャル層１３８のシリコンゲルマニウムをＳｉ1-xＧｅxと表記したとき、Ｘは、０よりも大きく１よりも小さい。一例では、Ｘは、０．１以上かつ０．８以下である。一具体例では、Ｘは、０．１以上かつ０．６５以下である。
　第５エピタキシャル層１３９のシリコンゲルマニウムをＳｉ1-xＧｅxと表記したとき、Ｘは、０よりも大きく１よりも小さい。一例では、Ｘは、０．１以上かつ０．８以下である。一具体例では、Ｘは、０．１以上かつ０．６５以下である。
　この例では、埋込部１３８ｅ及びせり上げ部１３８ｒの第１組み合わせと、埋込部１３９ｅ及びせり上げ部１３９ｒの第２組み合わせと、が形成される。Ｎ型チャネル拡散層３０３が、第１組み合わせ及び第２組み合わせから押し込まれる。これにより、チャネル拡散層３０３において、圧縮歪が生じる。圧縮歪は、正孔移動度を向上させる。これにより、第１周辺トランジスタ２７の駆動力が向上し、第１周辺トランジスタ２７の動作が高速化しうる。
　せり上げ部１３８ｒ及びせり上げ部１３９ｒは、形成されなくてもよい。この場合、Ｎ型チャネル拡散層３０３が、埋込部１３８ｅ及び埋込部１３９ｅから押し込まれる。これにより、Ｎ型チャネル拡散層３０３において、圧縮歪が生じる。
　埋込部１３８ｅ及び埋込部１３９ｅは、形成されなくてもよい。この場合、せり上げ部１３８ｒ及びせり上げ部１３９ｒを構成するＳｉＧｅ層と、第１エピタキシャル層１３５を構成するＳｉ層との間の格子定数の相違に基づいて、Ｎ型チャネル拡散層３０３において、圧縮歪が生じる。
　上述の説明から理解されるように、第１の構成例では、Ｎ型チャネル拡散層３０３は、ｃＳｉＧｅ層を有する。第２の構成例では、ｅＳｉＧｅ及びｒＳｉＧｅからなる群より選択される少なくとも１つを用いたｐ型ソース拡散層３１３ａが形成され、ｅＳｉＧｅ及びｒＳｉＧｅからなる群より選択される少なくとも１つを用いたｐ型ドレイン拡散層３１３ｂが形成される。
　第１の構成例と第２の構成例とを組み合わせてもよい。具体的には、Ｎ型チャネル拡散層３０３がｃＳｉＧｅ層を有し、ｅＳｉＧｅ及びｒＳｉＧｅからなる群より選択される少なくとも１つを用いたｐ型ソース拡散層３１３ａが形成され、ｅＳｉＧｅ及びｒＳｉＧｅからなる群より選択される少なくとも１つを用いたｐ型ドレイン拡散層３１３ｂが形成されてもよい。
　本開示に係るトランジスタ及びその製造方法は、微細化に伴うエクステンション拡散層の浅接合化と低抵抗化とを実現でき、高駆動力を有するＭＩＳ型のトランジスタ及びその製造方法等に有用である。
　（画素領域Ｒ１及び第１周辺領域Ｒ２のトランジスタ）
　以下、図１６から図２７を参照しつつ、画素領域Ｒ１及び第１周辺領域Ｒ２のトランジスタについて、さらに説明を行う。図１６、図１７、図１９、図２０、図２１、図２２、図２４及び図２５は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な平面図である。図１８、図２３、図２６及び図２７は、画素領域のトランジスタ及び周辺領域のトランジスタを示す模式的な断面図である。なお、図１６から図２７では、遮断領域２００Ａ、２００Ｂの図示は省略している。
　以下では、先に用いた用語を別の用語に言い換えることがある。例えば、ｐ型ソース拡散層３１３ａ、ｐ型ドレイン拡散層３１３ｂの一方をソースと称し、他方をドレインと称することがある。Ｎ型チャネル拡散層３０３を、チャネル領域と称することがある。ただし、以下のソースをソース拡散層と称したり、ドレインをドレイン拡散層と称したり、チャネル領域をチャネル拡散層と称したりしてもよい。なお、チャネル領域は、ポケット拡散層の一部又は全部を含みうる。
　以下では、第１周辺トランジスタ２７のソースを、第１ソースと称することがある。第１周辺トランジスタ２７のドレインを、第１ドレインと称することがある。第１周辺トランジスタ２７のチャネル領域を、第１チャネル領域と称することがある。
　図２１及び図２２に示すように、撮像装置は、第２周辺領域Ｒ３を備えていてもよい。図２１及び図２２の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１及び第１周辺領域Ｒ２の間に位置する。
　１つの半導体基板１３０が画素領域Ｒ１、第１周辺領域Ｒ２の両方に拡がっていてもよく、１つの半導体基板を用いて画素領域Ｒ１が構成され別の１つの半導体基板を用いて第１周辺領域Ｒ２が構成されていてもよい。１つの半導体基板１３０が画素領域Ｒ１、第１周辺領域Ｒ２及び第２周辺領域Ｒ３の３つの領域を跨って拡がっていてもよく、１つの半導体基板を用いて画素領域Ｒ１が構成され、別の１つの半導体基板を用いて第１周辺領域Ｒ２が構成され、さらに別の１つの半導体基板を用いて第２周辺領域Ｒ３が構成されていてもよい。１つの半導体基板１３０が画素領域Ｒ１及び第１周辺領域Ｒ２を跨って拡がり、別の１つの半導体基板を用いて第２周辺領域Ｒ３が構成されていてもよい。また、１つの半導体基板を用いて画素領域Ｒ１が構成され、１つの半導体基板１３０が第１周辺領域Ｒ２及び第２周辺領域Ｒ３を跨って拡がっていてもよい。このように、撮像装置は、少なくとも１つの半導体基板を有しうる。
　以下では、画素基板部、第１周辺基板部及び第２周辺基板部という用語を用いることがある。画素基板部は、少なくとも１つの半導体基板１３０のうち、画素領域Ｒ１に属する部分を指す。第１周辺基板部は、少なくとも１つの半導体基板１３０のうち、第１周辺領域Ｒ２に属する部分を指す。第２周辺基板部は、少なくとも１つの半導体基板１３０のうち、第２周辺領域Ｒ３に属する部分を指す。
　画素基板部は、具体的には画素半導体基板部と称されうる。第１周辺基板部は、具体的には第１半導体基板部と称されうる。第２周辺基板部は、具体的には第２半導体基板部と称されうる。
　「画素トランジスタ」という用語について説明する。画素トランジスタは、画素領域Ｒ１が有するトランジスタである。例えば、増幅トランジスタ２２、アドレストランジスタ２４及びリセットトランジスタ２６は、画素トランジスタに該当しうる。図１６から図３３では、画素トランジスタとして増幅トランジスタ２２を例示している。また、以下では、画素トランジスタが増幅トランジスタ２２である場合について説明する。ただし、矛盾のない限り、以下の説明において、増幅トランジスタ２２を、画素トランジスタ、アドレストランジスタ２４又はリセットトランジスタ２６に読み替えることができる。ソース及びドレイン等のトランジスタが有する要素及び配線等のトランジスタに関連付けられた要素についても、適宜の読み替えがなされうる。これらについては、図３５から図４８Ｂについても同様である。
　画素トランジスタのゲート絶縁膜は、画素ゲート絶縁膜と称されうる。第１周辺トランジスタのゲート絶縁膜は、第１周辺ゲート絶縁膜と称されうる。第２周辺トランジスタのゲート絶縁膜は、第２周辺ゲート絶縁膜と称されうる。
　図１６では、図１の構成が採用される場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における第１周辺トランジスタ２７とが、模式的に示されている。図１７では、図４の構成が採用される場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における第１周辺トランジスタ２７とが、模式的に示されている。
　図１６及び図１７の例において、第１周辺領域Ｒ２は、画素領域Ｒ１の外側に位置する。具体的には、平面視において、第１周辺領域Ｒ２は、画素領域Ｒ１の外側に位置する。
　第１周辺領域Ｒ２には、イメージシグナルプロセッサ（ＩＳＰ）、メモリ等の素子が設けられていてもよい。第１周辺領域Ｒ２において、ＩＳＰ、メモリ等の素子が多層に積層されていてもよい。
　図１６及び図１７の例において、画素領域Ｒ１における増幅トランジスタ２２及び第１周辺領域Ｒ２における第１周辺トランジスタ２７が有しうる構成を、図１８に示す。図１８の例では、増幅トランジスタ２２はＮチャネルＭＯＳＦＥＴであり、第１周辺トランジスタ２７はＰチャネルＭＯＳＦＥＴである。ただし、上述のとおり、これらのトランジスタの導電型は特に限定されない。この点は、後述の第２周辺トランジスタ４２７、７２７、８２７についても同様である。
　図１８の例において、第１周辺トランジスタ２７は、図５Ａ及び図５Ｂを参照して説明したものと同様である。図１８では、第１エピタキシャル層１３５、第２エピタキシャル層１３６及び第３エピタキシャル層１３７の図示は省略されている。図１８の例において、図５Ａ及び図５Ｂの第１周辺トランジスタ２７に代えて、他のトランジスタを採用することも可能である。図６Ａから図６Ｄを参照して説明したトランジスタを採用することも可能である。また、図７、図８又は図９を参照して説明した変形例に係るトランジスタを採用することも可能である。これらの点は、図２３、図２６、図２７等の例についても同様である。
　図１８の例では、第１周辺トランジスタ２７の第１ソースであるｐ型ソース拡散層３１３ａに、コンタクトプラグｃｐが接続されている。第１周辺トランジスタ２７の第１ドレインであるｐ型ドレイン拡散層３１３ｂに、コンタクトプラグｃｐが接続されている。第１周辺トランジスタ２７のゲート電極３０２に、コンタクトプラグｃｐが接続されている。
　コンタクトプラグｃｐは、一例では金属プラグである。コンタクトプラグｃｐが含みうる金属として、タングステン、銅等が例示される。
　図１８の例において、増幅トランジスタ２２は、ソース６７ａと、ドレイン６７ｂと、ゲート電極６７ｃと、を有する。ソース６７ａは、ｎ型の不純物領域である。ドレイン６７ｂは、ｎ型の不純物領域である。ゲート電極６７ｃは、例えばポリシリコン材料でできている。
　ソース６７ａとドレイン６７ｂとの間には、チャネル領域６８が形成されている。チャネル領域６８は、ｎ型の不純物領域である。
　ゲート電極６７ｃと画素基板部の間には、ゲート絶縁膜６９が形成されている。具体的には、ゲート絶縁膜６９は、酸化膜である。ゲート絶縁膜６９は、一例では酸化シリコンを含み、一具体例では二酸化シリコンを含む。
　ゲート電極６７ｃ及びゲート絶縁膜６９上には、オフセットスペーサ７０が形成されている。オフセットスペーサ７０は、一例では酸化シリコンを含み、一具体例では二酸化シリコンを含む。
　ソース６７ａ側において、オフセットスペーサ７０上に、第１のサイドウォール７１ａが形成されている。図１８の例では、第１のサイドウォール７１ａは、断面Ｌ字状である。第１のサイドウォール７１ａの外側には、第２のサイドウォール７２ａが形成されている。
　ドレイン６７ｂ側において、オフセットスペーサ７０上に、第１のサイドウォール７１ｂが形成されている。図１８の例では、第１のサイドウォール７１ｂは、断面Ｌ字状である。第１のサイドウォール７１ｂの外側には、第２のサイドウォール７２ｂが形成されている。
　第１のサイドウォール７１ａは、一例では酸化シリコンを含み、一具体例では二酸化シリコンを含む。この点は、第１のサイドウォール７１ｂについても同様である。第２のサイドウォール７２ａは、一例では複数の絶縁層を含む積層構造を有しており、一具体例では二酸化シリコン層とシリコン窒化層とを含んでいる。この点は、第２のサイドウォール７２ｂについても同様である。
　ゲート電極６７ｃ上において、オフセットスペーサ７０には貫通孔が形成されている。その貫通孔を介して、コンタクトプラグｃｘがゲート電極６７ｃに接続されている。ドレイン６７ｂ上において、ゲート絶縁膜６９及びオフセットスペーサ７０には貫通孔が形成されている。その貫通孔を介して、コンタクトプラグｃｘがドレイン６７ｂに接続されている。
　コンタクトプラグｃｘは、例えば、ポリジリコンプラグである。コンタクトプラグｃｘは、導電性を高めるためにリン等の不純物がドープされていてもよい。
　なお、コンタクトプラグｃｘがソース６７ａに接続される形態も採用されうる。具体的には、ソース６７ａ上において、ゲート絶縁膜６９及びオフセットスペーサ７０に貫通孔を形成し、その貫通孔を介してコンタクトプラグｃｘがソース６７ａに接続されうる。
　ゲート電極６７ｃに接続されたコンタクトプラグｃｘは、プラグｃｙに接続されている。ドレイン６７ｂに接続されたコンタクトプラグｃｘは、プラグｃｙに接続されている。ソース６７ａに接続されたコンタクトプラグｃｘが存在する場合、そのコンタクトプラグｃｘをプラグｃｙに接続してもよい。
　プラグｃｙは、一例では金属プラグである。プラグｃｙが含みうる金属として、タングステン、銅等が例示される。
　図１から図１８を参照した説明から理解されるように、本実施形態に係る撮像装置は、画素領域Ｒ１及び第１周辺領域Ｒ２を備える。画素領域Ｒ１は、画素基板部を有する。第１周辺領域Ｒ２は、第１周辺基板部を有する。画素領域Ｒ１及び第１周辺領域Ｒ２の間で、信号の伝達がなされる。具体的には、第１周辺領域Ｒ２は、画素領域Ｒ１の外側に位置する。より具体的には、平面視において、第１周辺領域Ｒ２は、画素領域Ｒ１の外側に位置する。
　画素領域Ｒ１は、増幅トランジスタ２２を有する。増幅トランジスタ２２は、画素基板部に設けられている。第１周辺領域Ｒ２は、第１周辺トランジスタ２７を有する。第１周辺トランジスタ２７は、第１周辺基板部に設けられている。一例では、第１周辺トランジスタ２７は、ロジックトランジスタである。第１周辺トランジスタ２７は、平面型（プレーナー型）のトランジスタであってもよく、３次元構造トランジスタであってもよい。３次元構造トランジスタの第１の例は、ＦｉｎＦＥＴ（Fin Field-Effect Transistor）である。３次元構造トランジスタの第２の例は、ナノワイヤＦＥＴ等のＧＡＡ（Gate all around）ＦＥＴである。３次元構造トランジスタの第３の例は、ナノシートＦＥＴである。
　本実施形態では、増幅トランジスタ２２は、光電変換により得られた信号電荷に応じた信号電圧を出力する。光電変換は、光電変換層１２において行われる。具体的には、光電変換層１２から電荷蓄積領域Ｚに信号電荷を導く経路と、電荷蓄積領域Ｚから増幅トランジスタ２２のゲート電極６７ｃに信号電荷を導く経路と、が形成されている。図３の例では、電荷蓄積領域Ｚは、不純物領域６０ｎに対応する。上述のとおり、電荷蓄積領域Ｚは、電荷蓄積ノードＦＤに含まれる。
　図１８に示すように、本実施形態では、第１周辺トランジスタ２７のゲート長Ｌ27は、増幅トランジスタ２２のゲート長Ｌ22よりも短い。
　増幅トランジスタ２２のゲート長Ｌ22に対する第１周辺トランジスタ２７のゲート長Ｌ27の比率Ｌ27／Ｌ22は、例えば０．８以下であり、０．３４以下であってもよい。この比率は、例えば０．０１以上であり、０．０５以上であってもよい。
　ここで、ゲート長は、ソースからドレインあるいはドレインからソースに向かう方向における、ゲート電極の寸法を指す。ゲート幅は、平面視においてゲート長の方向に直交する方向におけるゲート電極の寸法を指す。平面視においてゲート長の方向に直交する方向は、奥行方向とも称されうる。
　本実施形態では、第１周辺トランジスタ２７のゲート絶縁膜３０１は、増幅トランジスタ２２のゲート絶縁膜６９よりも薄い。
　増幅トランジスタ２２のゲート絶縁膜６９の厚さＴ69に対する第１周辺トランジスタ２７のゲート絶縁膜３０１の厚さＴ301の比率Ｔ301／Ｔ69は、例えば０．７以下であり、０．３６以下であってもよい。この比率は、例えば０．１以上であり、０．２以上であってもよい。
　本実施形態では、第１周辺トランジスタ２７は、第１周辺基板部内において、第１ソースであるｐ型ソース拡散層３１３ａ、第１ドレインであるｐ型ドレイン拡散層３１３ｂ及び第１チャネル領域であるＮ型チャネル拡散層３０３を有する。
　第１チャネル領域は、第１ソース及び第１ドレインの間に位置する。また、第１チャネル領域は、第１周辺トランジスタ２７のゲート下を含む領域に位置する。ここで、「第１周辺トランジスタ２７のゲート下」は、第１ソース及び第１ドレインとの間の電荷の経路のうち、平面視でゲート電極３０２と重複する部分を指す。
　本実施形態では、第１周辺トランジスタ２７は、第１周辺基板部内において、第１歪導入層を有する。第１歪導入層は、第１チャネル領域であるＮ型チャネル拡散層３０３に歪をもたらす。歪は、第１チャネル領域のキャリア移動度を向上させる。この構成は、撮像装置の性能を向上させるのに適している。第１歪導入層が第１チャネル領域にもたらす歪は、圧縮歪であってもよく、引っ張り歪であってもよい。
　例えば、第１周辺基板部は、第１下地層を有する。第１下地層は、第１歪導入層に隣接している。第１下地層は、第１歪導入層の下地である。第１歪導入層の結晶格子の格子定数と、第１下地層の結晶格子の格子定数とは、相違する。この相違による歪を、第１チャネル領域は有する。この歪により、第１チャネル領域のキャリア移動度が向上する。典型例では、第１下地層は、シリコンの単結晶層である。
　一例では、第１下地層は、第１エピタキシャル層１３５である。別例では、第１下地層は、支持基板１４０である。さらなる別例では、第１下地層は、第１周辺基板部におけるウェルである。このウェルは、第１周辺基板部と画素基板部とで共有されたものであってもよく、共有されていないものであってもよい。
　具体的に、第１歪導入層及び第１下地層は、エピタキシャル層であってもよい。また、第１歪導入層は、第１下地層よりも薄くてもよい。第１歪導入層が薄い構成においては、量子閉じ込め効果の発現が期待される。
　例えば、第１歪導入層は、結晶層である。具体的に、結晶層では、その層における原子又は分子が規則的かつ周期的に配列されることによって結晶格子を構成している。
　例えば、第１歪導入層は、シリコンゲルマニウム（ＳｉＧｅ）の結晶層、ゲルマニウム（Ｇｅ）の結晶層、ＩＩＩ－Ｖ族化合物の結晶層、シリコンカーバイド（ＳｉＣ）の結晶層、遷移金属ダイカルコゲナイド（TMD: Transition Metal Dichalcogenide）の結晶層又はカーボンナノチューブ（CNT: Carbon Nanotube）の結晶層である。ＩＩＩ－Ｖ族化合物は、例えば、ＩｎＧａＡｓ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＩｎＧａＳｂ、ＡｌＧａＳｂである。
　第１周辺トランジスタ２７がＰチャネルトランジスタである場合の第１歪導入層として、シリコンゲルマニウムの結晶層、ゲルマニウムの結晶層、遷移金属ダイカルコゲナイドの結晶層及びカーボンナノチューブの結晶層及びＩＩＩ－Ｖ族化合物の結晶層が例示される。第１周辺トランジスタ２７がＮチャネルトランジスタである場合の第１歪導入層として、シリコンカーバイドの結晶層、遷移金属ダイカルコゲナイドの結晶層及びカーボンナノチューブの結晶層が例示される。
　一具体例では、第１歪導入層は、Ｓｉ1-xＧｅxの結晶層である。Ｘは、０よりも大きく１よりも小さい。Ｘは、０．１以上０．８以下であってもよい。Ｘは、０．１以上０．６５以下であってもよい。
　本実施形態では、第１歪導入層は、単結晶層である。また、第１歪導入層は、エピタキシャル層である。
　本実施形態では、第１周辺トランジスタ２７の導電型は、増幅トランジスタ２２の導電型と異なる。
　第１の構成例に係る第１周辺トランジスタ２７では、第１チャネル領域であるＮ型チャネル拡散層３０３は、第１歪導入層を含む。
　一具体例では、第１の構成例に係る第１周辺トランジスタ２７は、図５Ａ及び図５Ｂを参照して説明した構成を有する。第１歪導入層は、第２エピタキシャル層１３６を用いて構成されている。第１チャネル領域内に、第１エピタキシャル層１３５及び第２エピタキシャル層１３６の界面が形成されている。第１エピタキシャル層１３５と第２エピタキシャル層１３６とでは、格子定数が異なる。このため、第１チャネル領域において、歪が生じる。歪は、キャリア移動度を向上させる。これにより、第１周辺トランジスタ２７の駆動力が向上し、第１周辺トランジスタ２７の動作が高速化しうる。このようにして、第１周辺トランジスタ２７の特性が向上する。また、このことは、第１周辺領域Ｒ２の面積を縮小する観点から有利である。
　第２の構成例に係る第１周辺トランジスタ２７では、第１ソースであるｐ型ソース拡散層３１３ａは、第１歪導入層を含む。第１ドレインであるｐ型ドレイン拡散層３１３ｂは、第１歪導入層を含む。つまり、第１周辺トランジスタ２７は、複数の第１歪導入層を含む。第１ソースに含まれた第１歪導入層と、第１ドレインに含まれた第１歪導入層とは、互いに異なる層である。
　一具体例では、第２の構成例に係る第１周辺トランジスタ２７は、図６Ａから図６Ｄを参照して説明した構成を有する。第１ソースに含まれた第１歪導入層は、第４エピタキシャル層１３８を用いて構成されている。第１ドレインに含まれた第１歪導入層は、第５エピタキシャル層１３９を用いて構成されている。第１チャネル領域であるＮ型チャネル拡散層３０３が、第１ソース及び第１ドレインから押し込まれる。このため、第１チャネル領域において、歪が生じる。歪は、キャリア移動度を向上させる。これにより、第１周辺トランジスタ２７の駆動力が向上し、第１周辺トランジスタ２７の動作が高速化しうる。このようにして、第１周辺トランジスタ２７の特性が向上する。また、このことは、第１周辺領域Ｒ２の面積を縮小する観点から有利である。
　一例では、第１周辺基板部は、支持基板１４０を有する。第１周辺トランジスタ２７は、第１周辺基板部内において、第１キャップ層を有する。第１周辺トランジスタ２７の下部から上部に向かって順に、支持基板１４０と、第１歪導入層と、第１キャップ層とが並んでいる。第１キャップ層は、第１周辺基板部の上面を含む。第１キャップ層の導電型不純物の濃度は、支持基板１４０の導電型不純物の濃度よりも低い。この構成は、撮像装置の性能を向上させるのに適している。第１キャップ層は、上述の第３エピタキシャル層１３７に対応しうる。
　なお、第１の構成例及び第２の構成例において、第１周辺トランジスタ２７がＰチャネルトランジスタの場合、第１チャネル領域に圧縮歪を与えることにより、第１チャネル領域におけるキャリア移動度が向上しうる。第１周辺トランジスタ２７がＮチャネルトランジスタの場合、第１チャネル領域に引っ張り歪を与えることにより、第１チャネル領域におけるキャリア移動度が向上しうる。
　第１の定義では、「第１キャップ層の導電型不純物の濃度は、支持基板１４０の導電型不純物の濃度よりも低い」という表現における「導電型不純物の濃度」は、濃度の最大値である。第２の定義では、この表現における「導電型不純物の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第１キャップ層の導電型不純物の濃度は、支持基板１４０の導電型不純物の濃度よりも低い」と言える場合、「第１キャップ層の導電型不純物の濃度は、支持基板１４０の導電型不純物の濃度よりも低い」と扱うこととする。
　第１キャップ層は、図５Ａ及び図５Ｂを参照して説明した第３エピタキシャル層１３７でありうる。第１キャップ層は、単結晶層でありうる。第１キャップ層は、ノンドープのエピタキシャル層であってもよい。ここで、ノンドープとは、不純物の濃度が５×１０16ａｔｏｍｓ／ｃｍ3未満であることを言う。
　一例では、第１周辺トランジスタ２７は、第１特定層を有する。第１特定層は、第１周辺基板部内に位置する。
　ここで、導電型不純物の過渡増速拡散を抑制する少なくとも１種類の不純物を、拡散抑制種と定義する。本実施形態では、第１特定層は、拡散抑制種を含む。この構成は、撮像装置の性能を向上させるのに適している。具体的には、この構成は、第１周辺領域Ｒ２における第１周辺トランジスタ２７の存在を考慮して撮像装置の性能を向上させるのに適している。拡散抑制種は、炭素、窒素及びフッ素からなる群より選択される少なくとも１つを含みうる。
　ここで、注入された領域のアモルファス化を引き起こす少なくとも１種類の不純物を、アモルファス化種と定義する。本実施形態では、第１特定層は、アモルファス化種を含む。この構成は、撮像装置の性能を向上させるのに適している。具体的には、この構成は、第１周辺領域Ｒ２における第１周辺トランジスタ２７の存在を考慮して撮像装置の性能を向上させるのに適している。アモルファス化種は、ゲルマニウム、シリコン及びアルゴンからなる群より選択される少なくとも１つを含みうる。アモルファス化種は、炭素に例示される不純物による導電型不純物の拡散抑制作用を高めうるプリアモルファス化がなされた痕跡でありうる。
　一例では、第１ソース及び第１ドレインの少なくとも一方は、第１特定層を含みうる。
　一例では、第１チャネル領域は、第１特定層を含みうる。
　一例では、第１周辺トランジスタ２７は、第１エクステンション拡散層３０６ａ、３０６ｂを有する。第１エクステンション拡散層３０６ａ、３０６ｂは、第１ソース又は第１ドレインに隣接している。第１エクステンション拡散層３０６ａ、３０６ｂは、第１ソース及び第１ドレインよりも浅い。第１エクステンション拡散層３０６ａ、３０６ｂは、第１特定層を含む。
　「エクステンション拡散層とソースが隣接している」という表現は、具体的には、エクステンション拡散層とソースとが接続されていることを意味する。「エクステンション拡散層とドレインが隣接している」、「ポケット拡散層とソースが隣接している」、「ポケット拡散層とドレインが隣接している」等の類似の表現についても、同様であり、具体的にはそれらの要素が接続されていることを意味する。
　「第１エクステンション拡散層３０６ａ、３０６ｂは、第１ソース及び第１ドレインよりも浅い」とは、第１周辺基板部の深さ方向に関し、第１エクステンション拡散層３０６ａ、３０６ｂの最も深い部分が、第１ソース及び第１ドレインの最も深い部分よりも浅いことを意味する。この文脈において、「浅い」を「接合深さが浅い」と称することもできる。エクステンション拡散層、ソース及びドレインの境界は、ジャンクションである。ジャンクションは、ｎ型の不純物の濃度とｐ型の不純物の濃度が等しい部分である。
　「第１エクステンション拡散層３０６ａ、３０６ｂは、第１特定層を含む」は、第１特定層が第１エクステンション拡散層３０６ａ、３０６ｂ内に収まっている形態も第１特定層が第１エクステンション拡散層３０６ａ、３０６ｂからはみ出している形態も包含することを意図した表現である。「第１ポケット拡散層３０７ａ、３０７ｂは、第１特定層を含む」等の類似の表現についても同様である。
　図示の例では、第１周辺トランジスタ２７は、第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂを有する。第１エクステンション拡散層３０６ａは、第１ソースに隣接している。第１エクステンション拡散層３０６ａは、第１ソース及び第１ドレインよりも浅い。第１エクステンション拡散層３０６ｂは、第１ドレインに隣接している。第１エクステンション拡散層３０６ｂは、第１ソース及び第１ドレインよりも浅い。第１エクステンション拡散層３０６ａ及び第１エクステンション拡散層３０６ｂは、第１特定層を含みうる。
　一例では、第１周辺トランジスタ２７は、第１ポケット拡散層３０７ａ、３０７ｂを有する。第１ポケット拡散層３０７ａ、３０７ｂは、第１ソース又は第１ドレインに隣接している。第１ポケット拡散層３０７ａ、３０７ｂは、第１特定層を含みうる。
　図示の例では、第１周辺トランジスタ２７は、第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂを有する。第１ポケット拡散層３０７ａは、第１ソースに隣接している。第１ポケット拡散層３０７ｂは、第１ドレインに隣接している。第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂは、第１特定層を含みうる。
　第１チャネル領域、第１ソース、第１ドレイン、第１エクステンション拡散層及び第１ポケット拡散層から選択される１つのみが、第１特定層を含んでいてもよい。具体的には、第１チャネル領域、第１ソース、第１ドレイン、第１エクステンション拡散層３０６ａ、第１エクステンション拡散層３０６ｂ、第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂから選択される１つのみが、第１特定層を含んでいてもよい。
　第１チャネル領域、第１ソース、第１ドレイン、第１エクステンション拡散層及び第１ポケット拡散層から選択される２つ以上が、第１特定層を含んでいてもよい。具体的には、第１チャネル領域、第１ソース、第１ドレイン、第１エクステンション拡散層３０６ａ、第１エクステンション拡散層３０６ｂ、第１ポケット拡散層３０７ａ及び第１ポケット拡散層３０７ｂから選択される２つ以上が、第１特定層を含んでいてもよい。これらから選択される２つ以上が第１特定層を含む場合、これらが含む第１特定層の種類は、同じであってもよく、異なっていてもよい。例えば、第１ソースの拡散抑制種が炭素であり、第１エクステンション拡散層３０６ａ、３０６ｂの拡散抑制種が窒素及びフッ素であってもよい。また、この場合、これらが含む導電型不純物の導電型は、同じであってもよく、異なっていてもよい。例えば、第１ソース及び第１ポケット拡散層３０７ａ、３０７ｂの一方がボロン含みその導電型がｐ型であり、他方がリンを含みその導電型がｎ型であってもよい。
　以上の説明から理解されるように、撮像装置が有する第１特定層の数は、１つであってもよく、複数であってもよい。
　第１特定層の位置の例について、さらに説明する。
　上述の通り、第１の構成例では、第１チャネル領域は、第１歪導入層を含む。第１の構成例の一具体例では、構成（ａ）及び構成（ｂ）から選択される少なくとも１つが成立する。
　構成（ａ）では、第１ポケット拡散層３０７ａ、３０７ｂは、第１特定層を含む。構成（ｂ）では、第１ポケット拡散層３０７ａ、３０７ｂと第１歪導入層との間の領域は、第１特定層を含む。
　構成（ａ）及び／又は構成（ｂ）によれば、導電型不純物がＴＥＤにより第１ポケット拡散層３０７ａ、３０７ｂから第１チャネル領域に向かう方向に拡散しうる状況において、拡散を抑制できる。なお、第１ポケット拡散層３０７ａ、３０７ｂと第１歪導入層との間の領域は、例えば、第１エクステンション拡散層３０６ａ、３０６ｂである。構成（ａ）及び構成（ｂ）において第１特定層が分布しうる領域の具体例は、図５Ｂの炭素注入層３１１の領域と同様の領域である。
　上述の通り、第２の構成例では、第１ソースは、第１歪導入層を含む。第１ドレインは、第１歪導入層を含む。第２の構成例の一具体例では、第１周辺基板部は、第１下地層を有する。構成（ｃ）及び構成（ｄ）から選択される少なくとも１つが成立する。
　構成（ｃ）では、第１下地層と、第１ソースに含まれた第１歪導入層と、の第１界面が存在する。第１ソースの導電型不純物が、第１界面を跨いで第１下地層の第１領域に拡がっている。第１領域は、第１特定層を含む。
　構成（ｄ）では、第１下地層と、第１ドレインに含まれた第１歪導入層と、の第２界面が存在する。第１ドレインの導電型不純物が、第２界面を跨いで第１下地層の第２領域に拡がっている。構成（ｄ）では、第２領域は、第１特定層を含む。
　構成（ｃ）によれば、第１ソースに含まれた第１歪導入層から第１界面を跨いで第１下地層の第１領域に導電型不純物が拡がっている状況においても、第１下地層において導電型不純物がＴＥＤにより拡散することを抑制できる。構成（ｄ）によれば、第１ドレインに含まれた第１歪導入層から第２界面を跨いで第１下地層の第２領域に導電型不純物が拡がっている状況においても、第１下地層において導電型不純物がＴＥＤにより拡散することを抑制できる。このため、短チャネル効果が抑制され、第１周辺トランジスタ２７の性能低下が抑制されうる。構成（ｃ）及び構成（ｄ）において第１特定層が分布しうる領域の具体例は、図６Ｂの炭素注入層３１１の領域と同様の領域である。
　以下、第１特定層を用いる技術が上記のような性能向上に寄与しうる状況の一例を説明する。
　撮像装置の製造過程において、加熱処理を行うことがある。加熱処理は、画素領域Ｒ１においては、画素基板部における欠陥を低減させうる。欠陥を低減させることにより、撮像装置における暗電流が抑制されうる。一方、第１周辺領域Ｒ２においては、欠陥を低減させる必要性は必ずしも高くない。むしろ、第１周辺領域Ｒ２では、加熱処理に伴う導電型不純物の拡散に起因する、第１周辺トランジスタ２７の性能劣化を抑制するべき場合がある。性能劣化は、例えば、第１周辺トランジスタ２７の閾値電圧の望まれない変化である。
　特に、本実施形態では、第１周辺トランジスタ２７は、第１の特徴及び第２の特徴の少なくとも一方を含む。第１の特徴は、第１周辺トランジスタ２７のゲート長Ｌ27は増幅トランジスタ２２のゲート長Ｌ22よりも短いという特徴である。第２の特徴は、第１周辺トランジスタ２７のゲート絶縁膜３０１は、増幅トランジスタ２２のゲート絶縁膜６９よりも薄いという特徴である。第１周辺トランジスタ２７が第１の特徴及び第２の特徴の少なくとも一方を含むというような微細構造を有する場合、第１周辺トランジスタ２７の性能は、熱処理による導電型不純物の拡散再分布による影響を受け易い。
　具体的に、第１特定層が第１エクステンション拡散層３０６ａ、３０６ｂに含まれており、かつ、第１周辺トランジスタ２７のゲート長Ｌ27が増幅トランジスタ２２のゲート長Ｌ22よりも短い第１の例について考える。撮像装置の製造過程において、加熱処理を行うことがある。加熱処理は、画素領域Ｒ１においては、画素基板部における欠陥を低減させうる。欠陥を低減させることにより、撮像装置における暗電流が抑制されうる。一方、Ｌ27＜Ｌ22の場合は、第１周辺トランジスタ２７では、増幅トランジスタ２２に比べ、加熱により短チャネル効果が現れ易い。短チャネル効果は、トランジスタの閾値電圧を所望の値から変化させ、トランジスタの性能低下を招きうる。このように、加熱処理は、画素領域Ｒ１においては暗電流を抑制するというメリットをもたらし、一方で、第１周辺領域Ｒ２においては短チャネル効果を顕在化させるというデメリットをもたらしうる。
　この点、第１の例では、第１エクステンション拡散層３０６ａ、３０６ｂは、導電型不純物及び拡散抑制種を含む。拡散抑制種は、導電型不純物の拡散抑制に寄与し得る。この拡散抑制作用は、第１周辺トランジスタ２７における短チャネル効果を抑制しうる。このため、暗電流抑制という上記のメリットを享受しつつ、短チャネル効果という上記のデメリットを抑えることが可能になる。
　上記のように、第１の例では、第１エクステンション拡散層３０６ａ、３０６ｂにおいて発現する拡散抑制作用により、熱処理に起因する第１周辺トランジスタ２７の短チャネル効果が抑制される。このことは、拡散抑制作用がない場合に比べ、熱処理のサーマルバジェットのマージンが広がることを意味する。そのため、熱処理の時間、温度等を大きくすることによって、第１周辺トランジスタ２７における短チャネル効果を顕在化させることなく画素領域Ｒ１における暗電流を抑制できる。
　第１特定層が第１ソース及び第１ドレインの少なくとも一方に含まれており、かつ、第１周辺トランジスタ２７のゲート長Ｌ27が増幅トランジスタ２２のゲート長Ｌ22よりも短い第２の例について考える。第２の例においても、第１の例と同様に、熱処理の時間及び温度等を大きくすることによって、第１周辺トランジスタ２７における短チャネル効果を顕在化させることなく画素領域Ｒ１における暗電流を抑制できる。
　第１特定層が第１ポケット拡散層３０７ａ、３０７ｂに含まれており、かつ、第１周辺トランジスタ２７のゲート長Ｌ27が増幅トランジスタ２２のゲート長Ｌ22よりも短い第３の例について考える。第３の例においては、第１ポケット拡散層３０７ａ、３０７ｂにおいて発現する拡散抑制作用により、第１周辺トランジスタ２７の閾値電圧のばらつきが抑制されうる。このため、第３の例によれば、第１の例と同様に、熱処理の時間及び温度等を大きくすることによって、第１周辺トランジスタ２７の閾値電圧のばらつきを顕在化させることなく画素領域Ｒ１における暗電流を抑制できる。
　第１特定層が第１チャネル領域に含まれており、かつ、第１周辺トランジスタ２７のゲート長Ｌ27が増幅トランジスタ２２のゲート長Ｌ22よりも短い第４の例について考える。第４の例においても、第１の例と同様に、熱処理の時間及び温度等を大きくすることによって、第１周辺トランジスタ２７における短チャネル効果を顕在化させることなく画素領域Ｒ１における暗電流を抑制できる。
　上述のように、半導体基板１３０は、エピタキシャル成長により表面にエピタキシャル層が設けられた基板であってもよい。画素基板部、第１周辺基板部及び第２周辺基板部についても同様である。エピタキシャル層では、意図しない炭素の含有を低減し易い。このことは、画素領域Ｒ１における暗電流の抑制に貢献しうる。また、このことは、炭素等の拡散抑制種の濃度に関する、画素領域Ｒ１と第１周辺領域Ｒ２との差をつけ易くする。
　上述のように、半導体基板１３０は、ｐ型シリコン基板であってもよい。ただし、半導体基板１３０は、ｎ型シリコン基板であってもよい。画素基板部、第１周辺基板部及び第２周辺基板部についても同様である。
　一例では、光電変換層１２は、画素基板部上に積層されている。典型例では、このような構成を有する画素領域Ｒ１を作製する場合、上記のような熱処理を実施する。このため、この構成を有する画素領域Ｒ１を備えた撮像装置では、第１周辺トランジスタ２７の性能劣化を抑制しつつ暗電流を抑制するという上記の効果を享受しうる。なお、「光電変換層１２は、画素基板部上に積層されている」とは、光電変換層１２と画素基板部の間に絶縁層等の要素が介在されている形態を包含する概念である。光電変換層１２は、画素基板部によって支持されているとも言える。
　一例では、画素基板部及び第１周辺基板部は、単一の半導体基板１３０に含まれている。このような構成を有する撮像装置では、画素領域Ｒ１を加熱するための加熱処理により、第１周辺領域Ｒ２が加熱され易い。このような構成を有する撮像装置では、第１周辺トランジスタ２７の性能劣化を抑制しつつ暗電流を抑制するという上記の効果を享受し易い。典型的には、このような構成を有する撮像装置では、画素領域Ｒ１を加熱するための加熱処理の際に、第１周辺領域Ｒ２は同時に加熱される。
　光電変換層１２は、パンクロマチック膜であってもよい。また、光電変換層１２は、オルソクロマティックのような、一部の波長範囲の光に対して感度を持たない膜であってもよい。
　第１ソース、第１ドレイン及び第１エクステンション拡散層３０６ａ、３０６ｂは、第１導電型の導電型不純物を有しうる。これに対し、第１ポケット拡散層３０７ａ、３０７ｂ及び第１チャネル領域は、第２導電型の導電型不純物を有しうる。
　一具体例では、第１周辺トランジスタ２７は、ロジックトランジスタである。第１周辺トランジスタ２７は、デジタル動作を行うことができる。このような第１周辺トランジスタ２７では、速度が優先されることがある。トランジスタに高速動作を行わせるには、トランジスタが微細トランジスタであることが有利である。また、トランジスタが微細トランジスタであることは、トランジスタの高駆動力を確保する観点からも有利である。この点、この具体例では、第１周辺トランジスタ２７のゲート長Ｌ27は、増幅トランジスタ２２のゲート長Ｌ22よりも短い。また、第１周辺トランジスタ２７のゲート絶縁膜３０１は、増幅トランジスタ２２のゲート絶縁膜６９よりも薄い。ゲート長Ｌ27が短くゲート絶縁膜３０１が薄いことは、第１周辺トランジスタ２７を高速かつ高駆動力で動作させる観点から有利でありうる。ゲート長Ｌ27が短くゲート絶縁膜３０１が薄いことによるこの優位性は、例えば、第１周辺トランジスタ２７が平面型（プレーナー型）のトランジスタである場合に発揮されうる。また、この具体例の第１周辺トランジスタ２７は、例えば、制御部と画素ドライバ部の間に位置している。
　第１周辺トランジスタ２７は、例えば、以下のようにしてデジタル動作を行う。すなわち、画素領域Ｒ１からの信号が、例えばロードセル、カラムアンプ等を介して増幅される。増幅された信号が、アナログ－デジタル（ＡＤ）コンバーターにより変換される。第１周辺トランジスタ２７は、こうして得られたデジタルの信号を受け取り、デジタル動作を行う。
　一例では、第１特定層は、ゲルマニウムを含む。上述の説明から理解されるように、第１周辺トランジスタ２７の製造過程において、ゲルマニウムは、第１周辺基板部内をプリアモルファス化しうる。プリアモルファス化された領域では、炭素に例示される不純物による導電型不純物の拡散抑制作用が高まり易い。この例におけるゲルマニウムは、炭素に例示される不純物による導電型不純物の拡散抑制作用を高めうるプリアモルファス化がなされた痕跡でありうる。
　第１特定層は、ゲルマニウムに代えて、あるいはゲルマニウムとともに、シリコン、アルゴン、クリプトン又はキセノンを含んでいてもよい。より一般的には、第１特定層は、ゲルマニウム、シリコン、アルゴン、クリプトン及びキセノンからなる群より選択される少なくとも１つの元素を含んでいてもよい。これらの元素は、炭素に例示される不純物による導電型不純物の拡散抑制作用を高めうるプリアモルファス化がなされた痕跡でありうる。
　一例では、第１周辺トランジスタ２７は、エンドオブレンジ（ＥＯＲ）欠陥を含む。第１特定層の少なくとも一部は、ＥＯＲ欠陥の上方かつ平面視でＥＯＲ欠陥と重複する位置にある。この文脈において、ＥＯＲ欠陥の上方とは、ＥＯＲ欠陥から見て、第１周辺基板部におけるゲート電極３０２が設けられた表面側を意味する。上記のように、第１周辺基板部内のプリアモルファス化された領域では、炭素に例示される不純物による導電型不純物の拡散抑制作用が高まり易い。上述の説明から理解されるように、第１周辺トランジスタ２７の製造過程において、第１周辺基板部がアモルファス化した状態で熱処理が施された場合に、熱処理前のアモルファス・クリスタル（ａ／ｃ）界面直下の領域にＥＯＲ欠陥が形成され得る。この例におけるＥＯＲ欠陥は、炭素に例示される不純物による導電型不純物の拡散抑制作用を高め得るプリアモルファス化がなされた痕跡であり得る。第１特定層の全体が、ＥＯＲ欠陥の上方かつ平面視でＥＯＲ欠陥と重複する位置にあってもよい。
　一例では、第１周辺トランジスタ２７は、第１周辺基板部の深さ方向に関して拡散抑制種が偏析した第１偏析部を含む。第１特定層の少なくとも一部は、第１偏析部の上方かつ平面視で第１偏析部と重複する位置にある。上記のように、第１周辺基板部内のプリアモルファス化された領域では、炭素に例示される不純物による導電型不純物の拡散抑制作用が高まり易い。第１周辺トランジスタ２７の製造過程において、第１周辺基板部がアモルファス化した状態で熱処理が施された場合に、熱処理前のアモルファス・クリスタル（ａ／ｃ）界面直下の領域に第１偏析部が形成され得る。この例における第１偏析部は、炭素に例示される不純物による導電型不純物の拡散抑制作用を高め得るプリアモルファス化がなされた痕跡であり得る。第１特定層の全体が、第１偏析部の上方かつ平面視で第１偏析部と重複する位置にあってもよい。なお、「拡散抑制種が偏析した第１偏析部」という表現において、「偏析」は、拡散抑制種が不均一に偏在していることを意味するのであって、第１偏析部の形成過程を限定することを意図したものでない。
　第１偏析部について、第１周辺基板部における深さに対する拡散抑制種の濃度の関係である濃度プロファイルを用いて説明する。第１偏析部が存在する場合、上記濃度プロファイルでは、熱処理前のアモルファス・クリスタル（ａ／ｃ）界面の深さに実質的に対応する第１深さにおいて、濃度が極小値をとる。上記濃度プロファイルでは、第１深さよりも深い第２深さにおいて、濃度が極大値をとる。第１偏析部は、第１周辺基板部における、第１深さよりも深くかつ拡散抑制種の濃度が上記極小値よりも高い部分を指す。図１４の（ｂ）の炭素のプロファイルでは、「元のａ／ｃ界面」が第１深さに実質的に対応し、「元のａ／ｃ界面」直下における上に凸の部分が第１偏析部に対応する。
　本実施形態では、画素領域Ｒ１は、電荷蓄積領域Ｚを含む。電荷蓄積領域Ｚには、光電変換により生成された電荷が蓄積される。電荷蓄積領域Ｚは、不純物領域である。図３の例では、電荷蓄積領域Ｚは、不純物領域６０ｎに対応する。具体的には、光電変換部１０において光電変換がなされ、生成された電荷がプラグｃｙ及びコンタクトプラグｃｘを介して電荷蓄積領域Ｚへと送られ、電荷蓄積領域Ｚにおいて蓄積される。
　一例では、第１偏析部は、電荷蓄積領域Ｚよりも浅い。「第１偏析部は、電荷蓄積領域Ｚよりも浅い」は、画素基板部又は第１周辺基板部の深さ方向において、第１偏析部の最も深い部分が、電荷蓄積領域Ｚの最も深い部分よりも浅いことを意味する。
　一例では、第１特定層における炭素の濃度は、電荷蓄積領域Ｚにおける炭素の濃度よりも高い。第１特定層における炭素は、導電型不純物の拡散を抑制しうる。一方、電荷蓄積領域Ｚにおける炭素の存在は、暗電流の原因となりうる。よって、第１特定層における炭素の濃度が電荷蓄積領域Ｚにおける炭素の濃度よりも高いという特徴は、高性能の撮像装置が有しうるものである。「第１特定層における炭素の濃度は、電荷蓄積領域Ｚにおける炭素の濃度よりも高い」という表現において、電荷蓄積領域Ｚにおける炭素の濃度は、ゼロであってもよく、ゼロよりも高くてもよい。
　ここで、電荷蓄積領域Ｚの境界は、ジャンクションである。上述の通り、ジャンクションは、ｎ型の不純物の濃度とｐ型の不純物の濃度が等しい部分である。
　第１の定義では、「第１特定層における炭素の濃度は、電荷蓄積領域Ｚにおける炭素の濃度よりも高い」という表現における「炭素の濃度」は、濃度の最大値である。第２の定義では、この表現における「炭素の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第１特定層における炭素の濃度は、電荷蓄積領域Ｚにおける炭素の濃度よりも高い」と言える場合、「第１特定層における炭素の濃度は、電荷蓄積領域Ｚにおける炭素の濃度よりも高い」と扱うこととする。
　拡散抑制種が炭素である場合を考える。電荷蓄積領域Ｚにおける炭素の濃度Ｃ１に対する第１特定層における炭素の濃度Ｃ２の比率Ｃ２／Ｃ１は、例えば、１×１０5以上である。この比率は、例えば、１×１０11以下である。
　拡散抑制種が炭素であり、かつ、第１特定層が第１エクステンション拡散層に含まれている場合について考える。第１エクステンション拡散層における導電型不純物の濃度は、例えば、１×１０17ａｔｏｍｓ／ｃｍ3以上である。第１エクステンション拡散層における炭素の濃度は、例えば１×１０17ａｔｏｍｓ／ｃｍ3以上である。第１エクステンション拡散層における導電型不純物の濃度は、例えば、１×１０22ａｔｏｍｓ／ｃｍ3以下である。第１エクステンション拡散層における炭素の濃度は、例えば１×１０22ａｔｏｍｓ／ｃｍ3以下である。これらの説明は、第１エクステンション拡散層３０６ａ及び３０６ｂの両方に適用されうる。
　一例では、電荷蓄積領域Ｚにおける炭素の濃度は、実質的にゼロである。ここで、電荷蓄積領域Ｚにおける炭素の濃度が実質的にゼロであるとは、例えば、電荷蓄積領域Ｚにおける炭素の濃度が５×１０16ａｔｏｍｓ／ｃｍ3未満であることを言う。電荷蓄積領域Ｚには、意図して与えられた炭素が存在しなくてもよい。電荷蓄積領域Ｚにおける炭素の濃度はゼロａｔｏｍｓ／ｃｍ3であってもよい。
　第１特定層における拡散抑制種の濃度は、例えば、５×１０16ａｔｏｍｓ／ｃｍ3以上である。電荷蓄積領域Ｚにおける拡散抑制種の濃度に対する第１特定層における拡散抑制種の濃度の比率は、例えば、１×１０5以上である。この比率は、例えば、１×１０11以下である。
　本実施形態では、増幅トランジスタ２２は、第１周辺基板部内において、ソース６７ａ、ドレイン６７ｂ及びチャネル領域６８を有する。
　チャネル領域６８は、ソース６７ａ及びドレイン６７ｂの間に位置する。また、チャネル領域６８は、増幅トランジスタ２２のゲート下を含む領域に位置する。ここで、「増幅トランジスタ２２のゲート下」は、ソース６７ａ及びドレイン６７ｂとの間の電荷の経路のうち、平面視でゲート電極６７ｃと重複する部分を指す。
　一例では、第１特定層における炭素の濃度は、チャネル領域６８における炭素の濃度よりも高い。この構成は、暗電流を低減する観点から有利である。「第１特定層における炭素の濃度は、チャネル領域６８における炭素の濃度よりも高い」という表現において、チャネル領域６８における炭素の濃度は、ゼロであってもよく、ゼロよりも高くてもよい。
　第１の定義では、「第１特定層における炭素の濃度は、チャネル領域６８における炭素の濃度よりも高い」という表現における「炭素の濃度」は、濃度の最大値である。第２の定義では、この表現における「炭素の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第１特定層における炭素の濃度は、チャネル領域６８における炭素の濃度よりも高い」と言える場合、「第１特定層における炭素の濃度は、チャネル領域６８における炭素の濃度よりも高い」と扱うこととする。
　チャネル領域６８における拡散抑制種の濃度に対する第１特定層における拡散抑制種の濃度の比率は、例えば、１×１０5以上である。この比率は、例えば、１×１０11以下である。
　一例では、増幅トランジスタ２２は、画素特定層を有する。画素特定層は、画素基板部内に位置する。画素特定層は、導電型不純物を含む。
　画素特定層の導電型不純物の組成と第１特定層の導電型不純物の組成とは、同一であってもよく、異なっていてもよい。
　一例では、増幅トランジスタ２２のソース６７ａ及びドレイン６７ｂの少なくとも一方は、画素特定層を含む。
　一例では、チャネル領域６８は、画素特定層を含みうる。
　一例では、増幅トランジスタ２２は、エクステンション拡散層を有さない。
　ところで、第１周辺トランジスタ２７のゲート電極３０２の材料として、例えば、リンがドープされたポリシリコンを用いることも可能である。ただし、その場合、画素領域Ｒ１を加熱するための加熱処理により第１周辺領域Ｒ２も加熱されたときに、リンが第１周辺基板部に染み出すことがある。この点、一例に係る撮像装置では、第１周辺トランジスタ２７において、ｈｉｇｈ－ｋメタルゲートが構成されている。このようにすれば、ゲート電極３０２から第１周辺基板部への不純物の染み出しを抑制あるいは回避できる。このことは、第１周辺トランジスタ２７における短チャネル効果の抑制に貢献しうる。具体的には、金属でできたゲート電極３０２と、ｈｉｇｈ－ｋ材料でできたゲート絶縁膜３０１と、の組み合わせにより、ｈｉｇｈ－ｋメタルゲートを構成できる。ｈｉｇｈ－ｋ材料は、二酸化ケイ素と比べて高い比誘電率を有する材料を指す。ｈｉｇｈ－ｋ材料の例は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）等である。ｈｉｇｈ－ｋ材料は、高誘電体材料とも称されうる。
　第１周辺領域Ｒ２における第１周辺トランジスタ２７の数は、１つであってもよく、複数であってもよい。
　図１９では、図１の構成が採用される場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における複数の第１周辺トランジスタ２７とが、模式的に示されている。図２０では、図４の構成が採用される場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における複数の第１周辺トランジスタ２７とが、模式的に示されている。
　図１９及び図２０の例では、第１周辺領域Ｒ２において、複数の第１周辺トランジスタ２７が存在する。複数の第１周辺トランジスタ２７は、第１方向トランジスタ２７ａと、第２方向トランジスタ２７ｂと、を含む。第１方向トランジスタ２７ａは、平面視において、画素領域Ｒ１から第１方向Ｘ１に位置する。第２方向トランジスタ２７ｂは、平面視において、画素領域Ｒ１から第２方向Ｘ２に位置する。なお、「複数の第１周辺トランジスタ２７が存在する」という表現は、それらのトランジスタが完全同一であることを必須とすることを意図したものではない。後述の「２つの第１周辺トランジスタ」についても同様である。
　なお、第１方向Ｘ１及び第２方向Ｘ２は、互いに異なる方向である。図１９及び図２０の例では、第１方向Ｘ１及び第２方向Ｘ２は、互いに直交する方向である。
　図２１及び図２２に示すように、撮像装置は、第２周辺領域Ｒ３を備えていてもよい。第１周辺領域Ｒ２及び画素領域Ｒ１の間の信号の伝達は、第２周辺領域Ｒ３を介してなされる。図２１及び図２２の例において、第２周辺領域Ｒ３は、平面視において画素領域Ｒ１及び第１周辺領域Ｒ２の間に位置する。具体的には、第２周辺領域Ｒ３は、画素領域Ｒ１の外側に位置する。より具体的には、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１の外側に位置する。
　図２１及び図２２の例では、第２周辺領域Ｒ３は、第２周辺トランジスタ４２７を有している。第２周辺トランジスタ４２７は、第２周辺基板部に設けられている。一例では、第２周辺トランジスタ４２７は、ロジックトランジスタである。第２周辺トランジスタ４２７は、平面型（プレーナー型）のトランジスタであってもよく、３次元構造トランジスタであってもよい。３次元構造トランジスタの第１の例は、ＦｉｎＦＥＴ（Fin Field-Effect Transistor）である。３次元構造トランジスタの第２の例は、ナノワイヤＦＥＴ等のＧＡＡ（Gate all around）ＦＥＴである。３次元構造トランジスタの第３の例は、ナノシートＦＥＴである。
　図２１の例では、平面視において、第１周辺領域Ｒ２及び第２周辺領域Ｒ３は、Ｌ字状である。図２２の例では、平面視において、第１周辺領域Ｒ２は第２周辺領域Ｒ３を取り囲み、第２周辺領域Ｒ３は画素領域Ｒ１を取り囲んでいる。
　図２１及び図２２の例において、第２周辺領域Ｒ３における第２周辺トランジスタ４２７が有しうる構成を、図２３に示す。図２３の例では、第２周辺トランジスタ４２７はＰチャネルＭＯＳＦＥＴである。
　図２３の例において、第２周辺領域Ｒ３の第２周辺トランジスタ４２７には、第１周辺領域Ｒ２の第１周辺トランジスタ２７との類似点がある。具体的には、第２周辺トランジスタ４２７は、第１周辺トランジスタ２７と同様、ＭＩＳトランジスタである。第２周辺トランジスタ４２７は、第１周辺トランジスタ２７と同様に、ゲート電極４０２、第２ソース４１３ａ、第２ドレイン４１３ｂ、第２エクステンション拡散層４０６ａ、４０６ｂ、第２ポケット拡散層４０７ａ、４０７ｂ、第２チャネル領域４０３、ゲート絶縁膜４０１、オフセットスペーサ４０９ａ、４０９ｂ、第１のサイドウォール４０８Ａａ、４０８Ａｂ、第２のサイドウォール４０８Ｂａ、４０８Ｂｂを含む。特に矛盾がない限り、これらの構成要素については、第１周辺トランジスタ２７に関する説明を、第２周辺トランジスタ４２７に関する説明に援用できる。
　一例では、第２周辺トランジスタ４２７は、第２特定層を有する。第２特定層は、第２周辺基板部内に位置する。第２特定層は、導電型不純物を含む。
　第２特定層の導電型不純物の組成と第１特定層の導電型不純物の組成とは、同一であってもよく、異なっていてもよい。
　第２特定層は、拡散抑制種を含んでいてもよい。第２特定層が有する拡散抑制種は、第１特定層が有する拡散抑制種と同じであってもよく、異なっていてもよい。例えば、第１特定層の拡散抑制種が炭素であり、第２特定層の拡散抑制種が窒素及びフッ素であってもよい。
　一例では、第２周辺トランジスタ４２７は、第２ソース４１３ａ及び第２ドレイン４１３ｂを有する。第２ソース４１３ａ及び第２ドレイン４１３ｂの少なくとも一方は、第２特定層を含む。
　本実施形態では、第２周辺トランジスタ４２７は、第２周辺基板部内において、第２ソース４１３ａ、第２ドレイン４１３ｂ及び第２チャネル領域４０３を有する。
　第２チャネル領域４０３は、第２ソース４１３ａ及び第２ドレイン４１３ｂの間に位置する。また、第２チャネル領域４０３は、第２周辺トランジスタ４２７のゲート下を含む領域に位置する。ここで、「第２周辺トランジスタ４２７のゲート下」は、第２ソース４１３ａ及び第２ドレイン４１３ｂとの間の電荷の経路のうち、平面視でゲート電極４０２と重複する部分を指す。
　本実施形態では、第２周辺トランジスタ４２７は、第２周辺基板部内において、第２歪導入層を有する。第２歪導入層は、第２チャネル領域４０３に歪をもたらす。歪は、第２チャネル領域４０３のキャリア移動度を向上させる。この構成は、撮像装置の性能を向上させるのに適している。第２歪導入層が第２チャネル領域４０３にもたらす歪は、圧縮歪であってもよく、引っ張り歪であってもよい。
　本実施形態では、第２歪導入層は、結晶層である。具体的に、結晶層では、その層における原子又は分子が規則的かつ周期的に配列されることによって結晶格子を構成している。
　例えば、第２歪導入層は、シリコンゲルマニウム（ＳｉＧｅ）の結晶層、ゲルマニウム（Ｇｅ）の結晶層、ＩＩＩ－Ｖ族化合物の結晶層、シリコンカーバイド（ＳｉＣ）の結晶層、金属ダイカルコゲナイドの結晶層又はカーボンナノチューブの結晶層である。ＩＩＩ－Ｖ族化合物は、例えば、ＩｎＧａＡｓ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＩｎＧａＳｂ、ＡｌＧａＳｂである。
　第２周辺トランジスタ４２７がＰチャネルトランジスタである場合の第１歪導入層として、シリコンゲルマニウムの結晶層、ゲルマニウムの結晶層、遷移金属ダイカルコゲナイドの結晶層及びカーボンナノチューブの結晶層及びＩＩＩ－Ｖ族化合物の結晶層が例示される。第２周辺トランジスタ４２７がＮチャネルトランジスタである場合の第１歪導入層として、シリコンカーバイドの結晶層、金属ダイカルコゲナイドの結晶層及びカーボンナノチューブの結晶層が例示される。
　一具体例では、第２歪導入層は、Ｓｉ1-xＧｅxの結晶層である。Ｘは、０．１以上０．８５以下である。Ｘは、０．１以上０．６５以下であってもよい。
　本実施形態では、第２歪導入層は、単結晶層である。また、第２歪導入層は、エピタキシャル層である。
　一例では、第１歪導入層及び第２歪導入層が結晶層である。この例において、第１歪導入層を構成する結晶層の材料と、第２歪導入層を構成する結晶層の材料と、は同じであってもよく、異なっていてもよい。一具体例では、第１歪導入層及び第２歪導入層の両方がシリコンゲルマニウム結晶層である。別の具体例では、第１歪導入層はシリコンゲルマニウム結晶層であり、第２歪導入層はゲルマニウム結晶層である。
　例えば、第２周辺基板部は、第２下地層を有する。第２下地層は、第２歪導入層に隣接している。第２下地層は、第２歪導入層の下地である。第２歪導入層の結晶格子の格子定数と、第２下地層の結晶格子の格子定数とは、相違する。この相違による歪を、第２チャネル領域４０３は有する。この歪により、第２チャネル領域４０３のキャリア移動度が向上する。典型例では、第２下地層は、シリコンの単結晶層である。
　一例では、第２下地層は、第１エピタキシャル層１３５である。別例では、第２下地層は、支持基板１４０である。さらなる別例では、第２下地層は、第２周辺基板部におけるウェルである。このウェルは、第２周辺基板部と第１周辺基板部とで共有されたものであってもよく、共有されていないものであってもよい。このウェルは、第２周辺基板部と画素基板部とで共有されたものであってもよく、共有されていないものであってもよい。
　具体的に、第２歪導入層及び第２下地層は、エピタキシャル層であってもよい。また、第２歪導入層は、第２下地層よりも薄くてもよい。第２歪導入層が薄い構成においては、量子閉じ込め効果の発現が期待される。
　本実施形態では、第２歪導入層は、単結晶層である。また、第２歪導入層は、エピタキシャル層でありうる。
　本実施形態では、第２周辺トランジスタ４２７の導電型は、増幅トランジスタ２２の導電型と異なる。
　第２チャネル領域４０３、第２ソース４１３ａ及び第２ドレイン４１３ｂからなる群より選択される少なくとも１つは、第２歪導入層を含みうる。
　第１の構成例に係る第２周辺トランジスタ４２７では、第２チャネル領域４０３は、第２歪導入層を含む。
　一具体例では、第１の構成例に係る第２周辺トランジスタ４２７は、図５Ａ及び図５Ｂを参照して説明した構成と同様の構成を有する。
　第２の構成例に係る第２周辺トランジスタ４２７では、第２ソース４１３ａは、第２歪導入層を含む。第２ドレイン４１３ｂは、第２歪導入層を含む。つまり、第２周辺トランジスタ４２７は、複数の第２歪導入層を含む。第２ソース４１３ａに含まれた第２歪導入層と、第２ドレイン４１３ｂに含まれた第２歪導入層とは、互いに異なる層である。
　一具体例では、第２の構成例に係る第２周辺トランジスタ４２７は、図６Ａから図６Ｄを参照して説明した構成と同様の構成を有する。
　一例では、第２周辺基板部は、支持基板１４０を有する。第２周辺トランジスタ４２７は、第２周辺基板部内において、第２キャップ層を有する。第２周辺トランジスタ４２７の下部から上部に向かって順に、支持基板１４０と、第２歪導入層と、第２キャップ層とが並んでいる。第２キャップ層は、第２周辺基板部の上面を含む。第２キャップ層の導電型不純物の濃度は、支持基板１４０の導電型不純物の濃度よりも低い。
　第２キャップ層は、図５Ａ及び図５Ｂを参照して説明した第３エピタキシャル層１３７と同様のエピタキシャル層でありうる。第２キャップ層は、単結晶層でありうる。第２キャップ層は、ノンドープのエピタキシャル層であってもよい。
　一例では、第２チャネル領域４０３は、第２特定層を含みうる。
　一例では、第２周辺トランジスタ４２７は、第２エクステンション拡散層４０６ａ、４０６ｂを有する。第２エクステンション拡散層４０６ａ、４０６ｂは、第２ソース４１３ａ又は第２ドレイン４１３ｂに隣接している。第２エクステンション拡散層４０６ａ、４０６ｂは、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い。第２エクステンション拡散層４０６ａ、４０６ｂは、第２特定層を含みうる。
　「第２エクステンション拡散層は、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い」とは、第２周辺基板部の深さ方向において、第２エクステンション拡散層の最も深い部分が、第２ソース４１３ａ及び第２ドレイン４１３ｂの最も深い部分よりも浅いことを意味する。この文脈において、「浅い」を「接合深さが浅い」と称することもできる。
　図示の例では、第２周辺トランジスタ４２７は、第２エクステンション拡散層４０６ａ及び第２エクステンション拡散層４０６ｂを有する。第２エクステンション拡散層４０６ａは、第２ソース４１３ａに隣接している。第２エクステンション拡散層４０６ａは、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い。第２エクステンション拡散層４０６ｂは、第２ドレイン４１３ｂに隣接している。第２エクステンション拡散層４０６ｂは、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い。第２エクステンション拡散層４０６ａ及び第２エクステンション拡散層４０６ｂは、第２特定層を含みうる。
　一例では、第２周辺トランジスタ４２７は、第２ポケット拡散層４０７ａ、４０７ｂを有する。第２ポケット拡散層４０７ａ、４０７ｂは、第２ソース４１３ａ又は第２ドレイン４１３ｂに隣接している。第２ポケット拡散層４０７ａ、４０７ｂは、第２特定層を含みうる。
　図示の例では、第２周辺トランジスタ４２７は、第２ポケット拡散層４０７ａ及び第２ポケット拡散層４０７ｂを有する。第２ポケット拡散層４０７ａは、第２ソース４１３ａに隣接している。第２ポケット拡散層４０７ｂは、第２ドレイン４１３ｂに隣接している。第２ポケット拡散層４０７ａ及び第２ポケット拡散層４０７ｂは、第２特定層を含みうる。
　第２チャネル領域４０３、第２ソース４１３ａ、第２ドレイン４１３ｂ、第２エクステンション拡散層及び第２ポケット拡散層から選択される１つのみが、第２特定層を含んでいてもよい。具体的には、第２チャネル領域４０３、第２ソース４１３ａ、第２ドレイン４１３ｂ、第２エクステンション拡散層４０６ａ、第２エクステンション拡散層４０６ｂ、第２ポケット拡散層４０７ａ及び第２ポケット拡散層４０７ｂから選択される１つのみが、第２特定層を含んでいてもよい。
　第２チャネル領域４０３、第２ソース４１３ａ、第２ドレイン４１３ｂ、第２エクステンション拡散層及び第２ポケット拡散層から選択される２つ以上が、第２特定層を含んでいてもよい。具体的には、第２チャネル領域４０３、第２ソース４１３ａ、第２ドレイン４１３ｂ、第２エクステンション拡散層４０６ａ、第２エクステンション拡散層４０６ｂ、第２ポケット拡散層４０７ａ及び第２ポケット拡散層４０７ｂから選択される２つ以上が、第２特定層を含んでいてもよい。これらから選択される２つ以上が第２特定層を含む場合、これらが含む拡散抑制種の種類は、同じであってもよく、異なっていてもよい。例えば、第２ソース４１３ａの拡散抑制種が炭素であり、第２エクステンション拡散層４０６ａ、４０６ｂの拡散抑制種が窒素及びフッ素であってもよい。また、この場合、これらが含む導電型不純物の導電型は、同じであってもよく、異なっていてもよい。例えば、第２ソース４１３ａ及び第２ポケット拡散層４０７ａ、４０７ｂの一方がボロン含みその導電型がｐ型であり、他方がリンを含みその導電型がｎ型であってもよい。
　以上の説明から理解されるように、撮像装置が有する第２特定層の数は、１つであってもよく、複数であってもよい。
　第２特定層の位置の例について、さらに説明する。
　第１の構成例では、第２チャネル領域４０３は、第２歪導入層を含む。第１の構成例の一具体例では、構成（Ａ）及び構成（Ｂ）から選択される少なくとも１つが成立する。
　構成（Ａ）では、第２ポケット拡散層４０７ａ、４０７ｂは、第２特定層を含む。構成（Ｂ）では、第２ポケット拡散層４０７ａ、４０７ｂと第２歪導入層との間の領域は、第２特定層を含む。
　構成（Ａ）及び／又は構成（Ｂ）によれば、導電型不純物がＴＥＤにより第２ポケット拡散層４０７ａ、４０７ｂから第２チャネル領域４０３に向かう方向に拡散しうる状況において、拡散を抑制できる。なお、第２ポケット拡散層４０７ａ、４０７ｂと第２歪導入層との間の領域は、例えば、第２エクステンション拡散層４０６ａ、４０６ｂである。構成（Ａ）及び構成（Ｂ）において第２特定層が分布しうる領域の具体例は、図５Ｂの炭素注入層３１１の領域と同様の領域である。
　第２の構成例では、第２ソース４１３ａは、第２歪導入層を含む。第２ドレイン４１３ｂは、第２歪導入層を含む。第２の構成例の一具体例では、第２周辺基板部は、第２下地層を有する。構成（Ｃ）及び構成（Ｄ）から選択される少なくとも１つが成立する。
　構成（Ｃ）では、第２下地層と、第２ソース４１３ａに含まれた第２歪導入層と、の第３界面が存在する。第２ソース４１３ａの導電型不純物が、第３界面を跨いで第２下地層の第３領域に拡がっている。第３領域は、第２特定層を含む。
　構成（Ｄ）では、第２下地層と、第２ドレイン４１３ｂに含まれた第２歪導入層と、の第４界面が存在する。構成（Ｄ）では、第２ドレイン４１３ｂの導電型不純物が、第４界面を跨いで第２下地層の第４領域に拡がっている。構成（Ｄ）では、第４領域は、第２特定層を含む。
　構成（Ｃ）によれば、第２ソース４１３ａに含まれた第２歪導入層から第３界面を跨いで第２下地層の第３領域に導電型不純物が拡がっている状況においても、第２下地層において導電型不純物がＴＥＤにより拡散することを抑制できる。構成（Ｄ）によれば、第２ドレイン４１３ｂに含まれた第２歪導入層から第４界面を跨いで第２下地層の第４領域に導電型不純物が拡がっている状況においても、第２下地層において導電型不純物がＴＥＤにより拡散することを抑制できる。このため、短チャネル効果が抑制され、第１周辺トランジスタ２７の性能低下が抑制されうる。構成（Ｃ）及び構成（Ｄ）において第２特定層が分布しうる領域の具体例は、図６Ｂの炭素注入層３１１の領域と同様の領域である。
　一例では、第２エクステンション拡散層における導電型不純物の濃度は、第１エクステンション拡散層における導電型不純物の濃度よりも低い。第２エクステンション拡散層は、第１エクステンション拡散層よりも深い。上述の通り、第１エクステンション拡散層は、第１エクステンション拡散層３０６ａ又は第１エクステンション拡散層３０６ｂである。また、第２エクステンション拡散層は、第２エクステンション拡散層４０６ａ又は第２エクステンション拡散層４０６ｂである。
　「第２エクステンション拡散層は、第１エクステンション拡散層よりも深い」とは、第１周辺基板部又は第２周辺基板部の深さ方向において、第２エクステンション拡散層の最も深い部分が、第１エクステンション拡散層の最も深い部分よりも深いことを意味する。この文脈において、「深い」を「接合深さが深い」と称することもできる。
　第１の定義では、「第２エクステンション拡散層における導電型不純物の濃度は、第１エクステンション拡散層における導電型不純物の濃度よりも低い」という表現における「導電型不純物の濃度」は、濃度の最大値である。第２の定義では、この表現における「導電型不純物の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第２エクステンション拡散層における導電型不純物の濃度は、第１エクステンション拡散層における導電型不純物の濃度よりも低い」と言える場合、「第２エクステンション拡散層における導電型不純物の濃度は、第１エクステンション拡散層における導電型不純物の濃度よりも低い」と扱うこととする。また、この表現において、第１エクステンション拡散層における導電型不純物の種類と第２エクステンション拡散層における導電型不純物の種類とは、同じであってもよく異なっていてもよい。例えば、第１エクステンション拡散層における導電型不純物がボロンであり、第２エクステンション拡散層における導電型不純物がインジウムであってもよい。
　図示の例では、第２周辺トランジスタ４２７は、第２エクステンション拡散層４０６ａ及び第２エクステンション拡散層４０６ｂを有する。第２エクステンション拡散層４０６ａは、第２ソース４１３ａに隣接している。第２エクステンション拡散層４０６ａは、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い。第２エクステンション拡散層４０６ａは、導電型不純物を有する。第２エクステンション拡散層４０６ｂは、第２ドレイン４１３ｂに隣接している。第２エクステンション拡散層４０６ｂは、第２ソース４１３ａ及び第２ドレイン４１３ｂよりも浅い。第２エクステンション拡散層４０６ｂは、導電型不純物を有する。第２エクステンション拡散層４０６ａにおける導電型不純物の濃度は、第１エクステンション拡散層３０６ａにおける導電型不純物の濃度よりも低い。第２エクステンション拡散層４０６ａは、第１エクステンション拡散層３０６ａよりも深い。第２エクステンション拡散層４０６ｂにおける導電型不純物の濃度は、第１エクステンション拡散層３０６ｂにおける導電型不純物の濃度よりも低い。第２エクステンション拡散層４０６ｂは、第１エクステンション拡散層３０６ｂよりも深い。
　一例では、第１周辺トランジスタ２７のゲート長Ｌ27は、第２周辺トランジスタ４２７のゲート長Ｌ427よりも短い。第１周辺トランジスタ２７のゲート長Ｌ27が短いことは、第１周辺トランジスタ２７の微細化に有利であり、第１周辺トランジスタ２７を高速動作させる観点から有利である。一具体例では、第２周辺トランジスタ４２７がアナログ処理部に含まれており、第１周辺トランジスタ２７がデジタル処理部に含まれている。この具体例においては、第１周辺トランジスタ２７と第２周辺トランジスタ４２７とで異なるゲート長を採用することにより、デジタル処理部において、ゲート長Ｌ27が短い第１周辺トランジスタ２７の高速動作を活かしたデジタル処理が実現されうる。第１周辺トランジスタ２７がより微細であることにより、デジタル処理部におけるデジタル処理の高速化が可能となる。一方で、ゲート長Ｌ427が相対的に長いことにより、第２周辺トランジスタ４２７の閾値電圧のばらつきが抑制されうる。このため、アナログ処理部における第２周辺トランジスタ４２７のアナログ特性改善を併せて実現できる。
　第２周辺トランジスタ４２７のゲート長Ｌ427に対する第１周辺トランジスタ２７のゲート長Ｌ27の比率Ｌ27／Ｌ427は、例えば０．８以下であり、０．３４以下であってもよい。この比率は、例えば０．０１以上であり、０．０５以上であってもよい。
　一例では、増幅トランジスタ２２のゲート長Ｌ22は、第２周辺トランジスタ４２７のゲート長Ｌ427よりも長い。増幅トランジスタ２２のゲート長Ｌ22が長いことは、増幅トランジスタ２２の特性向上に有利でありうる。一具体例では、増幅トランジスタ２２は、アナログ処理部に含まれている。この具体例においては、ゲート長Ｌ22を長くし、増幅トランジスタ２２の閾値電圧のばらつきを小さくし、ペリグロム係数を改善し易い。アナログ処理部においては、これに基づく増幅トランジスタ２２の良好なアナログ特性を活かしたアナログ処理が実現されうる。
　増幅トランジスタ２２のゲート長Ｌ22に対する第２周辺トランジスタ４２７のゲート長Ｌ427の比率Ｌ427／Ｌ22は、例えば０．９５以下であり、０．９以下であってもよい。この比率は、例えば０．１以上であり、０．３６以上であってもよい。
　一例では、第１周辺トランジスタ２７のゲート絶縁膜３０１は、第２周辺トランジスタ４２７のゲート絶縁膜４０１よりも薄い。第１周辺トランジスタ２７のゲート絶縁膜３０１が薄いことは、第１周辺トランジスタ２７の微細化に有利であり、第１周辺トランジスタ２７を高速動作させる観点から有利である。一具体例では、第２周辺トランジスタ４２７がアナログ処理部に含まれており、第１周辺トランジスタ２７がデジタル処理部に含まれている。この具体例においては、第１周辺トランジスタ２７と第２周辺トランジスタ４２７とで異なるゲート絶縁膜の厚さを採用することにより、デジタル処理部において、ゲート絶縁膜３０１が薄い第１周辺トランジスタ２７の高速動作を活かしたデジタル処理が実現されうる。第１周辺トランジスタ２７がより微細であることにより、デジタル処理部におけるデジタル処理の高速化が可能となる。一方で、ゲート絶縁膜４０１が相対的に厚いことにより、第２周辺トランジスタ４２７の閾値電圧のばらつきが抑制されうる。このため、アナログ処理部における第２周辺トランジスタ４２７のアナログ特性改善を併せて実現できる。
　第２周辺トランジスタ４２７のゲート絶縁膜４０１の厚さＴ401に対する第１周辺トランジスタ２７のゲート絶縁膜３０１の厚さＴ301の比率Ｔ301／Ｔ401は、例えば０．７以下であり、０．３６以下であってもよい。この比率は、例えば０．１以上であり、０．２２以上であってもよい。
　一例では、増幅トランジスタ２２のゲート絶縁膜６９は、第２周辺トランジスタ４２７のゲート絶縁膜４０１よりも厚い。増幅トランジスタ２２のゲート絶縁膜６９が厚いことは、増幅トランジスタ２２の特性向上に有利でありうる。一具体例では、増幅トランジスタ２２は、アナログ処理部に含まれている。この具体例においては、ゲート絶縁膜６９を厚くし、増幅トランジスタ２２の閾値電圧のばらつきを小さくし、ペリグロム係数を改善し易い。アナログ処理部においては、これに基づく増幅トランジスタ２２の良好なアナログ特性を活かしたアナログ処理が実現されうる。
　増幅トランジスタ２２のゲート絶縁膜６９の厚さＴ69に対する第２周辺トランジスタ４２７のゲート絶縁膜４０１の厚さＴ401の比率Ｔ401／Ｔ69は、例えば、１未満である。この比率は、例えば、０．６８以上である。
　一具体例では、第２周辺トランジスタ４２７は、ロジックトランジスタである。第２周辺トランジスタ４２７は、画素ドライバ、ロードセル、カラムアンプ、コンパレータ等に組み込まれた状態で、アナログ動作を行うことができる。アナログ動作においては、ダイナミックレンジが広いことが有利でありうる。広いダイナミックレンジを確保するには、トランジスタの動作電圧が高く、電圧レンジを広くとれることが有利である。例えば、画素電圧が３Ｖから３．５Ｖ程度の場合、動作電圧が３．３Ｖであることが有利でありうる。この点、この具体例では、第２周辺トランジスタ４２７のゲート長Ｌ427は、第１周辺トランジスタ２７のゲート長Ｌ27よりも長い。第２周辺トランジスタ４２７のゲート絶縁膜４０１は、第１周辺トランジスタ２７のゲート絶縁膜３０１よりも厚い。ゲート長Ｌ427が長くゲート絶縁膜４０１が厚いことは、第２周辺トランジスタ４２７の動作電圧を高くする観点から有利である。なお、上記の文脈において、動作電圧は、トランジスタがオンであるときのそのトランジスタのドレイン電圧である。画素電圧は、画素における電荷蓄積ノードの電圧である。
　この具体例では、第２周辺トランジスタ４２７の動作電圧は、第１周辺トランジスタ２７の動作電圧よりも高い。第２周辺トランジスタ４２７の動作電圧は、例えば、３．３Ｖである。第１周辺トランジスタ２７の動作電圧は、例えば、１．２Ｖである。
　この具体例では、第２周辺トランジスタ４２７では、第１周辺トランジスタ２７に比べ、ゲート長が長くゲート絶縁膜が厚いため、閾値電圧のばらつきが小さい。閾値電圧のばらつきが小さいことも、有利な特徴である。また、この具体例では、第２周辺トランジスタ４２７の閾値電圧は、第１周辺トランジスタ２７の閾値電圧よりも高い。第２周辺トランジスタ４２７の閾値電圧は、例えば、０．５Ｖ程度である。第１周辺トランジスタ２７の閾値電圧は、例えば、０．３Ｖ程度である。
　一例では、第１特定層における拡散抑制種の濃度は、第２特定層における拡散抑制種の濃度よりも高い。「第１特定層における拡散抑制種の濃度は、第２特定層における拡散抑制種の濃度よりも高い」という表現において、第２特定層における拡散抑制種の濃度は、ゼロであってもよく、ゼロよりも高くてもよい。
　第１の定義では、「第１特定層における拡散抑制種の濃度は、第２特定層における拡散抑制種の濃度よりも高い」という表現における「拡散抑制種の濃度」は、濃度の最大値である。第２の定義では、この表現における「拡散抑制種の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第１特定層における拡散抑制種の濃度は、第２特定層における拡散抑制種の濃度よりも高い」と言える場合、「第１特定層における拡散抑制種の濃度は、第２特定層における拡散抑制種の濃度よりも高い」と扱うこととする。また、この表現において、第１特定層における拡散抑制種の種類と第２特定層における拡散抑制種の種類とは、同じであってもよく異なっていてもよい。例えば、第１特定層における拡散抑制種が炭素であり、第２特定層における拡散抑制種が窒素及びフッ素であってもよい。
　第１特定層における炭素の濃度は、第２特定層における炭素の濃度よりも高くてもよい。第１特定層における窒素の濃度は、第２特定層における窒素の濃度よりも高くてもよい。第１特定層におけるフッ素の濃度は、第２特定層におけるフッ素の濃度よりも高くてもよい。第１特定層におけるゲルマニウムの濃度は、第２特定層におけるゲルマニウムの濃度よりも高くてもよい。第１特定層におけるシリコンの濃度は、第２特定層におけるシリコンの濃度よりも高くてもよい。第１特定層におけるアルゴンの濃度は、第２特定層におけるアルゴンの濃度よりも高くてもよい。
　一例では、第２特定層における炭素の濃度は、増幅トランジスタ２２のチャネル領域６８における炭素の濃度よりも高い。「第２特定層における炭素の濃度は、増幅トランジスタ２２のチャネル領域６８における炭素の濃度よりも高い」という表現において、増幅トランジスタ２２のチャネル領域６８における炭素の濃度は、ゼロであってもよく、ゼロよりも高くてもよい。
　第２特定層における拡散抑制種の濃度は、例えば、５×１０16ａｔｏｍｓ／ｃｍ3以上である。電荷蓄積領域Ｚにおける拡散抑制種の濃度に対する第２特定層における拡散抑制種の濃度の比率は、例えば、１×１０5以上である。この比率は、例えば、１×１０11以下である。
　第１の定義では、「第２特定層における炭素の濃度は、増幅トランジスタ２２のチャネル領域６８における炭素の濃度よりも高い」という表現における「炭素の濃度」は、濃度の最大値である。第２の定義では、この表現における「炭素の濃度」は、平均濃度である。上記の例では、第１の定義及び第２の定義の少なくとも一方に基づいて「第２特定層における炭素の濃度は、増幅トランジスタ２２のチャネル領域６８における炭素の濃度よりも高い」と言える場合、「第２特定層における炭素の濃度は、増幅トランジスタ２２のチャネル領域６８における炭素の濃度よりも高い」と扱うこととする。
　チャネル領域６８における拡散抑制種の濃度に対する第２特定層における拡散抑制種の濃度の比率は、例えば、１×１０5以上である。この比率は、例えば、１×１０11以下である。
　一例では、第２エクステンション拡散層は、窒素を含む。
　図示の例では、第２エクステンション拡散層４０６ａは、窒素を含む。第２エクステンション拡散層４０６ｂは、窒素を含む。
　第２エクステンション拡散層の窒素は、窒素（Ｎ）イオンのイオン注入に由来するものであってもよく、窒素分子Ｎ2の注入に由来するものであってもよい。図示の例では、第２エクステンション拡散層４０６ａの窒素は、窒素（Ｎ）イオンのイオン注入に由来するものであってもよく、窒素分子Ｎ2の注入に由来するものであってもよい。第２エクステンション拡散層４０６ｂの窒素は、窒素（Ｎ）イオンのイオン注入に由来するものであってもよく、窒素分子Ｎ2の注入に由来するものであってもよい。なお、イオン注入されたものであってもよい点は、第１エクステンション拡散層３０６ａ及び３０６ｂにおける炭素についても同様である。
　当然ながら、図２１から図２３に図示したトランジスタ以外のトランジスタが設けられていてもよい。図２４から図２７に示す例では、第１周辺領域Ｒ２は、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７を有している。第１周辺トランジスタ２７と第１周辺トランジスタ７２７との間には、素子分離２２０が配置されている。第２周辺領域Ｒ３は、第２周辺トランジスタ４２７及び第２周辺トランジスタ８２７を有している。第２周辺トランジスタ４２７と第２周辺トランジスタ８２７との間には、素子分離２２０が配置されている。なお、図２７では、第１周辺トランジスタ２７、第２周辺トランジスタ４２７及び増幅トランジスタ２２を簡略化して記載し、素子分離２２０の図示を省略している。
　図２４から図２７の例において、第１周辺トランジスタ７２７には、第１周辺トランジスタ２７との類似点がある。具体的には、第１周辺トランジスタ７２７は、第１周辺トランジスタ２７と同様、ＭＩＳトランジスタである。第１周辺トランジスタ７２７は、第１周辺トランジスタ２７と同様に、ゲート電極７０２、ソース７１３ａ、ドレイン７１３ｂ、エクステンション拡散層７０６ａ、７０６ｂ、ポケット拡散層７０７ａ、７０７ｂ、チャネル領域７０３、ゲート絶縁膜７０１、オフセットスペーサ７０９ａ、７０９ｂ、第１のサイドウォール７０８Ａａ、７０８Ａｂ、第２のサイドウォール７０８Ｂａ、７０８Ｂｂを含む。
　ただし、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７は、互いに極性が反対であるトランジスタである。具体的には、第１周辺トランジスタ２７はＰチャネルトランジスタであり、一方、第１周辺トランジスタ７２７はＮチャネルトランジスタである。第１ソースであるｐ型ソース拡散層３１３ａはｐ型であり、一方、ソース７１３ａはｎ型である。第１ドレインであるｐ型ドレイン拡散層３１３ｂはｐ型であり、一方、ドレイン７１３ｂはｎ型である。第１エクステンション拡散層３０６ａはｐ型であり、一方、エクステンション拡散層７０６ａはｎ型である。第１エクステンション拡散層３０６ｂはｐ型であり、一方、エクステンション拡散層７０６ｂはｎ型である。第１ポケット拡散層３０７ａはｎ型であり、一方、ポケット拡散層７０７ａはｐ型である。第１ポケット拡散層３０７ｂはｎ型であり、一方、ポケット拡散層７０７ｂはｐ型である。第１チャネル領域であるＮ型チャネル拡散層３０３はｎ型であり、一方、チャネル領域７０３はｐ型である。図２７において、第１周辺トランジスタ７２７は、ｎ型ウェルであるｎ型不純物領域８１ｎを含む。
　以下では、第１周辺トランジスタ７２７の構成要素に「第１」という序数詞を付してもよい。例えば、ソース７１３ａを第１ソースと称してもよい。また、ドレイン７１３ｂを第１ドレインと称してもよい。
　図示の例では、素子分離２２０は、ＳＴＩ構造である。ＳＴＩ構造は、トレンチ（溝）と、トレンチに充填された充填物を有する。充填物は、例えば、酸化物である。トレンチの深さは、例えば、５００ｎｍ程度である。ＳＴＩ構造は、ＳＴＩプロセスによって半導体基板１３０に形成されうる。
　図示の例では、第１周辺領域Ｒ２は、２つの第１周辺トランジスタ２７及び７２７と、ＳＴＩ構造である素子分離２２０と、を有する。ＳＴＩ構造である素子分離２２０は、２つの第１周辺トランジスタ２７及び７２７を分離している。ＳＴＩ構造である素子分離２２０は、トレンチを有する。
　図示の例では、２つの第１周辺トランジスタ２７及び７２７の少なくとも一方の第１特定層における拡散抑制種の分布範囲は、トレンチの底よりも浅い範囲である。なお、この文脈において、「拡散抑制種の分布範囲」は、拡散抑制種の濃度が５×１０16ａｔｏｍｓ／ｃｍ3以上である領域を指す。炭素等の分布範囲についても同様である。「トレンチの底」は、第１周辺基板部の深さ方向において、トレンチの最も深い部分を意味する。
　２つの第１周辺トランジスタ２７及び７２７の少なくとも一方の第１特定層における炭素の分布範囲は、トレンチの底よりも浅い範囲でありうる。２つの第１周辺トランジスタ２７及び７２７の少なくとも一方の第１特定層における窒素の分布範囲は、トレンチの底よりも浅い範囲でありうる。２つの第１周辺トランジスタ２７及び７２７の少なくとも一方の第１特定層におけるフッ素の分布範囲は、トレンチの底よりも浅い範囲でありうる。
　具体的には、２つの第１周辺トランジスタ２７及び７２７は、互いに極性が反対であるトランジスタである。平面視において、ＳＴＩ構造である素子分離２２０は、２つの第１周辺トランジスタ２７及び７２７の間、より具体的にはこれらの結ぶ線分上、に配置されている。図２６に例示しているように、ＳＴＩ構造は、自身の周囲に存する第１周辺基板部の部分から上方に突出していてもよい。
　なお、素子分離２２０は、注入分離領域であってもよい。
　図２４から図２７の例において、第２周辺トランジスタ８２７には、第２周辺トランジスタ４２７との類似点がある。具体的には、第２周辺トランジスタ８２７は、第２周辺トランジスタ４２７と同様、ＭＩＳトランジスタである。第２周辺トランジスタ８２７は、第２周辺トランジスタ４２７と同様に、ゲート電極８０２、ソース８１３ａ、ドレイン８１３ｂ、エクステンション拡散層８０６ａ、８０６ｂ、ポケット拡散層８０７ａ、８０７ｂ、チャネル領域８０３、ゲート絶縁膜８０１、オフセットスペーサ８０９ａ、８０９ｂ、第１のサイドウォール８０８Ａａ、８０８Ａｂ、第２のサイドウォール８０８Ｂａ、８０８Ｂｂを含む。
　ただし、第２周辺トランジスタ４２７及び第２周辺トランジスタ８２７は、互いに極性が反対であるトランジスタである。具体的には、第２周辺トランジスタ４２７はＰチャネルトランジスタであり、一方、第２周辺トランジスタ８２７はＮチャネルトランジスタである。第２ソース４１３ａはｐ型であり、一方、ソース８１３ａはｎ型である。第２ドレイン４１３ｂはｐ型であり、一方、ドレイン８１３ｂはｎ型である。第２エクステンション拡散層４０６ａはｐ型であり、一方、エクステンション拡散層８０６ａはｎ型である。第２エクステンション拡散層４０６ｂはｐ型であり、一方、エクステンション拡散層８０６ｂはｎ型である。第２ポケット拡散層４０７ａはｎ型であり、一方、ポケット拡散層８０７ａはｐ型である。第２ポケット拡散層４０７ｂはｎ型であり、一方、ポケット拡散層８０７ｂはｐ型である。第２チャネル領域４０３はｎ型であり、一方、チャネル領域８０３はｐ型である。
　第２周辺トランジスタ４２７の構成要素に「第２」という序数詞を付してもよい。例えば、ソース８１３ａを第２ソースと称してもよい。また、ドレイン８１３ｂを第２ドレインと称してもよい。
　念のため断っておくが、第２周辺領域Ｒ３は必須ではない。当然ながら、第２周辺トランジスタ４２７及び８２７は必須ではない。また、第１周辺領域Ｒ２において、第１周辺トランジスタ２７及び７２７の少なくとも一方をアナログ処理に用いてもよい。一具体例では、第１周辺領域Ｒ２において、ある第１周辺トランジスタがデジタル処理に用いられ、別の第１周辺トランジスタがアナログ処理に用いられる。
　特に矛盾がない限り、第１周辺トランジスタ２７及びその要素に関する説明を、第１周辺トランジスタ７２７及びその要素に関する説明に援用できる。特に矛盾がない限り、第２周辺トランジスタ４２７及びその要素に関する説明を、第２周辺トランジスタ８２７及びその要素に関する説明に援用できる。特に矛盾がない限り、第１周辺トランジスタ２７、第２周辺トランジスタ４２７及び増幅トランジスタ２２の関係に関する説明を、第１周辺トランジスタ７２７、第２周辺トランジスタ８２７及び増幅トランジスタ２２の関係に関する説明に援用できる。
　例えば、第１周辺トランジスタ７２７のゲート長Ｌ727は、増幅トランジスタ２２のゲート長Ｌ22よりも短くてもよい。第１周辺トランジスタ７２７のゲート長Ｌ727は、第２周辺トランジスタ８２７のゲート長Ｌ827よりも短くてもよい。第２周辺トランジスタ８２７のゲート長Ｌ827は、増幅トランジスタ２２のゲート長Ｌ22よりも短くてもよい。エクステンション拡散層７０６ａは、ソース７１３ａ及びドレイン７１３ｂよりも浅くてもよい。エクステンション拡散層７０６ｂは、ソース７１３ａ及びドレイン７１３ｂよりも浅くてもよい。エクステンション拡散層８０６ａは、ソース８１３ａ及びドレイン８１３ｂよりも浅くてもよい。エクステンション拡散層８０６ｂは、ソース８１３ａ及びドレイン８１３ｂよりも浅くてもよい。エクステンション拡散層７０６ａは、導電型不純物と拡散抑制種とを含んでいてもよい。エクステンション拡散層７０６ｂは、導電型不純物と拡散抑制種とを含んでいてもよい。エクステンション拡散層８０６ａは、窒素を含んでいてもよい。エクステンション拡散層８０６ａの窒素は、窒素（Ｎ）イオンのイオン注入に由来するものであってもよく、窒素分子Ｎ2の注入に由来するものであってもよい。エクステンション拡散層８０６ｂは、窒素を含んでいてもよい。エクステンション拡散層８０６ｂの窒素は、窒素（Ｎ）イオンのイオン注入に由来するものであってもよく、窒素分子Ｎ2の注入に由来するものであってもよい。
　上記の説明から理解されるように、撮像装置では、Ｎチャネルトランジスタである第２周辺トランジスタ８２７のエクステンション拡散層８０６ａ及びエクステンション拡散層８０６ｂの少なくとも一方が、窒素を含みうる。この窒素は、第２周辺基板部中の不純物分布だけでなく、第２周辺トランジスタ８２７のゲート絶縁膜の界面特性にも影響し、これにより撮像装置の信頼性が向上されうる。上記の窒素を含むエクステンション拡散層８０６ａ及びエクステンション拡散層８０６ｂの少なくとも一方は、いわゆるＬＤＤ拡散層であってもよい。
　Ｎチャネルトランジスタである第２周辺トランジスタ８２７のエクステンション拡散層８０６ａ及びエクステンション拡散層８０６ｂの少なくとも一方が窒素を含んでいる例において、Ｐチャネルトランジスタである第２周辺トランジスタ７２７のエクステンション拡散層７０６ａは、窒素を含んでいてもよく、窒素を含んでいなくてもよい。この例において、Ｐチャネルトランジスタである第２周辺トランジスタ７２７のエクステンション拡散層７０６ｂは、窒素を含んでいてもよく、窒素を含んでいなくてもよい。
　一例では、平面視において、増幅トランジスタ２２、第２周辺トランジスタ４２７、第２周辺トランジスタ８２７、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７は、この順に並んでいる。別例では、平面視において、増幅トランジスタ２２、第２周辺トランジスタ８２７、第２周辺トランジスタ４２７、第１周辺トランジスタ７２７及び第１周辺トランジスタ２７は、この順に並んでいる。平面視において、増幅トランジスタ２２、第２周辺トランジスタ４２７、第２周辺トランジスタ８２７、第１周辺トランジスタ７２７及び第１周辺トランジスタ２７が、この順に並んでいてもよい。平面視において、増幅トランジスタ２２、第２周辺トランジスタ８２７、第２周辺トランジスタ４２７、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７が、この順に並んでいてもよい。
　特に矛盾がない限り、図２４から図２７を参照して説明した事項は、図１６から図２０の例にも適用できる。
　上述の説明では、表面照射（Front Side Illumination:　FSI）型の撮像装置を例に挙げて説明した。ただし、上述の説明は、裏面照射（Back side Illumination:　BSI）型の撮像装置にも適用可能である。
　図２８は、一例に係る裏面照射型の撮像装置１００Ｃの模式図である。
　図２８に示す撮像装置１００Ｃでは、半導体基板１３０は、表面１３０ａ及び裏面１３０ｂを有する。裏面１３０ｂは、光が入射される側の面である。表面１３０ａは、光が入射される側とは反対側の面である。
　裏面１３０ｂ上に、光電変換部１０、カラーフィルタ８４及びオンチップレンズ８５がこの順に積層されている。典型例では、研磨された裏面１３０ｂに光電変換部１０が張り合わされることにより、半導体基板１３０と光電変換部１０とが接合されている。カラーフィルタ８４及びオンチップレンズ８５は省略されうる。また、光電変換部１０とカラーフィルタ８４との間及びカラーフィルタ８４とオンチップレンズ８５との間の少なくとも一方に、平坦化、保護等を目的とした層間絶縁膜を設けてもよい。
　表面１３０ａ上に、配線層８６が積層されている。配線層８６では、複数の配線８７が、絶縁体の内部に設けられている。複数の配線８７は、増幅トランジスタ２２、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７を接続先に電気的に接続するのに用いられている。例えば、配線８７は、光電変換部１０の画素電極１１と増幅トランジスタ２２のゲート電極６７ｃとを電気的に接続する電気経路８８の一部を構成する。具体的には、この例では、電気経路８８は、半導体基板１３０に設けられたシリコン貫通電極（Through-Silicon Via、ＴＳＶ）を含む。図２８では、シリコン貫通電極の図示は省略されている。図２８において、電気経路８８を表わす点線は、模式的なものであり、電気経路８８の位置等を限定する趣旨で描かれたものではない。なお、ＴＳＶ接続に代えて、Ｃｕ－Ｃｕ接続を採用してもよい。
　図２８では詳細な図示は行っていないが、増幅トランジスタ２２、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７には、図１から図２７を用いて説明した特徴を有しうる。光電変換部１０等の他の要素についても同様である。具体的には、この例では、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７は、ソース、ドレイン、エクステンション拡散層、ポケット拡散層等を含んでいる。半導体基板１３０は、支持基板１４０を含んでいる。
　撮像装置１００Ｃは、さらに、フォトダイオード８０及び転送トランジスタ２９を含む。フォトダイオード８０及び転送トランジスタ２９は、半導体基板１３０内に設けられている。具体的には、画素領域Ｒ１は、画素基板部内に設けられたフォトダイオード８０を有する。上述の通り、画素基板部は、少なくとも１つの半導体基板１３０のうち、画素領域Ｒ１に位置する部分を指す。
　フォトダイオード８０は、光電変換部１０と同様、光電変換部に該当する。フォトダイオード８０は、光電変換により信号電荷を生成する。転送トランジスタ２９は、この信号電荷を図示しない電荷蓄積領域に転送する。
　図２８に示す裏面照射型の構成によれば、オンチップレンズ８５及びカラーフィルタ８４側からフォトダイオード８０への光の照射が配線層８６の配線８７により妨げられることがない。このため、フォトダイオード８０による効率的な光電変換が可能である。
　図２９から図３２は、図２８に示す撮像装置１００Ｃの画素領域Ｒ１、第１周辺領域Ｒ２及び第２周辺領域Ｒ３がとりうる形状を示す模式図である。
　図２９の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１を取り囲んでいる。平面視において、第１周辺領域Ｒ２は、第２周辺領域Ｒ３を取り囲んでいる。具体的には、図２９の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１の外側で、ロの字を呈している。平面視において、第１周辺領域Ｒ２は、第２周辺領域Ｒ３の外側で、ロの字を呈している。
　図３０の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１の外側で、コの字を呈している。平面視において、第１周辺領域Ｒ２は、第２周辺領域Ｒ３の外側で、コの字を呈している。
　図３１の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１の外側で、Ｌ字を呈している。平面視において、第１周辺領域Ｒ２は、第２周辺領域Ｒ３の外側で、Ｌ字を呈している。
　図３２の例では、平面視において、第２周辺領域Ｒ３は、画素領域Ｒ１の外側で、真っ直ぐに延びている。平面視において、第１周辺領域Ｒ２は、第２周辺領域Ｒ３の外側で、真っ直ぐに延びている。
　図２９から図３２に示す画素領域Ｒ１、第１周辺領域Ｒ２及び第２周辺領域Ｒ３の形状は、図２８に示す撮像装置１００Ｃにも適用可能である。また、これらの形状は、図１から図２７に示す撮像装置１００Ａ及び１００Ｂにも適用可能である。
　上述の説明では、単一の半導体基板を用いた撮像装置を例に挙げて説明した。ただし、上述の説明は、複数の半導体基板が互いに積層された、いわゆるチップスタックの撮像装置にも適用可能である。チップスタックの撮像装置は、チップ積層型の撮像装置とも称されうる。
　図３３は、一例に係るチップスタックの撮像装置１００Ｄの模式図である。
　図３３に示す撮像装置１００Ｄでは、半導体基板１３０Ａと半導体基板１３０Ｂとが互いに積層されている。半導体基板１３０Ａには、画素領域Ｒ１及び第１周辺領域Ｒ２が設けられている。半導体基板１３０Ｂには、周辺回路１２０Ｃが設けられている。周辺回路１２０Ｃは、周辺回路１２０Ａ又は周辺回路１２０Ｂと等価な回路の一部又は全部を含みうる。
　図示は省略するが、半導体基板１３０Ａに設けられた素子と半導体基板１３０Ｂに設けられた素子との電気的な接続には、ＴＳＶ接続及びＣｕ－Ｃｕ接続の少なくとも一方が利用されうる。
　画素領域Ｒ１は、増幅トランジスタ２２を有する。第１周辺領域Ｒ２は、第１周辺トランジスタ２７を有する。
　一例では、撮像装置１００Ｄにおいて、第１周辺トランジスタ２７は、ロードトランジスタである。画素領域Ｒ１は、垂直信号線３５を介してロードトランジスタに接続されている。具体的には、増幅トランジスタ２２は、垂直信号線３５を介してロードトランジスタに接続されている。
　一具体例では、上記のロードトランジスタは、定電流源として機能する。ロードトランジスタによって決められる定電流が、増幅トランジスタ２２、垂直信号線３５及びロードトランジスタをこの順に流れる。増幅トランジスタ２２とロードトランジスタはソースフォロアを組む。このため、増幅トランジスタ２２のゲート電圧すなわち電荷蓄積領域Ｚの電圧に対応した電圧が、垂直信号線３５に現れる。この状態は、アドレストランジスタ２４がオンの状態である間、継続する。ロードトランジスタは、図２に示す負荷回路４５に含まれうる。なお、ロードトランジスタは、ロードセルトランジスタとも称されうる。
　撮像装置１００Ｄにおいて、第１周辺トランジスタ２７は、コンパレータ及びドライバの少なくとも一方に含まれていてもよい。
　図３３の例において、第１周辺トランジスタ２７は、周辺回路１２０Ｃに含まれていても含まれていなくてもよい。図３３の例において、第１周辺領域Ｒ２の外側に、第２周辺領域Ｒ３が設けられていてもよい。
　図２８から図３３の例においても、第１周辺トランジスタ２７は、歪導入層を含む。これにより、第１チャネル領域３０３に歪がもたらされ、第１チャネル領域であるＮ型チャネル拡散層３０３の移動度が向上する。また、第１特定層は拡散抑制種を含む。これにより、拡散抑制作用が奏される。これにより、熱処理に起因する第１周辺トランジスタ２７の性能劣化を抑制しつつ、画素領域Ｒ１における暗電流を抑制しうる。
　図２８から図３３の例において、画素領域Ｒ１、第１周辺領域Ｒ２及び第２周辺領域Ｒ３は、図１から図２７を用いて説明した特徴を有しうる。例えば、画素領域Ｒ１は、増幅トランジスタ２２の他に、アドレストランジスタ２４及びリセットトランジスタ２６等を含みうる。第１周辺領域Ｒ２は、第１周辺トランジスタ２７の他に、第１周辺トランジスタ７２７を含みうる。第２周辺領域Ｒ３は、第２周辺トランジスタ４２７の他に、第２周辺トランジスタ８２７を含みうる。
　以下、他の実施形態について説明する。以下では、既に説明した実施形態とその後に説明される実施形態とで共通する要素には同じ参照符号を付し、その説明を省略することがある。各実施形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施形態は、相互に組み合わされてもよい。
　（実施形態２）
　以下、図３４から図４８Ｂを参照しつつ、本開示の実施形態２について説明する。実施形態２では、半導体基板１３０を半導体基板１３０Ａと表記する。支持基板１４０を支持基板１４０Ａと表記する。
　実施形態２では、周辺回路１２０Ａの一部又は全部が、半導体基板１３０Ｂに形成される。周辺回路１２０Ａは、半導体基板１３０Ｂに設けられた第１周辺領域Ｒ２に位置する。半導体基板１３０Ａ及び半導体基板１３０Ｂは互いに積層されている。
　図３４は、画素領域Ｒ１、第１周辺領域Ｒ２及び遮断領域を示す模式的な断面図である。ここでは、複数の画素１１０を代表して２つの画素の断面が示されている。半導体基板１３０Ａ及び半導体基板１３０Ｂは互いに積層されている。具体的には、半導体基板１３０Ａ及び半導体基板１３０Ｂは、層間絶縁層である絶縁部９０Ｂを介して積層されている。
　半導体基板１３０Ｂは、半導体基板１３０Ａが有しうる特徴と同様の特徴を有しうる。後述の半導体基板１３０Ｃについても同様である。
　半導体基板１３０Ｂは、支持基板１４０Ｂを有する。支持基板１４０Ｂは、支持基板１４０Ａが有しうる特徴と同様の特徴を有しうる。例えば、支持基板１４０Ａと同様、支持基板１４０Ｂの上方に位置する不純物層及び不純物領域のそれぞれは、典型的には、支持基板１４０Ｂ上にエピタキシャル成長で得たエピタキシャル層への不純物のイオン注入によって形成されうる。これらの点は、半導体基板１３０Ｃの支持基板についても同様である。以下では、支持基板１４０Ｂとして、ｐ型シリコン基板を例示する。
　（画素領域及び周辺領域のトランジスタ）
　以下、図３５から図４２を参照しつつ、画素領域のトランジスタ及び周辺領域のトランジスタについて、さらに説明を行う。図３５、図３６、図３７、図３８、図３９、図４０、図４１及び図４２は、画素領域のトランジスタ及び周辺領域のトランジスタを説明する模式的な斜視図である。なお、図３５から図４２では、遮断領域２００Ａ、２００Ｂの図示は省略している。
　図３９及び図４０に示すように、撮像装置は、第２周辺領域Ｒ３を備えていてもよい。
　１つの半導体基板を用いて画素領域Ｒ１が構成され、別の１つの半導体基板を用いて第１周辺領域Ｒ２が構成されていてもよい。１つの半導体基板を用いて画素領域Ｒ１が構成され、別の１つの半導体基板を用いて第１周辺領域Ｒ２が構成され、さらに別の１つの半導体基板を用いて第２周辺領域Ｒ３が構成されていてもよい。１つの半導体基板を用いて画素領域Ｒ１が構成され、別の１つの半導体基板を用いて第１周辺領域Ｒ２及び第２周辺領域Ｒ３が構成されていてもよい。１つの半導体基板を用いて画素領域Ｒ１及び第２周辺領域Ｒ３が構成され、別の１つの半導体基板を用いて第１周辺領域Ｒ２が構成されていてもよい。このように、本実施形態では、撮像装置は、複数の半導体基板を有しうる。
　以下では、画素基板部、第１周辺基板部及び第２周辺基板部という用語を用いることがある。画素基板部は、複数の半導体基板のうち、画素領域Ｒ１に含まれた部分でありうる。第１周辺基板部は、複数の半導体基板のうち、第１周辺領域Ｒ２に含まれた部分でありうる。第２周辺基板部は、複数の半導体基板のうち、第２周辺領域Ｒ３に含まれた部分でありうる。
　画素基板部が１つの半導体基板に含まれ、第１周辺基板部が別の１つの半導体基板に含まれ、第２周辺基板部がさらに別の１つの半導体基板に含まれていてもよい。画素基板部が１つの半導体基板に含まれ、第１周辺基板部及び第２周辺基板部が別の１つの半導体基板に含まれていてもよい。画素基板部及び第２周辺基板部が１つの半導体基板に含まれ、第１周辺基板部が別の１つの半導体基板に含まれていてもよい。
　図３５及び図３６の例において、第１周辺領域Ｒ２及び画素領域Ｒ１は、互いに積層されている。画素領域Ｒ１は、半導体基板１３０Ａを用いて構成されている。第１周辺領域Ｒ２は、半導体基板１３０Ｂを用いて構成されている。
　図３５では、第１周辺領域Ｒ２が平面視で矩形状である場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における第１周辺トランジスタ２７とが、模式的に示されている。図３６では、第１周辺領域Ｒ２が平面視で枠状である場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における第１周辺トランジスタ２７とが、模式的に示されている。具体的に、図３６では、第１周辺領域Ｒ２は平面視でロの字状である。第１周辺領域Ｒ２は、平面視でＬ字状であってもよくコの字状であってもよい。
　図３４から図３６を参照した説明から理解されるように、本実施形態に係る撮像装置は、画素領域Ｒ１及び第１周辺領域Ｒ２を備える。画素領域Ｒ１は、画素基板部を有する。第１周辺領域Ｒ２は、第１周辺基板部を有する。画素基板部及び第１周辺基板部は、互いに積層されている。「画素基板部及び第１周辺基板部は、互いに積層されている」は、画素基板部及び第１周辺基板部の間に介在物が介在されている形態と介在物が介在されていない形態の両方を包含することを意図した表現である。典型的には、画素基板部及び第１周辺基板部は、絶縁部を介して積層されている。絶縁部は、図３４の層間絶縁層である絶縁部９０Ｂに対応しうる。
　以下、実施形態２において、第１特定層を用いる技術が上記のような性能向上に寄与しうる状況の一例を説明する。
　本実施形態の撮像装置では、画素領域Ｒ１に含まれる画素基板部及び第１周辺領域Ｒ２に含まれる第１周辺基板部は、互いに積層されている。このような撮像装置の製造過程においては、以下のような理由で、第１周辺領域Ｒ２が加熱されうる。第１に、第１周辺領域Ｒ２を形成する際に供給される熱により、第１周辺領域Ｒ２が加熱されうる。第２に、第１周辺領域Ｒ２と画素領域Ｒ１を別々に形成しその後それらを接合する場合には、接合のための加熱により、第１周辺領域Ｒ２が加熱されうる。第３に、第１周辺領域Ｒ２及び画素領域Ｒ１を含む積層構造を形成した後に画素領域Ｒ１の加熱処理を実行する場合には、その加熱処理により、第１周辺領域Ｒ２が加熱されうる。第１周辺領域Ｒ２の第１周辺トランジスタ２７が加熱されると、導電型不純物が拡散しうる。導電型不純物の拡散は、第１周辺トランジスタ２７の性能を劣化させうる。第１周辺トランジスタ２７の性能の劣化は、撮像装置の全体としての性能を劣化させうる。しかし、本実施形態の一例では、第１特定層は、拡散抑制種を含む。拡散抑制種は、導電型不純物の拡散抑制に寄与しうる。この拡散抑制作用は、第１周辺トランジスタ２７の性能劣化を抑制しうる。
　第１周辺領域Ｒ２が加熱されうる３つ目の理由として挙げた加熱処理に関し、さらに説明する。加熱処理は、画素領域Ｒ１においては、画素基板部における欠陥を低減させうる。欠陥を低減させることにより、撮像装置における暗電流が抑制されうる。一方、第１周辺領域Ｒ２においては、欠陥を低減させる必要性は必ずしも高くない。むしろ、第１周辺領域Ｒ２では、加熱処理に伴う導電型不純物の拡散に起因する、第１周辺トランジスタ２７の性能劣化を抑制するべき場合がある。性能劣化は、例えば、第１周辺トランジスタ２７の閾値電圧の望まれない変化である。
　一例では、画素領域Ｒ１は、光電変換層１２を有する。光電変換層１２、画素基板部及び第１周辺基板部は、互いに積層されている。典型例では、このような構成を有する画素領域Ｒ１を作製する場合、上記のような加熱処理を実施する。このため、この構成を有する画素領域Ｒ１を備えた撮像装置では、第１周辺トランジスタ２７の性能劣化を抑制しつつ暗電流を抑制するという上記の効果を享受しうる。
　一例では、撮像装置の製造方法は、画素基板部及び第１周辺基板部を含む積層構造を作製するステップと、積層構造における画素基板部を加熱するステップとをこの順に含む。このような製造方法では、画素基板部の加熱により、第１周辺基板部も加熱されうる。この場合、第１周辺トランジスタ２７の性能劣化を抑制しつつ暗電流を抑制するという上記の効果を享受できる。一具体例では、加熱するステップでは、画素基板部、特に電荷蓄積部近傍の様々な結晶欠陥及び欠陥準位を回復させるために熱処理を行う。このような画素基板部向けの加熱により、第１周辺基板部も加熱されうる。撮像装置を他の製造方法により製造することも可能である。
　図３７及び図３８の例において、第１周辺領域Ｒ２における第１周辺トランジスタ２７の数は、複数である。第１周辺領域Ｒ２及び画素領域Ｒ１は、互いに積層されている。画素領域Ｒ１は、半導体基板１３０Ａを用いて構成されている。第１周辺領域Ｒ２は、半導体基板１３０Ｂを用いて構成されている。
　図３７では、第１周辺領域Ｒ２が平面視で矩形状である場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における複数の第１周辺トランジスタ２７とが、模式的に示されている。図３８では、第１周辺領域Ｒ２が平面視で枠状である場合における、画素領域Ｒ１における増幅トランジスタ２２と、第１周辺領域Ｒ２における複数の第１周辺トランジスタ２７とが、模式的に示されている。具体的に、図３８では、第１周辺領域Ｒ２は平面視でロの字状である。第１周辺領域Ｒ２は、平面視でＬ字状であってもよくコの字状であってもよい。
　図３７及び図３８の例では、第１周辺領域Ｒ２において、複数の第１周辺トランジスタ２７が存在する。複数の第１周辺トランジスタ２７は、第１方向トランジスタ２７ａ及び第２方向トランジスタ２７ｂを含む。
　図３９及び図４０に示すように、撮像装置は、第２周辺領域Ｒ３を備えていてもよい。第２周辺領域Ｒ３は、第２周辺トランジスタ４２７を有している。
　図３９及び図４０の例では、第１周辺領域Ｒ２及び画素領域Ｒ１は、互いに積層されている。第２周辺領域Ｒ３及び画素領域Ｒ１は、互いに積層されている。画素領域Ｒ１は、半導体基板１３０Ａを用いて構成されている。第１周辺領域Ｒ２及び第２周辺領域Ｒ３は、半導体基板１３０Ｂを用いて構成されている。平面視において、第２周辺領域Ｒ３は、第１周辺領域Ｒ２の外側に位置する。図３９の例では、平面視において、第２周辺領域Ｒ３は、Ｌ字状である。図４０の例では、平面視において、第２周辺領域Ｒ３は、枠状であり第１周辺領域Ｒ２を取り囲んでいる。具体的に、図４０では、第２周辺領域Ｒ３は平面視でロの字状である。第２周辺領域Ｒ３はコの字状であってもよい。
　上記の説明から理解されるように、図３９及び図４０の例に係る撮像装置は、第２周辺領域Ｒ３を備える。第２周辺領域Ｒ３は、第２周辺基板部及び第２周辺トランジスタ４２７を有する。第２周辺トランジスタ４２７は、第２周辺基板部に設けられている。第１周辺基板部及び第２周辺基板部は、半導体基板１３０Ｂに含まれている。図３９及び図４０の例では、平面視において、第２周辺領域Ｒ３は、第１周辺領域Ｒ２の外側に位置する。
　当然ながら、図３９及び図４０に図示したトランジスタ以外のトランジスタが設けられていてもよい。図４１及び図４２に示す例では、第１周辺領域Ｒ２は、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７を有している。第１周辺トランジスタ２７と第１周辺トランジスタ７２７との間には、素子分離２２０が配置されている。第２周辺領域Ｒ３は、第２周辺トランジスタ４２７及び第２周辺トランジスタ８２７を有している。
　平面視において、第２周辺領域Ｒ３は、第１周辺領域Ｒ２の外側に位置する。図４１の例では、平面視において、第２周辺領域Ｒ３は、Ｌ字状である。図４２の例では、平面視において、第２周辺領域Ｒ３は、枠状であり第１周辺領域Ｒ２を取り囲んでいる。具体的に、図４２では、第２周辺領域Ｒ３は平面視でロの字状である。第２周辺領域Ｒ３はコの字状であってもよい。
　第２周辺トランジスタ４２７と第２周辺トランジスタ８２７との間には、素子分離２２０が配置されている。
　特に矛盾がない限り、図４１及び図４２を参照して説明した事項は、図３５から図３８の例にも適用できる。
　上述の説明では、表面照射型の撮像装置を例に挙げて説明した。ただし、上述の説明は、裏面照射型の撮像装置にも適用可能である。
　図４３は、一例に係る裏面照射型の撮像装置１００Ｅの模式図である。
　図４３に示す撮像装置１００Ｅでは、半導体基板１３０Ａは、表面１３０ａ及び裏面１３０ｂを有する。裏面１３０ｂは、光が入射される側の面である。表面１３０ａは、光が入射される側とは反対側の面である。
　裏面１３０ｂ上に、光電変換部１０、カラーフィルタ８４及びオンチップレンズ８５がこの順に積層されている。典型例では、研磨された裏面１３０ｂに光電変換部１０が張り合わされることにより、半導体基板１３０Ａと光電変換部１０とが接合されている。カラーフィルタ８４及びオンチップレンズ８５は省略されうる。また、光電変換部１０とカラーフィルタ８４との間及びカラーフィルタ８４とオンチップレンズ８５との間の少なくとも一方に、平坦化、保護等を目的とした層間絶縁膜を設けてもよい。
　表面１３０ａ上に、配線層８６が積層されている。配線層８６では、複数の配線８７が、絶縁体の内部に設けられている。複数の配線８７は、増幅トランジスタ２２、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７を接続先に電気的に接続するのに用いられている。例えば、配線８７は、光電変換部１０の画素電極１１と増幅トランジスタ２２のゲート電極６７ｃとを電気的に接続する電気経路８８の一部を構成する。具体的には、この例では、電気経路８８は、半導体基板１３０Ａに設けられたシリコン貫通電極（Through-Silicon Via、ＴＳＶ）を含む。図４３では、シリコン貫通電極の図示は省略されている。図４３において、電気経路８８を表わす点線は、模式的なものであり、電気経路８８の位置等を限定する趣旨で描かれたものではない。なお、ＴＳＶ接続に代えて、Ｃｕ－Ｃｕ接続を採用してもよい。
　図４９は、他の例に係る裏面照射型の撮像装置１００Fの模式図である。
　図４９に示す撮像装置１００Fでは、半導体基板１３０Ａは、表面１３０ａ及び裏面１３０ｂを有する。裏面１３０ｂは、光が入射される側の面である。表面１３０ａは、光が入射される側とは反対側の面である。
　図４３に示す撮像装置１００Ｅと同様に、裏面１３０ｂ上に、光電変換部１０、カラーフィルタ８４及びオンチップレンズ８５がこの順に積層されている。典型例では、研磨された裏面１３０ｂに光電変換部１０が張り合わされることにより、半導体基板１３０Ａと光電変換部１０とが接合されている。カラーフィルタ８４及びオンチップレンズ８５は省略されうる。また、光電変換部１０とカラーフィルタ８４との間及びカラーフィルタ８４とオンチップレンズ８５との間の少なくとも一方に、平坦化、保護等を目的とした層間絶縁膜を設けてもよい。
　表面１３０ａ上に、配線層８６が積層されている。配線層８６では、複数の配線８７が、絶縁体の内部に設けられている。複数の配線８７は、増幅トランジスタ２２、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７を接続先に電気的に接続するのに用いられている。例えば、配線８７は、光電変換部１０の画素電極１１と増幅トランジスタ２２のゲート電極６７ｃとを電気的に接続する電気経路８８の一部を構成する。具体的には、この例では、電気経路８８は、半導体基板１３０Ａに設けられたシリコン貫通電極（Through-Silicon Via、ＴＳＶ）を含む。図４９では、シリコン貫通電極の図示は省略されている。図４９において、電気経路８８を表わす点線は、模式的なものであり、電気経路８８の位置等を限定する趣旨で描かれたものではない。なお、ＴＳＶ接続に代えて、Ｃｕ－Ｃｕ接続を採用してもよい。
　撮像装置１００Fでは、配線層８６、配線層１８６、及び半導体基板１３０Bがこの順に積層されている。配線層１８６では、複数の配線１８７が、絶縁体の内部に設けられている。配線層８６及び配線層１８６は、電気的に接続されている。配線層８６と配線層１８６との電気的な接続は、Ｃｕ－Ｃｕ接続でもよく、TSV接続でもよい。
　図４３及び図４９では詳細な図示は行っていないが、増幅トランジスタ２２、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７には、先に説明した特徴を有しうる。光電変換部１０等の他の要素についても同様である。具体的には、この例では、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７は、ソース、ドレイン、エクステンション拡散層、ポケット拡散層等を含んでいる。半導体基板１３０Ａは、支持基板１４０Ａを含んでいる。半導体基板１３０Ｂは、支持基板１４０Ｂを含んでいる。
　以下、本開示の具体例に係る撮像装置について、図４４Ａから図４８Ｂを参照しながら説明する。図４４Ａから図４８Ｂにおいて、光電変換層１２、チャネル領域、第１エピタキシャル層１３５、第２エピタキシャル層１３６、第３エピタキシャル層１３７等の図示は省略されている。図４４Ａ、図４５Ａ、図４６Ａ、図４７Ａ、図４８Ａにおいて、半導体基板１３０Ａ、１３０Ｂ又は１３０Ｃ内の実線又は点線は、不純物が拡がる領域の境界を模式的に表している。点線は、拡散抑制種が拡がる領域の境界を模式的に表している。図４４Ａ、図４５Ａ、図４６Ａ、図４７Ａ、図４８Ａでは、炭素注入層３１１Ａａ又は炭素注入層３１１Ａｂを点線で例示している。絶縁部９０Ａから９０Ｃは、先に説明した層間絶縁層に対応しうる。
　図４４Ａは、第１具体例に係る撮像装置の模式的な断面図である。図４４Ｂは、第１具体例に係る撮像装置の模式的な斜視図である。図４４Ａでは、第２周辺トランジスタ４２７の図示は省略している。第１具体例に係る撮像装置では、画素領域Ｒ１は、半導体基板１３０Ａを用いて構成されている。第１周辺領域Ｒ２及び第２周辺領域Ｒ３は、半導体基板１３０Ｂを用いて構成されている。第１周辺領域Ｒ２は、第２周辺領域Ｒ３に取り囲まれている。第１具体例では、半導体基板１３０Ｂ、絶縁部９０Ｂ、半導体基板１３０Ａ、絶縁部９０Ａ及び光電変換層１２がこの順に積層されている。画素領域Ｒ１の周縁付近に、画素信号の出力部が設けられている。このため、画素信号を画素領域Ｒ１から第２周辺領域Ｒ３に導く配線の長さを短くすることができる。このことは、転送速度を確保する観点から有利である。
　図示を省略する第１具体例の変形例では、半導体基板１３０Ａ、絶縁部９０Ａ、半導体基板１３０Ｂ、絶縁部９０Ｂ及び光電変換層１２がこの順に積層される。この変形例では、第１周辺トランジスタ２７及び第２周辺トランジスタ４２７からなる群より選択される少なくとも１つとして、低温プロセスで製造できるトランジスタが利用されうる。低温プロセスは、高温プロセスに比べ導電型不純物の拡散を抑制可能であるため、周辺トランジスタの性能確保に寄与しうる。低温プロセスで製造できるトランジスタとしては、シリコントランジスタ、ゲルマニウムトランジスタ、カーボンナノチューブトランジスタ、ＴＭＤ（transition metal dichalcogenide）トランジスタ、酸化物半導体トランジスタ等が例示される。酸化物半導体トランジスタの酸化物半導体としては、Ｉｎ－Ｇａ－Ｚｎ－Ｏにより構成されるＩＧＺＯ、Ｉｎ－Ａｌ－Ｚｎ－Ｏにより構成されるＩＡＺＯ、Ｉｎ－Ｓｎ－Ｚｎ－Ｏにより構成されるＩＴＺＯ等が例示される。ＴＭＤトランジスタとしては、硫化モリブデン（ＭｏＳ2）トランジスタ、硫化タングステン（ＷＳ2）トランジスタ等が例示される。シリコントランジスタを利用する場合は、アモルファス化した拡散層を４００℃から６５０℃程度の範囲で固相再成長させるＳｏｌｉｄ　Ｐｈａｓｅ　Ｅｐｉｔａｘｉａｌ　Ｒｅｇｒｏｗｔｈ　（ＳＰＥＲ）等の低温拡散プロセスを用いることもできる。
　図４５Ａは、第２具体例に係る撮像装置の模式的な断面図である。図４５Ｂは、第２具体例に係る撮像装置の模式的な斜視図である。図４６Ａは、第３具体例に係る撮像装置の模式的な断面図である。図４６Ｂは、第３具体例に係る撮像装置の模式的な斜視図である。第２具体例及び第３具体例に係る撮像装置では、画素領域Ｒ１に含まれる画素基板部、第１周辺領域Ｒ２に含まれる第１周辺基板部及び第２周辺領域Ｒ３に含まれる第２周辺基板部は、互いに積層されている。第２具体例及び第３具体例では、画素領域Ｒ１は、半導体基板１３０Ａを用いて構成されている。第１周辺領域Ｒ２は、半導体基板１３０Ｂを用いて構成されている。第２周辺領域Ｒ３は、半導体基板１３０Ｃを用いて構成されている。画素基板部、第１周辺基板部及び第２周辺基板部は、絶縁膜等により分離され、例えば、プラグ等を介して電気的に接合され信号をやりとりできる。
　図４５Ａ及び図４５Ｂに示す第２具体例では、第１周辺領域Ｒ２に含まれる第１周辺基板部、第２周辺領域Ｒ３に含まれる第２周辺基板部及び画素領域Ｒ１に含まれる画素基板部は、この順に積層されている。半導体基板１３０Ｂ、半導体基板１３０Ｃ及び半導体基板１３０Ａがこの順に積層されている。第２周辺領域Ｒ３の第２周辺トランジスタ４２７のゲート長は、第１周辺領域Ｒ２の第１周辺トランジスタ２７のゲート長よりも長い。このため、相対的にゲート長が短くノイズの影響を受け易い第１周辺トランジスタ２７の画素領域Ｒ１からの距離を確保し易い。このため、第１周辺トランジスタ２７のノイズが画素特性に影響し難い。また、相対的にゲート長が長い第２周辺トランジスタ４２７を画素領域Ｒ１に近づけ易い。このため、画素領域Ｒ１から第２周辺トランジスタ４２７への信号電荷の転送速度を確保し易い。
　具体的には、第２具体例では、半導体基板１３０Ｂ、絶縁部９０Ｂ、半導体基板１３０Ｃ、絶縁部９０Ｃ、半導体基板１３０Ａ、絶縁部９０Ａ及び光電変換層１２がこの順に積層されている。
　図４６Ａ及び図４６Ｂに示す第３具体例では、第２周辺領域Ｒ３に含まれる第２周辺基板部、第１周辺領域Ｒ２に含まれる第１周辺基板部及び画素領域Ｒ１に含まれる画素基板部は、この順に積層されている。半導体基板１３０Ｃ、半導体基板１３０Ｂ及び半導体基板１３０Ａがこの順に積層されている。第１周辺領域Ｒ２の第１周辺トランジスタ２７は、接合深さが浅い第１エクステンション拡散層を有する。接合深さが浅い第１エクステンション拡散層では、熱によりその導電型不純物が拡散すると、第１周辺トランジスタ２７の特性が変動し易い。しかし、第３具体例では、第２周辺領域Ｒ３、第１周辺領域Ｒ２及び画素領域Ｒ１がこの順に積層されているため、撮像装置の製造過程において第２周辺領域Ｒ３、第１周辺領域Ｒ２及び画素領域Ｒ１をこの順に形成できる。このようにすれば、第２周辺領域Ｒ３を形成する際の熱が第１周辺領域Ｒ２に及び難い。このため、第１エクステンション拡散層を構成する導電型不純物の拡散層再分布を抑制し、第１周辺トランジスタ２７の特性の変動を抑制できる。
　具体的には、第３具体例では、半導体基板１３０Ｃ、絶縁部９０Ｃ、半導体基板１３０Ｂ、絶縁部９０Ｂ、半導体基板１３０Ａ、絶縁部９０Ａ及び光電変換層１２がこの順に積層されている。
　図４７Ａは、第４具体例に係る撮像装置の模式的な断面図である。図４７Ｂは、第４具体例に係る撮像装置の模式的な斜視図である。図４８Ａは、第５具体例に係る撮像装置の模式的な断面図である。図４８Ｂは、第５具体例に係る撮像装置の模式的な斜視図である。第４具体例及び第５具体例に係る撮像装置では、画素領域Ｒ１に含まれる画素基板部は、半導体基板１３０Ａに含まれている。第１周辺領域Ｒ２に含まれる第１周辺基板部及び第２周辺領域Ｒ３に含まれる第２周辺基板部は、それぞれ、半導体基板１３０Ｂに含まれた部分を有する。Ｎチャネルトランジスタである第１周辺トランジスタ７２７及び第２周辺トランジスタ８２７は、半導体基板１３０Ｂに設けられている。第１周辺領域Ｒ２に含まれる第１周辺基板部及び第２周辺領域Ｒ３に含まれる第２周辺基板部は、それぞれ、半導体基板１３０Ｃに含まれた部分を有する。Ｐチャネルトランジスタである第１周辺トランジスタ２７及び第２周辺トランジスタ４２７は、半導体基板１３０Ｃに設けられている。半導体基板１３０Ａ、半導体基板１３０Ｂ及び半導体基板１３０Ｃは、互いに積層されている。具体的には、半導体基板１３０Ｂ及び半導体基板１３０Ｃの両方において、平面視で、第２周辺領域Ｒ３は第１周辺領域Ｒ２の外側に位置する。より具体的には、半導体基板１３０Ｂ及び半導体基板１３０Ｃの両方において、平面視で、第２周辺領域Ｒ３は第１周辺領域Ｒ２を取り囲む枠状である。
　第４具体例及び第５具体例では、Ｎチャネルトランジスタ及びＰチャネルトランジスタを、互いに異なる半導体基板に設ける。この構成によれば、ｐ型不純物の拡散による熱的安定性の変化及びｎ型不純物の拡散による熱的安定性の変化を考慮して、半導体基板の積層順等といったプロセス工程を最適化し易くなる。また、第４具体例及び第５具体例では、Ｎチャネルトランジスタ及びＰチャネルトランジスタを、同一平面上に広がる１つの半導体基板ではなく、積層された互いに異なる半導体基板に設ける。この構成によれば、ＣＭＯＳ回路の面積を小さくし易い。例えば、この構成によれば、ＣＦＥＴ（Complementary FET）のように、ＣＭＯＳを構成するＮＦＥＴ及びＰＦＥＴを縦積みで積層して形成できる。このようにすれば、ＣＭＯＳ回路の面積を小さくし易い。ここで、縦積みとは、半導体基板の厚さ方向に沿って積層することをいう。さらに、第１周辺トランジスタ及び第２周辺トランジスタを互いに異なる半導体基板に設けることも可能である。このようにすると、面積を小さくすることがさらに容易となる。
　具体的には、第４具体例及び第５具体例では、半導体基板１３０Ｂにおける第１周辺領域Ｒ２に、第１周辺トランジスタ７２７が設けられている。半導体基板１３０Ｂにおける第２周辺領域Ｒ３に、第２周辺トランジスタ８２７が設けられている。半導体基板１３０Ｃにおける第１周辺領域Ｒ２に、第１周辺トランジスタ２７が設けられている。半導体基板１３０Ｃにおける第２周辺領域Ｒ３に、第２周辺トランジスタ４２７が設けられている。第１周辺トランジスタ７２７は、Ｎチャネルトランジスタであり、その動作電圧は第１電圧である。第２周辺トランジスタ８２７は、Ｎチャネルトランジスタであり、その動作電圧は第２電圧である。第１周辺トランジスタ２７は、Ｐチャネルトランジスタであり、その動作電圧は第１電圧である。第２周辺トランジスタ４２７は、Ｐチャネルトランジスタであり、その動作電圧は第２電圧である。第１電圧は、第２電圧よりも低い。第１電圧は、例えば、１．２Ｖである。第２電圧は、例えば、３．３Ｖである。
　トランジスタは、ｐ型の不純物として、ボロン（Ｂ）を含むことがある。トランジスタは、ｎ型の不純物として、ヒ素（Ａｓ）を含むことがある。ボロン（Ｂ）は、ヒ素（Ａｓ）よりも、過渡増速拡散が生じ易い。図４８Ａ及び図４８Ｂに示す第５具体例では、半導体基板１３０Ｂ、半導体基板１３０Ｃ及び半導体基板１３０Ａは、この順に積層されている。このため、第５具体例では、ｎ型の不純物を有する半導体基板１３０Ｂを形成してから、ｐ型の不純物を有する半導体基板１３０Ｃを形成できる。このようにすれば、導体基板１３０Ｂを形成するときの熱が、Ｐチャネルトランジスタである第１周辺トランジスタ２７及び第２周辺トランジスタ４２７に及び難い。この構成は、導電型不純物の過渡増速拡散を抑制する観点から有利である。
　一方、図４７Ａ及び図４７Ｂに示す第４具体例では、半導体基板１３０Ｃ、半導体基板１３０Ｂ及び半導体基板１３０Ａは、この順に積層されている。この構成を採用する場合、第１特定層において発現する過渡増速拡散の抑制の作用が活かされ易い。
　なお、第１具体例から第５具体例において、第１特定層は、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７の両方に設けられていてもよく、一方のみに設けられていてもよい。第１特定層は、第１周辺トランジスタ２７及び第１周辺トランジスタ７２７のいずれにも設けられていなくてもよい。第２特定層は、第２周辺トランジスタ４２７及び第２周辺トランジスタ８２７の両方に設けられていてもよく、一方のみに設けられていてもよい。第２特定層は、第２周辺トランジスタ４２７及び第２周辺トランジスタ８２７のいずれにも設けられていなくてもよい。
　第１具体例から第５具体例において、第１周辺トランジスタ２７は、図５Ａ及び図５Ｂを参照して説明した第１の構成例に係る構成を有する。ただし、第１具体例から第５具体例において、第１周辺トランジスタ２７は、図６Ａから図６Ｄを参照して説明した第２の構成例に係る構成を有していてもよい。第２周辺トランジスタ４２７、第１周辺トランジスタ７２７及び第２周辺トランジスタ８２７についても同様である。
　本開示に係る技術に関し、種々の変更を適用可能である。例えば、第１周辺トランジスタ７２７のポケット拡散層７０７ａ及びポケット拡散層７０７ｂ並びに第２周辺トランジスタ８２７のポケット拡散層８０７ａ及びポケット拡散層８０７ｂは省略可能である。また、遮断領域２００Ａ，２００Ｂは、省略可能である。また、第１周辺トランジスタ２７のドレイン、ソース及びゲート電極上に、シリサイド層が形成されていてもよい。
　第２周辺領域Ｒ３に関する特徴を、第１周辺領域Ｒ２に適用してもよい。例えば、第２周辺トランジスタ４２７及び８２７の特徴を、第１周辺トランジスタ２７及び７２７に適用してもよい。
　第１周辺領域Ｒ２に関する特徴を、第２周辺領域Ｒ３に適用してもよい。例えば、第１周辺トランジスタ２７及び７２７の特徴を、第２周辺トランジスタ４２７及び８２７に適用してもよい。
　画素領域Ｒ１に含まれる複数のトランジスタの一部を縦方向に縦積みしてもよい。これにより、各素子の面積を大きくすることができる。また、積層したトランジスタを含んだ基板を貼り合わせて画素領域Ｒ１を形成してもよい。
　本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、例えば、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。
１０　光電変換部
１１　画素電極
１２　光電変換層
１３　対向電極
２０　読み出し回路
２２　増幅トランジスタ
２４　アドレストランジスタ
２５　トランジスタ
２７、７２７　第１周辺トランジスタ
２７ａ　第１方向トランジスタ
２７ｂ　第２方向トランジスタ
４２７、８２７　第２周辺トランジスタ
２６　リセットトランジスタ
２７ｒ　第１周辺トランジスタが形成されるべき部分
２９　転送トランジスタ
３２　電源配線
３４　アドレス信号線
３５　垂直信号線
３６　リセット信号線
３８　電圧線
３９　リセット電圧線
４５　負荷回路
４７　カラム信号処理回路
４９　水平共通信号線
６０ｎ、６１ｎ、１３１、１３１ａ　不純物領域
６２　不純物層
６２ｂｎA　ｎ型注入層
６２ａｎ、６２ｂｎ　ｎ型半導体層
６３ｐ、６６ｐ　ｐ型半導体層
６４、６４ａ、６４ｂ　ｐ型領域
６５ｐ、８２ｐ　ｐ型不純物領域
３１３ａ　ソース拡散層
６７ａ、７１３ａ、８１３ａ　ソース
４１３ａ　第２ソース
３１３ｂ　ドレイン拡散層
６７ｂ、７１３ｂ、８１３ｂ　ドレイン
４１３ｂ　第２ドレイン
６７ｃ、３０２、４０２、７０２、８０２　ゲート電極
３０３　チャネル拡散層
６８、７０３、８０３　チャネル領域
４０３　第２チャネル領域
６９、３０１、４０１、７０１、８０１　ゲート絶縁膜
７０、３０９ａ、３０９ｂ、４０９ａ、４０９ｂ、７０９ａ、７０９ｂ、８０９ａ、８０９ｂ　オフセットスペーサ
７１ａ、７１ｂ、３０８Ａａ、３０８Ａｂ、４０８Ａａ、４０８Ａｂ、７０８Ａａ、７０８Ａｂ、８０８Ａａ、８０８Ａｂ　第１のサイドウォール
７２ａ、７２ｂ、３０８Ｂａ、３０８Ｂｂ、４０８Ｂａ、４０８Ｂｂ、７０８Ｂａ、７０８Ｂｂ、８０８Ｂａ、８０８Ｂｂ　第２のサイドウォール
８０　フォトダイオード
８１ｎ、８３ｎ　ｎ型不純物領域
８４　カラーフィルタ
８５　オンチップレンズ
８６、１８６　配線層
８７、１８７　配線
８８　電気経路
８９　導電構造
９０　層間絶縁層
９０Ａ、９０Ｂ、９０C　絶縁部
１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ、１００Ｅ、１００F　撮像装置
１１０　画素
１２０Ａ、１２０Ｂ、１２０Ｃ　周辺回路
１２２、１２９　垂直走査回路
１２４、１２７　水平信号読み出し回路
１２６　電圧供給回路
１２８　制御回路
１３０、１３０Ａ、１３０Ｂ、１３０C　半導体基板
１３０ａ　表面
１３０ｂ　裏面
１３１ｓ　シリサイド層
１３３　第１凹部
１３４　第２凹部
１３５　第１エピタキシャル層
１３５ｃ　凹部
１３６　第２エピタキシャル層
１３７　第３エピタキシャル層
１３８　第４エピタキシャル層
１３８ｅ、１３９ｅ　埋込部
１３８ｒ、１３９ｒ　せり上げ部
１３９　第５エピタキシャル層
１４０、１４０Ａ、１４０Ｂ　支持基板
２００Ａ、２００Ｂ　遮断領域
２１１、ｃｐ、ｃｘ　コンタクトプラグ
ｃｙ　プラグ
２２０　素子分離
３０３Ａ　ｎ型チャネル不純物注入層
３０４Ａ　ｎ型ウェル不純物注入層
３０６ａ、３０６ｂ　第１エクステンション拡散層
４０６ａ、４０６ｂ　第２エクステンション拡散層
７０６ａ、７０６ｂ、８０６ａ、８０６ｂ　エクステンション拡散層
３０６Ａａ、３０６Ａｂ　第１のｐ型不純物注入層
３０７ａ、３０７ｂ　第１ポケット拡散層
４０７ａ、４０７ｂ　第２ポケット拡散層
７０７ａ、７０７ｂ、８０７ａ、８０７ｂ　ポケット拡散層
３０７Ａａ、３０７Ａｂ　ｎ型ポケット不純物注入層
３１０ａ、３１０ｂ　アモルファス層
３１１、３１１Ａａ、３１１Ａｂ　炭素注入層
３１３Ａａ、３１３Ａｂ　第２のｐ型不純物注入層
ＦＤ　電荷蓄積ノード
Ｒ１　画素領域
Ｒ２　第１周辺領域
Ｒ３　第２周辺領域
Ｘ１、Ｘ２　方向
Ｚ　電荷蓄積領域

Claims (26)

  1. 　画素基板部と、前記画素基板部に設けられた画素トランジスタと、を含む画素領域と、
    　第１周辺基板部と、前記第１周辺基板部に設けられた少なくとも１つの第１周辺トランジスタと、を含む第１周辺領域と、を備え、
    　前記第１周辺領域と前記画素領域との間で信号が伝達され、
    　前記画素トランジスタ及び前記少なくとも１つの第１周辺トランジスタの各々はゲートを含み、
    　前記少なくとも１つの第１周辺トランジスタのゲート長は、前記画素トランジスタのゲート長よりも短く、
    　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１ソースと、第１ドレインと、前記第１ソース及び前記第１ドレインの間に位置しキャリアが移動する第１チャネル領域と、前記第１チャネル領域に歪をもたらす第１歪導入層と、をさらに含む、
    　撮像装置。
  2. 　前記第１歪導入層は、単結晶層である、
    　請求項１に記載の撮像装置。
  3. 　前記第１歪導入層は、エピタキシャル層である、
    　請求項１又は２に記載の撮像装置。
  4. 　前記第１歪導入層は、シリコンゲルマニウム、ゲルマニウム、ＩＩＩ－Ｖ族化合物、シリコンカーバイド、遷移金属ダイカルコゲナイド又はカーボンナノチューブの結晶層である、
    　請求項１から３のいずれか一項に記載の撮像装置。
  5. 　前記第１歪導入層は、Ｓｉ1-xＧｅxの結晶層であり、
    　Ｘは、０より大きく１より小さい、
    　請求項１から４のいずれか一項に記載の撮像装置。
  6. 　前記第１歪導入層は、Ｓｉ1-xＧｅxの結晶層であり、
    　Ｘは、０．１以上０．８以下である、
    　請求項１から５のいずれか一項に記載の撮像装置。
  7. 　前記第１周辺基板部は、前記第１歪導入層に隣接する第１下地層を含み、
    　前記第１歪導入層の結晶格子の格子定数は、前記第１下地層の結晶格子の格子定数と異なる、
    　請求項１から６のいずれか一項に記載の撮像装置。
  8. 　前記第１下地層は、シリコンの単結晶層である、
    　請求項７に記載の撮像装置。
  9. 　前記第１周辺基板部は、支持基板を含み、
    　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内において、第１キャップ層を含み、
    　前記撮像装置の下部から上部に向かって順に、前記支持基板と、前記第１歪導入層と、前記第１キャップ層とが並び、
    　前記第１キャップ層は、前記第１周辺基板部の上面を含み、
    　前記第１キャップ層の導電型不純物の濃度は、前記支持基板の導電型不純物の濃度よりも低い、
    　請求項１から８のいずれか一項に記載の撮像装置。
  10. 　前記第１キャップ層は、ノンドープのエピタキシャル層である、
    　請求項９に記載の撮像装置。
  11. 　前記第１チャネル領域は、前記第１歪導入層を含む、
    　請求項１から１０のいずれか一項に記載の撮像装置。
  12. 　前記第１ソースは、前記第１歪導入層を含み、
    　前記第１ドレインは、前記第１歪導入層を含む、
    　請求項１から１１のいずれか一項に記載の撮像装置。
  13. 　前記画素トランジスタは、画素ゲート絶縁膜をさらに含み、
    　前記少なくとも１つの第１周辺トランジスタは、第１周辺ゲート絶縁膜をさらに含み、
    　前記第１周辺ゲート絶縁膜は、前記画素ゲート絶縁膜よりも薄い、
    　請求項１から１２のいずれか一項に記載の撮像装置。
  14. 　導電型不純物の過渡増速拡散を抑制する少なくとも１種類の不純物を拡散抑制種と定義したとき、
    　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内に位置する第１特定層であって前記拡散抑制種を含む第１特定層をさらに含み、
    　前記拡散抑制種は、炭素、窒素及びフッ素からなる群より選択される少なくとも１つを含む、
    　請求項１から６のいずれか一項に記載の撮像装置。
  15. 　前記第１チャネル領域は、前記第１歪導入層を含み、
    　前記少なくとも１つの第１周辺トランジスタは、第１ポケット拡散層をさらに含み、
    　前記第１ポケット拡散層は、前記第１ソース又は前記第１ドレインに隣接し、
    　前記第１特定層が、（ａ）前記第１ポケット拡散層、及び（ｂ）前記第１ポケット拡散層と前記第１歪導入層との間の領域からなる群より選択される少なくとも１つの中に含まれる、
    　請求項１４に記載の撮像装置。
  16. 　前記第１ソース及び前記第１ドレインからなる群から選択される少なくとも１つは、前記第１歪導入層を含み、
    　前記第１周辺基板部は、第１下地層を含み、
    　前記第１ソース及び前記第１ドレインからなる群から選択される前記少なくとも１つにおける導電型不純物が、前記第１下地層と、前記第１ソース及び前記第１ドレインからなる群から選択される前記少なくとも１つに含まれる前記第１歪導入層と、の界面を跨いで、前記第１下地層の第１領域に拡がっており、
    　前記第１領域は、前記第１特定層を含む、
    　請求項１４又は１５に記載の撮像装置。
  17. 　注入された領域のアモルファス化を引き起こす少なくとも１種類の不純物をアモルファス化種と定義したとき、
    　前記第１特定層は、前記アモルファス化種を含み、
    　前記アモルファス化種は、ゲルマニウム、シリコン及びアルゴンからなる群より選択される少なくとも１つを含む、
    　請求項１４から１６のいずれか一項に記載の撮像装置。
  18. 　前記画素領域は、光電変換により生成された電荷が蓄積され、不純物領域である、電荷蓄積領域をさらに含み、
    　前記第１特定層における炭素の濃度は、前記電荷蓄積領域における炭素の濃度よりも高い、
    　請求項１４から１７のいずれか一項に記載の撮像装置。
  19. 　前記画素トランジスタは、ソースと、ドレインと、前記ソース及び前記ドレインの間に位置しキャリアが移動するチャネル領域とをさらに含み、
    　前記第１特定層における炭素の濃度は、前記画素トランジスタの前記チャネル領域における炭素の濃度よりも高い、
    　請求項１４から１７のいずれか一項に記載の撮像装置。
  20. 　導電型不純物の過渡増速拡散を抑制する少なくとも１種類の不純物を拡散抑制種と定義したとき、
    　前記少なくとも１つの第１周辺トランジスタは、前記第１周辺基板部内に位置する第１特定層であって前記拡散抑制種を含む第１特定層をさらに含み、
    　前記少なくとも１つの第１周辺トランジスタは、２つの第１周辺トランジスタを含み、
    　前記第１周辺領域は、シャロートレンチアイソレーション構造をさらに含み、
    　前記シャロートレンチアイソレーション構造は、前記２つの第１周辺トランジスタを分離し、
    　前記シャロートレンチアイソレーション構造は、トレンチを含み、
    　前記２つの第１周辺トランジスタの少なくとも一方の前記第１特定層における前記拡散抑制種の分布範囲は、前記トレンチの底よりも浅い範囲である、
    　請求項１から１３のいずれか一項に記載の撮像装置。
  21. 　第２周辺基板部と、前記第２周辺基板部に設けられた第２周辺トランジスタと、を含む第２周辺領域をさらに備え、
    　前記信号は、前記第２周辺領域を介して、前記第１周辺領域と前記画素領域との間で伝達され、
    　前記第２周辺トランジスタはゲートを含み、
    　前記少なくとも１つの第１周辺トランジスタのゲート長は、前記第２周辺トランジスタのゲート長よりも短く、
    　前記画素トランジスタのゲート長は、前記第２周辺トランジスタのゲート長よりも長く、
    　前記第２周辺トランジスタは、前記第２周辺基板部内において、第２ソースと、第２ドレインと、前記第２ソース及び前記第２ドレインの間に位置しキャリアが移動する第２チャネル領域と、前記第２チャネル領域に歪をもたらす第２歪導入層と、をさらに含む、
    　請求項１から１２のいずれか一項に記載の撮像装置。
  22. 　前記第２周辺基板部は、前記第２歪導入層に隣接する第２下地層を含み、
    　前記第２歪導入層の結晶格子の格子定数は、前記第２下地層の結晶格子の格子定数と異なる、
    　請求項２１に記載の撮像装置。
  23. 　前記第２チャネル領域、前記第２ソース及び前記第２ドレインからなる群より選択される少なくとも１つは、前記第２歪導入層を含む、
    　請求項２１又は２２に記載の撮像装置。
  24. 　前記画素トランジスタは、画素ゲート絶縁膜をさらに含み、
    　前記少なくとも１つの第１周辺トランジスタは、第１周辺ゲート絶縁膜をさらに含み、
    　前記第２周辺トランジスタは、第２周辺ゲート絶縁膜をさらに含み、
    　前記第１周辺ゲート絶縁膜は、前記第２周辺ゲート絶縁膜よりも薄く、
    　前記画素ゲート絶縁膜は、前記第２周辺ゲート絶縁膜よりも厚い、
    　請求項２１から２３のいずれか一項に記載の撮像装置。
  25. 　前記第１周辺領域は、前記画素領域の外側に位置し、
    　前記画素基板部及び前記第１周辺基板部は、単一の半導体基板に含まれている、
    　請求項１から２４のいずれか一項に記載の撮像装置。
  26. 　前記画素基板部及び前記第１周辺基板部は、互いに積層されている、
    　請求項１から２４のいずれか一項に記載の撮像装置。
PCT/JP2022/043658 2022-01-11 2022-11-28 撮像装置 WO2023135953A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022002621 2022-01-11
JP2022-002621 2022-01-11

Publications (1)

Publication Number Publication Date
WO2023135953A1 true WO2023135953A1 (ja) 2023-07-20

Family

ID=87278844

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/043658 WO2023135953A1 (ja) 2022-01-11 2022-11-28 撮像装置

Country Status (2)

Country Link
TW (1) TW202329441A (ja)
WO (1) WO2023135953A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284722A (ja) * 1997-04-01 1998-10-23 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔ及びその製造方法
WO2008102451A1 (ja) * 2007-02-22 2008-08-28 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2020057658A (ja) * 2018-09-28 2020-04-09 株式会社ニコン 撮像素子、撮像装置、及び、撮像素子の製造方法
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284722A (ja) * 1997-04-01 1998-10-23 Oki Electric Ind Co Ltd Ｍｏｓｆｅｔ及びその製造方法
WO2008102451A1 (ja) * 2007-02-22 2008-08-28 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP2020057658A (ja) * 2018-09-28 2020-04-09 株式会社ニコン 撮像素子、撮像装置、及び、撮像素子の製造方法
WO2021152943A1 (ja) * 2020-01-30 2021-08-05 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
TW202329441A (zh) 2023-07-16

Similar Documents

Publication Publication Date Title
TWI508271B (zh) 固態影像拾取裝置及其製造方法
US7524695B2 (en) Image sensor and pixel having an optimized floating diffusion
JP5444694B2 (ja) 固体撮像装置、その製造方法および撮像装置
US7408211B2 (en) Transfer transistor of CMOS image sensor
KR100959435B1 (ko) 이미지 센서 및 그 제조방법
CN103456752A (zh) Cmos图像传感器及其形成方法
JP5818452B2 (ja) 固体撮像装置
CN109411490B (zh) 用于减少暗电流的凸起电极
KR20110025087A (ko) 고체 촬상 장치 및 그 제조 방법
CN104465760A (zh) 半导体器件
US20070004076A1 (en) CMOS image sensor including two types of device isolation regions and method of fabricating the same
US9257463B2 (en) Self-aligned implantation process for forming junction isolation regions
WO2021152943A1 (ja) 撮像装置
WO2023135953A1 (ja) 撮像装置
WO2023276744A1 (ja) 撮像装置及びその製造方法
US9318630B2 (en) Pixel with raised photodiode structure
US20130234214A1 (en) Solid-state imaging device and method of manufacturing the same
WO2022215442A1 (ja) 撮像装置及びその製造方法
US20210273123A1 (en) Full well capacity for image sensor
KR100833605B1 (ko) 씨모스 이미지 센서 및 그 제조 방법
JP6012831B2 (ja) 固体撮像装置
KR20110075955A (ko) 이미지 센서의 제조 방법
KR100949236B1 (ko) 이미지 센서 및 그 제조 방법
KR20240067684A (ko) 씨모스 트랜지스터, 및 이를 포함하는 이미지 센서
US20180158851A1 (en) Pixel with spacer layer covering photodiode

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22920473

Country of ref document: EP

Kind code of ref document: A1